JP3664171B2 - 半導体装置の製造方法及び半導体装置の製造装置 - Google Patents

半導体装置の製造方法及び半導体装置の製造装置 Download PDF

Info

Publication number
JP3664171B2
JP3664171B2 JP2003366082A JP2003366082A JP3664171B2 JP 3664171 B2 JP3664171 B2 JP 3664171B2 JP 2003366082 A JP2003366082 A JP 2003366082A JP 2003366082 A JP2003366082 A JP 2003366082A JP 3664171 B2 JP3664171 B2 JP 3664171B2
Authority
JP
Japan
Prior art keywords
semiconductor device
semiconductor
adhesive tape
region
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003366082A
Other languages
English (en)
Other versions
JP2005129848A (ja
Inventor
史郎 佐藤
青▲柳▼哲理
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2003366082A priority Critical patent/JP3664171B2/ja
Priority to US10/973,993 priority patent/US7045394B2/en
Publication of JP2005129848A publication Critical patent/JP2005129848A/ja
Application granted granted Critical
Publication of JP3664171B2 publication Critical patent/JP3664171B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H01L2221/68331—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding of passive members, e.g. die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)

Description

本発明は、半導体装置の製造方法及び半導体装置の製造装置に関する。
複数の半導体チップを有する半導体モジュールを切断して、半導体装置を製造することが知られている。そして、半導体モジュールを接着テープに貼着した状態で配線基板を切断することも知られている。このとき、半導体モジュールにおける半導体チップとオーバーラップしない領域を接着テープに貼着させることができれば、切断工程によって半導体モジュールの一部が飛散することを防止することができ、信頼性の高い半導体装置を製造することができる。
本発明の目的は、信頼性の高い半導体装置の製造方法及び半導体装置の製造装置を提供することにある。
特開平１１−３５４５５６号公報
（１）本発明に係る半導体装置の製造方法は、配線基板と、前記配線基板の第１の面に搭載された複数の半導体チップとを有し、前記半導体チップとオーバーラップする中央領域と前記中央領域を囲む端部領域とを有する半導体モジュールを用意すること、
前記配線基板の第１の面と接着テープとを対向させて、ローラーによって前記接着テープと前記半導体モジュールとを貼着すること、及び、その後、
前記半導体モジュールを、前記配線基板の第２の面側から切断することを含み、
前記ローラーは、中央部と両端部とを有し、
前記中央部によって、前記接着テープを前記中央領域の上方から押圧し、
前記両端部によって、前記接着テープを前記端部領域の上方から押圧する。本発明によれば、ローラーは中央部と両端部とを有し、中央部によって接着テープを中央領域の上方から押圧し、両端部によって接着テープを端部領域の上方から押圧する。これにより、半導体モジュールの端部領域と接着テープとを貼着させることができる。そして、端部領域を接着テープに貼着した状態で半導体モジュールを切断することで、半導体モジュールの端部領域が飛散することを防止することができる。そのため、半導体装置の製造工程の信頼性を高めることができる。また、１つのローラーによって、半導体モジュールの中央領域と端部領域とを同時に貼着させることができるので、半導体装置の製造効率を高めることができる。
（２）この半導体装置の製造方法において、
前記両端部の直径は、前記中央部の直径よりも大きくてもよい。これによれば、半導体モジュールの端部領域と中央領域との厚みが大きく異なっていても、端部領域と接着テープとを貼着することができる。
（３）この半導体装置の製造方法において、
前記中央部の直径と前記両端部の直径とは同じ大きさであってもよい。
（４）この半導体装置の製造方法において、
少なくとも前記中央部は弾性体から構成されてもよい。これによれば、半導体モジュールの端部領域と中央領域との厚みが大きく異なっていても、端部領域と接着テープとを貼着することができる。
（５）この半導体装置の製造方法において、
前記両端部は前記中央部よりも硬くなっていてもよい。
（６）本発明に係る半導体装置の製造装置は、配線基板と、前記配線基板に搭載された複数の半導体チップとを有し、前記半導体チップとオーバーラップする中央領域と前記中央領域を囲む端部領域とを有する半導体モジュールに接着テープを貼着するためのローラーを含み、
前記ローラーは中央部と両端部とを含み、
前記中央部によって、前記接着テープを前記中央領域の上方から押圧し、
前記両端部によって、前記接着テープを前記端部領域の上方から押圧する。本発明によれば、半導体装置の製造装置は、中央部と両端部とを有するローラーを含む。そして、中央部によって接着テープを中央領域の上方から押圧し、両端部によって接着テープを端部領域の上方から押圧する。これにより、半導体モジュールの端部領域と接着テープとを貼着させることができる。そして、端部領域を接着テープに貼着した状態で半導体モジュールを切断することで、半導体モジュールの端部領域が飛散することを防止することができる。そのため、半導体装置の製造工程の信頼性を高めることができる。また、１つのローラーによって、半導体モジュールの中央領域と端部領域とを同時に貼着させることができるので、半導体装置の製造効率を高めることができる。
（７）この半導体装置の製造装置において、
前記両端部の直径は、前記中央部の直径よりも大きくてもよい。これによれば、半導体モジュールの端部領域と中央領域との厚みが大きく異なっていても、端部領域と接着テープとを貼着することができる。
（８）この半導体装置の製造装置において、
前記中央部の直径と前記両端部の直径とは同じ大きさであってもよい。
（９）この半導体装置の製造装置において、
少なくとも前記中央部は弾性体から構成されてもよい。
（１０）この半導体装置の製造装置において、
前記両端部は前記中央部よりも硬くなっていてもよい。
以下、本発明を適用した実施の形態について図面を参照して説明する。ただし、本発明は、以下の実施の形態に限定されるものではない。
図１〜図５は、本発明を適用した実施の形態に係る半導体装置の製造方法について説明するための図である。
本実施の形態に係る半導体装置の製造方法は、図１及び図２に示すように、半導体モジュール１００を用意することを含む。なお、図１は、半導体モジュール１００を示す図であり、図２は、図１のII−II線断面の一部拡大図である。図１及び図２に示すように、半導体モジュール１００は、配線基板１０を有する。配線基板１０の材料は特に限定されるものではなく、有機系（例えばエポキシ基板）、無機系（例えばセラミック基板、ガラス基板）、又は、それらの複合構造（例えばガラスエポキシ基板）からなるものであってもよい。配線基板１０は、リジッド基板であってもよい。このとき、切断後の配線基板１０は、インターポーザとしての機能を有していてもよい。あるいは、配線基板１０は、ポリエステル基板やポリイミド基板などのフレキシブル基板であってもよい。配線基板１０は、COF（Chip On Film）用の基板やTAB（Tape Automated Bonding）用の基板であってもよい。また、配線基板１０は、単一の層からなる単層基板であってもよく、積層された複数の層を有する積層基板であってもよい。そして、配線基板１０の形状や厚みについても、特に限定されるものではない。
半導体モジュール１００は、図１に示すように、中央領域１０２と端部領域１０４とを有する。中央領域１０２は、複数の半導体チップ２０（後述）とオーバーラップする領域である。そして、図１に示すように、端部領域１０４は中央領域１０２を囲む領域である。
配線基板１０は、図２に示すように、配線パターン１２を有する。配線パターン１２は、銅（Ｃｕ）、クローム（Ｃｒ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、チタンタングステン（Ｔｉ−Ｗ）、金（Ａｕ）、アルミニウム（Ａｌ）、ニッケルバナジウム（ＮｉＶ）、タングステン（Ｗ）のうちのいずれかを積層して、あるいはいずれかの一層で形成してもよい。配線パターン１２は、配線基板１０の一方の面と他方の面とを電気的に接続するように形成されていてもよい。例えば、図２に示すように、配線パターン１２は、パッド１３，１５を有していてもよい。このとき、パッド１３は配線基板１０の一方の面に設けられたパッドであり、パッド１５は配線基板１０の他の面に設けられたパッドである。そして、パッド１３とパッド１５とを電気的に接続することで、配線基板１０の両面の電気的な接続を図ってもよい。なお、このとき、パッド１３，１５を含めて配線パターン１２と称してもよい。配線基板１０として積層基板を用意した場合、配線パターン１２は、各層間に設けられていてもよい。なお、配線パターン１２の形成方法は特に限定されない。例えば、スパッタリング等によって配線パターン１２を形成してもよいし、無電解メッキで配線パターン１２を形成するアディティブ法を適用してもよい。配線パターン１２は、ハンダ、スズ、金、ニッケル等でメッキされていてもよい。
半導体モジュール１００は、複数の半導体チップ２０を有する（図２参照）。半導体チップ２０は、それぞれ、配線基板１０に搭載されてなる。配線基板１０の半導体チップ２０が搭載された面を第１の面１６と称してもよい（図２参照）。すなわち、半導体チップ２０は、配線基板１０の第１の面１６に搭載されているといえる。このとき、配線基板１０の第１の面１６とは反対側の面を第２の面１８と称してもよい（図２参照）。半導体チップ２０は、配線基板１０の第１の面１６に複数行複数列で設けられていてもよい。半導体チップ２０は、それぞれ、トランジスタやメモリ素子等からなる集積回路２２を有してもよい（図２参照）。そして、半導体チップ２０は、配線パターン１２と電気的に接続されていてもよい。例えば、図２に示すように、半導体チップ２０は電極２４を有してもよく、電極２４と配線パターン１２とが電気的に接続されていてもよい。具体的には、図２に示すように、半導体チップ２０は、電極２４が形成された面（能動面）とは反対側の面が配線基板１０と対向するように配線基板１０に搭載されていてもよい。そして、ワイヤ２６によって、電極２４と配線パターン１２（パッド１３）とが電気的に接続されていてもよい。このとき、半導体チップ２０の上に他の半導体チップを搭載して、積層型の半導体装置としてもよい（図示せず）。なお、半導体チップ２０の搭載形態はこれに限られるものではない。また、本実施の形態は、第１の面１６のみに半導体チップ２０が搭載された形態に限定されるものではなく、第２の面１８に他の半導体チップが搭載された形態であってもよい（図示せず）。そして、半導体モジュール１００における半導体チップ２０とオーバーラップする領域を指して、中央領域１０２と称してもよい（図１参照）。このとき、半導体モジュール１００における中央領域１０２を囲む領域を端部領域１０４と称してもよい（図１参照）。
半導体モジュール１００は、封止部３０を有してもよい。封止部３０は、半導体チップ２０及びワイヤ２６等を封止していてもよい。封止部３０によって、半導体装置の耐湿性等を向上させることができ、半導体装置の信頼性を高めることができる。図１に示すように、封止部３０を半導体チップ２０ごとに形成してもよい。ただし、これとは別に、封止部３０を複数の半導体チップ２０を封止するように設けてもよい（図示せず）。また、第２の面１８に他のチップが搭載されている場合、半導体モジュールは、第２の面１８に形成されて他のチップを封止する他の封止部をさらに有してもよい（図示せず）。あるいは、封止部を有しない形態の半導体モジュールを用意してもよい。
半導体モジュール１００は、以上のように構成されていてもよい。半導体モジュール１００の製造方法は特に限定されず、既に公知となっているいずれかの方法によって形成してもよい。例えば、配線基板１０を用意して、これに半導体チップ２０を搭載し、配線基板１０の配線パターン１２と半導体チップ２０の電極２４とを電気的に接続するワイヤ２６を設け、その後、半導体チップ２０及びワイヤ２６を封止する封止部３０を形成して、半導体モジュール１００を形成してもよい。
本実施の形態に係る半導体装置の製造方法は、図３〜図４（Ｂ）に示すように、配線基板１０における第１の面１６と接着テープ４０とを対向させて、接着テープ４０と半導体モジュール１００とを貼着することを含む。本実施の形態に係る半導体装置の製造方法では、接着テープ４０と半導体モジュール１００との貼着にローラー５０を使用する（図３参照）。すなわち、ローラー５０によって、接着テープ４０と半導体モジュール１００とを貼着する。詳しくは、半導体モジュール１００を支持台６２上にセットする（図４（Ａ）及び図４（Ｂ）参照）。このとき、配線基板１０の第２の面１８が支持台６２と対向するように、半導体モジュール１００をセットする。そして、配線基板１０の第１の面１６と接着テープ４０とを対向させる（図４（Ａ）参照）。接着テープ４０は、例えば保持具４２によって保持されていてもよい。その後、中央部５２と両端部５４とを含むローラー５０によって、接着テープ４０と半導体モジュール１００とを貼着する（図３及び図４（Ｂ）参照）。詳しくは、中央部５２によって、接着テープ４０を半導体モジュール１００の中央領域１０２の上方から押圧し、両端部５４によって、接着テープ４０を半導体モジュール１００の端部領域１０４の上方から押圧する（図４（Ｂ）参照）。これにより、１つの工程で、半導体モジュール１００の中央領域１０２及び端部領域１０４と接着テープ４０とを貼着させることができる。図３及び図４（Ｂ）に示すように、ローラー５０の両端部５４の直径は、ローラー５０の中央部５２の直径よりも大きくなっていてもよい。これにより、１つのローラーで、接着テープ４０を、中央領域１０２の上方から押圧し、かつ、端部領域１０４の上方から押圧することが可能となる。すなわち、中央領域１０２と端部領域１０４との厚みが異なる場合であっても、１つの工程で、半導体モジュール１００の中央領域１０２及び端部領域１０４と接着テープ４０とを貼着させることができる。なお、図４（Ａ）及び図４（Ｂ）は、図３のIV−IV線断面図であり、ローラー５０による貼着工程を説明するための図である。
本実施の形態に係る半導体装置の製造方法は、図５に示すように、半導体モジュール１００を切断することを含む。半導体モジュール１００は、配線基板１０の第２の面１８側から切断する。例えば図５に示すように、支持台６４に半導体モジュール１００をセットした後に、ブレード６６によって半導体モジュール１００（配線基板１０）を切断してもよい。なお、本工程は、接着テープ４０と半導体モジュール１００とを貼着した後に行う。すなわち、接着テープ４０と半導体モジュール１００とを貼着した状態で、半導体モジュール１００を切断する。先に説明したように、ローラー５０を利用することで、半導体モジュール１００の中央領域１０２及び端部領域１０４と接着テープ４０とを貼着することができる。そのため、半導体モジュール１００を切断する際に、半導体モジュール１００の端部領域１０４を接着テープ４０上に保持することができる（図５参照）。そのため、半導体モジュール１００を切断する工程で、半導体モジュール１００の一部が飛散することを防止することができ、信頼性の高い半導体装置を効率よく製造することができる。なお、本工程は、図５に示すように、半導体モジュール１００に外部端子７０を設けた後に行ってもよい。これにより、外部端子７０を設ける工程を一括で行うことができるため、半導体装置の製造効率を高めることができる。なお、外部端子７０は配線パターン１２と電気的に接続されていてもよく、図５に示すように、パッド１５上に設けてもよい。
そして、切断後の半導体モジュール１００（半導体装置１）を接着テープ４０から剥離する工程や、検査工程、マーキング工程などを経て、半導体装置を製造してもよい。なお、以上に説明した半導体装置の製造工程を、ローラー５０を含む半導体装置の製造装置を利用して行ってもよい。半導体装置の製造装置は、支持台６２，６４、ブレード６６等を含んでいてもよい。この半導体装置の製造装置を利用することで、信頼性の高い半導体装置を効率よく製造することができる。
なお、本発明を適用した実施の形態に係る半導体装置の製造方法は、これに限られるものではなく、種々の変形例が可能である。例えば図６及び図７に示すように、中央部８２と両端部８４とを含むローラー８０によって、接着テープ４０と半導体モジュール１００とを貼着してもよい。このとき、図６に示すように、中央部８２の直径と両端部８４の直径とは同じ大きさであってもよい。そして、少なくとも中央部８２は弾性体からなっていてもよい。本変形例に係る半導体装置の製造方法では、ローラー８０を半導体モジュール１００に押し付けることで、中央部８２を弾性変形させることができる。詳しくは、図７に示すように、中央部８２を半導体モジュール１００の中央領域１０２に押し付けることによって、中央部８２を弾性変形させることができる。そのため、中央領域１０２と端部領域１０４との厚みが異なる場合でも、両端部８４によって、接着テープ４０を半導体モジュール１００の端部領域１０４に押圧することができ、これらを貼着させることができる。このとき、ローラー８０は、中央部８２の変形に両端部８４が追従しないように形成されていてもよい。例えば図７に示すように、中央部８２と両端部８４とは、互いに独立して設けられていてもよい。これにより、ローラー８０の両端部８４が変形することを防止することができ、接着テープ４０を半導体モジュール１００の端部領域１０４に押圧することができる。なお、ローラー８０の両端部８４も弾性体からなっていてもよく、中央部８２と両端部８４とは同じ材料で形成されていてもよい。あるいは、両端部８４は中央部８２よりも硬くなっていてもよく、これによっても同様の効果を達成することができる。このとき、中央部と両端部とは一体的に形成されていてもよい（図示せず）。
なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
図１は、本発明を適用した実施の形態に係る半導体装置の製造方法を説明するための図である。 図２は、本発明を適用した実施の形態に係る半導体装置の製造方法を説明するための図である。 図３は、本発明を適用した実施の形態に係る半導体装置の製造方法を説明するための図である。 図４（Ａ）及び図４（Ｂ）は、本発明を適用した実施の形態に係る半導体装置の製造方法を説明するための図である。 図５は、本発明を適用した実施の形態に係る半導体装置の製造方法を説明するための図である。 図６は、本発明を適用した実施の形態の変形例に係る半導体装置の製造方法を説明するための図である。 図７は、本発明を適用した実施の形態の変形例に係る半導体装置の製造方法を説明するための図である。
符号の説明
１０ 配線基板、 １２ 配線パターン、 １６ 第１の面、 １８ 第２の面、 ２０ 半導体チップ、 ３０ 封止部、 ４０ 接着テープ、 ４２ 保持具、 ５０ ローラー、 ５２ 中央部、 ５４ 両端部、 １００ 半導体モジュール、 １０２ 中央領域、 １０４ 端部領域

Claims (10)

  1. 配線基板と、前記配線基板の第１の面に搭載された複数の半導体チップとを有し、前記半導体チップとオーバーラップする中央領域と前記中央領域を囲む端部領域とを有する半導体モジュールを用意すること、
    前記配線基板の第１の面と接着テープとを対向させて、ローラーによって前記接着テープと前記半導体モジュールとを貼着すること、及び、その後、
    前記半導体モジュールを、前記配線基板の第２の面側から切断することを含み、
    前記ローラーは、中央部と両端部とを有し、
    前記中央部によって、前記接着テープを前記中央領域の上方から押圧し、
    前記両端部によって、前記接着テープを前記端部領域の上方から押圧する半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記両端部の直径は、前記中央部の直径よりも大きい半導体装置の製造方法。
  3. 請求項１記載の半導体装置の製造方法において、
    前記中央部の直径と前記両端部の直径とは同じ大きさである半導体装置の製造方法。
  4. 請求項１から請求項３のいずれかに記載の半導体装置の製造方法において、
    少なくとも前記中央部は弾性体からなる半導体装置の製造方法。
  5. 請求項１から請求項４のいずれかに記載の半導体装置の製造方法において、
    前記両端部は前記中央部よりも硬い半導体装置の製造方法。
  6. 配線基板と、前記配線基板に搭載された複数の半導体チップとを有し、前記半導体チップとオーバーラップする中央領域と前記中央領域を囲む端部領域とを有する半導体モジュールに接着テープを貼着するためのローラーを含み、
    前記ローラーは中央部と両端部とを含み、
    前記中央部によって、前記接着テープを前記中央領域の上方から押圧し、
    前記両端部によって、前記接着テープを前記端部領域の上方から押圧する半導体装置の製造装置。
  7. 請求項６記載の半導体装置の製造装置において、
    前記両端部の直径は、前記中央部の直径よりも大きい半導体装置の製造装置。
  8. 請求項６記載の半導体装置の製造装置において、
    前記中央部の直径と前記両端部の直径とは同じ大きさである半導体装置の製造装置。
  9. 請求項６から請求項８のいずれかに記載の半導体装置の製造装置において、
    少なくとも前記中央部は弾性体からなる半導体装置の製造装置。
  10. 請求項６から請求項９のいずれかに記載の半導体装置の製造装置において、
    前記両端部は前記中央部よりも硬い半導体装置の製造装置。
JP2003366082A 2003-10-27 2003-10-27 半導体装置の製造方法及び半導体装置の製造装置 Expired - Fee Related JP3664171B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2003366082A JP3664171B2 (ja) 2003-10-27 2003-10-27 半導体装置の製造方法及び半導体装置の製造装置
US10/973,993 US7045394B2 (en) 2003-10-27 2004-10-26 Method of manufacturing semiconductor device and system of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003366082A JP3664171B2 (ja) 2003-10-27 2003-10-27 半導体装置の製造方法及び半導体装置の製造装置

Publications (2)

Publication Number Publication Date
JP2005129848A JP2005129848A (ja) 2005-05-19
JP3664171B2 true JP3664171B2 (ja) 2005-06-22

Family

ID=34616043

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003366082A Expired - Fee Related JP3664171B2 (ja) 2003-10-27 2003-10-27 半導体装置の製造方法及び半導体装置の製造装置

Country Status (2)

Country Link
US (1) US7045394B2 (ja)
JP (1) JP3664171B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7757938B2 (en) * 2004-06-18 2010-07-20 Digicor Llc Image exchange without full MICR qualification
US7359213B2 (en) * 2004-07-09 2008-04-15 The Agency For Science, Technology And Research Circuit board
US8124451B2 (en) * 2007-09-21 2012-02-28 Stats Chippac Ltd. Integrated circuit packaging system with interposer

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4321672A (en) * 1979-11-26 1982-03-23 Braun Edward L Financial data processing system
FR2558622B1 (fr) 1984-01-19 1988-06-17 Caille Roger Dispositif pour controler l'authenticite du tireur d'un cheque
US5023782A (en) * 1990-03-26 1991-06-11 Mastercard International Inc. Travelers cheque transaction terminal
US5044668A (en) * 1990-08-31 1991-09-03 Wright Lyle E Check checker system
US5175682A (en) * 1990-12-14 1992-12-29 Verifone, Inc. Check system and method including prioritizing checks for transmission to banks for processing
US5457305A (en) * 1994-03-31 1995-10-10 Akel; William S. Distributed on-line money access card transaction processing system
JP3343771B2 (ja) * 1995-03-13 2002-11-11 株式会社東芝 電子決済装置、および、電子決済判定方法
JP3496347B2 (ja) * 1995-07-13 2004-02-09 株式会社デンソー 半導体装置及びその製造方法
US5890141A (en) * 1996-01-18 1999-03-30 Merrill Lynch & Co., Inc. Check alteration detection system and method
US5781654A (en) * 1996-01-18 1998-07-14 Merrill Lynch & Co., Inc. Check authentication system utilizing payee information
US6164528A (en) * 1996-12-31 2000-12-26 Chequemark Patent, Inc. Check writing point of sale system
US5897625A (en) 1997-05-30 1999-04-27 Capital Security Systems, Inc. Automated document cashing system
US5896298A (en) * 1997-08-08 1999-04-20 Carreker-Antinori, Inc. System and method for providing central notification of issued items
US6038553A (en) * 1997-09-19 2000-03-14 Affiliated Computer Services, Inc. Self service method of and system for cashing checks
US6073121A (en) * 1997-09-29 2000-06-06 Ramzy; Emil Y. Check fraud prevention system
US6036344A (en) * 1998-06-10 2000-03-14 Goldenberg; David Milton Secure check processing system and method
JP3961672B2 (ja) 1998-06-12 2007-08-22 リンテック株式会社 樹脂封止チップ体の製造方法
US6464134B1 (en) * 1999-12-10 2002-10-15 Terri Page System and method for verifying the authenticity of a check and authorizing payment thereof
US7970706B2 (en) * 2000-03-17 2011-06-28 Jpmorgan Chase Bank, N.A. System and method for check exception item notification
JP3831287B2 (ja) * 2002-04-08 2006-10-11 株式会社日立製作所 半導体装置の製造方法

Also Published As

Publication number Publication date
US20050118791A1 (en) 2005-06-02
US7045394B2 (en) 2006-05-16
JP2005129848A (ja) 2005-05-19

Similar Documents

Publication Publication Date Title
JP4728782B2 (ja) 半導体装置およびその製造方法
US6303992B1 (en) Interposer for mounting semiconductor dice on substrates
JP3925602B2 (ja) 接着材料の貼着方法及び半導体装置の製造方法
JP2006060128A (ja) 半導体装置
JP2005079581A (ja) テープ基板、及びテープ基板を用いた半導体チップパッケージ、及び半導体チップパッケージを用いたｌｃｄ装置
JP3664171B2 (ja) 半導体装置の製造方法及び半導体装置の製造装置
JP3065010B2 (ja) 半導体装置
JP2968051B2 (ja) 半導体素子にばね接触子を実装するチップ相互接続キャリア及び方法
JP2002026223A (ja) 樹脂封止型半導体装置およびその製造方法
JP2018085487A (ja) 半導体装置の製造方法および半導体装置
JP4491380B2 (ja) 半導体装置の製造方法
JP4905621B2 (ja) 半導体装置及びその製造方法並びに電子機器
JP4364181B2 (ja) 半導体装置の製造方法
JP7022784B2 (ja) 半導体装置
JP4110421B2 (ja) 半導体装置の製造方法
JP3565142B2 (ja) 配線基板及びその製造方法、半導体装置、回路基板並びに電子機器
JP2002289642A (ja) 半導体装置及びその製造方法、ボンディングツール、回路基板並びに電子機器
JP2017092212A (ja) 半導体装置およびその製造方法
JP2004207308A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP2006332415A (ja) 半導体装置
US20090189272A1 (en) Wafer Level Chip Scale Packages Including Redistribution Substrates and Methods of Fabricating the Same
JP2004207311A (ja) 半導体装置及びその製造方法
JP2006093304A (ja) 半導体装置の製造方法及び半導体モジュール
JP2005101171A (ja) 半導体装置及びその製造方法、配線基板、回路基板並びに電子機器
JP2004207301A (ja) 半導体装置及びその製造方法、半導体装置の製造装置、回路基板並びに電子機器

Legal Events

Date Code Title Description
A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20050214

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050308

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050321

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080408

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090408

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090408

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100408

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110408

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110408

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120408

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130408

Year of fee payment: 8

LAPS Cancellation because of no payment of annual fees