JP3661284B2 - 電子回路基板の製造方法 - Google Patents
電子回路基板の製造方法 Download PDFInfo
- Publication number
- JP3661284B2 JP3661284B2 JP19433396A JP19433396A JP3661284B2 JP 3661284 B2 JP3661284 B2 JP 3661284B2 JP 19433396 A JP19433396 A JP 19433396A JP 19433396 A JP19433396 A JP 19433396A JP 3661284 B2 JP3661284 B2 JP 3661284B2
- Authority
- JP
- Japan
- Prior art keywords
- resist
- circuit board
- electronic circuit
- metallized
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Manufacturing Of Printed Circuit Boards (AREA)
- Weting (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は薄膜厚膜混成基板及び半導体用基板及びプリント回路基板等の電子回路基板に関し、メタライズ配線及びメタライズパターンの製造方法に関する。
【０００２】
【従来の技術】
従来、メタライズを加工するエッチング液がレジスト内部に浸透してしまう場合では、レジスト膜厚の増加及びレジストの現像後におけるポストベーク温度の高温度化によりレジスト内部へのエッチング液の浸透を抑える方法が一般的であった。また、この方法によりメタライズのエッチング時における加工マージン及び電子回路基板の製造歩留まり向上を図っていた。しかし、この方法ではレジストの膜厚の増加によりレジストの解像性を低下させること及びレジストの塗布膜厚の均一性を損なうために限界があった。さらにレジストの現像後におけるポストベーク温度の高温度化は、レジストパターンの変形や他の電子回路基板の部材に対するダメージを引き起こすことがあった。
【０００３】
一方、半導体製造におけるシリコンのエッチングには、楢岡清威、二瓶公志著「フォトエッチングと微細加工」にあるように、シリコンの酸化膜を形成し、これをマスクとしてシリコンをエッチングして加工を行う方法もあるが、この場合、シリコン表面にレジストを形成した後にレジスト形成部分以外にシリコン酸化膜を形成し、さらにレジスト除去を行い、レジストが除去された部分の加工をエッチングを用いて行っている。この方法による加工ではメタライズ材料の種類によってはレジストを剥離する工程でそのメタライズ酸化物が除去されてしまうことがあった。
【０００４】
【発明が解決しようとする課題】
上記従来技術ではレジスト内部に浸透してしまうエッチング液を根本的にメタライズ層に到達させないという点が配慮されておらず、基板の凹凸の影響などによりレジストの膜厚が薄くなってしまうような部分では、エッチング時の加工マージンが十分でなく電子回路基板の製造歩留まりがあがらないという問題があった。また、レジストを形成した後にメタライズ酸化膜を形成し、レジストの剥離工程後にエッチングを行う方法ではレジストの剥離工程でメタライズ酸化膜が除去されてしまうことがあるために、このようなレジストの形成後にメタライズ酸化膜を形成するプロセスを適用することは困難である。
【０００５】
本発明の目的はメタライズ酸化物をレジストの内部に浸透してしまうエッチング液のバリア層として機能させることによりレジスト内部に浸透するエッチング液をメタライズ層に到達させないことによりエッチング時の加工マージンの向上及び電子回路基板の製造歩留まりを向上することある。
【０００６】
また、本発明の他の目的はメタライズ酸化物を形成することによりレジストとの密着強化層として機能させることよりエッチング時の加工マージンの向上及び電子回路基板の製造歩留まりを向上することある。
【０００７】
更に、本発明のさらに他の目的はメタライズをエッチングする場合に、そのメタライズ酸化膜をマスクとして機能させることにより、電子回路基板の製造工程の簡略化及び工数の低減を計ることにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本発明は、メタライズのエッチング時の加工マージンを向上及び電子回路基板の製造歩留まりを向上のために、レジスト内部に浸透してしまうエッチング液をメタライズ層に到達させないように、メタライズ酸化物をレジストの内部に浸透するエッチング液のバリア層として機能させた。
【００１４】
基板１上にＮｉ−Ｗ合金２を２μｍの膜厚でスパッタリングで成膜した（図１（ａ））。
【００１５】
次に、高純度酸素雰囲気中で低圧水銀灯によりオゾンを発生させながら、基板１上のＮｉ−Ｗ合金２を１５０℃で１０分間の加熱し、Ｎｉ酸化膜３を形成した（図１（ｂ））。
【００１６】
次に、ビスアジド・環化イソプレンゴム系レジスト４をスピンナーで５μｍ塗布し、９０℃で３０分窒素雰囲気中でプリベークを行い１００ｍＪ／ｃｍ２で露光した後、現像し、さらに１５０℃で３０分窒素雰囲気中でポストベークを行いレジストパターンを形成した（図１（ｃ））。
【００１７】
次に、基板を３０ｖｏｌ％塩酸で処理し、レジスト形成部分以外のＮｉ酸化膜３の除去を行った（図（ｄ））。
【００１８】
次にフッ酸系のエッチング液を用いてＮｉ−Ｗ合金２を加工した（図１（ｅ））。
【００１９】
最後にレジスト剥離し所望の配線およびパターンを得た（図１（ｆ））。
【００２０】
【発明の効果】
本発明によればメタライズ層をエッチングにより加工した電子回路基板で、そのメタライズとそのメタライズ酸化物とが同一のエッチング液もしくはエッチング方法に対して異なるエッチング速度を示すメタライズを用い、メタライズ層の表面全面にそのメタライズ酸化物を形成し、次にそのメタライズ酸化物上に所望のレジストパターンを形成し、次にレジスト形成部分以外のメタライズ酸化膜を除去し、エッチング液もしくはエッチング方法を用いてメタライズ層の加工を行うことにより、エッチング時の加工マージンの向上及び電子回路基板製造歩留まりの向上を可能とする電子回路基板の製造方法を提供することができる。
【００２１】
また、本発明によれば電子回路基板の製造工程の簡略化及び工数の低減を可能とする電子回路基板の製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施の電子回路基板製造方法のメタライズの断面図。
【符号の説明】
１…基板、
２…Ｎｉ−Ｗ合金、
３…Ｎｉ酸化膜、
４…レジスト。
【発明の属する技術分野】
本発明は薄膜厚膜混成基板及び半導体用基板及びプリント回路基板等の電子回路基板に関し、メタライズ配線及びメタライズパターンの製造方法に関する。
【０００２】
【従来の技術】
従来、メタライズを加工するエッチング液がレジスト内部に浸透してしまう場合では、レジスト膜厚の増加及びレジストの現像後におけるポストベーク温度の高温度化によりレジスト内部へのエッチング液の浸透を抑える方法が一般的であった。また、この方法によりメタライズのエッチング時における加工マージン及び電子回路基板の製造歩留まり向上を図っていた。しかし、この方法ではレジストの膜厚の増加によりレジストの解像性を低下させること及びレジストの塗布膜厚の均一性を損なうために限界があった。さらにレジストの現像後におけるポストベーク温度の高温度化は、レジストパターンの変形や他の電子回路基板の部材に対するダメージを引き起こすことがあった。
【０００３】
一方、半導体製造におけるシリコンのエッチングには、楢岡清威、二瓶公志著「フォトエッチングと微細加工」にあるように、シリコンの酸化膜を形成し、これをマスクとしてシリコンをエッチングして加工を行う方法もあるが、この場合、シリコン表面にレジストを形成した後にレジスト形成部分以外にシリコン酸化膜を形成し、さらにレジスト除去を行い、レジストが除去された部分の加工をエッチングを用いて行っている。この方法による加工ではメタライズ材料の種類によってはレジストを剥離する工程でそのメタライズ酸化物が除去されてしまうことがあった。
【０００４】
【発明が解決しようとする課題】
上記従来技術ではレジスト内部に浸透してしまうエッチング液を根本的にメタライズ層に到達させないという点が配慮されておらず、基板の凹凸の影響などによりレジストの膜厚が薄くなってしまうような部分では、エッチング時の加工マージンが十分でなく電子回路基板の製造歩留まりがあがらないという問題があった。また、レジストを形成した後にメタライズ酸化膜を形成し、レジストの剥離工程後にエッチングを行う方法ではレジストの剥離工程でメタライズ酸化膜が除去されてしまうことがあるために、このようなレジストの形成後にメタライズ酸化膜を形成するプロセスを適用することは困難である。
【０００５】
本発明の目的はメタライズ酸化物をレジストの内部に浸透してしまうエッチング液のバリア層として機能させることによりレジスト内部に浸透するエッチング液をメタライズ層に到達させないことによりエッチング時の加工マージンの向上及び電子回路基板の製造歩留まりを向上することある。
【０００６】
また、本発明の他の目的はメタライズ酸化物を形成することによりレジストとの密着強化層として機能させることよりエッチング時の加工マージンの向上及び電子回路基板の製造歩留まりを向上することある。
【０００７】
更に、本発明のさらに他の目的はメタライズをエッチングする場合に、そのメタライズ酸化膜をマスクとして機能させることにより、電子回路基板の製造工程の簡略化及び工数の低減を計ることにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本発明は、メタライズのエッチング時の加工マージンを向上及び電子回路基板の製造歩留まりを向上のために、レジスト内部に浸透してしまうエッチング液をメタライズ層に到達させないように、メタライズ酸化物をレジストの内部に浸透するエッチング液のバリア層として機能させた。
【００１４】
基板１上にＮｉ−Ｗ合金２を２μｍの膜厚でスパッタリングで成膜した（図１（ａ））。
【００１５】
次に、高純度酸素雰囲気中で低圧水銀灯によりオゾンを発生させながら、基板１上のＮｉ−Ｗ合金２を１５０℃で１０分間の加熱し、Ｎｉ酸化膜３を形成した（図１（ｂ））。
【００１６】
次に、ビスアジド・環化イソプレンゴム系レジスト４をスピンナーで５μｍ塗布し、９０℃で３０分窒素雰囲気中でプリベークを行い１００ｍＪ／ｃｍ２で露光した後、現像し、さらに１５０℃で３０分窒素雰囲気中でポストベークを行いレジストパターンを形成した（図１（ｃ））。
【００１７】
次に、基板を３０ｖｏｌ％塩酸で処理し、レジスト形成部分以外のＮｉ酸化膜３の除去を行った（図（ｄ））。
【００１８】
次にフッ酸系のエッチング液を用いてＮｉ−Ｗ合金２を加工した（図１（ｅ））。
【００１９】
最後にレジスト剥離し所望の配線およびパターンを得た（図１（ｆ））。
【００２０】
【発明の効果】
本発明によればメタライズ層をエッチングにより加工した電子回路基板で、そのメタライズとそのメタライズ酸化物とが同一のエッチング液もしくはエッチング方法に対して異なるエッチング速度を示すメタライズを用い、メタライズ層の表面全面にそのメタライズ酸化物を形成し、次にそのメタライズ酸化物上に所望のレジストパターンを形成し、次にレジスト形成部分以外のメタライズ酸化膜を除去し、エッチング液もしくはエッチング方法を用いてメタライズ層の加工を行うことにより、エッチング時の加工マージンの向上及び電子回路基板製造歩留まりの向上を可能とする電子回路基板の製造方法を提供することができる。
【００２１】
また、本発明によれば電子回路基板の製造工程の簡略化及び工数の低減を可能とする電子回路基板の製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施の電子回路基板製造方法のメタライズの断面図。
【符号の説明】
１…基板、
２…Ｎｉ−Ｗ合金、
３…Ｎｉ酸化膜、
４…レジスト。
Claims (4)
- ウェットエッチングにより金属膜を加工する工程を含む電子回路基板の製造方法において、
基板上に金属膜を生膜する工程と、
該金属膜の表面を酸化させることにより、前記ウェットエッチングで用いるエッチング液に対するバリア層として機能する酸化物を形成する工程と、
該バリア層の上にレジストを形成する工程と、
該レジストをパターニングする工程と、
パターニングによってレジストが除去された部分の前記酸化物を除去する工程と、
レジスト及び酸化物が除去された部分の金属膜をウェットエッチングにより除去する工程と、
レジストを除去する工程とを有することを特徴とする電子回路基板の製造方法。 - 請求項１において、
前記レジストを除去するとともに前記バリア層を除去する工程を有することを特徴とする電子回路基板の製造方法。 - 請求項１又は２において、
前記金属膜は、Ｎｉ又はＮｉ合金膜であることを特徴とする電子回路基板の製造方法。 - 請求項３において、
前記Ｎｉ合金膜は、Ｎｉ−Ｗ合金であることを特徴とする電子回路基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19433396A JP3661284B2 (ja) | 1996-07-24 | 1996-07-24 | 電子回路基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19433396A JP3661284B2 (ja) | 1996-07-24 | 1996-07-24 | 電子回路基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1041201A JPH1041201A (ja) | 1998-02-13 |
| JP3661284B2 true JP3661284B2 (ja) | 2005-06-15 |
Family
ID=16322853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19433396A Expired - Fee Related JP3661284B2 (ja) | 1996-07-24 | 1996-07-24 | 電子回路基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3661284B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102123038B1 (ko) * | 2013-07-31 | 2020-06-16 | 엘지디스플레이 주식회사 | 구리 합금층의 표면 안정화 방법 |
-
1996
- 1996-07-24 JP JP19433396A patent/JP3661284B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1041201A (ja) | 1998-02-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS61171132A (ja) | 貫通孔の形成方法 | |
| JP3661284B2 (ja) | 電子回路基板の製造方法 | |
| JPH0729846A (ja) | 半導体装置の電極形成方法 | |
| JP3941629B2 (ja) | 金属配線のエッチング方法 | |
| JPS58194334A (ja) | 薄膜の形成方法 | |
| KR100202657B1 (ko) | 트랜지스터의 제조방법 | |
| KR20010004343A (ko) | 실리레이션된 이중 감광막을 이용한 패턴 형성 방법 | |
| JP2912002B2 (ja) | 半導体装置の製造方法 | |
| KR940005450B1 (ko) | 경사식각방법 | |
| JPH0462956A (ja) | エアブリッジ配線の製造方法 | |
| JPH0237707A (ja) | 半導体装置の製造方法 | |
| KR20010061546A (ko) | 강유전체 메모리 소자의 콘택식각 방법 | |
| JPH042135A (ja) | 自己整合型薄膜トランジスタマトリクスの製造方法 | |
| JP2000077351A (ja) | 多層レジスト構造基板およびｔ型ダミーゲート構造基板の製造方法 | |
| KR100255156B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| JPH05235276A (ja) | 半導体装置における抵抗体構造の形成方法 | |
| JP3153460B2 (ja) | メタルパターン形成方法 | |
| KR100365756B1 (ko) | 반도체소자의콘택홀형성방법 | |
| JP2000269326A (ja) | 半導体装置の製造方法 | |
| JPS6019661B2 (ja) | 電極形成法 | |
| JPH0411732A (ja) | 半導体装置の製造方法 | |
| JPS63272050A (ja) | 半導体装置の製造方法 | |
| JPH08195394A (ja) | 半導体装置の配線形成方法 | |
| JPS6231117A (ja) | 半導体装置の製造方法 | |
| JPS63140536A (ja) | パタ−ン成形方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040224 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040426 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050301 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050314 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090401 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100401 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110401 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |