JPH042135A - 自己整合型薄膜トランジスタマトリクスの製造方法 - Google Patents
自己整合型薄膜トランジスタマトリクスの製造方法Info
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- JPH042135A JPH042135A JP2104069A JP10406990A JPH042135A JP H042135 A JPH042135 A JP H042135A JP 2104069 A JP2104069 A JP 2104069A JP 10406990 A JP10406990 A JP 10406990A JP H042135 A JPH042135 A JP H042135A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔概 要〕
自己整合型薄膜トランジスタマトリクスの製造方法に関
し、 製造工程を一部変更するのみで、リフトオフ片に起因す
る点欠陥の発生を防止することを目的とし、 透明絶縁性基板上に、ゲート電極を形成し、その上にゲ
ート絶縁膜、動作半導体層およびチャネル保護膜をこの
順に積層し、次いで、該チャネル保護膜上に背面露光法
を用いて前記ゲート電極に自己整合したレジスト膜を形
成し、該レジスト膜をマスクとして前記チャネル保護膜
の露出部を選択的に除去し、次いで、ソース・ドレイン
電極となる電極膜を形成する工程と、前記レジスト膜上
の電極膜とその他の部位に形成された電極膜との間に、
エツチングの選択性を形成する工程と、前記レジスト膜
上の電極膜を選択的にエツチング除去し、次いで前記レ
ジスト膜を除去する工程とを含む構成とする。 〔産業上の利用分野〕 本発明は、自己整合型薄膜トランジスタマトリクスの製
造方法に関する。 薄膜トランジスタマトリクスは、主として情報用端末機
器等の表示装置に使用される。情報用端末として使う場
合には、例え−個の点欠陥であっても、誤情報として読
み取られる危険性があり、情報端末としては問題となる
。そのため、点欠陥の発生を防止することが重要である
。 〔従来の技術〕 従来の薄膜トランジスタマトリクスの製造工程においで
、ドレインバスラインと画素電極が短絡し、点欠陥を生
じる例を第３図に示す。 示す。（薄膜トランジスタ断面構造）
し、 製造工程を一部変更するのみで、リフトオフ片に起因す
る点欠陥の発生を防止することを目的とし、 透明絶縁性基板上に、ゲート電極を形成し、その上にゲ
ート絶縁膜、動作半導体層およびチャネル保護膜をこの
順に積層し、次いで、該チャネル保護膜上に背面露光法
を用いて前記ゲート電極に自己整合したレジスト膜を形
成し、該レジスト膜をマスクとして前記チャネル保護膜
の露出部を選択的に除去し、次いで、ソース・ドレイン
電極となる電極膜を形成する工程と、前記レジスト膜上
の電極膜とその他の部位に形成された電極膜との間に、
エツチングの選択性を形成する工程と、前記レジスト膜
上の電極膜を選択的にエツチング除去し、次いで前記レ
ジスト膜を除去する工程とを含む構成とする。 〔産業上の利用分野〕 本発明は、自己整合型薄膜トランジスタマトリクスの製
造方法に関する。 薄膜トランジスタマトリクスは、主として情報用端末機
器等の表示装置に使用される。情報用端末として使う場
合には、例え−個の点欠陥であっても、誤情報として読
み取られる危険性があり、情報端末としては問題となる
。そのため、点欠陥の発生を防止することが重要である
。 〔従来の技術〕 従来の薄膜トランジスタマトリクスの製造工程においで
、ドレインバスラインと画素電極が短絡し、点欠陥を生
じる例を第３図に示す。 示す。（薄膜トランジスタ断面構造）
【第３図（ａ）参照】
ガラス基板のような絶縁性基板１上にゲート電極Ｇを形
成し、次いでプラズマＣＶＤ法により、ゲート絶縁膜２
、動作半導体層３、チャネル保護膜４を形成する。
成し、次いでプラズマＣＶＤ法により、ゲート絶縁膜２
、動作半導体層３、チャネル保護膜４を形成する。
【同図（ｂｌ参照］
背面露光法により、上記ゲート電極Ｇに自己整合したレ
ジスト膜５を形成し、これをマスクとしてチャネル保護
膜４の露出部をエツチング除去する。 【同図（Ｃ）参照】 次いで、オーミックコンタクト層とドレイン・ソース電
極となる導電膜とを積層した電極膜６を形成する。
ジスト膜５を形成し、これをマスクとしてチャネル保護
膜４の露出部をエツチング除去する。 【同図（Ｃ）参照】 次いで、オーミックコンタクト層とドレイン・ソース電
極となる導電膜とを積層した電極膜６を形成する。
上記マスクとして用いたレジスト膜５を除去して、その
上に付着していた電極膜６の不要部をリフトオフし、チ
ャネルの形成を行う。 この時、上記リフトオフにより剥離した電極膜６の小片
がリフトオフ片として溶剤中に浮遊し、第４図に示すよ
うに、このリフトオフ片りがドレインバスラインＤＢと
画素電極Ｅ形成領域に跨がって付着することがある。
上に付着していた電極膜６の不要部をリフトオフし、チ
ャネルの形成を行う。 この時、上記リフトオフにより剥離した電極膜６の小片
がリフトオフ片として溶剤中に浮遊し、第４図に示すよ
うに、このリフトオフ片りがドレインバスラインＤＢと
画素電極Ｅ形成領域に跨がって付着することがある。
次に、レジスト膜８をマスクとする素子分離工程で、ソ
ース電極とドレイン電極のパターンを形成して、素子分
離を行なうとともに、ドレインバスラインＤＢのパター
ンを形成する。 この工程において、上述したようにリフトオフ片りがド
レインバスラインＤＢと画素電極Ｅの形成領域に跨がっ
て付着した場合には、ドレインバスラインＤＢのパター
ンが、リフトオフ片りが付着した部位に張り出した形と
なる。
ース電極とドレイン電極のパターンを形成して、素子分
離を行なうとともに、ドレインバスラインＤＢのパター
ンを形成する。 この工程において、上述したようにリフトオフ片りがド
レインバスラインＤＢと画素電極Ｅの形成領域に跨がっ
て付着した場合には、ドレインバスラインＤＢのパター
ンが、リフトオフ片りが付着した部位に張り出した形と
なる。
そのため、次の工程で形成した画素電極Ｅと、ドレイン
バスラインＤＢとが短絡してしまう。 〔発明が解決しようとする課題〕 以上のように従来の形成法では、リフトオフ時に発生す
るリフトオフ片りが、望ましくない部位に付着すること
による短絡を生じ、表示装置としては点欠陥が発生する
。 本発明は、製造工程を一部変更するのみで、リフトオフ
片に起因する点欠陥の発生を防止することを目的とする
。 〔課題を解決するための手段〕 本発明を第１図により説明する。 透明絶縁性基板１上に、ゲート電極Ｇを形成し、その上
にゲート絶縁膜２．動作半導体層３およびチャネル保護
膜４をこの順に積層し、次いで、該チャネル保護膜４上
に・背面露光法を用いて上記ゲート電極Ｇに自己整合し
たレジスト膜５を形成し、該レジスト膜５をマスクとし
て前記チャネル保護膜４の露出部を選択的に除去する。 次いで、ソース・ドレイン電極となる電極膜６を形成す
る。この工程で、上記レジスト膜５上にも、電極膜６”
が付着する。そこで、このレジスト膜５上の電極膜６゛
とその他の部位に形成された電極膜６との間に、エツ
チングの選択性を形成する。それには、例えば、陽極酸
化法等を用いることができる。即ち、レジストｗＸ５は
厚いので、この段差により電極膜６と６′は不連続とな
ることを利用し、動作半導体層３上に形成された電極膜
６に所定の電圧を印加しても、この電圧はレジスト膜５
上の電極膜６゛には印加されない。従って、動作半導体
層３上の電極膜６の表面にのみ陽極酸化膜７が形成され
、これが電極膜６，６′のエツチングに対する保護膜と
して働く。 このように電極膜６，６゛にエツチングに対する選択性
を形成した後、前記レジスト膜５上の電極膜６°を選択
的にエツチング除去し、次いで前記レジスト膜５を除去
する。 なお、電極膜６，６°は図示したように、通常コンタク
ト層６１と金属膜６２とを積層して構成される。 〔作 用〕 上述したように、本発明によれば、レジスト膜５上の電
極膜６′とその他の部位の電極膜６にエツチング選択性
を持たせることができ、従って、レジスト膜５上の電極
膜６゛のみを選択的に除去が可能となるため、リフトオ
フ処理工程が不要となり、リフトオフ時に発生するリフ
トオフ片付着の危険性が除かれ、点欠陥の発生が防止さ
れる。 〔実 施 例〕 以下本発明の一実施例を第２図を用いて説明する。
バスラインＤＢとが短絡してしまう。 〔発明が解決しようとする課題〕 以上のように従来の形成法では、リフトオフ時に発生す
るリフトオフ片りが、望ましくない部位に付着すること
による短絡を生じ、表示装置としては点欠陥が発生する
。 本発明は、製造工程を一部変更するのみで、リフトオフ
片に起因する点欠陥の発生を防止することを目的とする
。 〔課題を解決するための手段〕 本発明を第１図により説明する。 透明絶縁性基板１上に、ゲート電極Ｇを形成し、その上
にゲート絶縁膜２．動作半導体層３およびチャネル保護
膜４をこの順に積層し、次いで、該チャネル保護膜４上
に・背面露光法を用いて上記ゲート電極Ｇに自己整合し
たレジスト膜５を形成し、該レジスト膜５をマスクとし
て前記チャネル保護膜４の露出部を選択的に除去する。 次いで、ソース・ドレイン電極となる電極膜６を形成す
る。この工程で、上記レジスト膜５上にも、電極膜６”
が付着する。そこで、このレジスト膜５上の電極膜６゛
とその他の部位に形成された電極膜６との間に、エツ
チングの選択性を形成する。それには、例えば、陽極酸
化法等を用いることができる。即ち、レジストｗＸ５は
厚いので、この段差により電極膜６と６′は不連続とな
ることを利用し、動作半導体層３上に形成された電極膜
６に所定の電圧を印加しても、この電圧はレジスト膜５
上の電極膜６゛には印加されない。従って、動作半導体
層３上の電極膜６の表面にのみ陽極酸化膜７が形成され
、これが電極膜６，６′のエツチングに対する保護膜と
して働く。 このように電極膜６，６゛にエツチングに対する選択性
を形成した後、前記レジスト膜５上の電極膜６°を選択
的にエツチング除去し、次いで前記レジスト膜５を除去
する。 なお、電極膜６，６°は図示したように、通常コンタク
ト層６１と金属膜６２とを積層して構成される。 〔作 用〕 上述したように、本発明によれば、レジスト膜５上の電
極膜６′とその他の部位の電極膜６にエツチング選択性
を持たせることができ、従って、レジスト膜５上の電極
膜６゛のみを選択的に除去が可能となるため、リフトオ
フ処理工程が不要となり、リフトオフ時に発生するリフ
トオフ片付着の危険性が除かれ、点欠陥の発生が防止さ
れる。 〔実 施 例〕 以下本発明の一実施例を第２図を用いて説明する。
【第２図（ａｌ参照］
ガラス基板１のような透明絶縁性基板上に、厚さ約ｇＱ
ｎｍのＴｉ膜からなるゲート電極Ｇを形成する。 次いで、その上にプラズマＣＶＤ法により、ゲート絶縁
膜としてのＳｉＮ膜（厚さ約３００ｎｍ）２、動作半導
体層としてのａ−３ｉ層（厚さ約１００１００ｎ、チャ
ネル保護膜としての５ｌＯｚ膜（厚さ約１００１００ｎ
を形成する。 【同図（ｂ）参照】 上記ゲート電極Ｇをマスクとして背面露光を行い、チャ
ネル保護膜４上にレジスト膜５を形成する。次いでこの
レジスト１１５をマスクとして、チャネル保護Ｍ４の露
出部を除去する。
ｎｍのＴｉ膜からなるゲート電極Ｇを形成する。 次いで、その上にプラズマＣＶＤ法により、ゲート絶縁
膜としてのＳｉＮ膜（厚さ約３００ｎｍ）２、動作半導
体層としてのａ−３ｉ層（厚さ約１００１００ｎ、チャ
ネル保護膜としての５ｌＯｚ膜（厚さ約１００１００ｎ
を形成する。 【同図（ｂ）参照】 上記ゲート電極Ｇをマスクとして背面露光を行い、チャ
ネル保護膜４上にレジスト膜５を形成する。次いでこの
レジスト１１５をマスクとして、チャネル保護Ｍ４の露
出部を除去する。
【同図（Ｃ１参照］
次いで、コンタクト層としてのｎ”ａ−５ｉ層（厚さ約
３０ｎｍ）とＴｉ膜のような金属膜（厚さ約１０１００
ｎを積層した電極膜６を形成する。 この電極膜は上記レジスト膜５上にも付着する。 これを参照符号６゛で示す。 【同図（ｄｌ参照］ 次いで上記電極膜６に正の電圧を印加して、硼酸アンモ
ニウムの溶液中において陽極酸化法を施す。この工程に
より、電極膜６表面には陽極酸化膜７が形成されるが、
レジスト膜５上の電極膜６゜は電極膜６と電気的に分離
されているので酸化されない。 【同図（ｅ）参照】 このようにして形成した陽極酸化膜７は、エツチングす
るためのエッチャントが、母材の電極膜６．６゛ とは
異なる。これを利用して、ドライエツチング法により、
電極膜６°を選択的に除去する。即ち、まずＣＣｌ４ガ
スを用い、次いでＣＦ４ガスを用いたドライエツチング
法を行なうことにより、レジスト［５上のＴｉ膜とその
下層のｎ＋ａ−３ｉ層が、選択的にエツチングされる。 この工程で動作半導体層３上の電極膜６表面は、陽極酸
化膜で保護されているためエツチングされない。
３０ｎｍ）とＴｉ膜のような金属膜（厚さ約１０１００
ｎを積層した電極膜６を形成する。 この電極膜は上記レジスト膜５上にも付着する。 これを参照符号６゛で示す。 【同図（ｄｌ参照］ 次いで上記電極膜６に正の電圧を印加して、硼酸アンモ
ニウムの溶液中において陽極酸化法を施す。この工程に
より、電極膜６表面には陽極酸化膜７が形成されるが、
レジスト膜５上の電極膜６゜は電極膜６と電気的に分離
されているので酸化されない。 【同図（ｅ）参照】 このようにして形成した陽極酸化膜７は、エツチングす
るためのエッチャントが、母材の電極膜６．６゛ とは
異なる。これを利用して、ドライエツチング法により、
電極膜６°を選択的に除去する。即ち、まずＣＣｌ４ガ
スを用い、次いでＣＦ４ガスを用いたドライエツチング
法を行なうことにより、レジスト［５上のＴｉ膜とその
下層のｎ＋ａ−３ｉ層が、選択的にエツチングされる。 この工程で動作半導体層３上の電極膜６表面は、陽極酸
化膜で保護されているためエツチングされない。
上記レジスト膜５を除去する。
従来の製造方法では、このレジスト膜５を除去すること
により、その上の電極膜６°をリフトオフしていたため
、リフトオフ片の付着による短絡障害が発生していた。 しかし上述の本実施例の製造方法によれば、レジストｌ
ｌｌ５の除去工程時には、その上に付着していた電極膜
６゛は既に除かれている。従って、レジスト除去工程で
リフトオフ片が付着する危険はない。
により、その上の電極膜６°をリフトオフしていたため
、リフトオフ片の付着による短絡障害が発生していた。 しかし上述の本実施例の製造方法によれば、レジストｌ
ｌｌ５の除去工程時には、その上に付着していた電極膜
６゛は既に除かれている。従って、レジスト除去工程で
リフトオフ片が付着する危険はない。
【同図（沿参照］
以後の工程は通常の製造方法に従って進めてよい。即ち
、レジスト膜８をマスクとして素子分離工程を行なう。 【同図（ｈ）参照】 これにより、ドレイン電極りおよびソース電極Ｓを形成
するとともに、各薄膜トランジスタを分離する。更に、
ＩＴＯ膜のような透明導電膜からなる画素電極（厚さ約
２００ｎｍ）Ｅを形成し、本実施例による薄膜トランジ
スタマトリクスが完成する。 上記一実施例では、電極膜６，６゛間にエツチングに対
する選択性を、陽極酸化法によって形成した例を説明し
たが、この選択性は他の方法によって形成することも可
能である。例えば、レジスト膜５上を除く他の部位の電
極膜６表面にメッキ層を形成してもよく、その方法は特
に限定する必要はない。 また、レジスト膜５の断面形状を、上記一実施例では矩
形状とした例を説明したが、これを頂部が底部より幅の
広いステンシル状とすれば、電極膜６と６゛間の電気的
分離がより完全となり、エツチングに対する選択性を持
たせることが容易となる。 〔発明の効果〕 以上説明した如く本発明によれば、自己整合法によるレ
ジスト膜形成後、電極膜を成膜し、上記レジスト膜を除
去するに先立って、レジスト膜５上とその他の部位の電
極膜にエツチングに対する選択性を持たせ、エツチング
によりレジスト膜上の電極膜のみを除去してからレジス
ト膜を除去するようにしたことによって、従来のリフト
オフ片が付着することによる点欠陥の発生を防止した。 図において、１は透明絶縁性基Ｖｉ（ガラス基板）、２
はゲート絶縁膜（ＳｉＮ膜）、３は動作半導体層（ａ−
３ｉ層）、４はチャネル保護膜（ＳｉＱｇ膜）、５はレ
ジスト膜、６，６゛は電極膜、７は陽極酸化膜、Ｇはゲ
ート電極、Ｅは画素電極を示す。
、レジスト膜８をマスクとして素子分離工程を行なう。 【同図（ｈ）参照】 これにより、ドレイン電極りおよびソース電極Ｓを形成
するとともに、各薄膜トランジスタを分離する。更に、
ＩＴＯ膜のような透明導電膜からなる画素電極（厚さ約
２００ｎｍ）Ｅを形成し、本実施例による薄膜トランジ
スタマトリクスが完成する。 上記一実施例では、電極膜６，６゛間にエツチングに対
する選択性を、陽極酸化法によって形成した例を説明し
たが、この選択性は他の方法によって形成することも可
能である。例えば、レジスト膜５上を除く他の部位の電
極膜６表面にメッキ層を形成してもよく、その方法は特
に限定する必要はない。 また、レジスト膜５の断面形状を、上記一実施例では矩
形状とした例を説明したが、これを頂部が底部より幅の
広いステンシル状とすれば、電極膜６と６゛間の電気的
分離がより完全となり、エツチングに対する選択性を持
たせることが容易となる。 〔発明の効果〕 以上説明した如く本発明によれば、自己整合法によるレ
ジスト膜形成後、電極膜を成膜し、上記レジスト膜を除
去するに先立って、レジスト膜５上とその他の部位の電
極膜にエツチングに対する選択性を持たせ、エツチング
によりレジスト膜上の電極膜のみを除去してからレジス
ト膜を除去するようにしたことによって、従来のリフト
オフ片が付着することによる点欠陥の発生を防止した。 図において、１は透明絶縁性基Ｖｉ（ガラス基板）、２
はゲート絶縁膜（ＳｉＮ膜）、３は動作半導体層（ａ−
３ｉ層）、４はチャネル保護膜（ＳｉＱｇ膜）、５はレ
ジスト膜、６，６゛は電極膜、７は陽極酸化膜、Ｇはゲ
ート電極、Ｅは画素電極を示す。
第１図は本発明の構成説明図、
第２図は本発明の詳細な説明図、
第３図及び第４図は従来の問題点説明図である。
６２値属膿
冬綺Ｂ弓の犠尋」先明図
第１図
第２
図（りのｚ）
Claims (4)
- （１）透明絶縁性基板（１）上に、マトリクス状に配列
した複数個の画素電極（Ｅ）と、該画素電極対応に配設
した薄膜トランジスタと、該薄膜トランジスタのゲート
電極（Ｇ）を前記画素の行ごとに共通に接続する複数本
のゲートバスラインと、該ゲートバスラインに直交する
方向に配設した複数本のドレインバスラインを具備する
薄膜トランジスタマトリクスを製造するに際し、 前記透明絶縁性基板上に、ゲート電極を形成し、その上
にゲート絶縁膜（２）、動作半導体層（３）およびチャ
ネル保護膜（４）をこの順に積層し、次いで、該チャネ
ル保護膜上に背面露光法を用いて前記ゲート電極に自己
整合したレジスト膜（５）を形成し、該レジスト膜をマ
スクとして前記チャネル保護膜の露出部を選択的に除去
し、次いで、ソース・ドレイン電極となる電極膜（６、
６’）を形成する工程と、 前記レジスト膜上の電極膜（６’）とその他の部位に形
成された電極膜（６）との間に、エッチングの選択性を
形成する工程と、 前記レジスト膜上の電極膜を選択的にエッチング除去し
、次いで前記レジスト膜を除去する工程とを含むことを
特徴とする自己整合型薄膜トランジスタマトリクスの製
造方法。 - （２）前記レジスト膜（５）上の電極膜（６’）とその
他の部位の電極膜（６）との間のエッチングの選択性を
形成する工程が、陽極酸化法を用いて前記レジスト膜上
以外の部位の電極膜の表面を酸化する工程であることを
特徴とする請求項１記載の自己整合型薄膜トランジスタ
マトリクスの製造方法。 - （３）前記レジスト膜（５）上の電極膜（６’）とその
他の部位の電極膜（６）との間のエッチングの選択性を
形成する工程が、前記レジスト膜（５）以外の部位の電
極膜（６）表面にメッキを施す工程であることを特徴と
する請求項１記載の自己整合型薄膜トランジスタマトリ
クスの製造方法。 - （４）前記レジスト膜（５）の断面形状をステンシル形
状とすることを特徴とする請求項１記載の自己整合型薄
膜トランジスタマトリクスの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2104069A JPH042135A (ja) | 1990-04-18 | 1990-04-18 | 自己整合型薄膜トランジスタマトリクスの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2104069A JPH042135A (ja) | 1990-04-18 | 1990-04-18 | 自己整合型薄膜トランジスタマトリクスの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH042135A true JPH042135A (ja) | 1992-01-07 |
Family
ID=14370875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2104069A Pending JPH042135A (ja) | 1990-04-18 | 1990-04-18 | 自己整合型薄膜トランジスタマトリクスの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH042135A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994020982A1 (en) * | 1993-03-01 | 1994-09-15 | General Electric Company | Self-aligned thin-film transistor constructed using lift-off technique |
| JP2012209557A (ja) * | 2011-03-28 | 2012-10-25 | Boe Technology Group Co Ltd | 非晶質酸化物薄膜トランジスタ及びその製造方法、その薄膜トランジスタを含むディスプレイパネル |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01136386A (ja) * | 1987-11-24 | 1989-05-29 | Oki Electric Ind Co Ltd | Ｄｆｂレーザの製造方法 |
| JPH03216602A (ja) * | 1990-01-23 | 1991-09-24 | Oki Electric Ind Co Ltd | 回折格子の形成方法 |
-
1990
- 1990-04-18 JP JP2104069A patent/JPH042135A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01136386A (ja) * | 1987-11-24 | 1989-05-29 | Oki Electric Ind Co Ltd | Ｄｆｂレーザの製造方法 |
| JPH03216602A (ja) * | 1990-01-23 | 1991-09-24 | Oki Electric Ind Co Ltd | 回折格子の形成方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994020982A1 (en) * | 1993-03-01 | 1994-09-15 | General Electric Company | Self-aligned thin-film transistor constructed using lift-off technique |
| US5527726A (en) * | 1993-03-01 | 1996-06-18 | General Electric Company | Self-aligned thin-film transistor constructed using lift-off technique |
| JP2012209557A (ja) * | 2011-03-28 | 2012-10-25 | Boe Technology Group Co Ltd | 非晶質酸化物薄膜トランジスタ及びその製造方法、その薄膜トランジスタを含むディスプレイパネル |
| US9608127B2 (en) | 2011-03-28 | 2017-03-28 | Boe Technology Group Co., Ltd. | Amorphous oxide thin film transistor, method for manufacturing the same, and display panel |
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