JP3645444B2 - 半導体集積回路装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造技術に関し、特に、電極パッド上にバンプ電極を搭載したＬＳＩ（Large Scale Integrated Circuit）パッケージを有する半導体集積回路装置の製造に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体チップ、インターポーザまたは実装基板（以下、半導体チップ、インターポーザおよび実装基板を総称して基材と呼ぶ）の電極パッド上にバンプ電極を形成するバンプ形成技術の一つに、ボール供給法がある。このボール供給法は、予め形成された半田ボールをパッド電極の表面上に吸引治具を用いて供給する方法であり、例えば特開平５−１２９３７４号公報に記載されている。
【０００３】
ボール供給法では、まず、半田ボールの酸化を防いで半田ボールを溶け易くするめに、予め半田ボールにフラックスを塗布した後、この半田ボールを基材の電極パッドの表面上に搭載し、次いでリフロー処理を施すことによって、半田ボールからなるバンプ電極をパッド電極に接続させている。さらに、ＭＣＣ（Micro Carrier for Chip）基板またはＢＧＡ（Ball Grid Array ）基板に、直径0.６〜0.７６ｍｍ程度の相対的に大きいバンプ電極を形成する際のフラックス塗布は、自動化によってその塗布量の均一化が図られており、フラックスの塗布むらが生じるのを防いでいる。
【０００４】
【発明が解決しようとする課題】
しかしながら、直径0.２ｍｍ以下の相対的に小さいバンプ電極、または、すでにバンプ電極が形成された基材へのフラックスの自動塗布は難しく、ハケ塗りなどの手作業でフラックを塗布している。このためフラックス塗布量が不均一となって、半田ボールが未接続となる問題が生ずることが考えられた。
【０００５】
本発明の目的は、バンプ電極の接続信頼性を向上させることのできる技術を提供することにある。
【０００６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００８】
（１）本発明のバンプ電極の形成方法は、フラックス転写ステージに充填されたフラックスを転写ヘッドに転写した後、転写ヘッドに転写されたフラックスを半田ボール、パッド電極またはバンプ電極が搭載された基材の一表面に転写する工程を有するものである。
【０００９】
（２）本発明のバンプ電極の形成方法は、フラックス転写ステージに充填されたフラックスを転写ヘッドに転写した後、転写ヘッドに転写されたフラックスを半田ボール、パッド電極またはバンプ電極が搭載された基材の一表面に転写する工程を有し、上記フラックス転写ステージ、上記転写ヘッドまたは上記基材の動作機構が自動化されているものである。
【００１０】
（３）本発明のバンプ電極の形成方法は、前記（１）または（２）のバンプ電極の形成方法において、上記転写ヘッドにはフラックスを溜める溝、フラックスを溜める凹凸またはシリコンゴムが形成されているものである。
【００１１】
（４）本発明のバンプ電極の形成方法は、前記（３）のバンプ電極の形成方法において、フラックスを溜める溝の深さを５〜１００μｍ程度とするものである。
【００１２】
（５）本発明の半導体集積回路装置の製造方法は、フラックス転写ステージに充填されたフラックスを転写ヘッドに転写した後、転写ヘッドに転写されたフラックスをパッド電極が搭載された第１の基材の一表面に転写する工程と、第１の基材の一表面のパッド電極上に半田ボールを供給する工程と、リフロー処理を施して、第１の基材の一表面のパッド電極と半田ボールとを溶融接続する工程とを有するものである。
【００１３】
（６）本発明の半導体集積回路装置の製造方法は、フラックス転写ステージに充填されたフラックスを転写ヘッドに転写した後、転写ヘッドに転写されたフラックスを半田ボールが搭載されたダミー基材の一表面に転写する工程と、ダミー基材の一表面の半田ボールと第１の基材の一表面のパッド電極との位置合わせを行う工程と、リフロー処理を施して、ダミー基材の一表面の半田ボールと第１の基材の一表面のパッド電極とを溶融接続する工程とを有するものである。
【００１４】
（７）本発明の半導体集積回路装置の製造方法は、フラックス転写ステージに充填されたフラックスを転写ヘッドに転写した後、転写ヘッドに転写されたフラックスをパッド電極が搭載された第１の基材の一表面に転写する工程と、第１の基材の一表面のパッド電極と第２の基材の一表面のバンプ電極との位置合わせを行う工程と、リフロー処理を施して、第１の基材の一表面のパッド電極と第２の基材の一表面のパンプ電極とを溶融接続する工程とを有するものである。
【００１５】
（８）本発明の半導体集積回路装置の製造方法は、フラックス転写ステージに充填されたフラックスを転写ヘッドに転写した後、転写ヘッドに転写されたフラックスをバンプ電極が搭載された第１の基材の一表面に転写する工程と、第１の基材の一表面のバンプ電極と第２の基材の一表面のパッド電極との位置合わせを行う工程と、リフロー処理を施して、第１の基材の一表面のバンプ電極と第２の基材の一表面のパッド電極とを溶融接続する工程とを有するものである。
【００１６】
（９）本発明の半導体集積回路装置の製造方法は、前記（５）、（６）、（７）または（８）の半導体集積回路装置の製造方法において、第１の基材または第２の基材を、半導体チップ、インターポーザまたは実装基板とするものである。
【００１７】
上記した手段によれば、半田ボール、パッド電極またはバンプ電極が搭載された基材の一表面上へ転写ヘッドを用いてフラックスを塗布するので、フラックスの塗布むらがなくなり、バンプ電極の接続不良を防ぐことができる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１９】
本発明の一実施の形態であるフラックスの塗布方法を図１および図２を用いて説明する。図１は、フラックス塗布の手順を説明するための模式図であり、図２は、転写ヘッドの種々の形状を示す転写ヘッドの断面の模式図である。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００２０】
まず、図１（ａ）に示すように、フラックス１ａが充填されたフラックス転写ステージ２を用意し、このフラックス転写ステージ２の表面に転写ヘッド３を押し当てて、転写ヘッド３にフラックス１ｂを転写する。次に、図１（ｂ）に示すように、例えばパッド電極またはバンプ電極が搭載された基材４の表面にフラックス１ｂが転写された上記転写ヘッド３を押し当てて、基材４の表面にフラックス１ｃを転写する。
【００２１】
ここで、フラックス転写ステージ２から転写ヘッド３へのフラックス１ｂの転写および転写ヘッド３から基材４の表面へのフラックス１ｃの転写の一連の工程は、転写ヘッド３または基材４の動作機構などを制御した自動処理によって行われる。駆動方法に、例えばＡＣサーボモータおよびボールネジを用いることによってフラックス１ｃの転写精度を＋−0.５ｍｍ以下とすることができる。
【００２２】
前記転写ヘッド３には、図２に示すように、フラックス１ｂを溜めることのできる５〜１００μｍ程度の深さの溝５を設けた転写ヘッド（図２（ａ））、凹凸６を付けた転写ヘッド（図２（ｂ））、またはシリコンゴム７を備えた転写ヘッド（図２（ｃ））を用いることができる。
【００２３】
次に、本実施の形態のフラックス塗布を適用したＭＣＣ構造の半導体集積回路装置の製造方法を図３〜図６を用いて簡単に説明する。
【００２４】
まず、図３に示すように、半導体チップ８を準備する。この半導体チップ８の回路形成面には複数のパッド電極９が設けられ、複数のパッド電極９の夫々の表面上にはバンプ電極１０が形成されている。
【００２５】
バンプ電極１０の形成は、まず、半導体チップ８の回路形成面に設けられたパッド電極９の表面に、前記図１に記載した塗布方法によってフラックス１ｃを塗布する。その後、半導体チップ８の回路形成面に設けられたパッド電極９の配列ピッチと同一の配列ピッチで配置された複数の半田ボールを搭載した吸着治具を用いて、この半田ボールを半導体チップ８の回路形成面に設けられたパッド電極９上に供給し、次いでリフロー処理を施してパッド電極９の表面に上記半田ボールを溶融接続することによって行われる。ここで、フラックス塗布、ボール供給およびリフロー処理の一連の工程を自動処理化してもよい。
【００２６】
次に、洗浄処理を施し、前記半導体チップ８の回路形成面に残存するフラックスを除去する。
【００２７】
次に、図４に示すように、ＭＣＣ基板１１のチップ搭載面上に前記半導体チップ８を実装する。半導体チップ８の実装は、まず、ＭＣＣ基板１１のチップ搭載面に設けられたパッド電極１２の表面に、前記図１に記載した塗布方法によってフラックス１ｃを塗布し、その後、半導体チップ８をＭＣＣ基板１１搭載し、次いでリフロー処理を施してパッド電極１２の表面にバンプ電極１０を溶融接続することによって行われる。ここで、フラックス塗布、半導体チップ搭載およびリフロー処理の一連の工程を自動処理化してもよい。なお、ＭＣＣ基板１１のチップ搭載面の周辺部にはメタライズ層１３が設けられ、裏面にはパッド電極１４が設けられている。
【００２８】
次に、洗浄処理を施し、前記ＭＣＣ基板１１のチップ搭載面に残存するフラックスを除去する。
【００２９】
次に、図５に示すように、前記半導体チップ８を封止用キャップ１５で封止すると共に、半導体チップ８の裏面と封止用キャップ１５の内壁面とを熱伝導材１６を介在して連結する。半導体チップ８の封止は、ＭＣＣ基板１１のチップ搭載面に設けられたメタライズ層１３と封止用キャップ１５の脚部１５ａに設けられたメタライズ層１７との間に封止材１８を介在し、この封止材１８を溶融することによって行われる。また、半導体チップ８の裏面と封止用キャップ１５の内壁面との間に熱伝導材１６を介在し、この熱伝導材１６を溶融することによって行われる。
【００３０】
次に、図６に示すように、ＭＣＣ基板１１の裏面に設けられたパッド電極１４の表面に、前記図１に記載した塗布方法によってフラックス１ｃを塗布し、その後、ＭＣＣ基板１１の裏面に設けられたパッド電極１４の配列ピッチと同一の配列ピッチで配置された複数の半田ボールを搭載した吸着治具を用いて、この半田ボールをＭＣＣ基板１１の裏面に設けられたパッド電極１４上に供給し、次いでリフロー処理を施してパッド電極１４の表面に半田ボールからなるバンプ電極１９を溶融接続する。ここで、フラックス塗布、ボール供給およびリフロー処理の一連の工程を自動処理化してもよい。
【００３１】
次に、洗浄処理を施し、前記ＭＣＣ基板１１の裏面に残存するフラックスを除去する。
【００３２】
この後、図示はしないが、このようにして形成されたＭＣＣ構造の半導体集積回路装置は、実装基板の実装面上に実装され、例えば大型計算機の演算処理部に組み込まれる。半導体集積回路装置の実装は、実装基板の実装面に設けられたパッド電極にバンプ電極を溶融接続することによって行われる。
【００３３】
なお、本実施の形態では、半導体チップ８の回路形成面に設けられたパッド電極９上への半田ボールの供給、およびＭＣＣ基板１１の裏面に設けられたパッド電極１４上への半田ボールの供給に吸着治具を用いたが、ダミー基材に予めパッド電極９，１４の配列ピッチと同一の配列ピッチで配置された複数の半田ボールを搭載しておき、このダミー基材に搭載された半田ボールをパッド電極９，１４へ供給してもよい。
【００３４】
また、本実施の形態では、フラックス１ｃは、半導体チップ８の回路形成面に設けられたパッド電極９の表面、ＭＣＣ基板１１のチップ搭載面に設けられたパッド電極１２の表面およびＭＣＣ基板１１の裏面に設けられたパッド電極１４の表面に塗布されたが、パッド電極９，１４に接続される半田ボール、またはパッド電極１２に接続される半導体チップ８の回路形成面に設けられたバンプ電極１０に塗布してもよい。
【００３５】
このように、本実施の形態によれば、ハケ塗りなどの手作業ではなく、転写ヘッド３を用いた自動処理によってフラックスをパッド電極９，１２，１４へ塗布するので、フラックスの塗布むらがなくなり、バンプ電極の接続不良を防ぐことができる。
【００３６】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００３７】
例えば、前記実施の形態では、ＭＣＣ構造の半導体集積回路装置の製造方法に適用した場合について説明したが、ＢＧＡ構造、ＰＧＡ（Pin Grid Array）構造またはＭＣＭ（Multi Chip Module ）構造などのバンプ電極を有するいかなる半導体集積回路装置の製造方法に適用することができる。
【００３８】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００３９】
本発明によれば、半田ボール、パッド電極またはバンプ電極が搭載された基材の表面上へ、転写ヘッドを用いてフラックスを塗布するので、フラックスの塗布むらがなくなり、バンプ電極の接続不良を防ぐことができるので、バンプ電極の接続信頼性が向上する。
【図面の簡単な説明】
【図１】（ａ），（ｂ）は、本発明の一実施の形態であるフラックスの塗布方法を示す模式図である。
【図２】（ａ），（ｂ），（ｃ）は、フラックスを塗布する際に用いる転写ヘッドの種々の形状を示す転写ヘッドの断面の模式図である。
【図３】本発明を適用したＭＣＣ構造の半導体集積回路装置の製造方法を説明するための断面図である。
【図４】本発明を適用したＭＣＣ構造の半導体集積回路装置の製造方法を説明するための断面図である。
【図５】本発明を適用したＭＣＣ構造の半導体集積回路装置の製造方法を説明するための断面図である。
【図６】本発明を適用したＭＣＣ構造の半導体集積回路装置の製造方法を説明するための断面図である。
【符号の説明】
１ａ フラックス
１ｂ フラックス
１ｃ フラックス
２ フラックス転写ステージ
３ 転写ヘッド
４ 基材
５ 溝
６ 凹凸
７ シリコンゴム
８ 半導体チップ
９ パッド電極
１０ バンプ電極
１１ ＭＣＣ基板
１２ パッド電極
１３ メタライズ層
１４ パッド電極
１５ 封止用キャップ
１５ａ 脚部
１６ 熱伝導材
１７ メタライズ層
１８ 封止材
１９ バンプ電極
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造技術に関し、特に、電極パッド上にバンプ電極を搭載したＬＳＩ（Large Scale Integrated Circuit）パッケージを有する半導体集積回路装置の製造に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体チップ、インターポーザまたは実装基板（以下、半導体チップ、インターポーザおよび実装基板を総称して基材と呼ぶ）の電極パッド上にバンプ電極を形成するバンプ形成技術の一つに、ボール供給法がある。このボール供給法は、予め形成された半田ボールをパッド電極の表面上に吸引治具を用いて供給する方法であり、例えば特開平５−１２９３７４号公報に記載されている。
【０００３】
ボール供給法では、まず、半田ボールの酸化を防いで半田ボールを溶け易くするめに、予め半田ボールにフラックスを塗布した後、この半田ボールを基材の電極パッドの表面上に搭載し、次いでリフロー処理を施すことによって、半田ボールからなるバンプ電極をパッド電極に接続させている。さらに、ＭＣＣ（Micro Carrier for Chip）基板またはＢＧＡ（Ball Grid Array ）基板に、直径0.６〜0.７６ｍｍ程度の相対的に大きいバンプ電極を形成する際のフラックス塗布は、自動化によってその塗布量の均一化が図られており、フラックスの塗布むらが生じるのを防いでいる。
【０００４】
【発明が解決しようとする課題】
しかしながら、直径0.２ｍｍ以下の相対的に小さいバンプ電極、または、すでにバンプ電極が形成された基材へのフラックスの自動塗布は難しく、ハケ塗りなどの手作業でフラックを塗布している。このためフラックス塗布量が不均一となって、半田ボールが未接続となる問題が生ずることが考えられた。
【０００５】
本発明の目的は、バンプ電極の接続信頼性を向上させることのできる技術を提供することにある。
【０００６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００８】
（１）本発明のバンプ電極の形成方法は、フラックス転写ステージに充填されたフラックスを転写ヘッドに転写した後、転写ヘッドに転写されたフラックスを半田ボール、パッド電極またはバンプ電極が搭載された基材の一表面に転写する工程を有するものである。
【０００９】
（２）本発明のバンプ電極の形成方法は、フラックス転写ステージに充填されたフラックスを転写ヘッドに転写した後、転写ヘッドに転写されたフラックスを半田ボール、パッド電極またはバンプ電極が搭載された基材の一表面に転写する工程を有し、上記フラックス転写ステージ、上記転写ヘッドまたは上記基材の動作機構が自動化されているものである。
【００１０】
（３）本発明のバンプ電極の形成方法は、前記（１）または（２）のバンプ電極の形成方法において、上記転写ヘッドにはフラックスを溜める溝、フラックスを溜める凹凸またはシリコンゴムが形成されているものである。
【００１１】
（４）本発明のバンプ電極の形成方法は、前記（３）のバンプ電極の形成方法において、フラックスを溜める溝の深さを５〜１００μｍ程度とするものである。
【００１２】
（５）本発明の半導体集積回路装置の製造方法は、フラックス転写ステージに充填されたフラックスを転写ヘッドに転写した後、転写ヘッドに転写されたフラックスをパッド電極が搭載された第１の基材の一表面に転写する工程と、第１の基材の一表面のパッド電極上に半田ボールを供給する工程と、リフロー処理を施して、第１の基材の一表面のパッド電極と半田ボールとを溶融接続する工程とを有するものである。
【００１３】
（６）本発明の半導体集積回路装置の製造方法は、フラックス転写ステージに充填されたフラックスを転写ヘッドに転写した後、転写ヘッドに転写されたフラックスを半田ボールが搭載されたダミー基材の一表面に転写する工程と、ダミー基材の一表面の半田ボールと第１の基材の一表面のパッド電極との位置合わせを行う工程と、リフロー処理を施して、ダミー基材の一表面の半田ボールと第１の基材の一表面のパッド電極とを溶融接続する工程とを有するものである。
【００１４】
（７）本発明の半導体集積回路装置の製造方法は、フラックス転写ステージに充填されたフラックスを転写ヘッドに転写した後、転写ヘッドに転写されたフラックスをパッド電極が搭載された第１の基材の一表面に転写する工程と、第１の基材の一表面のパッド電極と第２の基材の一表面のバンプ電極との位置合わせを行う工程と、リフロー処理を施して、第１の基材の一表面のパッド電極と第２の基材の一表面のパンプ電極とを溶融接続する工程とを有するものである。
【００１５】
（８）本発明の半導体集積回路装置の製造方法は、フラックス転写ステージに充填されたフラックスを転写ヘッドに転写した後、転写ヘッドに転写されたフラックスをバンプ電極が搭載された第１の基材の一表面に転写する工程と、第１の基材の一表面のバンプ電極と第２の基材の一表面のパッド電極との位置合わせを行う工程と、リフロー処理を施して、第１の基材の一表面のバンプ電極と第２の基材の一表面のパッド電極とを溶融接続する工程とを有するものである。
【００１６】
（９）本発明の半導体集積回路装置の製造方法は、前記（５）、（６）、（７）または（８）の半導体集積回路装置の製造方法において、第１の基材または第２の基材を、半導体チップ、インターポーザまたは実装基板とするものである。
【００１７】
上記した手段によれば、半田ボール、パッド電極またはバンプ電極が搭載された基材の一表面上へ転写ヘッドを用いてフラックスを塗布するので、フラックスの塗布むらがなくなり、バンプ電極の接続不良を防ぐことができる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１９】
本発明の一実施の形態であるフラックスの塗布方法を図１および図２を用いて説明する。図１は、フラックス塗布の手順を説明するための模式図であり、図２は、転写ヘッドの種々の形状を示す転写ヘッドの断面の模式図である。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００２０】
まず、図１（ａ）に示すように、フラックス１ａが充填されたフラックス転写ステージ２を用意し、このフラックス転写ステージ２の表面に転写ヘッド３を押し当てて、転写ヘッド３にフラックス１ｂを転写する。次に、図１（ｂ）に示すように、例えばパッド電極またはバンプ電極が搭載された基材４の表面にフラックス１ｂが転写された上記転写ヘッド３を押し当てて、基材４の表面にフラックス１ｃを転写する。
【００２１】
ここで、フラックス転写ステージ２から転写ヘッド３へのフラックス１ｂの転写および転写ヘッド３から基材４の表面へのフラックス１ｃの転写の一連の工程は、転写ヘッド３または基材４の動作機構などを制御した自動処理によって行われる。駆動方法に、例えばＡＣサーボモータおよびボールネジを用いることによってフラックス１ｃの転写精度を＋−0.５ｍｍ以下とすることができる。
【００２２】
前記転写ヘッド３には、図２に示すように、フラックス１ｂを溜めることのできる５〜１００μｍ程度の深さの溝５を設けた転写ヘッド（図２（ａ））、凹凸６を付けた転写ヘッド（図２（ｂ））、またはシリコンゴム７を備えた転写ヘッド（図２（ｃ））を用いることができる。
【００２３】
次に、本実施の形態のフラックス塗布を適用したＭＣＣ構造の半導体集積回路装置の製造方法を図３〜図６を用いて簡単に説明する。
【００２４】
まず、図３に示すように、半導体チップ８を準備する。この半導体チップ８の回路形成面には複数のパッド電極９が設けられ、複数のパッド電極９の夫々の表面上にはバンプ電極１０が形成されている。
【００２５】
バンプ電極１０の形成は、まず、半導体チップ８の回路形成面に設けられたパッド電極９の表面に、前記図１に記載した塗布方法によってフラックス１ｃを塗布する。その後、半導体チップ８の回路形成面に設けられたパッド電極９の配列ピッチと同一の配列ピッチで配置された複数の半田ボールを搭載した吸着治具を用いて、この半田ボールを半導体チップ８の回路形成面に設けられたパッド電極９上に供給し、次いでリフロー処理を施してパッド電極９の表面に上記半田ボールを溶融接続することによって行われる。ここで、フラックス塗布、ボール供給およびリフロー処理の一連の工程を自動処理化してもよい。
【００２６】
次に、洗浄処理を施し、前記半導体チップ８の回路形成面に残存するフラックスを除去する。
【００２７】
次に、図４に示すように、ＭＣＣ基板１１のチップ搭載面上に前記半導体チップ８を実装する。半導体チップ８の実装は、まず、ＭＣＣ基板１１のチップ搭載面に設けられたパッド電極１２の表面に、前記図１に記載した塗布方法によってフラックス１ｃを塗布し、その後、半導体チップ８をＭＣＣ基板１１搭載し、次いでリフロー処理を施してパッド電極１２の表面にバンプ電極１０を溶融接続することによって行われる。ここで、フラックス塗布、半導体チップ搭載およびリフロー処理の一連の工程を自動処理化してもよい。なお、ＭＣＣ基板１１のチップ搭載面の周辺部にはメタライズ層１３が設けられ、裏面にはパッド電極１４が設けられている。
【００２８】
次に、洗浄処理を施し、前記ＭＣＣ基板１１のチップ搭載面に残存するフラックスを除去する。
【００２９】
次に、図５に示すように、前記半導体チップ８を封止用キャップ１５で封止すると共に、半導体チップ８の裏面と封止用キャップ１５の内壁面とを熱伝導材１６を介在して連結する。半導体チップ８の封止は、ＭＣＣ基板１１のチップ搭載面に設けられたメタライズ層１３と封止用キャップ１５の脚部１５ａに設けられたメタライズ層１７との間に封止材１８を介在し、この封止材１８を溶融することによって行われる。また、半導体チップ８の裏面と封止用キャップ１５の内壁面との間に熱伝導材１６を介在し、この熱伝導材１６を溶融することによって行われる。
【００３０】
次に、図６に示すように、ＭＣＣ基板１１の裏面に設けられたパッド電極１４の表面に、前記図１に記載した塗布方法によってフラックス１ｃを塗布し、その後、ＭＣＣ基板１１の裏面に設けられたパッド電極１４の配列ピッチと同一の配列ピッチで配置された複数の半田ボールを搭載した吸着治具を用いて、この半田ボールをＭＣＣ基板１１の裏面に設けられたパッド電極１４上に供給し、次いでリフロー処理を施してパッド電極１４の表面に半田ボールからなるバンプ電極１９を溶融接続する。ここで、フラックス塗布、ボール供給およびリフロー処理の一連の工程を自動処理化してもよい。
【００３１】
次に、洗浄処理を施し、前記ＭＣＣ基板１１の裏面に残存するフラックスを除去する。
【００３２】
この後、図示はしないが、このようにして形成されたＭＣＣ構造の半導体集積回路装置は、実装基板の実装面上に実装され、例えば大型計算機の演算処理部に組み込まれる。半導体集積回路装置の実装は、実装基板の実装面に設けられたパッド電極にバンプ電極を溶融接続することによって行われる。
【００３３】
なお、本実施の形態では、半導体チップ８の回路形成面に設けられたパッド電極９上への半田ボールの供給、およびＭＣＣ基板１１の裏面に設けられたパッド電極１４上への半田ボールの供給に吸着治具を用いたが、ダミー基材に予めパッド電極９，１４の配列ピッチと同一の配列ピッチで配置された複数の半田ボールを搭載しておき、このダミー基材に搭載された半田ボールをパッド電極９，１４へ供給してもよい。
【００３４】
また、本実施の形態では、フラックス１ｃは、半導体チップ８の回路形成面に設けられたパッド電極９の表面、ＭＣＣ基板１１のチップ搭載面に設けられたパッド電極１２の表面およびＭＣＣ基板１１の裏面に設けられたパッド電極１４の表面に塗布されたが、パッド電極９，１４に接続される半田ボール、またはパッド電極１２に接続される半導体チップ８の回路形成面に設けられたバンプ電極１０に塗布してもよい。
【００３５】
このように、本実施の形態によれば、ハケ塗りなどの手作業ではなく、転写ヘッド３を用いた自動処理によってフラックスをパッド電極９，１２，１４へ塗布するので、フラックスの塗布むらがなくなり、バンプ電極の接続不良を防ぐことができる。
【００３６】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００３７】
例えば、前記実施の形態では、ＭＣＣ構造の半導体集積回路装置の製造方法に適用した場合について説明したが、ＢＧＡ構造、ＰＧＡ（Pin Grid Array）構造またはＭＣＭ（Multi Chip Module ）構造などのバンプ電極を有するいかなる半導体集積回路装置の製造方法に適用することができる。
【００３８】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００３９】
本発明によれば、半田ボール、パッド電極またはバンプ電極が搭載された基材の表面上へ、転写ヘッドを用いてフラックスを塗布するので、フラックスの塗布むらがなくなり、バンプ電極の接続不良を防ぐことができるので、バンプ電極の接続信頼性が向上する。
【図面の簡単な説明】
【図１】（ａ），（ｂ）は、本発明の一実施の形態であるフラックスの塗布方法を示す模式図である。
【図２】（ａ），（ｂ），（ｃ）は、フラックスを塗布する際に用いる転写ヘッドの種々の形状を示す転写ヘッドの断面の模式図である。
【図３】本発明を適用したＭＣＣ構造の半導体集積回路装置の製造方法を説明するための断面図である。
【図４】本発明を適用したＭＣＣ構造の半導体集積回路装置の製造方法を説明するための断面図である。
【図５】本発明を適用したＭＣＣ構造の半導体集積回路装置の製造方法を説明するための断面図である。
【図６】本発明を適用したＭＣＣ構造の半導体集積回路装置の製造方法を説明するための断面図である。
【符号の説明】
１ａ フラックス
１ｂ フラックス
１ｃ フラックス
２ フラックス転写ステージ
３ 転写ヘッド
４ 基材
５ 溝
６ 凹凸
７ シリコンゴム
８ 半導体チップ
９ パッド電極
１０ バンプ電極
１１ ＭＣＣ基板
１２ パッド電極
１３ メタライズ層
１４ パッド電極
１５ 封止用キャップ
１５ａ 脚部
１６ 熱伝導材
１７ メタライズ層
１８ 封止材
１９ バンプ電極
Claims (3)
- フラックス転写ステージに充填されたフラックスを転写ヘッドに転写した後、前記転写ヘッドに転写された前記フラックスを半田ボール、パッド電極またはバンプ電極が搭載された基材の一表面に転写する工程を有し、前記転写ヘッドにはフラックスを溜める溝、フラックスを溜める凹凸またはシリコンゴムが形成されていることを特徴とする半導体集積回路装置の製造方法。
- フラックス転写ステージに充填されたフラックスを転写ヘッドに転写した後、前記転写ヘッドに転写された前記フラックスを半田ボール、パッド電極またはバンプ電極が搭載された基材の一表面に転写する工程を有し、前記フラックス転写ステージ、前記転写ヘッドまたは前記基材の動作機構が自動化されており、前記転写ヘッドにはフラックスを溜める溝、フラックスを溜める凹凸またはシリコンゴムが形成されていることを特徴とする半導体集積回路装置の製造方法。
- 請求項１または２に記載の半導体集積回路装置の製造方法において、前記フラックスを溜める溝の深さは５〜１００μｍであることを特徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09743099A JP3645444B2 (ja) | 1999-04-05 | 1999-04-05 | 半導体集積回路装置の製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09743099A JP3645444B2 (ja) | 1999-04-05 | 1999-04-05 | 半導体集積回路装置の製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2000294582A JP2000294582A (ja) | 2000-10-20 |
| JP2000294582A5 JP2000294582A5 (ja) | 2005-02-10 |
| JP3645444B2 true JP3645444B2 (ja) | 2005-05-11 |
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ID=14192192
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09743099A Expired - Fee Related JP3645444B2 (ja) | 1999-04-05 | 1999-04-05 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3645444B2 (ja) |
-
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|---|---|
| JP2000294582A (ja) | 2000-10-20 |
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|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041027 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050125 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050203 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080210 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090210 Year of fee payment: 4 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S111 | Request for change of ownership or part of ownership |
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|
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|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S531 | Written request for registration of change of domicile |
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