JP3573722B2 - 電圧レギュレータ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電圧レギュレータに関し、特に、周波数特性を安定させたまま出力電圧を自由に変更する電圧レギュレータに関する。
【０００２】
【従来の技術】
現在、市場では回路の微細化・高速化・省電力化が進んでおり、その中の省電力化を実現させる為には電源の低電圧化が挙げられる。
【０００３】
しかし単純に電源電圧を下げると動作速度が落ちてしまい、高速化とのトレードオフとなってしまう。そこで速度は保ちつつ電源電圧を自由に制御できるような電圧レギュレータ手段が必要である。
【０００４】
そこで、このような従来の電圧レギュレータ回路が、例えば、文献名：［Ｒ．Ｊａｃｏｂ Ｂａｋｅｒ，Ｈａｒｒｙ Ｗ．Ｌｉ，Ｄａｖｉｄ Ｅ．Ｂｏｙｃｅ “ＣＭＯＳ ＣＩＲＣＵＩＴ ＤＥＳＩＧＮ，ＬＡＹＯＵＴ，ＡＮＤ ＳＩＭＵＬＡＴＩＯＮ”］（以下、引用文献１という）または特開２０００−０３９９２３号公報（以下、引用文献２という）に開示されている。
【０００５】
引用文献２に記載の回路図を示した図４を参照すると、第１の従来の電圧レギュレータ回路４０１は、入力端子４１とＧＮＤ端子４２の間に接続される誤差増幅器４４と、誤差増幅器４４の非反転入力端子４５と、入力端子４１にソースが接続され、誤差増幅器４４の出力４７にゲートが接続され、出力端子４３にドレインが接続されているＰ−ＭＯＳのパストランジスタＭ４１と、誤差増幅器４４の出力４７と出力端子４３に接続される位相補償容量Ｃ１と、出力端子４３とＧＮＤ端子４２間に接続される位相補償容量Ｃ２と、出力端子４３に一端が接続される抵抗Ｒａと、一端が抵抗Ｒａの他端に接続され、他端がＧＮＤ端子４２に接続される抵抗Ｒｂと、抵抗Ｒａと抵抗Ｒｂの交点と誤差増幅器４４の反転入力を接続している端子４６と、出力端子４３とＧＮＤ端子４２間に接続されている負荷回路４８とを備える。
【０００６】
この図４に示す第１の従来の電圧レギュレータ回路４０１では、出力端子４３に出力される電圧値Ｖｏｕｔは非反転入力端子４５に入力される基準電圧Ｖｒｅｆと抵抗Ｒａ，抵抗Ｒｂを用いて以下の式で示すことができる。
Ｖｏｕｔ＝Ｖｒｅｆ・（１＋Ｒａ／Ｒｂ）−−（１１）
このとき抵抗Ｒａ及び抵抗Ｒｂによる分圧比を自由に変えることができないので、出力電圧Ｖｏｕｔを自由に変更することができない。
【０００７】
レギュレータ出力電圧を変更できるレギュレータの例を、図５に示す。
【０００８】
図５を参照すると、第２の従来の電圧レギュレータ回路５０１は、入力端子５１とＧＮＤ端子５２の間に接続される誤差増幅器５４と、誤差増幅器５４の非反転入力端子５５と、入力端子５１にソースが接続され、誤差増幅器５４の出力５７にゲートが接続され、出力端子５３にドレインが接続されているＰ−ＭＯＳのパストランジスタＭ５１と、誤差増幅器５４の出力５７と出力端子５３に接続される位相補償容量Ｃ１と、出力端子５３とＧＮＤ端子５２間に接続される位相補償容量Ｃ２と、出力端子５３に一端が接続される抵抗Ｒｃと、一端が抵抗Ｒｃの他端に接続される抵抗Ｒｄと、一端が抵抗Ｒｄの他端に接続される抵抗Ｒｅと、一端が抵抗Ｒｅの他端に接続される抵抗Ｒｆと、一端が抵抗Ｒｆの他端に接続され他端がＧＮＤ２に接続される抵抗Ｒｇと、抵抗Ｒｃと抵抗Ｒｄの交点と誤差増幅器４の反転入力を接続している端子５６と、抵抗Ｒｄと抵抗Ｒｅの交点とＧＮＤ端子５２に接続されるスイッチＳＷａと、抵抗Ｒｅと抵抗Ｒｆの交点とＧＮＤ端子５２に接続されるスイッチＳＷｂと、抵抗Ｒｆと抵抗Ｒｇの交点とＧＮＤ端子５２に接続されるスイッチＳＷｃと、出力端子５３とＧＮＤ端子５２間に接続されている負荷回路５８とを備える。
【０００９】
この図５に示す第２の従来の電圧レギュレータ回路では、出力端子５３に出力される電圧値Ｖｏｕｔを、スイッチＳＷａ，スイッチＳＷｂ及びスイッチＳＷｃのオン／オフの組み合わせと非反転入力端子５５に入力される基準電圧Ｖｒｅｆによる計算式で示すことができる。
【００１０】
まず、全スイッチオフの場合
Ｖｏｕｔ＝Ｖｒｅｆ・（１＋Ｒｃ／（Ｒｄ＋Ｒｅ＋Ｒｆ＋Ｒｇ））＝Ｖｒｅｆ・（１＋Ｒａ１／Ｒｂ１）−−（１２）
ここで、
Ｒａ１＝Ｒｃ ―――――（１２−１）
Ｒｂ１＝Ｒｄ＋Ｒｅ＋Ｒｆ＋Ｒｇ ―――――（１２−２）
つぎに、スイッチＳＷａ及びスイッチＳＷ２Ｂをオンさせた場合
Ｖｏｕｔ＝Ｖｒｅｆ・（１＋Ｒｃ／（Ｒｄ＋Ｒｅ＋Ｒｆ））＝Ｖｒｅｆ・（１＋Ｒａ２／Ｒｂ２）−−（１３）
ここで、
Ｒａ２＝Ｒｃ ―――――（１３−１）
Ｒｂ２＝Ｒｄ＋Ｒｅ＋Ｒｆ ―――――（１３−２）
次に、スイッチＳＷｂ及びスイッチＳＷ３Ｂをオンさせた場合
Ｖｏｕｔ＝Ｖｒｅｆ・（１＋Ｒｃ／（Ｒｄ＋Ｒｅ））＝Ｖｒｅｆ・（１＋Ｒａ３／Ｒｂ３）−−（１４）
ここで、
Ｒａ３＝Ｒｃ ―――――（１４−１）
Ｒｂ３＝Ｒｄ＋Ｒｅ ―――――（１４−２）
さらに、ＳＷｃ及びＳＷ４Ｂをスイッチオンさせた場合
Ｖｏｕｔ＝Ｖｒｅｆ・（１＋Ｒｃ／Ｒｄ）＝Ｖｒｅｆ・（１＋Ｒａ４／Ｒｂ４）−−（１５）
ここで、
Ｒａ４＝Ｒｃ ―――――（１５−１）
Ｒｂ４＝Ｒｄ ―――――（１５−２）
このとき式（１２−２），（１３−２），（１４−２）及び（１５−２）より
Ｒｂ１≠Ｒｂ２≠Ｒｂ３≠Ｒｂ４ ―――――（１６）
である。
【００１１】
また、この第２の従来の電圧レギュレータ回路５０１の誤差増幅器５４の非反転入力端子５５の電位Ｖ５と反転入力端子５６の電位Ｖ６が等しくなる。
【００１２】
Ｖ５＝Ｖ６ ―――――（１７）
さらに、パストランジスタＭ５１に流れる電流Ｉｄｓは、
Ｉｄｓ＝Ｖ６／ＲＢ ―――――（１８）
である。
【００１３】
そして、パストランジスタＭ５１のｇｍは、
ｇｍ＝（２・Ｉｄｓ・βＷ／Ｌ）１／２ ―――――（１９）
となる。
ここで、
Ｗ…Ｍ１のゲート幅
Ｌ…Ｍ１のゲート長
β…μ・Ｃｏｘ
μ…Ｍ１の電子移動度
Ｃｏｘ…Ｍ１のゲート酸化膜容量
さらに、電圧レギュレータ回路のポール周波数（以下ｆｐとする）は、
ｆｐ＝ｇｍ／（２πＣ２） ―――――（２０）
となる。
【００１４】
上述したように、この第２の従来の電圧レギュレータ回路は、動作する。
【００１５】
【発明が解決しようとする課題】
しかしながら、式（１６）及び式（１７）より、パストランジスタＭ１の電流Ｉｄｓが一定でなくなり、式（１９）より、コンダクタンスｇｍも一定でなくなる。
【００１６】
故に、式（２０）より、スイッチＳＷａ乃至スイッチＳＷｃで、出力電圧Ｖｏｕｔが変わってしまうと、コンダクタンスｇｍも変わってしまい、ポールも動いてしまうので、この電圧レギュレータ回路の周波数特性が不安定になる問題があった。
【００１７】
【課題を解決するための手段】
本発明の電圧レギュレータは、出力段の電圧を内蔵する抵抗ラダーと、前記出力段および前記抵抗ラダーに電流を供給するパストランジスタとで電圧を設定する電圧レギュレータであって、入力端子とＧＮＤ端子の間に接続される誤差増幅器と、前記入力端子にソースが接続され、前記誤差増幅器の出力にゲートが接続され、出力端子にドレインが接続される前記パストランジスタと、前記誤差増幅器の出力と前記出力端子に接続される第１の位相補償容量と、前記出力端子と前記ＧＮＤ端子間に接続される第２の位相補償容量と、前記出力端子に一端が接続され他端がＧＮＤ端子に接続される前記抵抗ラダーと、前記出力端子と前記ＧＮＤ端子間に接続されている負荷回路と、スイッチング手段とを具備し、
前記抵抗ラダーは、前記出力端子に一端が接続される第１の抵抗と、一端が第１の抵抗の他端に接続される第２の抵抗と、一端が第ｎの抵抗の他端に接続される第（ｎ＋１）の抵抗とを具備し、
前記スイッチング手段は、前記第ｎの抵抗と第（ｎ＋１）の抵抗との接点と前記誤差増幅器の反転入力端子に接続される複数の第１のトランジスタと、第ｎの抵抗と第（ｎ＋１）の抵抗との接点と前記ＧＮＤ端子に接続される第２のトランジスタとを具備し、
レギュレータ出力電圧を決定する前記抵抗ラダーの抵抗分圧比を外部からの制御信号により、前記スイッチング手段で切り換え、且つ前記スイッチング手段で前記抵抗ラダーの抵抗分圧比を切り換えても抵抗ラダーのＧＮＤ端子側抵抗値を一定にすることで前記パストランジスタに流れる電流のうち前記ＧＮＤ端子側抵抗に流れる電流値を一定にする構成である。
【００１８】
また、本発明の電圧レギュレータの前記外部からの制御信号は、電圧供給先の負荷回路から供給される構成である。
【００１９】
またさらに、本発明の電圧レギュレータは、動作モード信号を用いるスピード検知回路と、前記スピード検知回路により前記負荷回路での最低動作電圧を自動で測定し、その結果を受けるデコーダと前記スイッチ手段とで制御する構成である。
【００２０】
【発明の実施の形態】
次に、図面を参照しながら、本発明の実施の形態を以下に詳述する。
【００２１】
図１は、本発明の第１の実施の形態の電圧レギュレータの回路図である。
【００２２】
本発明の第１の実施の形態の電圧レギュレータ１０１は、入力端子１とＧＮＤ端子２の間に接続される誤差増幅器４と、誤差増幅器４の非反転入力端子５と、前記入力端子１にソースが接続され誤差増幅器４の出力７にゲートが接続され出力端子３にドレインが接続されているＰ−ＭＯＳのパストランジスタＭ１と、誤差増幅器４の出力７と出力端子３に接続される位相補償容量Ｃ１と、出力端子３とＧＮＤ端子２間に接続される位相補償容量Ｃ２とを備える。
【００２３】
さらに、本発明の第１の実施の形態の電圧レギュレータ１０１は、出力端子３に一端が接続される抵抗Ｒ１と、一端が抵抗Ｒ１の他端に接続される抵抗Ｒ２と、一端が抵抗Ｒ２の他端に接続される抵抗Ｒ３と、一端が抵抗Ｒ３の他端に接続される抵抗Ｒ４と、一端が抵抗Ｒ４の他端に接続される抵抗Ｒ５と、一端が抵抗Ｒ５の他端に接続される抵抗Ｒ６と、一端が抵抗Ｒ６の他端に接続される抵抗Ｒ７と、一端が抵抗Ｒ７の他端に接続され他端がＧＮＤ端子２に接続される抵抗Ｒ８と、抵抗Ｒ４と抵抗Ｒ５の交点と誤差増幅器４の反転入力端子６に接続されるＮ−ＭＯＳトランジスタＳＷ１Ａと、抵抗Ｒ３と抵抗Ｒ４の交点と誤差増幅器４の反転入力端子６に接続されるＮ−ＭＯＳトランジスタＳＷ２Ａと、抵抗Ｒ７と抵抗Ｒ８の交点とＧＮＤ端子２に接続されるＮ−ＭＯＳトランジスタＳＷ２Ｂと、抵抗Ｒ２と抵抗Ｒ３の交点と誤差増幅器４の反転入力端子６に接続されるＮ−ＭＯＳトランジスタＳＷ３Ａと、抵抗Ｒ６と抵抗Ｒ７の交点とＧＮＤ端子２に接続されるＮ−ＭＯＳトランジスタＳＷ３Ｂと、抵抗Ｒ１と抵抗Ｒ２の交点と誤差増幅器４の反転入力端子６に接続されるＮ−ＭＯＳトランジスタＳＷ４Ａと、抵抗Ｒ５と抵抗Ｒ６の交点とＧＮＤ端子２に接続されるＮ−ＭＯＳトランジスタＳＷ４Ｂと、Ｎ−ＭＯＳトランジスタＳＷ１Ａのゲートに接続される入力端子Ｄ１と、Ｎ−ＭＯＳトランジスタＳＷ２ＡのゲートとＮ−ＭＯＳトランジスタＳＷ２Ｂのゲートに接続される入力端子Ｄ２と、Ｎ−ＭＯＳトランジスタＳＷ３ＡのゲートとＮ−ＭＯＳトランジスタＳＷ３Ｂのゲートに接続される入力端子Ｄ３と、Ｎ−ＭＯＳトランジスタＳＷ４ＡのゲートとＮ−ＭＯＳトランジスタＳＷ４Ｂのゲートに接続される入力端子Ｄ４と、出力端子３とＧＮＤ端子２間に接続されている負荷回路８とを備える。
【００２４】
次に、本発明の第１の実施の形態の電圧レギュレータの動作について説明する。
【００２５】
本発明の第１の実施の形態の電圧レギュレータの誤差増幅器４の非反転入力端子５の電位Ｖ５と反転入力端子６の電位Ｖ６が等しくなる。
【００２６】
Ｖ５＝Ｖ６ ―――――（０）
また、出力端子３に出力される電圧値（以下Ｖｏｕｔとする）は、Ｎ−ＭＯＳトランジスタＳＷ１Ａ，ＳＷ２Ａ，ＳＷ２Ｂ，ＳＷ３Ａ，ＳＷ３Ｂ，ＳＷ４Ａ及びＳＷ４Ｂのオン／オフの組み合わせと非反転入力端子５に入力される基準電圧（以下Ｖｒｅｆとする）で決まる。
【００２７】
入力端子Ｄ１をＨｉｇｈレベルにし、入力端子Ｄ２，Ｄ３及びＤ４をＬｏｗレベルにして、ＳＷ１Ａのみをスイッチオンさせた場合
Ｖｏｕｔ＝Ｖｒｅｆ・（１＋（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）／（Ｒ５＋Ｒ６＋Ｒ７＋Ｒ８））＝Ｖｒｅｆ・（１＋ＲＡ１／ＲＢ１） ――（１）
ここで、
ＲＡ１＝Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４ ―――――（１−１）
ＲＢ１＝Ｒ５＋Ｒ６＋Ｒ７＋Ｒ８ ―――――（１−２）
入力端子Ｄ２をＨｉｇｈレベルにし、入力端子Ｄ１，Ｄ３及びＤ４をＬｏｗレベルにして、ＳＷ２Ａ及びＳＷ２Ｂをスイッチオンさせた場合
Ｖｏｕｔ＝Ｖｒｅｆ・（１＋（Ｒ１＋Ｒ２＋Ｒ３）／（Ｒ４＋Ｒ５＋Ｒ６＋Ｒ７））＝Ｖｒｅｆ・（１＋ＲＡ２／ＲＢ２） ――（２）
ここで、
ＲＡ２＝Ｒ１＋Ｒ２＋Ｒ３ ―――――（２−１）
ＲＢ２＝Ｒ４＋Ｒ５＋Ｒ６＋Ｒ７ ―――――（２−２）
入力端子Ｄ３をＨｉｇｈレベルにし、入力端子Ｄ１，Ｄ２及びＤ４をＬｏｗレベルにして、ＳＷ３Ａ及びＳＷ３Ｂをスイッチオンさせた場合
Ｖｏｕｔ＝Ｖｒｅｆ・（１＋（Ｒ１＋Ｒ２）／（Ｒ３＋Ｒ４＋Ｒ５＋Ｒ６））＝Ｖｒｅｆ・（１＋ＲＡ３／ＲＢ３） ――（３）
ここで、
ＲＡ３＝Ｒ１＋Ｒ２ ―――――（３−１）
ＲＢ３＝Ｒ３＋Ｒ４＋Ｒ５＋Ｒ６ ―――――（３−２）
入力端子Ｄ４をＨｉｇｈレベルにし、入力端子Ｄ１，Ｄ２及びＤ３をＬｏｗレベルにして、ＳＷ４Ａ及びＳＷ４Ｂをスイッチオンさせた場合
Ｖｏｕｔ＝Ｖｒｅｆ・（１＋（Ｒ１）／（Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５））＝Ｖｒｅｆ・（１＋ＲＡ４／ＲＢ４） ――（４）
ここで、
ＲＡ４＝Ｒ１ ―――――（４−１）
ＲＢ４＝Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５ ―――――（４−２）
上記の様に、Ｎ−ＭＯＳトランジスタのオン／オフの組み合わせで出力端子の電圧値を変えることができる。
【００２８】
このとき、
Ｒ２＝Ｒ３＝Ｒ４＝Ｒ６＝Ｒ７＝Ｒ８ ―――――（５）
とすると、
出力段分圧抵抗のＧＮＤ側抵抗値ＲＢは式（１−２），（２−２），（３−２），（４−２）より
ＲＢ＝ＲＢ１＝ＲＢ２＝ＲＢ３＝ＲＢ４ ―――――（６）
となる。
【００２９】
ここでパストランジスタＭ１に流れる電流Ｉｄｓは、
Ｉｄｓ＝Ｖ６／ＲＢ ―――――（７）
である。
【００３０】
式（０），（６）及び式（７）より前記パストランジスタＭ１の電流Ｉｄｓも一定になり、
ｇｍ＝（２・Ｉｄｓ・βＷ／Ｌ）１／２ ―――――（８）
より、コンダクタンスｇｍも一定になる。
ここで、
Ｗ…Ｍ１のゲート幅
Ｌ…Ｍ１のゲート長
β…μ・Ｃｏｘ
μ…Ｍ１の電子移動度
Ｃｏｘ…Ｍ１のゲート酸化膜容量
電圧レギュレータ回路のポール周波数（以下ｆｐとする）は、
ｆｐ＝ｇｍ／（２πＣ２） ―――――（９）
スイッチＳＷ１Ａ乃至スイッチＳＷ４Ｂにより出力電圧Ｖｏｕｔを変えてもコンダクタンスｇｍが一定であることからポール周波数も一定になるので、この電圧レギュレータ回路の周波数特性が安定する。
【００３１】
以下、具体的に数値を用いて説明する。例として
Ｖｒｅｆ＝１．２Ｖ
Ｒ１＝６４ｋΩ
Ｒ５＝９６ｋΩ
Ｒ２＝Ｒ３＝Ｒ４＝Ｒ６＝Ｒ７＝Ｒ８＝３２ｋΩ
Ｃ２＝１００ｐＦ
負荷回路８の動作周波数ｆを
ｆ＝３２ｋＨｚ
とする。
【００３２】
入力端子Ｄ１をＨｉｇｈレベルにし、入力端子Ｄ２，Ｄ３及びＤ４をＬｏｗレベルにして、スイッチＳＷ１Ａのみをスイッチオンさせた場合
式（１）より
Ｖｏｕｔ＝１．６Ｖ
入力端子Ｄ２をＨｉｇｈレベルにし、入力端子Ｄ１，Ｄ３及びＤ４をＬｏｗレベルにして、スイッチＳＷ２Ａ及びスイッチＳＷ２Ｂをスイッチオンさせた場合式（２）より
Ｖｏｕｔ＝１．８Ｖ
入力端子Ｄ３をＨｉｇｈレベルにし、入力端子Ｄ１，Ｄ２及びＤ４をＬｏｗレベルにして、スイッチＳＷ３Ａ及びスイッチＳＷ３Ｂをスイッチオンさせた場合式（３）より
Ｖｏｕｔ＝２．０Ｖ
入力端子Ｄ４をＨｉｇｈレベルにし、入力端子Ｄ１，Ｄ２及びＤ３をＬｏｗレベルにして、スイッチＳＷ４Ａ及びスイッチＳＷ４Ｂをスイッチオンさせた場合式（４）より
Ｖｏｕｔ＝２．２Ｖ
となる。
【００３３】
ここで負荷回路８で消費される電力Ｐは、
Ｐ＝ｆ・Ｃ２・Ｖｏｕｔ２ ―――――（１０）
であり、
Ｖｏｕｔ＝２．２Ｖのときの負荷回路８で消費される電力Ｐ１は式（１０）より
Ｐ１＝１５．４８８［μＷ］
Ｖｏｕｔ＝２．０Ｖのときの負荷回路８で消費される電力Ｐ２は式（１０）より
Ｐ２＝１２．８［μＷ］
Ｖｏｕｔ＝１．８Ｖのときの負荷回路８で消費される電力Ｐ３は式（１０）より
Ｐ３＝１０．３６８［μＷ］
Ｖｏｕｔ＝１．６Ｖのときの負荷回路８で消費される電力Ｐ４は式（１０）より
Ｐ４＝８．１９２［μＷ］
となり、出力電圧Ｖｏｕｔの値によって負荷回路８で消費される電力が大きく変わる。
【００３４】
次に、本発明の第２の実施の形態の電圧レギュレータを図２に示す。本発明の第２の実施の形態の電圧レギュレータは、本発明の第１の実施の形態の電圧レギュレータに追加変更した構成である。
【００３５】
本発明の第２の実施の形態の電圧レギュレータ２０１は、出力端子３を一端とするスピード検知回路９と、出力端子３とＧＮＤ端子２間に接続された負荷回路（ロジック回路など）１２と、前記スピード検知回路９の他端であるスピード検知信号１３を一端とし他端に、本発明の第１の実施の形態の電圧レギュレータのスイッチ切り替え信号Ｄ１，Ｄ２，Ｄ３及びＤ４と前記負荷回路１２から出力されるモード切替え信号１１を接続するデコーダ回路１０とを備える。
【００３６】
次に、スピード検知回路９を実現する回路を図３を参照して説明する。
【００３７】
本発明の第２の実施の形態の電圧レギュレータ２０１のスピード検知回路９は、電圧レギュレータ出力端子３を電源とするリングオシュレータ１４と、水晶発振器等の基準クロック１５を一端とする分周器１８と、前記リングオシュレータ１４の出力と前記分周器１８の他端である分周後の基準クロック１９を入力とするＡＮＤ回路１６と、前記ＡＮＤ回路１６の出力を入力とし前記分周後の基準クロック１９をリセットとするカウンタ１７と、前記カウンタ１７の出力１３とを備えている。
【００３８】
ＡＮＤ回路１６によって出力されたリングオシュレータ１４の出力と分周器１８で分周された分周後の基準クロック１９の論理積をカウンター１７でカウントアップさせることにより分周された基準クロック１９の半周期の間にリングオシュレータのクロックが何回刻まれたかがわかる。
【００３９】
以下、図２を参照して動作の説明をする。
【００４０】
本発明の第２の実施の形態の電圧レギュレータの負荷回路１２はＣＰＵなどの主要ブロックを全て動作させる通常モードと、それら主要のブロックの電源を落して時計やメモリなど比較的低電力で動作するブロックだけを動かす省電力モードの２種類を設けてある。
【００４１】
スピード検知回路９では、負荷回路１２が正常に動作する範囲の最低電源電圧を等価的に検知することができ、その検知結果であるスピード検知信号１３をデコーダ１０に伝え、このスピード検知信号１３と負荷回路１２から出力されるモード切替え信号１１をデコーダ１０内の論理演算でスイッチ切り替え信号Ｄ１，Ｄ２，Ｄ３及びＤ４に変換する。
【００４２】
デコーダ１０によって出力されたスイッチ切替え信号Ｄ１，Ｄ２，Ｄ３及びＤ４によって、本発明の第１の実施の形態の電圧レギュレータと同様に、Ｎ−ＭＯＳトランジスタＳＷ１Ａ，ＳＷ２Ａ，ＳＷ２Ｂ，ＳＷ３Ａ，ＳＷ３Ｂ，ＳＷ４Ａ及びＳＷ４Ｂを切り替え、式（１），式（２），式（３）及び式（４）より出力端子３の出力電圧値Ｖｏｕｔが決定する。
【００４３】
次に、スピード検知回路９動作を図３を参照して説明する。
【００４４】
リングオシュレータ１４のクロックの速さは電圧レギュレータ出力端子３の電圧と、トランジスタのしきい値Ｖｔや温度などリングオシュレータ自体の状態によって変わってくる。
【００４５】
電圧レギュレータ出力端子３の電圧値を変化させながら、分周された基準クロックの半周期間にリングオシュレータが出力するクロック数を数えることによってリングオシュレータのクロックの速度がわかり、電圧レギュレータの負荷回路が正常動作する最低電源電圧値を等価的に測定することが出来る。
【００４６】
この本発明の第２の実施の形態の電圧レギュレータを用いることによって、負荷回路が正常に動作する最低の電源電圧値を自動で検知することができ、その電圧値に合わせて電圧レギュレータが電源を供給することができるので、本発明の第１の実施の形態の電圧レギュレータと同様に、省電力につながる。
【００４７】
【発明の効果】
以上説明した通り、本発明の電圧レギュレータは、スイッチを用いその組み合わせで分圧抵抗比を変えることで出力電圧を変えてもパストランジスタに流れる電流は一定なので、周波数特性を変えることなく負荷回路の電力節約のために電圧レギュレータの出力電圧を自由に設定することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の電圧レギュレータの回路図である。
【図２】本発明の第２の実施の形態の電圧レギュレータの回路図である。
【図３】本発明の第２の実施の形態の電圧レギュレータのスピード検知回路の回路図である。
【図４】第１の従来の電圧レギュレータの回路図である。
【図５】第２の従来の電圧レギュレータの回路図である。
【符号の説明】
１，４１，５１ 入力端子
２，４２，５２ ＧＮＤ端子
３，４３，５３ 出力端子
４，４４，５４ 誤差増幅器
５，４５，５５ 非反転入力端子
６，４６，５６ 端子
７，４７，５７ 出力
８，４８，５８ 負荷回路
９ スピード検知回路
１０ デコーダ回路
１１ モード切替え信号
１２ 負荷回路
１３ スピード検知信号
１４ リングオシュレータ
１５，１９ 基準クロック
１６ ＡＮＤ回路
１７ カウンタ
１８ 分周器
１０１，２０１，４０１，５０１ 電圧レギュレータ
【発明の属する技術分野】
本発明は、電圧レギュレータに関し、特に、周波数特性を安定させたまま出力電圧を自由に変更する電圧レギュレータに関する。
【０００２】
【従来の技術】
現在、市場では回路の微細化・高速化・省電力化が進んでおり、その中の省電力化を実現させる為には電源の低電圧化が挙げられる。
【０００３】
しかし単純に電源電圧を下げると動作速度が落ちてしまい、高速化とのトレードオフとなってしまう。そこで速度は保ちつつ電源電圧を自由に制御できるような電圧レギュレータ手段が必要である。
【０００４】
そこで、このような従来の電圧レギュレータ回路が、例えば、文献名：［Ｒ．Ｊａｃｏｂ Ｂａｋｅｒ，Ｈａｒｒｙ Ｗ．Ｌｉ，Ｄａｖｉｄ Ｅ．Ｂｏｙｃｅ “ＣＭＯＳ ＣＩＲＣＵＩＴ ＤＥＳＩＧＮ，ＬＡＹＯＵＴ，ＡＮＤ ＳＩＭＵＬＡＴＩＯＮ”］（以下、引用文献１という）または特開２０００−０３９９２３号公報（以下、引用文献２という）に開示されている。
【０００５】
引用文献２に記載の回路図を示した図４を参照すると、第１の従来の電圧レギュレータ回路４０１は、入力端子４１とＧＮＤ端子４２の間に接続される誤差増幅器４４と、誤差増幅器４４の非反転入力端子４５と、入力端子４１にソースが接続され、誤差増幅器４４の出力４７にゲートが接続され、出力端子４３にドレインが接続されているＰ−ＭＯＳのパストランジスタＭ４１と、誤差増幅器４４の出力４７と出力端子４３に接続される位相補償容量Ｃ１と、出力端子４３とＧＮＤ端子４２間に接続される位相補償容量Ｃ２と、出力端子４３に一端が接続される抵抗Ｒａと、一端が抵抗Ｒａの他端に接続され、他端がＧＮＤ端子４２に接続される抵抗Ｒｂと、抵抗Ｒａと抵抗Ｒｂの交点と誤差増幅器４４の反転入力を接続している端子４６と、出力端子４３とＧＮＤ端子４２間に接続されている負荷回路４８とを備える。
【０００６】
この図４に示す第１の従来の電圧レギュレータ回路４０１では、出力端子４３に出力される電圧値Ｖｏｕｔは非反転入力端子４５に入力される基準電圧Ｖｒｅｆと抵抗Ｒａ，抵抗Ｒｂを用いて以下の式で示すことができる。
Ｖｏｕｔ＝Ｖｒｅｆ・（１＋Ｒａ／Ｒｂ）−−（１１）
このとき抵抗Ｒａ及び抵抗Ｒｂによる分圧比を自由に変えることができないので、出力電圧Ｖｏｕｔを自由に変更することができない。
【０００７】
レギュレータ出力電圧を変更できるレギュレータの例を、図５に示す。
【０００８】
図５を参照すると、第２の従来の電圧レギュレータ回路５０１は、入力端子５１とＧＮＤ端子５２の間に接続される誤差増幅器５４と、誤差増幅器５４の非反転入力端子５５と、入力端子５１にソースが接続され、誤差増幅器５４の出力５７にゲートが接続され、出力端子５３にドレインが接続されているＰ−ＭＯＳのパストランジスタＭ５１と、誤差増幅器５４の出力５７と出力端子５３に接続される位相補償容量Ｃ１と、出力端子５３とＧＮＤ端子５２間に接続される位相補償容量Ｃ２と、出力端子５３に一端が接続される抵抗Ｒｃと、一端が抵抗Ｒｃの他端に接続される抵抗Ｒｄと、一端が抵抗Ｒｄの他端に接続される抵抗Ｒｅと、一端が抵抗Ｒｅの他端に接続される抵抗Ｒｆと、一端が抵抗Ｒｆの他端に接続され他端がＧＮＤ２に接続される抵抗Ｒｇと、抵抗Ｒｃと抵抗Ｒｄの交点と誤差増幅器４の反転入力を接続している端子５６と、抵抗Ｒｄと抵抗Ｒｅの交点とＧＮＤ端子５２に接続されるスイッチＳＷａと、抵抗Ｒｅと抵抗Ｒｆの交点とＧＮＤ端子５２に接続されるスイッチＳＷｂと、抵抗Ｒｆと抵抗Ｒｇの交点とＧＮＤ端子５２に接続されるスイッチＳＷｃと、出力端子５３とＧＮＤ端子５２間に接続されている負荷回路５８とを備える。
【０００９】
この図５に示す第２の従来の電圧レギュレータ回路では、出力端子５３に出力される電圧値Ｖｏｕｔを、スイッチＳＷａ，スイッチＳＷｂ及びスイッチＳＷｃのオン／オフの組み合わせと非反転入力端子５５に入力される基準電圧Ｖｒｅｆによる計算式で示すことができる。
【００１０】
まず、全スイッチオフの場合
Ｖｏｕｔ＝Ｖｒｅｆ・（１＋Ｒｃ／（Ｒｄ＋Ｒｅ＋Ｒｆ＋Ｒｇ））＝Ｖｒｅｆ・（１＋Ｒａ１／Ｒｂ１）−−（１２）
ここで、
Ｒａ１＝Ｒｃ ―――――（１２−１）
Ｒｂ１＝Ｒｄ＋Ｒｅ＋Ｒｆ＋Ｒｇ ―――――（１２−２）
つぎに、スイッチＳＷａ及びスイッチＳＷ２Ｂをオンさせた場合
Ｖｏｕｔ＝Ｖｒｅｆ・（１＋Ｒｃ／（Ｒｄ＋Ｒｅ＋Ｒｆ））＝Ｖｒｅｆ・（１＋Ｒａ２／Ｒｂ２）−−（１３）
ここで、
Ｒａ２＝Ｒｃ ―――――（１３−１）
Ｒｂ２＝Ｒｄ＋Ｒｅ＋Ｒｆ ―――――（１３−２）
次に、スイッチＳＷｂ及びスイッチＳＷ３Ｂをオンさせた場合
Ｖｏｕｔ＝Ｖｒｅｆ・（１＋Ｒｃ／（Ｒｄ＋Ｒｅ））＝Ｖｒｅｆ・（１＋Ｒａ３／Ｒｂ３）−−（１４）
ここで、
Ｒａ３＝Ｒｃ ―――――（１４−１）
Ｒｂ３＝Ｒｄ＋Ｒｅ ―――――（１４−２）
さらに、ＳＷｃ及びＳＷ４Ｂをスイッチオンさせた場合
Ｖｏｕｔ＝Ｖｒｅｆ・（１＋Ｒｃ／Ｒｄ）＝Ｖｒｅｆ・（１＋Ｒａ４／Ｒｂ４）−−（１５）
ここで、
Ｒａ４＝Ｒｃ ―――――（１５−１）
Ｒｂ４＝Ｒｄ ―――――（１５−２）
このとき式（１２−２），（１３−２），（１４−２）及び（１５−２）より
Ｒｂ１≠Ｒｂ２≠Ｒｂ３≠Ｒｂ４ ―――――（１６）
である。
【００１１】
また、この第２の従来の電圧レギュレータ回路５０１の誤差増幅器５４の非反転入力端子５５の電位Ｖ５と反転入力端子５６の電位Ｖ６が等しくなる。
【００１２】
Ｖ５＝Ｖ６ ―――――（１７）
さらに、パストランジスタＭ５１に流れる電流Ｉｄｓは、
Ｉｄｓ＝Ｖ６／ＲＢ ―――――（１８）
である。
【００１３】
そして、パストランジスタＭ５１のｇｍは、
ｇｍ＝（２・Ｉｄｓ・βＷ／Ｌ）１／２ ―――――（１９）
となる。
ここで、
Ｗ…Ｍ１のゲート幅
Ｌ…Ｍ１のゲート長
β…μ・Ｃｏｘ
μ…Ｍ１の電子移動度
Ｃｏｘ…Ｍ１のゲート酸化膜容量
さらに、電圧レギュレータ回路のポール周波数（以下ｆｐとする）は、
ｆｐ＝ｇｍ／（２πＣ２） ―――――（２０）
となる。
【００１４】
上述したように、この第２の従来の電圧レギュレータ回路は、動作する。
【００１５】
【発明が解決しようとする課題】
しかしながら、式（１６）及び式（１７）より、パストランジスタＭ１の電流Ｉｄｓが一定でなくなり、式（１９）より、コンダクタンスｇｍも一定でなくなる。
【００１６】
故に、式（２０）より、スイッチＳＷａ乃至スイッチＳＷｃで、出力電圧Ｖｏｕｔが変わってしまうと、コンダクタンスｇｍも変わってしまい、ポールも動いてしまうので、この電圧レギュレータ回路の周波数特性が不安定になる問題があった。
【００１７】
【課題を解決するための手段】
本発明の電圧レギュレータは、出力段の電圧を内蔵する抵抗ラダーと、前記出力段および前記抵抗ラダーに電流を供給するパストランジスタとで電圧を設定する電圧レギュレータであって、入力端子とＧＮＤ端子の間に接続される誤差増幅器と、前記入力端子にソースが接続され、前記誤差増幅器の出力にゲートが接続され、出力端子にドレインが接続される前記パストランジスタと、前記誤差増幅器の出力と前記出力端子に接続される第１の位相補償容量と、前記出力端子と前記ＧＮＤ端子間に接続される第２の位相補償容量と、前記出力端子に一端が接続され他端がＧＮＤ端子に接続される前記抵抗ラダーと、前記出力端子と前記ＧＮＤ端子間に接続されている負荷回路と、スイッチング手段とを具備し、
前記抵抗ラダーは、前記出力端子に一端が接続される第１の抵抗と、一端が第１の抵抗の他端に接続される第２の抵抗と、一端が第ｎの抵抗の他端に接続される第（ｎ＋１）の抵抗とを具備し、
前記スイッチング手段は、前記第ｎの抵抗と第（ｎ＋１）の抵抗との接点と前記誤差増幅器の反転入力端子に接続される複数の第１のトランジスタと、第ｎの抵抗と第（ｎ＋１）の抵抗との接点と前記ＧＮＤ端子に接続される第２のトランジスタとを具備し、
レギュレータ出力電圧を決定する前記抵抗ラダーの抵抗分圧比を外部からの制御信号により、前記スイッチング手段で切り換え、且つ前記スイッチング手段で前記抵抗ラダーの抵抗分圧比を切り換えても抵抗ラダーのＧＮＤ端子側抵抗値を一定にすることで前記パストランジスタに流れる電流のうち前記ＧＮＤ端子側抵抗に流れる電流値を一定にする構成である。
【００１８】
また、本発明の電圧レギュレータの前記外部からの制御信号は、電圧供給先の負荷回路から供給される構成である。
【００１９】
またさらに、本発明の電圧レギュレータは、動作モード信号を用いるスピード検知回路と、前記スピード検知回路により前記負荷回路での最低動作電圧を自動で測定し、その結果を受けるデコーダと前記スイッチ手段とで制御する構成である。
【００２０】
【発明の実施の形態】
次に、図面を参照しながら、本発明の実施の形態を以下に詳述する。
【００２１】
図１は、本発明の第１の実施の形態の電圧レギュレータの回路図である。
【００２２】
本発明の第１の実施の形態の電圧レギュレータ１０１は、入力端子１とＧＮＤ端子２の間に接続される誤差増幅器４と、誤差増幅器４の非反転入力端子５と、前記入力端子１にソースが接続され誤差増幅器４の出力７にゲートが接続され出力端子３にドレインが接続されているＰ−ＭＯＳのパストランジスタＭ１と、誤差増幅器４の出力７と出力端子３に接続される位相補償容量Ｃ１と、出力端子３とＧＮＤ端子２間に接続される位相補償容量Ｃ２とを備える。
【００２３】
さらに、本発明の第１の実施の形態の電圧レギュレータ１０１は、出力端子３に一端が接続される抵抗Ｒ１と、一端が抵抗Ｒ１の他端に接続される抵抗Ｒ２と、一端が抵抗Ｒ２の他端に接続される抵抗Ｒ３と、一端が抵抗Ｒ３の他端に接続される抵抗Ｒ４と、一端が抵抗Ｒ４の他端に接続される抵抗Ｒ５と、一端が抵抗Ｒ５の他端に接続される抵抗Ｒ６と、一端が抵抗Ｒ６の他端に接続される抵抗Ｒ７と、一端が抵抗Ｒ７の他端に接続され他端がＧＮＤ端子２に接続される抵抗Ｒ８と、抵抗Ｒ４と抵抗Ｒ５の交点と誤差増幅器４の反転入力端子６に接続されるＮ−ＭＯＳトランジスタＳＷ１Ａと、抵抗Ｒ３と抵抗Ｒ４の交点と誤差増幅器４の反転入力端子６に接続されるＮ−ＭＯＳトランジスタＳＷ２Ａと、抵抗Ｒ７と抵抗Ｒ８の交点とＧＮＤ端子２に接続されるＮ−ＭＯＳトランジスタＳＷ２Ｂと、抵抗Ｒ２と抵抗Ｒ３の交点と誤差増幅器４の反転入力端子６に接続されるＮ−ＭＯＳトランジスタＳＷ３Ａと、抵抗Ｒ６と抵抗Ｒ７の交点とＧＮＤ端子２に接続されるＮ−ＭＯＳトランジスタＳＷ３Ｂと、抵抗Ｒ１と抵抗Ｒ２の交点と誤差増幅器４の反転入力端子６に接続されるＮ−ＭＯＳトランジスタＳＷ４Ａと、抵抗Ｒ５と抵抗Ｒ６の交点とＧＮＤ端子２に接続されるＮ−ＭＯＳトランジスタＳＷ４Ｂと、Ｎ−ＭＯＳトランジスタＳＷ１Ａのゲートに接続される入力端子Ｄ１と、Ｎ−ＭＯＳトランジスタＳＷ２ＡのゲートとＮ−ＭＯＳトランジスタＳＷ２Ｂのゲートに接続される入力端子Ｄ２と、Ｎ−ＭＯＳトランジスタＳＷ３ＡのゲートとＮ−ＭＯＳトランジスタＳＷ３Ｂのゲートに接続される入力端子Ｄ３と、Ｎ−ＭＯＳトランジスタＳＷ４ＡのゲートとＮ−ＭＯＳトランジスタＳＷ４Ｂのゲートに接続される入力端子Ｄ４と、出力端子３とＧＮＤ端子２間に接続されている負荷回路８とを備える。
【００２４】
次に、本発明の第１の実施の形態の電圧レギュレータの動作について説明する。
【００２５】
本発明の第１の実施の形態の電圧レギュレータの誤差増幅器４の非反転入力端子５の電位Ｖ５と反転入力端子６の電位Ｖ６が等しくなる。
【００２６】
Ｖ５＝Ｖ６ ―――――（０）
また、出力端子３に出力される電圧値（以下Ｖｏｕｔとする）は、Ｎ−ＭＯＳトランジスタＳＷ１Ａ，ＳＷ２Ａ，ＳＷ２Ｂ，ＳＷ３Ａ，ＳＷ３Ｂ，ＳＷ４Ａ及びＳＷ４Ｂのオン／オフの組み合わせと非反転入力端子５に入力される基準電圧（以下Ｖｒｅｆとする）で決まる。
【００２７】
入力端子Ｄ１をＨｉｇｈレベルにし、入力端子Ｄ２，Ｄ３及びＤ４をＬｏｗレベルにして、ＳＷ１Ａのみをスイッチオンさせた場合
Ｖｏｕｔ＝Ｖｒｅｆ・（１＋（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）／（Ｒ５＋Ｒ６＋Ｒ７＋Ｒ８））＝Ｖｒｅｆ・（１＋ＲＡ１／ＲＢ１） ――（１）
ここで、
ＲＡ１＝Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４ ―――――（１−１）
ＲＢ１＝Ｒ５＋Ｒ６＋Ｒ７＋Ｒ８ ―――――（１−２）
入力端子Ｄ２をＨｉｇｈレベルにし、入力端子Ｄ１，Ｄ３及びＤ４をＬｏｗレベルにして、ＳＷ２Ａ及びＳＷ２Ｂをスイッチオンさせた場合
Ｖｏｕｔ＝Ｖｒｅｆ・（１＋（Ｒ１＋Ｒ２＋Ｒ３）／（Ｒ４＋Ｒ５＋Ｒ６＋Ｒ７））＝Ｖｒｅｆ・（１＋ＲＡ２／ＲＢ２） ――（２）
ここで、
ＲＡ２＝Ｒ１＋Ｒ２＋Ｒ３ ―――――（２−１）
ＲＢ２＝Ｒ４＋Ｒ５＋Ｒ６＋Ｒ７ ―――――（２−２）
入力端子Ｄ３をＨｉｇｈレベルにし、入力端子Ｄ１，Ｄ２及びＤ４をＬｏｗレベルにして、ＳＷ３Ａ及びＳＷ３Ｂをスイッチオンさせた場合
Ｖｏｕｔ＝Ｖｒｅｆ・（１＋（Ｒ１＋Ｒ２）／（Ｒ３＋Ｒ４＋Ｒ５＋Ｒ６））＝Ｖｒｅｆ・（１＋ＲＡ３／ＲＢ３） ――（３）
ここで、
ＲＡ３＝Ｒ１＋Ｒ２ ―――――（３−１）
ＲＢ３＝Ｒ３＋Ｒ４＋Ｒ５＋Ｒ６ ―――――（３−２）
入力端子Ｄ４をＨｉｇｈレベルにし、入力端子Ｄ１，Ｄ２及びＤ３をＬｏｗレベルにして、ＳＷ４Ａ及びＳＷ４Ｂをスイッチオンさせた場合
Ｖｏｕｔ＝Ｖｒｅｆ・（１＋（Ｒ１）／（Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５））＝Ｖｒｅｆ・（１＋ＲＡ４／ＲＢ４） ――（４）
ここで、
ＲＡ４＝Ｒ１ ―――――（４−１）
ＲＢ４＝Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５ ―――――（４−２）
上記の様に、Ｎ−ＭＯＳトランジスタのオン／オフの組み合わせで出力端子の電圧値を変えることができる。
【００２８】
このとき、
Ｒ２＝Ｒ３＝Ｒ４＝Ｒ６＝Ｒ７＝Ｒ８ ―――――（５）
とすると、
出力段分圧抵抗のＧＮＤ側抵抗値ＲＢは式（１−２），（２−２），（３−２），（４−２）より
ＲＢ＝ＲＢ１＝ＲＢ２＝ＲＢ３＝ＲＢ４ ―――――（６）
となる。
【００２９】
ここでパストランジスタＭ１に流れる電流Ｉｄｓは、
Ｉｄｓ＝Ｖ６／ＲＢ ―――――（７）
である。
【００３０】
式（０），（６）及び式（７）より前記パストランジスタＭ１の電流Ｉｄｓも一定になり、
ｇｍ＝（２・Ｉｄｓ・βＷ／Ｌ）１／２ ―――――（８）
より、コンダクタンスｇｍも一定になる。
ここで、
Ｗ…Ｍ１のゲート幅
Ｌ…Ｍ１のゲート長
β…μ・Ｃｏｘ
μ…Ｍ１の電子移動度
Ｃｏｘ…Ｍ１のゲート酸化膜容量
電圧レギュレータ回路のポール周波数（以下ｆｐとする）は、
ｆｐ＝ｇｍ／（２πＣ２） ―――――（９）
スイッチＳＷ１Ａ乃至スイッチＳＷ４Ｂにより出力電圧Ｖｏｕｔを変えてもコンダクタンスｇｍが一定であることからポール周波数も一定になるので、この電圧レギュレータ回路の周波数特性が安定する。
【００３１】
以下、具体的に数値を用いて説明する。例として
Ｖｒｅｆ＝１．２Ｖ
Ｒ１＝６４ｋΩ
Ｒ５＝９６ｋΩ
Ｒ２＝Ｒ３＝Ｒ４＝Ｒ６＝Ｒ７＝Ｒ８＝３２ｋΩ
Ｃ２＝１００ｐＦ
負荷回路８の動作周波数ｆを
ｆ＝３２ｋＨｚ
とする。
【００３２】
入力端子Ｄ１をＨｉｇｈレベルにし、入力端子Ｄ２，Ｄ３及びＤ４をＬｏｗレベルにして、スイッチＳＷ１Ａのみをスイッチオンさせた場合
式（１）より
Ｖｏｕｔ＝１．６Ｖ
入力端子Ｄ２をＨｉｇｈレベルにし、入力端子Ｄ１，Ｄ３及びＤ４をＬｏｗレベルにして、スイッチＳＷ２Ａ及びスイッチＳＷ２Ｂをスイッチオンさせた場合式（２）より
Ｖｏｕｔ＝１．８Ｖ
入力端子Ｄ３をＨｉｇｈレベルにし、入力端子Ｄ１，Ｄ２及びＤ４をＬｏｗレベルにして、スイッチＳＷ３Ａ及びスイッチＳＷ３Ｂをスイッチオンさせた場合式（３）より
Ｖｏｕｔ＝２．０Ｖ
入力端子Ｄ４をＨｉｇｈレベルにし、入力端子Ｄ１，Ｄ２及びＤ３をＬｏｗレベルにして、スイッチＳＷ４Ａ及びスイッチＳＷ４Ｂをスイッチオンさせた場合式（４）より
Ｖｏｕｔ＝２．２Ｖ
となる。
【００３３】
ここで負荷回路８で消費される電力Ｐは、
Ｐ＝ｆ・Ｃ２・Ｖｏｕｔ２ ―――――（１０）
であり、
Ｖｏｕｔ＝２．２Ｖのときの負荷回路８で消費される電力Ｐ１は式（１０）より
Ｐ１＝１５．４８８［μＷ］
Ｖｏｕｔ＝２．０Ｖのときの負荷回路８で消費される電力Ｐ２は式（１０）より
Ｐ２＝１２．８［μＷ］
Ｖｏｕｔ＝１．８Ｖのときの負荷回路８で消費される電力Ｐ３は式（１０）より
Ｐ３＝１０．３６８［μＷ］
Ｖｏｕｔ＝１．６Ｖのときの負荷回路８で消費される電力Ｐ４は式（１０）より
Ｐ４＝８．１９２［μＷ］
となり、出力電圧Ｖｏｕｔの値によって負荷回路８で消費される電力が大きく変わる。
【００３４】
次に、本発明の第２の実施の形態の電圧レギュレータを図２に示す。本発明の第２の実施の形態の電圧レギュレータは、本発明の第１の実施の形態の電圧レギュレータに追加変更した構成である。
【００３５】
本発明の第２の実施の形態の電圧レギュレータ２０１は、出力端子３を一端とするスピード検知回路９と、出力端子３とＧＮＤ端子２間に接続された負荷回路（ロジック回路など）１２と、前記スピード検知回路９の他端であるスピード検知信号１３を一端とし他端に、本発明の第１の実施の形態の電圧レギュレータのスイッチ切り替え信号Ｄ１，Ｄ２，Ｄ３及びＤ４と前記負荷回路１２から出力されるモード切替え信号１１を接続するデコーダ回路１０とを備える。
【００３６】
次に、スピード検知回路９を実現する回路を図３を参照して説明する。
【００３７】
本発明の第２の実施の形態の電圧レギュレータ２０１のスピード検知回路９は、電圧レギュレータ出力端子３を電源とするリングオシュレータ１４と、水晶発振器等の基準クロック１５を一端とする分周器１８と、前記リングオシュレータ１４の出力と前記分周器１８の他端である分周後の基準クロック１９を入力とするＡＮＤ回路１６と、前記ＡＮＤ回路１６の出力を入力とし前記分周後の基準クロック１９をリセットとするカウンタ１７と、前記カウンタ１７の出力１３とを備えている。
【００３８】
ＡＮＤ回路１６によって出力されたリングオシュレータ１４の出力と分周器１８で分周された分周後の基準クロック１９の論理積をカウンター１７でカウントアップさせることにより分周された基準クロック１９の半周期の間にリングオシュレータのクロックが何回刻まれたかがわかる。
【００３９】
以下、図２を参照して動作の説明をする。
【００４０】
本発明の第２の実施の形態の電圧レギュレータの負荷回路１２はＣＰＵなどの主要ブロックを全て動作させる通常モードと、それら主要のブロックの電源を落して時計やメモリなど比較的低電力で動作するブロックだけを動かす省電力モードの２種類を設けてある。
【００４１】
スピード検知回路９では、負荷回路１２が正常に動作する範囲の最低電源電圧を等価的に検知することができ、その検知結果であるスピード検知信号１３をデコーダ１０に伝え、このスピード検知信号１３と負荷回路１２から出力されるモード切替え信号１１をデコーダ１０内の論理演算でスイッチ切り替え信号Ｄ１，Ｄ２，Ｄ３及びＤ４に変換する。
【００４２】
デコーダ１０によって出力されたスイッチ切替え信号Ｄ１，Ｄ２，Ｄ３及びＤ４によって、本発明の第１の実施の形態の電圧レギュレータと同様に、Ｎ−ＭＯＳトランジスタＳＷ１Ａ，ＳＷ２Ａ，ＳＷ２Ｂ，ＳＷ３Ａ，ＳＷ３Ｂ，ＳＷ４Ａ及びＳＷ４Ｂを切り替え、式（１），式（２），式（３）及び式（４）より出力端子３の出力電圧値Ｖｏｕｔが決定する。
【００４３】
次に、スピード検知回路９動作を図３を参照して説明する。
【００４４】
リングオシュレータ１４のクロックの速さは電圧レギュレータ出力端子３の電圧と、トランジスタのしきい値Ｖｔや温度などリングオシュレータ自体の状態によって変わってくる。
【００４５】
電圧レギュレータ出力端子３の電圧値を変化させながら、分周された基準クロックの半周期間にリングオシュレータが出力するクロック数を数えることによってリングオシュレータのクロックの速度がわかり、電圧レギュレータの負荷回路が正常動作する最低電源電圧値を等価的に測定することが出来る。
【００４６】
この本発明の第２の実施の形態の電圧レギュレータを用いることによって、負荷回路が正常に動作する最低の電源電圧値を自動で検知することができ、その電圧値に合わせて電圧レギュレータが電源を供給することができるので、本発明の第１の実施の形態の電圧レギュレータと同様に、省電力につながる。
【００４７】
【発明の効果】
以上説明した通り、本発明の電圧レギュレータは、スイッチを用いその組み合わせで分圧抵抗比を変えることで出力電圧を変えてもパストランジスタに流れる電流は一定なので、周波数特性を変えることなく負荷回路の電力節約のために電圧レギュレータの出力電圧を自由に設定することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の電圧レギュレータの回路図である。
【図２】本発明の第２の実施の形態の電圧レギュレータの回路図である。
【図３】本発明の第２の実施の形態の電圧レギュレータのスピード検知回路の回路図である。
【図４】第１の従来の電圧レギュレータの回路図である。
【図５】第２の従来の電圧レギュレータの回路図である。
【符号の説明】
１，４１，５１ 入力端子
２，４２，５２ ＧＮＤ端子
３，４３，５３ 出力端子
４，４４，５４ 誤差増幅器
５，４５，５５ 非反転入力端子
６，４６，５６ 端子
７，４７，５７ 出力
８，４８，５８ 負荷回路
９ スピード検知回路
１０ デコーダ回路
１１ モード切替え信号
１２ 負荷回路
１３ スピード検知信号
１４ リングオシュレータ
１５，１９ 基準クロック
１６ ＡＮＤ回路
１７ カウンタ
１８ 分周器
１０１，２０１，４０１，５０１ 電圧レギュレータ
Claims (7)
- 出力段の電圧を内蔵する抵抗ラダーと、前記出力段および前記抵抗ラダーに電流を供給するパストランジスタとで電圧を設定する電圧レギュレータであって、入力端子とＧＮＤ端子の間に接続される誤差増幅器と、前記入力端子にソースが接続され、前記誤差増幅器の出力にゲートが接続され、出力端子にドレインが接続される前記パストランジスタと、前記誤差増幅器の出力と前記出力端子に接続される第１の位相補償容量と、前記出力端子と前記ＧＮＤ端子間に接続される第２の位相補償容量と、前記出力端子に一端が接続され他端がＧＮＤ端子に接続される前記抵抗ラダーと、前記出力端子と前記ＧＮＤ端子間に接続されている負荷回路と、スイッチング手段とを具備し、
前記抵抗ラダーは、前記出力端子に一端が接続される第１の抵抗と、一端が第１の抵抗の他端に接続される第２の抵抗と、一端が第ｎの抵抗の他端に接続される第（ｎ＋１）の抵抗とを具備し、
前記スイッチング手段は、前記第ｎの抵抗と第（ｎ＋１）の抵抗との接点と前記誤差増幅器の反転入力端子に接続される複数の第１のトランジスタと、第ｎの抵抗と第（ｎ＋１）の抵抗との接点と前記ＧＮＤ端子に接続される第２のトランジスタとを具備し、
レギュレータ出力電圧を決定する前記抵抗ラダーの抵抗分圧比を外部からの制御信号により、前記スイッチング手段で切り換え、且つ前記スイッチング手段で前記抵抗ラダーの抵抗分圧比を切り換えても抵抗ラダーのＧＮＤ端子側抵抗値を一定にすることで前記パストランジスタに流れる電流のうち前記ＧＮＤ端子側抵抗に流れる電流値を一定にすることを特徴とする電圧レギュレータ。 - 前記外部からの制御信号は、電圧供給先の負荷回路から供給される請求項１記載の電圧レギュレータ。
- 前記負荷回路は、マイクロコンピュータである請求項２記載の電圧レギュレータ。
- 動作モード信号を用いるスピード検知回路と、前記スピード検知回路により前記負荷回路での最低動作電圧を自動で測定し、その結果を受けるデコーダと前記スイッチ手段とで制御する請求項１または２記載の電圧レギュレータ。
- 前記外部からの制御信号として、前記負荷回路の動作スピードを検知する検出回路を有し、負荷の動作スピードによって可変する前記検知回路の出力信号を用いる請求項１、２または３記載の電圧レギュレータ。
- 前記スピード検知回路は、基準クロックを元にリングオシュレータのクロック数をカウンターで測定する請求項５記載の電圧レギュレータ。
- 前記基準クロックは、水晶発振器で発生する請求項６記載の電圧レギュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001188399A JP3573722B2 (ja) | 2001-06-21 | 2001-06-21 | 電圧レギュレータ |
Applications Claiming Priority (1)
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|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
| JP2003005845A JP2003005845A (ja) | 2003-01-08 |
| JP3573722B2 true JP3573722B2 (ja) | 2004-10-06 |
Family
ID=19027506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001188399A Expired - Fee Related JP3573722B2 (ja) | 2001-06-21 | 2001-06-21 | 電圧レギュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3573722B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005071523A1 (en) * | 2004-01-21 | 2005-08-04 | Koninklijke Philips Electronics N.V. | Voltage regulator circuit arrangement |
| JP2009087293A (ja) * | 2007-10-03 | 2009-04-23 | Nec Electronics Corp | 安定化電源回路 |
| WO2016201596A1 (en) | 2015-06-15 | 2016-12-22 | Micron Technology, Inc. | Apparatuses and methods for providing reference voltages |
| JP7534843B2 (ja) * | 2019-07-30 | 2024-08-15 | ミツミ電機株式会社 | 電源制御用半導体装置および出力電圧可変電源装置 |
-
2001
- 2001-06-21 JP JP2001188399A patent/JP3573722B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003005845A (ja) | 2003-01-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20031225 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20040126 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040323 |
|
| A521 | Written amendment |
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| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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