JP4369094B2 - 演算増幅器のオフセット制御 - Google Patents
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- 201000004182 Congenital stromal corneal dystrophy Diseases 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 3
- 238000005259 measurement Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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Description
【発明の属する技術分野】
本発明は、請求項1の非特徴記載部分に記載されているように、演算増幅器に含まれる入力オフセット電圧を制御するように構成された演算増幅器装置に関する。
【0002】
【従来の技術】
このような演算増幅器装置は、例えば、米国特許第6066986号などから当技術分野においては既に知られている。この特許においては、集積演算増幅器装置が記載されており、集積演算増幅器装置は演算増幅器、および交流を含まない正および負の電気的に調整可能な入力オフセット電圧の少なくとも1つを供給するための、この演算増幅器に接続された手段を含む入力オフセット制御回路を含む。外部プログラミングデバイスがユーザ入力調整端子に結合され、さらに入力オフセット制御回路内に含まれ、この外部プログラミングデバイスと演算増幅器との間に結合されているデバイスが増幅器の特定のバイアス回路に印加された電圧を確保し、所望の出力電圧が得られるようにする。
【0003】
しかし、外部プログラミングデバイスへの入力である調整可能な入力オフセット電圧がどのようにして決定されるかについては述べていない。感知された出力電圧と、増幅器のバイアス回路にさらに送達するための外部プログラミングデバイスへの入力信号との間の関係も述べていない。
【0004】
知られているオフセット制御回路は、演算増幅器の出力電圧の測定に依拠し、既知の参照電圧との比較が行われるが、これは例えばアナログ回路設計の手引書、例えば、B. Razaviによる「アナログCMOS集積回路の設計(Design of Analog CMOS Integrated Circuits)」の471〜476ページに記載されている。
【0005】
しかし、これらの現存する解決策は、例えば最先端のxDSL回線ドライバによって必要とされる精度を扱うためには適していない。これらのドライバでは、負荷は非常に低く、例えばわずか5〜6オームであることがある。これらの応用例の場合、低い出力オフセット電圧が、即座に大きなオフセット負荷電流を引き起こし、これら出力ドライバの消費電力および歪みレベルを不必要に増加させる。
【0006】
【発明が解決しようとする課題】
したがって、本発明の目的は、上述の知られている種類ではあるが、非常に高いレベルの精度が得られ、小さな負荷をドライブするために使用することができる演算増幅器装置を提供することである。
【0007】
【課題を解決するための手段】
本発明によれば、この目的は、請求項1の特徴記載部分によってさらに記載されているように、増幅器出力段の2つの直列の枝路の2つの個々の出力電流を互いに比較することよって達成される。
【0008】
このようにして、出力電流を所定の参照値とだけでなく、互いに比較することによって、および、これらの測定された出力電流が等しくなるように演算増幅器の入力バイアス電圧をさらに調整することによって、大幅に高い精度が得られる。
【0009】
本発明の他の特徴は、請求項2および3に記載されている。
【0010】
入力オフセット制御回路は、制御論理回路およびD/A変換器から構成される。オフセット電圧のさらなる調整のために電荷を蓄電するコンデンサが使用されている従来技術と比較して、本解決策はいかなるコンデンサも使用しない。コンデンサに蓄電された電荷は、固有の短所を提示する漏洩のため、実際にはリフレッシュする必要がある。したがって、この問題も、本発明で克服される。
【0011】
添付の図面とともに取り上げる実施形態の以下の説明を参照することによって、本発明の上述および他の目的および特徴はより明らかとなり、発明自体も最もよく理解される。
【0012】
【発明の実施の形態】
図1に本発明の演算増幅器装置OAを模式的に示す。この装置は、入力端子INとRfbとして示すフィードバック回路を介して入力端子INに結合され、Rloadにより模式的に示す外部負荷に結合されている出力端子OUTを有する。OAは、演算増幅器AMP、電流感知および比較デバイスCSCD、および、入力オフセット制御回路IOCSを基本的に含む。電流感知および比較デバイスは、演算増幅器出力段の2つの直列枝路の出力電流を感知するように構成されている。図1に示す実施形態において、この出力段OSは、pMOSトランジスタP1をnMOSトランジスタN1と直列に含む標準クラスのAB出力段から構成されている。2つの直列枝路は、これらトランジスタP1およびN1のドレイン−ソースのパスから構成されているにすぎない。しかし、本発明は、2つの直列枝路を含むいかなる出力段にも適用可能である。
【0013】
P1およびN1を介した電流は、CSCD内で感知される。図2に示す実施形態において、このデバイスは、増幅器に結合されたインバータで構成されるにすぎない。このインバータは、P型ミラートランジスタPmirを含み、Pmirのゲートが出力トランジスタP1のゲートに結合されている、また、N型ミラートランジスタNmirを含み、Nmirのゲートが出力トランジスタN1のゲートに結合されている。PmirおよびNmirのそれぞれを介した電流は、P1およびN1を介した電流に比例し、これは、それぞれP1/N1とPmir/Nmirとの間の寸法の比例関係によって実現される。さらに、CSCDの増幅器は、PmirとNmirとの間の交差ノードに結合されている。増幅器の動作は、P1/Pmirを介した電流がN1/Nmirを介した電流より小さい場合、増幅器の出力が小さくなる。同様に、P1/Pmirを介した電流がN1/Nmirを介した電流より大きい場合、出力は大きくなる。しかし、他の電流感知および比較の技術も当技術分野で広く知られているため、使用することもできる。したがって、それらは、本明細書においてはこれ以上説明しない。
【0014】
したがって、前述の実施形態において、CSCDの出力信号は、直列枝路の電流の1つが他の電流より小さいまたは大きいという事実を示す。しかし、双方の電流の間の相対的または絶対的な差を示すさらに定量的な出力信号を他の実施形態によって供給することもできる。
【0015】
いかなる場合においても、CSCMによって供給される信号は、入力オフセット制御回路IOCSへの入力信号として機能する。図1に示す実施形態において、この入力オフセット制御回路自体は、2つの主要な構成ブロック、制御論理ブロックCLおよびデジタル/アナログ変換器D/A CONVを含む。制御論理の機能は、増幅器AMPの入力端子にさらに印加される結果として得られるアナログ電圧がN1/P1を介した出力電流の適切な変化をもたらすように、D/A変換器のレベルまたはコードを適合することである。P1を介した電流が、N1を介した電流より初期に大きかった場合、制御論理デバイスCLは、P1を介した電流が減少し、N1を介した電流が増加するように、D/A変換器のコードを適合する。CSCDおよびCLについての特定の実施形態によって、CLは、最も優れた粒状性を以って、すなわち、ビットごとにD/A変換器のコードを適合することができるか、または、コードを適合するための粒状性を選択するように構成することもできる。しかし、最後に、P1およびN1を介した電流は、D/A変換器の分解能の範囲で等しくなる。
【0016】
したがって、この解決法の他の長所は、演算増幅器装置OAの入力端子INに入力信号が存在しない時、オフセット電圧制御がオフラインで行えることである。したがって、双方の電流の測定は、供給電圧は供給電圧端子に結合されているが、入力信号は印加されていない、増幅装置の起動時に行うことができる。起動時に、P1を介した電流のミラー電流であるPmirを介した電流が、N1を介した電流のミラー電流であるNmirを介した電流より大きい時、増幅器の出力電圧は高すぎ、D/A電圧は下げられ、出力電圧の低下をもたらす。これと逆のことが起きた時には、増幅装置OAの出力電圧が低すぎ、出力電圧をさらに上昇させるようにD/A変換器の電圧を上昇させる。これらのそれぞれの場合において、CSCMの増幅器の数値が、高いものから低いものか、低いものから高いものへ変化するまで、D/A変換器のコードは、段々にそれぞれ減少させられか、増加させられる。
【0017】
本発明は単端演算増幅器装置について説明されたが、これは、差分、二重差分、および、他の増幅装置構成についても同じく可能であることに注目すべきである。
【0018】
本発明の原理は、特定の装置に関して上記に説明されたが、この説明が例としてのみ行われ、首記の特許請求の範囲において定義されるように、本発明の範囲に対する限定としてではないことは明確に理解されるべきである。
【図面の簡単な説明】
【図1】本発明の演算増幅器装置OAの模式図である。
【図2】図1の電流感知および比較デバイスCSCDのトランジスタレベルでの実施形態を示す図である。
【符号の説明】
OA 演算増幅器装置
AMP 増幅器
IN 入力端子
OUT 出力端子
CSCD 電流感知および比較デバイス
IOCS 入力オフセット制御回路
OS 出力段
D/A CONV デジタル/アナログ変換器
N1、Nmir N型ミラートランジスタ
P1、Pmir P型ミラートランジスタ
Rfb フィードバック回路
CL 制御論理デバイス
Claims (2)
- 演算増幅器(A)および入力オフセット制御回路(IOCS)を含む演算増幅器装置(OA)であって、
前記演算増幅器の出力段(OS)の直列出力枝路のそれぞれの出力電流を測定し、かつ比較するように構成された電流感知および比較デバイス(CSCD)をさらに含み、前記電流感知および比較デバイス(CSCD)が、前記演算増幅器の前記出力段(OS)と前記入力オフセット制御回路(IOCS)との間に結合されており、
前記入力オフセット制御回路(IOCS)が制御論理デバイス(CL)を含み、制御論理デバイスの入力端子が前記電流感知および比較デバイス(CSCD)の出力端子に結合され、制御論理デバイスの出力端子が前記入力オフセット制御回路(IOCS)のD/A変換器(D/Aconv)に結合されていることを特徴とする演算増幅器装置(OA)。 - 前記D/A変換器が、前記演算増幅器の入力端子に結合され、前記演算増幅器の前記直列出力枝路の前記それぞれの出力電流が等しくなるように前記入力端子に電圧を供給するように構成されていることを特徴とする請求項1に記載の演算増幅器装置(OA)。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP01401314A EP1258983B1 (en) | 2001-05-18 | 2001-05-18 | Offset control of an operational amplifier |
EP01401314.8 | 2001-05-18 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003008367A JP2003008367A (ja) | 2003-01-10 |
JP4369094B2 true JP4369094B2 (ja) | 2009-11-18 |
Family
ID=8182733
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002127950A Expired - Fee Related JP4369094B2 (ja) | 2001-05-18 | 2002-04-30 | 演算増幅器のオフセット制御 |
Country Status (6)
Country | Link |
---|---|
US (1) | US6597239B2 (ja) |
EP (1) | EP1258983B1 (ja) |
JP (1) | JP4369094B2 (ja) |
CN (1) | CN1275384C (ja) |
AT (1) | ATE480905T1 (ja) |
DE (1) | DE60143021D1 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7295061B1 (en) | 2004-09-02 | 2007-11-13 | Marvell International Ltd. | Fully integrated programmable gain chopper amplifier with self DC offset suppression |
JP5440143B2 (ja) * | 2009-12-16 | 2014-03-12 | ヤマハ株式会社 | 電圧加算回路およびd/a変換回路 |
US9203423B2 (en) * | 2013-08-22 | 2015-12-01 | Mediatek Inc. | Class AB signal generation apparatus |
JP2019057759A (ja) * | 2017-09-19 | 2019-04-11 | 株式会社東芝 | 増幅回路、ad変換器、無線通信装置、及びセンサシステム |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4229703A (en) * | 1979-02-12 | 1980-10-21 | Varian Associates, Inc. | Zero reference and offset compensation circuit |
JPS5676613A (en) * | 1979-11-29 | 1981-06-24 | Toshiba Corp | Automatic offset calibrating circuit for operational amplifier |
US4358739A (en) * | 1980-02-11 | 1982-11-09 | Nelson David A | Wide-band direct-current coupled transistor amplifier |
JPS56160112A (en) * | 1980-04-30 | 1981-12-09 | Sony Corp | Biasing circuit of electric power amplifier |
DE3142199A1 (de) * | 1980-11-03 | 1982-06-16 | Naamloze Vennootschap Philips' Gloeilampenfabrieken, 5621 Eindhoven | Schaltungsanordnung zur verstaerkung elektrischer signale, die mit einer schaltung zum ausgleichen einer unerwuenschten komponente versehen ist |
US4502020A (en) * | 1983-10-26 | 1985-02-26 | Comlinear Corporation | Settling time reduction in wide-band direct-coupled transistor amplifiers |
US4638260A (en) * | 1984-09-21 | 1987-01-20 | Hamley James P | Audio amplifier |
US6066986A (en) * | 1998-04-29 | 2000-05-23 | Chao; Robert L. | Integrated monolithic operational amplifier with electrically adjustable input offset voltage |
US6114980A (en) * | 1999-04-13 | 2000-09-05 | Motorola, Inc. | Method and apparatus for settling a DC offset |
-
2001
- 2001-05-18 EP EP01401314A patent/EP1258983B1/en not_active Expired - Lifetime
- 2001-05-18 AT AT01401314T patent/ATE480905T1/de not_active IP Right Cessation
- 2001-05-18 DE DE60143021T patent/DE60143021D1/de not_active Expired - Lifetime
-
2002
- 2002-04-30 JP JP2002127950A patent/JP4369094B2/ja not_active Expired - Fee Related
- 2002-05-03 US US10/137,385 patent/US6597239B2/en not_active Expired - Fee Related
- 2002-05-17 CN CN02119895.0A patent/CN1275384C/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US6597239B2 (en) | 2003-07-22 |
ATE480905T1 (de) | 2010-09-15 |
DE60143021D1 (de) | 2010-10-21 |
CN1275384C (zh) | 2006-09-13 |
US20020171474A1 (en) | 2002-11-21 |
CN1387316A (zh) | 2002-12-25 |
EP1258983B1 (en) | 2010-09-08 |
JP2003008367A (ja) | 2003-01-10 |
EP1258983A1 (en) | 2002-11-20 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050413 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070926 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071002 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071225 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080415 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20080711 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20080716 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081104 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20090202 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20090205 |
|
A521 | Request for written amendment filed |
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|
TRDD | Decision of grant or rejection written | ||
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Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090811 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090827 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120904 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130904 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |