JP4369094B2 - 演算増幅器のオフセット制御 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、請求項１の非特徴記載部分に記載されているように、演算増幅器に含まれる入力オフセット電圧を制御するように構成された演算増幅器装置に関する。
【０００２】
【従来の技術】
このような演算増幅器装置は、例えば、米国特許第６０６６９８６号などから当技術分野においては既に知られている。この特許においては、集積演算増幅器装置が記載されており、集積演算増幅器装置は演算増幅器、および交流を含まない正および負の電気的に調整可能な入力オフセット電圧の少なくとも１つを供給するための、この演算増幅器に接続された手段を含む入力オフセット制御回路を含む。外部プログラミングデバイスがユーザ入力調整端子に結合され、さらに入力オフセット制御回路内に含まれ、この外部プログラミングデバイスと演算増幅器との間に結合されているデバイスが増幅器の特定のバイアス回路に印加された電圧を確保し、所望の出力電圧が得られるようにする。
【０００３】
しかし、外部プログラミングデバイスへの入力である調整可能な入力オフセット電圧がどのようにして決定されるかについては述べていない。感知された出力電圧と、増幅器のバイアス回路にさらに送達するための外部プログラミングデバイスへの入力信号との間の関係も述べていない。
【０００４】
知られているオフセット制御回路は、演算増幅器の出力電圧の測定に依拠し、既知の参照電圧との比較が行われるが、これは例えばアナログ回路設計の手引書、例えば、Ｂ． Ｒａｚａｖｉによる「アナログＣＭＯＳ集積回路の設計（Ｄｅｓｉｇｎ ｏｆ Ａｎａｌｏｇ ＣＭＯＳ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ）」の４７１〜４７６ページに記載されている。
【０００５】
しかし、これらの現存する解決策は、例えば最先端のｘＤＳＬ回線ドライバによって必要とされる精度を扱うためには適していない。これらのドライバでは、負荷は非常に低く、例えばわずか５〜６オームであることがある。これらの応用例の場合、低い出力オフセット電圧が、即座に大きなオフセット負荷電流を引き起こし、これら出力ドライバの消費電力および歪みレベルを不必要に増加させる。
【０００６】
【発明が解決しようとする課題】
したがって、本発明の目的は、上述の知られている種類ではあるが、非常に高いレベルの精度が得られ、小さな負荷をドライブするために使用することができる演算増幅器装置を提供することである。
【０００７】
【課題を解決するための手段】
本発明によれば、この目的は、請求項１の特徴記載部分によってさらに記載されているように、増幅器出力段の２つの直列の枝路の２つの個々の出力電流を互いに比較することよって達成される。
【０００８】
このようにして、出力電流を所定の参照値とだけでなく、互いに比較することによって、および、これらの測定された出力電流が等しくなるように演算増幅器の入力バイアス電圧をさらに調整することによって、大幅に高い精度が得られる。
【０００９】
本発明の他の特徴は、請求項２および３に記載されている。
【００１０】
入力オフセット制御回路は、制御論理回路およびＤ／Ａ変換器から構成される。オフセット電圧のさらなる調整のために電荷を蓄電するコンデンサが使用されている従来技術と比較して、本解決策はいかなるコンデンサも使用しない。コンデンサに蓄電された電荷は、固有の短所を提示する漏洩のため、実際にはリフレッシュする必要がある。したがって、この問題も、本発明で克服される。
【００１１】
添付の図面とともに取り上げる実施形態の以下の説明を参照することによって、本発明の上述および他の目的および特徴はより明らかとなり、発明自体も最もよく理解される。
【００１２】
【発明の実施の形態】
図１に本発明の演算増幅器装置ＯＡを模式的に示す。この装置は、入力端子ＩＮとＲｆｂとして示すフィードバック回路を介して入力端子ＩＮに結合され、Ｒｌｏａｄにより模式的に示す外部負荷に結合されている出力端子ＯＵＴを有する。ＯＡは、演算増幅器ＡＭＰ、電流感知および比較デバイスＣＳＣＤ、および、入力オフセット制御回路ＩＯＣＳを基本的に含む。電流感知および比較デバイスは、演算増幅器出力段の２つの直列枝路の出力電流を感知するように構成されている。図１に示す実施形態において、この出力段ＯＳは、ｐＭＯＳトランジスタＰ１をｎＭＯＳトランジスタＮ１と直列に含む標準クラスのＡＢ出力段から構成されている。２つの直列枝路は、これらトランジスタＰ１およびＮ１のドレイン−ソースのパスから構成されているにすぎない。しかし、本発明は、２つの直列枝路を含むいかなる出力段にも適用可能である。
【００１３】
Ｐ１およびＮ１を介した電流は、ＣＳＣＤ内で感知される。図２に示す実施形態において、このデバイスは、増幅器に結合されたインバータで構成されるにすぎない。このインバータは、Ｐ型ミラートランジスタＰｍｉｒを含み、Ｐｍｉｒのゲートが出力トランジスタＰ１のゲートに結合されている、また、Ｎ型ミラートランジスタＮｍｉｒを含み、Ｎｍｉｒのゲートが出力トランジスタＮ１のゲートに結合されている。ＰｍｉｒおよびＮｍｉｒのそれぞれを介した電流は、Ｐ１およびＮ１を介した電流に比例し、これは、それぞれＰ１／Ｎ１とＰｍｉｒ／Ｎｍｉｒとの間の寸法の比例関係によって実現される。さらに、ＣＳＣＤの増幅器は、ＰｍｉｒとＮｍｉｒとの間の交差ノードに結合されている。増幅器の動作は、Ｐ１／Ｐｍｉｒを介した電流がＮ１／Ｎｍｉｒを介した電流より小さい場合、増幅器の出力が小さくなる。同様に、Ｐ１／Ｐｍｉｒを介した電流がＮ１／Ｎｍｉｒを介した電流より大きい場合、出力は大きくなる。しかし、他の電流感知および比較の技術も当技術分野で広く知られているため、使用することもできる。したがって、それらは、本明細書においてはこれ以上説明しない。
【００１４】
したがって、前述の実施形態において、ＣＳＣＤの出力信号は、直列枝路の電流の１つが他の電流より小さいまたは大きいという事実を示す。しかし、双方の電流の間の相対的または絶対的な差を示すさらに定量的な出力信号を他の実施形態によって供給することもできる。
【００１５】
いかなる場合においても、ＣＳＣＭによって供給される信号は、入力オフセット制御回路ＩＯＣＳへの入力信号として機能する。図１に示す実施形態において、この入力オフセット制御回路自体は、２つの主要な構成ブロック、制御論理ブロックＣＬおよびデジタル／アナログ変換器Ｄ／Ａ ＣＯＮＶを含む。制御論理の機能は、増幅器ＡＭＰの入力端子にさらに印加される結果として得られるアナログ電圧がＮ１／Ｐ１を介した出力電流の適切な変化をもたらすように、Ｄ／Ａ変換器のレベルまたはコードを適合することである。Ｐ１を介した電流が、Ｎ１を介した電流より初期に大きかった場合、制御論理デバイスＣＬは、Ｐ１を介した電流が減少し、Ｎ１を介した電流が増加するように、Ｄ／Ａ変換器のコードを適合する。ＣＳＣＤおよびＣＬについての特定の実施形態によって、ＣＬは、最も優れた粒状性を以って、すなわち、ビットごとにＤ／Ａ変換器のコードを適合することができるか、または、コードを適合するための粒状性を選択するように構成することもできる。しかし、最後に、Ｐ１およびＮ１を介した電流は、Ｄ／Ａ変換器の分解能の範囲で等しくなる。
【００１６】
したがって、この解決法の他の長所は、演算増幅器装置ＯＡの入力端子ＩＮに入力信号が存在しない時、オフセット電圧制御がオフラインで行えることである。したがって、双方の電流の測定は、供給電圧は供給電圧端子に結合されているが、入力信号は印加されていない、増幅装置の起動時に行うことができる。起動時に、Ｐ１を介した電流のミラー電流であるＰｍｉｒを介した電流が、Ｎ１を介した電流のミラー電流であるＮｍｉｒを介した電流より大きい時、増幅器の出力電圧は高すぎ、Ｄ／Ａ電圧は下げられ、出力電圧の低下をもたらす。これと逆のことが起きた時には、増幅装置ＯＡの出力電圧が低すぎ、出力電圧をさらに上昇させるようにＤ／Ａ変換器の電圧を上昇させる。これらのそれぞれの場合において、ＣＳＣＭの増幅器の数値が、高いものから低いものか、低いものから高いものへ変化するまで、Ｄ／Ａ変換器のコードは、段々にそれぞれ減少させられか、増加させられる。
【００１７】
本発明は単端演算増幅器装置について説明されたが、これは、差分、二重差分、および、他の増幅装置構成についても同じく可能であることに注目すべきである。
【００１８】
本発明の原理は、特定の装置に関して上記に説明されたが、この説明が例としてのみ行われ、首記の特許請求の範囲において定義されるように、本発明の範囲に対する限定としてではないことは明確に理解されるべきである。
【図面の簡単な説明】
【図１】本発明の演算増幅器装置ＯＡの模式図である。
【図２】図１の電流感知および比較デバイスＣＳＣＤのトランジスタレベルでの実施形態を示す図である。
【符号の説明】
ＯＡ 演算増幅器装置
ＡＭＰ 増幅器
ＩＮ 入力端子
ＯＵＴ 出力端子
ＣＳＣＤ 電流感知および比較デバイス
ＩＯＣＳ 入力オフセット制御回路
ＯＳ 出力段
Ｄ／Ａ ＣＯＮＶ デジタル／アナログ変換器
Ｎ１、Ｎｍｉｒ Ｎ型ミラートランジスタ
Ｐ１、Ｐｍｉｒ Ｐ型ミラートランジスタ
Ｒｆｂ フィードバック回路
ＣＬ 制御論理デバイス

Claims (2)

1. 演算増幅器（Ａ）および入力オフセット制御回路（ＩＯＣＳ）を含む演算増幅器装置（ＯＡ）であって、
   前記演算増幅器の出力段（ＯＳ）の直列出力枝路のそれぞれの出力電流を測定し、かつ比較するように構成された電流感知および比較デバイス（ＣＳＣＤ）をさらに含み、前記電流感知および比較デバイス（ＣＳＣＤ）が、前記演算増幅器の前記出力段（ＯＳ）と前記入力オフセット制御回路（ＩＯＣＳ）との間に結合されており、
   前記入力オフセット制御回路（ＩＯＣＳ）が制御論理デバイス（ＣＬ）を含み、制御論理デバイスの入力端子が前記電流感知および比較デバイス（ＣＳＣＤ）の出力端子に結合され、制御論理デバイスの出力端子が前記入力オフセット制御回路（ＩＯＣＳ）のＤ／Ａ変換器（Ｄ／Ａｃｏｎｖ）に結合されていることを特徴とする演算増幅器装置（ＯＡ）。
2. 前記Ｄ／Ａ変換器が、前記演算増幅器の入力端子に結合され、前記演算増幅器の前記直列出力枝路の前記それぞれの出力電流が等しくなるように前記入力端子に電圧を供給するように構成されていることを特徴とする請求項１に記載の演算増幅器装置（ＯＡ）。

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