JP3571989B2

JP3571989B2 - Semiconductor device and manufacturing method thereof

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Publication number: JP3571989B2
Application number: JP2000069183A
Authority: JP
Inventors: 正勝土明; 一郎水島
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-03-13
Filing date: 2000-03-13
Publication date: 2004-09-29
Anticipated expiration: 2020-03-13
Also published as: JP2001257358A

Description

【０００１】
【発明の属する技術分野】
本発明は、大規模集積化半導体装置、特にシリコン−オン−インシュレータ（ＳＯＩ）構造の超高速電界効果型トランジスター（以下ＳＯＩ−ＭＯＳＦＥＴと略記する）及びその製造方法に関する。
【０００２】
【従来の技術】
高周波移動体通信の目覚しい普及に代表されるように、超高速高機能半導体装置の実現により社会生活の情報化が著しく進行している。これに伴い、これらに用いられる個々の半導体素子の微細化、高速化、大規模集積化、ワンチップ化に対する要求は時を追って増大している。しかし、これらの半導体素子の主要な構成要素であるＭＯＳＦＥＴの微細化を考えた場合、これには様々な困難が伴う。例えば、ＭＯＳＦＥＴのチャネル長（即ちゲート電極の長さ）の縮小に伴いしきい値電圧が下降する短チャネル効果や、従来の局所的酸化技術では酸化領域が素子分離領域からはみ出してしまうため、微細な素子分離構造が形成できないことなどである。
【０００３】
この様な問題に対して、シリコン−オン−インシュレータ（ＳＯＩ）構造へのＬＳＩ回路の製造が提案されている。特に、絶縁体上に形成されたシリコン層の膜厚を薄くしていくことで、ソース・ドレイン領域に隣接したエクステンション部の厚さを制限し、この部分の電界分布を変化させ、ＭＯＳＦＥＴ装置の微細化に伴う短チャネル効果を抑制できる。さらに、浅いトレンチによる素子分離（ＳＴＩ）技術を用いることで、薄膜ＳＯＩ装置の素子分離は、素子形成領域以外を単にエッチング除去することで、容易に達成される。加えて、シリコン層の膜厚をチャネル部を伝導する電子の波動函数のチャネル垂直方向における広がり程度以下に薄くすることで、シリコン層中の導伝帯の電子状態のエネルギー縮退が解除され、チャネル部には、有効質量の小さな、即ち、高速の電子のみが誘起され、チャネル部の移動度が上昇し、ＭＯＳＦＥＴ素子の高速化が達成されることが知れれている。［Ｓ．Ｔａｋａｇｉ，ｅｔ．ａｌ．Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，Ｖｏｌ．３７，ｐ．１２８９（１９９８）］
さらに、薄いチャネルシリコン層を上下からゲート絶縁膜を介してゲート電極ではさみこむいわゆるダブルゲートＳＯＩ−ＭＯＳＦＥＴ構造をとることで、シリコン層の上下界面がそれぞれチャネルとして機能するようになり、また上下のチャネル領域に形成される量子井戸の干渉効果により上記で説明したシリコン層中の導伝帯の電子状態のエネルギー縮退が容易に解除され、即ち、高速の電子のみが誘起され、チャネル部の移動度が上昇し、ＭＯＳＦＥＴの駆動力は二倍以上の向上が見込まれる。［Ｍ．Ｓｈｏｊｉｅｔａｌ，Ｊ．Ａｐｐｌ．Ｐｈｙｓ．ｐ．２７２２，（１９９９）］加えて、この構造は短チャネル効果の抑制に対してきわめて有効でゲート長２０ｎｍ以下の素子の実現も可能である。［Ｘ．Ｈｕａｎｇ，ｅｔａｌ，ＩＥＤＭ９９，ｐ６７（１９９９）］
しかしながら、このようなダブルゲートシリコン−オン−インシュレータ（ＳＯＩ）構造の実現には以下のようなさまざまな問題が生じてくる。
【０００４】
第一に、ＳＯＩ構造を実現するためには、従来ＳＯＩｗａｆｅｒを用いているが、ＳＯＩｗａｆｅｒはｂｕｌｋｓｉｌｉｃｏｎｗａｆｅｒに比してコスト高のうえ、ｗａｆｅｒ作成に伴う結晶欠陥の混入を免れ得ない。ＳＯＩｗａｆｅｒは汎用であるがゆえに、ｗａｆｅｒ上どの部位に結晶欠陥が存在しても、この部位に重要な素子が形成される可能性は常に存在する。よってｗａｆｅｒ全面にわたって結晶欠陥の生成を厳しく制御する必要が生じＳＯＩｗａｆｅｒの製造を技術的にも困難なものとしている。
【０００５】
第二に、薄い単結晶シリコン層を上下（裏表）から正確にはさみこむゲート電極の形成が困難である。従来、このような構造を達成するためには、通常のシリコンｗａｆｅｒ上に片側の第一のゲート電極を形成した後、この上にＣＶＤ酸化膜などの絶縁体を堆積し、さらにこれを平坦化し、加えてこのｗａｆｅｒを上下反転して、ゲートを形成した第一の半導体主面を下にして第二の支持シリコンｗａｆｅｒに接着し、引き続き、第一のシリコンｗａｆｅｒを削り薄膜化し、薄いシリコン層を形成し、最後にこの上の第一のゲート電極に対応する部分に対を成す第二のゲート電極を形成する。
【０００６】
しかし、このような手法では、ただでさえ作成の難しい貼り合わせＳＯＩｗａｆｅｒを素子が作り込まれたｗａｆｅｒを用いて製造していることになり、均一で薄いシリコン層を得ることは難しい。均一で薄いシリコン層はチャネル層として働くのでこの膜厚を制御することは極めて重要である。また貼り合わせに伴う結晶欠陥の混入や、微粒子やガスの接合面への封入などに伴う不具合も深刻なものとなる。さらに致命的なのは、埋め込まれた第一のゲート電極にきわめて正確に第二のゲート電極を配置形成しなければならず、位置合わせ等ｌｉｔｈｏｇｒａｐｈｙ工程に過度の負担がかかる。さらに、この困難は素子の微細化を追って増大することは言うまでもない。
【０００７】
このような困難を回避するために、まずＳＯＩｗａｆｅｒ上のシリコン層を薄い壁上に垂直加工し、このシリコンの壁を覆うようにＣＶＤポリシリコンを形成した後、これを垂直方向に、シリコン壁の中央部を跨ぐ部分のみを残してＲＩＥ加工除去して、シリコン壁の裏表を跨ぐゲート電極を形成するという手法も試みられている。
【０００８】
しかし、このような手法では、まずＳＯＩｗａｆｅｒ上のシリコン層を薄い壁状に加工することが困難である。特に薄いシリコンチャネル層を壁状に形成するためにはシリコン層膜厚に相当するきわめて微細なＲＩＥ加工マスクを使用しなければならずｌｉｔｈｏｇｒａｐｈｙ工程に過度の負担がかかることは以前と同様である。さらにシリコンチャネル層がＲＩＥに直接晒されているため、ここに結晶欠陥や不純物が混入する可能性が極めて高い。また、加工形成できるシリコン層薄壁の高さ（即ち、ＭＯＳＦＥＴの幅）はＳＯＩｗａｆｅｒのシリコン層膜厚、あるいはＲＩＥ加工技術で規定されており、任意の幅のＭＯＳＦＥＴを形成することができない。加えて、シリコン層薄壁をまたぐゲート電極の加工も困難である。垂直にかみそりのように屹立したシリコン層薄壁のような非常に起伏に富んだ構造にきわめて微細なゲート電極加工用レジストパターンを形成することは難しく、ＲＩＥ加工除去工程も、シリコン層薄壁側部でのいわゆる側壁残滓を完全に排除するために、きわめて高選択比のＲＩＥ工程を長時間施さなければならず結晶欠陥や不純物が混入する可能性が増大するのみならず、ｔｈｒｏｕｇｈｐｕｔも低下する。この事情は、いわゆるダマシーン工程によりゲート構成部分を選択的にＲＩＥ加工除去する場合も同様であることはいうまでもない。また、垂直に屹立したソース／ドレイン領域に電気的コンタクトをとることも難しい。
【０００９】
【発明が解決しようとする課題】
以上詳しく説明した通り、薄膜化したダブルゲートＳＯＩ−ＭＯＳＦＥＴにより短チャネル効果を抑制し、さらにチャネル移動度の増大を利用して超高速ＳＯＩ−ＭＯＳＦＥＴを形成しようとするとその製造工程は極度に複雑化するという困難があった。
【００１０】
本発明は、上記のような、従来技術の欠点を除去し、薄膜化したダブルゲートＳＯＩ−ＭＯＳＦＥＴによる移動度の増大を享受しつつ、しかも、製造コストの増大を回避できる、超高速ダブルゲートＳＯＩ−ＭＯＳＦＥＴ構造、及び、同半導体装置の製造方法を提供しようとするものである。
【００１１】
【課題を解決するための手段】
上記課題を解決するために、本発明は、単結晶シリコン基板内に任意形状の空洞を形成し、この空洞内壁面に、この空洞部を保ったまま、下部ゲート絶縁膜、および、下部ゲート電極となるべき物質を形成した後、空洞上部の単結晶シリコン層を素子領域形状に加工する。このとき、この素子領域をなす島状単結晶シリコン層は下部ゲート絶縁膜、下部ゲート電極となる物質により支持する。次いで、素子領域上に第一のゲート電極を加工形成し、これをマスクとして素子領域シリコン層を貫通して下部ゲート電極物質に選択的に不純物を導入し、第一のゲート電極によってマスクされた領域以外の下部ゲート電極物質を絶縁層に変化させることを含んでいる。加えて、本発明は、絶縁層にならなかった下部ゲート電極部分を上部に形成された第一のゲート電極とともにダブルゲートＳＯＩ−ＭＯＳＦＥＴ構造のゲート電極として利用すると同時に、絶縁層となった下部ゲート電極物質およびこの下部に残存する空洞部を素子の力学的支持、および、電気的素子分離に利用することを含んでいる。
（作用）
単結晶シリコン基板に微細なｔｒｅｎｃｈを多数形成しこれを水素雰囲気中で熱処理することで、シリコン原子の自己拡散作用により、微細なｔｒｅｎｃｈは変形し、シリコン基板内に目途の任意形状の空洞が形成される。空洞の上部には薄い単結晶のシリコン層が形成される。複雑なＳＯＩ基板生成工程を経る必要がないので、結晶欠陥のない薄い単結晶シリコン層を必要領域に簡便に形成することが可能であり、ＳＯＩ基板を用いることによるコスト上昇、結晶欠陥の混入を防止し、高い歩留まりを確保できる。
【００１２】
シリコン内空洞は区分けされた形で形成することが可能であり、このそれぞれの空洞に通じる穴を形成し、ここからＣＶＤ法などの方法で下部ゲート電極構成物質（たとえばポリシリコン）を形成できる。また空洞は任意の形状に形成できるので、個々の空洞の形状を調節して、その上部単結晶シリコン層に形成されるべき素子形状に応じて、この素子を目途の力学的強度で保持するように設計できる。
【００１３】
内部空洞、および、下部ゲート電極構成物質の形成後、素子領域の形成から上部ゲート電極の形成までは、従来の製造方法になんら工程を追加することなく遂行可能となる。
【００１４】
第一のゲート電極をマスク材として下部電極物質に不純物（たとえば、酸素）を導入（イオン注入）しこれを絶縁体化する。この絶縁体化は酸素を導入されたポリシリコン層を不活性雰囲気で熱処理することで、酸素導入部でのみ選択的に進行する。このため、絶縁体化されなかった下部電極物質領域に上部ゲート電極と自己整合的に下部ゲート電極が形成される。この結果、従来の製法で要求されるような高精度の上下ゲート電極間のａｌｉｇｎｍｅｎｔは必要なくなる。また、チャネルを形成するシリコン層は薄いのでこれを貫通して下部電極構成物質に不純物を導入することは容易である。不純物導入に晒されている領域はソース／ドレイン領域であり、チャネル部分はこれに該当しないので不必要な結晶欠陥はチャネル部分には導入されない。よってチャネル部の高移動度を確保できる。また酸素の導入により、若干の格子間酸素をソース／ドレイン領域に残存させることで転移の発生伝播を抑制できる。
【００１５】
第一のゲート電極をマスク材として下部電極物質に不純物（たとえば、酸素）を導入しこれを絶縁体化することにより、下部ゲート電極の加工と素子分離が同時に完成される。
【００１６】
下部ゲート電極構成物質を形成するにあったて、内部空洞を埋め尽くさずにこの空洞を残存させることにより、下部電極構成物質が絶縁体に変性する（たとえばポリシリコンが酸化される）時に体積変化を伴うとしてもこの変化を内部空洞が吸収する。よって体積変化が上部シリコン層に歪を与えることを抑止できる。
【００１７】
下部ゲート電極構成物質を形成するにあたって、内部空洞を埋め尽くさずにこの空洞を残存させることにより、この空洞は低誘電率層として活用される。よって素子スピードの更なる向上が見込まれる。
【００１８】
下部ゲート電極は上部ゲート電極とコンタクト形成のための引き出し部分まで含めて同形状に加工される。このため上下ゲート電極の電気的接続は上部ゲート電極へのコンタクトホール形成時に下部ゲート電極に達するまでＲＩＥ加工を施せば自動的に完了する。
【００１９】
かくて、短チャネル効果のない、高移動度の超高速ダブルゲート（Ｄｏｕｂｌｅ−Ｇａｔｅ）ＳＯＩＭＯＳＦＥＴが簡便に実現される。
【００２０】
【発明の実施の形態】
（実施例）
以下、本発明の一実施例を図面を参照して説明する。本発明は、廉価なバルクシリコン基板上に、ダブルゲートＳＯＩ構造の超高速ＭＯＳＦＥＴを形成する簡略な製造工程を具現する。
【００２１】
図１−ａは、シリコン半導体基板１００、および、この目途の領域に格子状に形成された微細なトレンチ１０１を示す断面鳥瞰図である。微細なトレンチはＲＩＥのような公知の手法のうち効果的な方法により形成できる。
【００２２】
図１−ｂは、図１−ａの構造をたとえば水素雰囲気中で１１００℃で熱処理した結果得られる内部空洞１０２を示す断面鳥瞰図である。微細なトレンチ１０１は熱処理により変形し融合することで内部空洞１０２を形成する。内部空洞１０２の上部天井坂として薄い単結晶シリコン層１０３が形成される。この厚さｔはトレンチ１０１の格子間隔ｄ、トレンチ径ｒと、ｔ＝２７．８３ｒ^３／ｄ^２という関係になることが知られている。［Ｔ．Ｓａｔｏ，ｅｔ．ａｌ，ＩＥＤＭ−９９，ｐ５１７，（１９９９）］これらのパラメターを制御して目途の膜厚の単結晶シリコン層１０３を得ることができる。また内部空洞形成後例えば熱酸化工程およびＨＦ剥離を通じて、このシリコン層を任意の膜厚、例えば１００A、に薄膜化できることはいうまでもない。最後に、内部空洞に通ずる開口１０４をＲＩＥのような公知の手法のうち効果的な方法により形成する。
【００２３】
図２は、図１−ｂの構造に開口部１０４を通じて、下部ゲート絶縁膜として、例えば熱窒化膜２０１を例えば５０Ａ、下部ゲート電極構成物質２０２、例えば導電性不純物を混入したポリシリコンを例えば１０００Ａを例えばＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法を用いて内部空洞１０２の内壁面に内部空洞を完全に埋め尽くすことなく形成した後を示す断面鳥瞰図である。ＣＶＤによるポリシリコンの堆積は内壁面に沿って均一（ｃｏｎｆｏｒｍａｌ）に進むのでこのような構造は容易に達成できる。残存する内部空洞の幅は少なくとも、上部ポリシリコンの酸化に伴う体積膨張後にも空洞が埋め尽くされないようにする。この場合１０００Ａのポリシリコンが酸化されることにより約２２００Ａの熱酸化膜が形成されるので残存内部空洞の幅は１２００Ａ以上あることが望ましい。また、開口部１０４の周囲にもＣＶＤによりポリシリコンが形成されるが、開口部１０４の寸法を調整して目途の厚さのポリシリコンが形成された時点でこの開口部が閉じられるようにしておけば都合がよい。例えば開口部１０４の径を２０００Ａとしておくことで１０００Ａのポリシリコンが内壁面に沿って形成された時点で自動的に開口部が閉じられる。これにより、必要以上の膜厚が内壁面に形成されるのを防ぐことができるのみならず、図示はしていないが複数の空洞に径の異なる開口部を設けておけば、それぞれその径に応じて異なる膜厚のポリシリコンがそれぞれの内壁に１度のＣＶＤ工程により堆積することもできる。ＣＶＤ法の場合、上部単結晶シリコン層１０３の上にもポリシリコンが形成されるがこれは、ＲＩＥのような公知の手法のうち効果的な方法により容易に除去できることは言うまでもない。内壁へのゲート電極材の形成は必ずしもＣＶＤ法によって行われなくとも、めっき法などを用いて金属物質を堆積することも可能である。
【００２４】
図３は，図２の構造にたいし、上部単結晶シリコン層１０３を素子領域が形成される島状領域３０１に加工形成した後の断面鳥瞰図を示す。素子領域の加工は、下部ゲート熱窒化膜２０１が素子領域以外の部分で露出するまでＬｉｔｈｏｇｒａｐｈｙ法およびＲＩＥ法のような公知の手法のうち効果的な方法により単結晶シリコン層１０３を除去することで容易に達成できる。
【００２５】
図４は、図３の構造に対し、単結晶シリコン素子領域３０１上のチャネル領域３０２を含む領域に上部ゲート電極４０１、上部ゲート電極上のマスク材４０２を加工形成した後の断面鳥瞰図を示す。上部ゲート電極４０１と単結晶シリコン素子領域３０１間には上部ゲート絶縁膜４０３が形成されている。上部ゲート絶縁膜４０３は上部単結晶シリコン層１０３を例えば熱窒化し、例えば５０Aの窒化膜を形成することで得られる。このとき、開口部１０４を封止する下部ゲート電極材の表面にも窒化膜が形成され、内部空洞は下部ゲート電極材２０２、窒化膜により完全に封鎖される。この後、上部ゲート電極４０１、例えば導電性不純物を混入したポリシリコンと、マスク材４０２、例えばシリコン窒化膜を、例えば１０００A、２０００Aそれぞれ例えばＣＶＤ法を用いて堆積し、Ｌｉｔｈｏｇｒａｐｈｙ法およびＲＩＥ法のような公知の手法のうち効果的な方法により所望のゲート電極形状に加工形成することで実現される。上部ゲート電極は電気的コンタクトを設けるために単結晶シリコン素子領域３０１以外の領域にも引き出されている。また、図示はしないが、ゲート電極の局所的電気接続を素子間で行いたい場合は、上部ゲート電極は複数の素子間にまたがって形成されることもある。必要に応じて、ゲート電極の側部にゲート側壁が形成されていてもよいことは言うまでもない。
【００２６】
引き続き、図５に示すように上部ゲート電極４０１とマスク材４０２を利用して、図４に示される構造体に酸素５０１をイオン注入する。注入量は１０００Aのポリシリコンを酸化するのに必要なｄｏｓｅ、この場合１ｘ１０^１８ｃｍ^−２、に設定される。イオン注入のエネルギーは薄いシリコン層３０１のソース／ドレイン領域３０３，３０４を貫通し、下部電極物質２０２に達するように調節する。また酸素イオンはマスク材４０２で遮られ、上部ゲート電極４０１、その直下の単結晶シリコンチャネル３０２，下部ゲート電極材には達しない。この結果、上部ゲート電極４０１の形状に応じて、酸素の注入されない下部ゲート電極領域が自動的に形成される。ソース／ドレイン領域３０３，３０４には結晶欠陥が生成されるが、後の熱処理でチャネル領域に残存する単結晶を種として再結晶化され欠陥は回復される。また結晶欠陥が残存していても、チャネル部分が単結晶であれば完全空乏化型のＳＯＩ−ＭＯＳＦＥＴでは接合リークを心配する必要はない。また、若干の酸素がソース／ドレイン領域に残存することで、転移の伝播が抑制されると言う利点が生まれることも付記しておく。さらに、イオン注入プロファイルを調整するためにこの構造全体にバッファーとなる物質を堆積し、このバッファー層越しに酸素注入を行うこともできることは明らかである。
【００２７】
さらに、図６に示すように、図５の構造体を不活性雰囲気、例えばアルゴン雰囲気中で例えば１３５０℃で熱処理し、酸素の注入された下部ゲート電極材領域を素子分離酸化膜６０１に変化させる。この結果上部ゲート電極４０１に自己整合的に下部ゲート電極６０２が形成される。また、素子分離が同時に完了する。このとき、単結晶シリコン素子領域３０１と下部電極物質２０２との間に形成されている下部ゲート熱窒化膜２０１が酸素の拡散を抑止し単結晶シリコン素子領域３０１が酸化されることを阻止する。また、酸化に伴い起こる体積膨張も、残存内部空洞への膨張が許されていることから大きな応力を発生させずに進行する。また、体積膨張に付随した下部ゲート電極６０２の寸法変化は、上部ゲート電極側部に側壁を形成し、酸素イオン注入領域を調節しこの変換差を利用して吸収することができることは明らかであろう。さらに絶縁体化したあとも内部空洞１０２を残存させることで素子全体をもっとも誘電率の小さい空洞で基板から分離することが可能となり、素子性能の高速化が見込める。
【００２８】
ついで、公知の手法のうち効果的な方法でソース／ドレイン領域３０３，３０４に所望の導電性不純物を注入し、ダブルゲートＳＯＩＭＯＳＦＥＴ構造が実現される。さらに公知の手法のうち効果的な方法で、層間絶縁膜、およびこれを貫き各電極にいたるコンタクトを形成する。このとき、ゲート電極へのコンタクトホール開口にさいしては、上部ゲート電極４０１を貫通し、下部ゲート電極６０２にいたるまで加工を継続し、その後ここに金属物質を充填するだけで、従来の工程になにも付加的な工程を設けることなく上下ゲート電極の電気的接続が完了することに注意する。
【００２９】
これに引き続き、公知の技術を用いて、配線工程、実装工程などを経て、半導体装置を完成させる。
【００３０】
上記、実施例は、ポリシリコンに酸素を注入して得られるダブルゲートＳＯＩＭＯＳＦＥＴの製造方法を示したが、下部ゲート電極形成法はこれに限られるものではない。例えば、ポリシリコンにＧｅなどを注入しこの部分を選択的に除去しても下部電極の形成は可能であるし、Ｇｅの代わりにＦを使ってｃｈｅｍｉｃａｌｄｒｙｅｔｃｈｉｎｇのレートを増加させ下部ゲート電極を形成することも可能である。この場合下部電極以外の部分は空洞という絶縁体に変化したと考えることができる。
【００３１】
また、本手法を応用して、上部ゲート電極にダミーパターンを形成することで、下部電極材をもちいた埋め込み配線をダブルゲートＳＯＩＭＯＳＦＥＴと同時に形成することもできることをここに付記しておく。
【００３２】
【発明の効果】
以上、詳述してきた様に、本発明によれば、単結晶シリコン基板に微細なｔｒｅｎｃｈを多数形成しこれを水素雰囲気中で熱処理することで、シリコン基板内に目途の任意個数、任意形状の空洞、および、空洞の上部には薄い単結晶のシリコン層を形成しているので、複雑なＳＯＩ基板生成工程を経る必要がなく、結晶欠陥のない薄い単結晶シリコン層を必要領域に簡便に形成することが可能であり、ＳＯＩ基板を用いることによるコスト上昇、結晶欠陥の混入を防止し、高い歩留まりを確保できる。
【００３３】
半導体装置内に複数の内部空洞を形成することが可能であり、さらに、ｂｕｌｋ型ＭＯＳＦＥＴを同一基板上に混載することも可能である。
【００３４】
空洞に通じる穴を形成し、ここからＣＶＤ法などの方法で下部ゲート電極構成物質および下部ゲート絶縁膜を簡便に形成できる。この後素子領域の形成から上部ゲート電極の形成までは、従来の製造方法になんら工程を追加することなく遂行可能となる。よって従来に見られていた複雑な製造工程を排除できる。
【００３５】
空洞に至る開口部の寸法を調整して目途の厚さの下部ゲート電極構成物質が形成された時点でこの開口部が閉じられるようにしておけば、必要以上の膜厚が内壁面に形成されるのを防ぐことができる。ＣＶＤ法の工程で均一性に問題があったとしてもこの影響を受けずにすむ。また、空洞に至る開口部を封止する手間も省ける。
【００３６】
また空洞は任意の形状に形成できるので、個々の空洞の形状を調節して、その上部単結晶シリコン層に形成されるべき素子形状に応じて、この素子を目途の力学的強度で保持するように設計できる。また、任意の素子領域の形状に対応できる。
【００３７】
第一のゲート電極をマスク材として下部電極物質に酸素をイオン注入しこれを絶縁体化するため上部ゲート電極と自己整合的に下部ゲート電極が形成される。この結果、従来の製法で要求されるような高精度の上下ゲート電極間のａｌｉｇｎｍｅｎｔは必要なくなる。
【００３８】
第一のゲート電極をマスク材として下部電極物質に不純物を導入しこれを絶縁体化することにより、下部ゲート電極の加工と素子分離が同時に完成される。
【００３９】
素子領域を形成するシリコン層は薄いのでこれを貫通して下部電極構成物質に不純物を導入することは容易である。
【００４０】
不純物導入に晒されている領域はソース／ドレイン領域であり、チャネル部分はこれに該当しないので不必要な結晶欠陥はチャネル部分には導入されない。よってチャネル部の高移動度を確保できる。
【００４１】
酸素の導入にあたり、若干の格子間酸素をソース／ドレイン領域に残存させることで転移の発生伝播を抑制できる。
【００４２】
下部ゲート電極構成物質を形成するにあったて、内部空洞を埋め尽くさずにこの空洞を残存させることにより、下部電極構成物質が絶縁体に変性する（たとえばポリシリコンが酸化される）時に体積変化を伴うとしてもこの変化を内部空洞が吸収する。よって体積変化が上部シリコン層に歪を与えることを抑止できる。
【００４３】
下部ゲート絶縁膜として熱窒化膜を利用することにより酸素の拡散を抑止し単結晶シリコン素子領域が酸化されることを阻止するできる。
【００４４】
下部ゲート電極構成物質を形成するにあったて、内部空洞を埋め尽くさずにこの空洞を残存させることにより、この空洞は低誘電率層として活用される。よって素子スピードの更なる向上が見込まれる。
【００４５】
下部ゲート電極は上部ゲート電極とコンタクト形成のための引き出し部分まで含めて同形状に加工される。このため上下ゲート電極の電気的接続は上部ゲート電極へのコンタクトホール形成時に下部ゲート電極に達するまでＲＩＥ加工を施せば自動的に完了する。
【００４６】
上部ゲート電極にダミーパターンを形成することで、下部電極材をもちいた埋め込み配線をダブルゲートＳＯＩＭＯＳＦＥＴと同時に形成することが可能である。
【図面の簡単な説明】
【図１】本発明の半導体装置製造法を説明する断面図を含む斜視図である。
【図２】本発明の半導体装置製造法を説明する断面図を含む斜視図である。
【図３】本発明の半導体装置製造法を説明する断面図を含む斜視図である。
【図４】本発明の半導体装置製造法を説明する断面図を含む斜視図である。
【図５】本発明の半導体装置製造法を説明する断面図を含む斜視図である。
【図６】本発明の半導体装置製造法を説明する断面図を含む斜視図である。
【符号の説明】
１００シリコン半導体基板
１０１シリコン半導体基板に格子状に穿たれた微細トレンチ
１０２格子状に穿たれた微細トレンチを水素雰囲気中で熱処理することに
よって形成されたシリコン基板内空洞
１０３シリコン基板内空洞上部を形成する薄い単結晶シリコン層
２０１下部ゲート絶縁膜として形成されたシリコン窒化膜
２０２下部ゲート電極材として形成されたポリシリコン層
３０１素子領域を形成する島状単結晶シリコン層
３０２チャネル領域
３０２、３０３ソース／ドレイン領域
４０１上部ゲート電極をなすポリシリコン
４０２上部ゲート電極上にマスク材として形成されたシリコン窒化膜
４０３上部ゲート絶縁膜として形成されたシリコン窒化膜
５０１酸素原子
６０１素子分離を形成するシリコン酸化膜
６０２下部ゲート電極[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a large-scale integrated semiconductor device, particularly to an ultra-high-speed field-effect transistor (hereinafter abbreviated as SOI-MOSFET) having a silicon-on-insulator (SOI) structure and a method of manufacturing the same.
[0002]
[Prior art]
As represented by the remarkable spread of high-frequency mobile communication, the realization of an ultra-high-speed and high-performance semiconductor device has significantly promoted computerization of social life. Along with this, the demand for miniaturization, high speed, large-scale integration, and one-chip integration of individual semiconductor elements used therein has been increasing with time. However, when miniaturization of the MOSFET, which is a main component of these semiconductor elements, is considered, this involves various difficulties. For example, the short channel effect in which the threshold voltage decreases with a decrease in the channel length of the MOSFET (that is, the length of the gate electrode), or the oxidized region protrudes from the element isolation region in the conventional local oxidation technique. That is, it is impossible to form a simple element isolation structure.
[0003]
In order to solve such a problem, it has been proposed to manufacture an LSI circuit in a silicon-on-insulator (SOI) structure. In particular, by reducing the thickness of the silicon layer formed on the insulator, the thickness of the extension portion adjacent to the source / drain region is limited, the electric field distribution in this portion is changed, and the MOSFET device Short channel effects due to miniaturization can be suppressed. Furthermore, by using the shallow trench isolation (STI) technology, the isolation of a thin film SOI device can be easily achieved by simply etching away portions other than the element formation region. In addition, by making the thickness of the silicon layer thinner than the extent to which the wave function of electrons conducting in the channel portion spreads in the direction perpendicular to the channel, the energy degeneracy of the electronic state of the conduction band in the silicon layer is released, It is known that only effective electrons having a small effective mass, that is, high-speed electrons are induced in the portion, the mobility of the channel portion is increased, and the speed of the MOSFET device is increased. [S. Takagi, et. al. Jpn. J. Appl. Phys. , Vol. 37, p. 1289 (1998)]
Further, by adopting a so-called double-gate SOI-MOSFET structure in which a thin channel silicon layer is sandwiched from above and below by a gate electrode via a gate insulating film, the upper and lower interfaces of the silicon layer function as channels, respectively. Due to the interference effect of the quantum well formed in the region, the energy degeneration of the electronic state of the conduction band in the silicon layer described above is easily released, that is, only high-speed electrons are induced, and the mobility of the channel portion is reduced. The driving force of the MOSFET is expected to improve more than twice. [M. Shoji et al, J. Mol. Appl. Phys. p. 2722, (1999)] In addition, this structure is extremely effective in suppressing the short channel effect, and can realize an element having a gate length of 20 nm or less. [X. Huang, et al, IEDM 99, p67 (1999)].
However, realizing such a double gate silicon-on-insulator (SOI) structure has various problems as follows.
[0004]
First, to realize an SOI structure, an SOI wafer is conventionally used. However, the SOI wafer is more expensive than a bulk silicon wafer, and cannot avoid the incorporation of crystal defects due to the formation of the wafer. Since the SOI wafer is general-purpose, there is always a possibility that an important element will be formed at this site regardless of the crystal defect at any site on the wafer. Therefore, it is necessary to strictly control the generation of crystal defects over the entire surface of the wafer, which makes the production of SOI wafer technically difficult.
[0005]
Second, it is difficult to form a gate electrode that accurately sandwiches a thin single crystal silicon layer from above and below (front and back). Conventionally, in order to achieve such a structure, after forming a first gate electrode on one side on a normal silicon wafer, an insulator such as a CVD oxide film is deposited thereon, and further flattened. In addition, the wafer is turned upside down and adhered to the second supporting silicon wafer with the first semiconductor main surface on which the gate is formed facing down, and subsequently, the first silicon wafer is cut and thinned to form a thin silicon layer. And finally, a pair of second gate electrodes is formed on the portion corresponding to the first gate electrode.
[0006]
However, in such a method, a bonded SOI wafer, which is difficult to create, is manufactured using a wafer in which elements are formed, and it is difficult to obtain a uniform and thin silicon layer. Since a uniform and thin silicon layer acts as a channel layer, Film thickness It is extremely important to control In addition, problems such as the incorporation of crystal defects due to bonding and the entrapment of fine particles and gas into the joint surface become serious. More seriously, the second gate electrode must be arranged very accurately on the buried first gate electrode, and an excessive burden is imposed on the lithography process such as alignment. Further, it goes without saying that this difficulty increases with miniaturization of the element.
[0007]
To avoid such difficulties, a silicon layer on SOI wafer is first vertically processed on a thin wall, and CVD polysilicon is formed so as to cover the silicon wall. A method of forming a gate electrode straddling the front and back of the silicon wall by removing the RIE process while leaving only the portion straddling the center has been attempted.
[0008]
However, in such a method, first, the silicon layer on the SOI wafer is changed. Thin wall It is difficult to process it. Especially thin silicon channel layer Wall shape To form a silicon layer Film thickness It is necessary to use an extremely fine RIE processing mask corresponding to the above, and the lithography process is excessively burdened as before. Further, since the silicon channel layer is directly exposed to RIE, there is a very high possibility that crystal defects and impurities are mixed therein. Also, the height of the silicon layer thin wall that can be formed by processing (that is, the width of the MOSFET) is the silicon layer of SOIwafer. Film thickness Or, it is specified by the RIE processing technology, and it is not possible to form a MOSFET having an arbitrary width. In addition, it is also difficult to process the gate electrode over the thin wall of the silicon layer. It is difficult to form an extremely fine resist pattern for gate electrode processing on a very rugged structure such as a silicon layer thin wall rising vertically like a razor. In order to completely eliminate the so-called side wall residue at the portion, an RIE step having an extremely high selectivity must be performed for a long time, which not only increases the possibility that crystal defects and impurities are mixed, but also reduces throughput. It goes without saying that the same applies to the case where the gate component is selectively removed by RIE processing by a so-called damascene process. It is also difficult to make electrical contact with the vertically rising source / drain regions.
[0009]
[Problems to be solved by the invention]
As described in detail above, when the short channel effect is suppressed by the thinned double-gate SOI-MOSFET, and the ultra-high speed SOI-MOSFET is formed by using the increase in the channel mobility, the manufacturing process becomes extremely complicated. There was a difficulty to do.
[0010]
SUMMARY OF THE INVENTION The present invention is directed to an ultra-high-speed double-gate SOI device which eliminates the above-mentioned disadvantages of the prior art and can enjoy an increase in mobility by a thinned double-gate SOI-MOSFET and can avoid an increase in manufacturing cost. -To provide a MOSFET structure and a method for manufacturing the semiconductor device.
[0011]
[Means for Solving the Problems]
In order to solve the above-mentioned problem, the present invention forms a cavity of an arbitrary shape in a single-crystal silicon substrate, and forms a lower gate insulating film and a lower gate electrode on the inner wall surface of the cavity while maintaining the cavity. After the material to be formed is formed, the single crystal silicon layer above the cavity is processed into an element region shape. At this time, the island-shaped single crystal silicon layer forming the element region is supported by a material serving as a lower gate insulating film and a lower gate electrode. Next, a first gate electrode was processed and formed on the element region, an impurity was selectively introduced into the lower gate electrode material through the element region silicon layer by using this as a mask, and the first gate electrode was masked by the first gate electrode. Changing the lower gate electrode material other than the region to an insulating layer. In addition, the present invention utilizes the lower gate electrode portion that did not become an insulating layer together with the first gate electrode formed thereon as a gate electrode of a double gate SOI-MOSFET structure, and at the same time, used the lower gate electrode that became an insulating layer. The method includes utilizing the electrode material and the cavity remaining under the electrode material for mechanical support of the device and electrical isolation of the device.
(Action)
By forming a large number of fine trenches on a single-crystal silicon substrate and heat-treating them in a hydrogen atmosphere, the fine trenches are deformed by the self-diffusion effect of silicon atoms, and a cavity of an arbitrary shape is formed in the silicon substrate. Is done. A thin single crystal silicon layer is formed above the cavity. Since it is not necessary to go through a complicated SOI substrate generation step, a thin single crystal silicon layer without crystal defects can be easily formed in a required region, and cost increase and mixing of crystal defects due to the use of the SOI substrate can be prevented. Prevention and high yield can be secured.
[0012]
The cavity in silicon can be formed in a divided form, and a hole communicating with each cavity is formed, from which a lower gate electrode constituent material (for example, polysilicon) can be formed by a method such as a CVD method. Further, since the cavities can be formed in an arbitrary shape, the shape of each cavity is adjusted so that this element is held at an intended mechanical strength according to the element shape to be formed in the upper single crystal silicon layer. Can be designed.
[0013]
After the formation of the internal cavity and the lower gate electrode constituent material, the steps from the formation of the element region to the formation of the upper gate electrode can be performed without adding any steps to the conventional manufacturing method.
[0014]
Using the first gate electrode as a mask material, an impurity (for example, oxygen) is introduced (ion-implanted) into the lower electrode material to make it an insulator. This insulation is performed by removing the oxygen-doped polysilicon layer in an inert atmosphere. By heat treatment, It proceeds selectively only in the oxygen introduction part. Therefore, a lower gate electrode is formed in the lower electrode material region that has not been made into an insulator in a self-aligned manner with the upper gate electrode. As a result, high precision between the upper and lower gate electrodes as required by the conventional manufacturing method alignment Is no longer needed. Further, since the silicon layer forming the channel is thin, it is easy to penetrate the silicon layer and introduce impurities into the lower electrode constituent material. The region exposed to the impurity introduction is the source / drain region, and the channel portion does not correspond to this. Therefore, unnecessary crystal defects are not introduced into the channel portion. Therefore, high mobility of the channel portion can be secured. In addition, by introducing oxygen, a small amount of interstitial oxygen is left in the source / drain regions, so that generation and propagation of dislocation can be suppressed.
[0015]
By using the first gate electrode as a mask material and introducing an impurity (for example, oxygen) into the lower electrode material and converting it into an insulator, the processing of the lower gate electrode and the element isolation are completed at the same time.
[0016]
In forming the lower gate electrode constituent material, by leaving this cavity without filling up the internal cavity, the volume change occurs when the lower electrode constituent material is transformed into an insulator (for example, polysilicon is oxidized). However, this change is absorbed by the internal cavity. Therefore, it is possible to prevent the volume change from giving strain to the upper silicon layer.
[0017]
To form the lower gate electrode constituent material Warm By leaving the cavity without filling up the internal cavity, the cavity is utilized as a low dielectric constant layer. Therefore, a further improvement in element speed is expected.
[0018]
The lower gate electrode is processed into the same shape as the upper gate electrode including the lead-out portion for forming a contact. Therefore, the electrical connection between the upper and lower gate electrodes is automatically completed by performing RIE processing until reaching the lower gate electrode at the time of forming a contact hole to the upper gate electrode.
[0019]
Thus, a high-mobility ultra-high-speed double-gate (Double-Gate) SOI MOSFET having no short channel effect can be easily realized.
[0020]
BEST MODE FOR CARRYING OUT THE INVENTION
(Example)
Hereinafter, an embodiment of the present invention will be described with reference to the drawings. The present invention embodies a simple manufacturing process for forming an ultra-high speed MOSFET having a double gate SOI structure on an inexpensive bulk silicon substrate.
[0021]
FIG. 1A illustrates a silicon semiconductor substrate 100 and a region in the vicinity of the silicon semiconductor substrate 100 in a lattice shape. Been formed Fine Trench 101 It is a sectional bird's-eye view shown. The fine trench can be formed by an effective method among known methods such as RIE.
[0022]
FIG. 1B is a cross-sectional bird's-eye view showing the internal cavity 102 obtained by heat-treating the structure of FIG. 1A at, for example, 1100 ° C. in a hydrogen atmosphere. The minute trench 101 is deformed and fused by heat treatment to form an internal cavity 102. A thin single crystal silicon layer 103 is formed as an upper ceiling slope of the internal cavity 102. This thickness t is the lattice spacing d of the trench 101, Trench diameter r, t = 27.83r ³ / D ² It is known that the relationship is established. [T. Sato, et. al, IEDM-99, p517, (1999)] By controlling these parameters, the single-crystal silicon layer 103 having an intended thickness can be obtained. After the internal cavity is formed, it is needless to say that the silicon layer can be thinned to an arbitrary thickness, for example, 100 A through, for example, a thermal oxidation step and HF peeling. Finally, the opening 104 leading to the internal cavity is formed by an effective method among known methods such as RIE.
[0023]
FIG. 2 shows a structure of FIG. 1B through the opening 104, as a lower gate insulating film, for example, a thermal nitride film 201 of, for example, 50A, and a lower gate electrode constituent material 202, for example, polysilicon of a conductive impurity mixed with, for example, 1000A. FIG. 3 is a bird's-eye sectional view showing a state after the internal cavity is formed without completely filling the inner wall surface of the internal cavity 102 by using, for example, a CVD (Chemical Vapor Deposition) method. Such a structure can be easily achieved since the deposition of polysilicon by CVD proceeds uniformly along the inner wall surface. The width of the remaining internal cavities is at least such that the cavities will not be filled after volume expansion associated with oxidation of the upper polysilicon. In this case, since the thermal oxide film of about 2200 A is formed by oxidizing the polysilicon of 1000 A, the width of the remaining internal cavity is desirably 1200 A or more. Polysilicon is also formed around the opening 104 by CVD, and the dimensions of the opening 104 are adjusted so that the opening is closed when polysilicon of an intended thickness is formed. This is convenient. For example, by setting the diameter of the opening 104 to 2000 A, the opening is automatically closed when the polysilicon of 1000 A is formed along the inner wall surface. As a result, not only is it possible to prevent an unnecessarily thick film from being formed on the inner wall surface, but also by providing openings having different diameters in a plurality of cavities (not shown), each having a different diameter can be provided. Polysilicon having different thicknesses can be deposited on each inner wall by a single CVD process. In the case of the CVD method, polysilicon is also formed on the upper single-crystal silicon layer 103, but it is needless to say that the polysilicon can be easily removed by an effective method among known methods such as RIE. The formation of the gate electrode material on the inner wall is not necessarily performed by the CVD method, but it is also possible to deposit a metal substance using a plating method or the like.
[0024]
FIG. 3 is a bird's-eye view of a cross section of the structure of FIG. 2 after the upper single-crystal silicon layer 103 is formed into an island region 301 in which an element region is formed. The processing of the element region is performed by removing the single-crystal silicon layer 103 by an effective method among known methods such as the lithography method and the RIE method until the lower gate thermal nitride film 201 is exposed in a portion other than the element region. Can be easily achieved.
[0025]
FIG. 4 is a bird's-eye view of a cross section of the structure shown in FIG. 3 after processing the upper gate electrode 401 and the mask material 402 on the upper gate electrode in a region including the channel region 302 on the single crystal silicon element region 301. An upper gate insulating film 403 is formed between the upper gate electrode 401 and the single crystal silicon element region 301. The upper gate insulating film 403 is obtained by, for example, thermally nitriding the upper single-crystal silicon layer 103 to form, for example, a 50 A nitride film. At this time, a nitride film is also formed on the surface of the lower gate electrode material that seals the opening 104, and the internal cavity is completely closed by the lower gate electrode material 202 and the nitride film. Thereafter, the upper gate electrode 401, for example, mixed with conductive impurities With polysilicon, A mask material 402, for example, a silicon nitride film is deposited, for example, using a CVD method, for example, at 1000 A or 2000 A, and is formed into a desired gate electrode shape by an effective method among known methods such as a Lithography method and an RIE method. It is realized by doing. The upper gate electrode is also extended to a region other than the single crystal silicon device region 301 to provide an electrical contact. Although not shown, the local electrical connection of the gate electrode is made between the elements. If you want to do it, The upper gate electrode may be formed over a plurality of elements. Needless to say, a gate side wall may be formed on the side of the gate electrode as needed.
[0026]
Then, as shown in FIG. The upper gate electrode 401 and the mask material 402 Utilized and shown in FIG. To the structure Oxygen 501 is ion-implanted. The implantation dose is the dose required to oxidize 1000 A polysilicon, in this case 1 × 10 ¹⁸ cm ^-2 , Set to The energy of the ion implantation is adjusted to penetrate the source / drain regions 303 and 304 of the thin silicon layer 301 and reach the lower electrode material 202. Further, oxygen ions are blocked by the mask material 402 and do not reach the upper gate electrode 401, the single crystal silicon channel 302 immediately below the upper gate electrode 401, and the lower gate electrode material. As a result, a lower gate electrode region into which oxygen is not injected is automatically formed according to the shape of the upper gate electrode 401. Although crystal defects are generated in the source / drain regions 303 and 304, the single crystal remaining in the channel region is recrystallized by a subsequent heat treatment to recover the defects. Even if crystal defects remain, there is no need to worry about junction leakage in a fully depleted SOI-MOSFET if the channel portion is a single crystal. It should also be noted that a slight amount of oxygen remaining in the source / drain region has the advantage of suppressing the propagation of dislocation. Furthermore, it is clear that a buffer substance can be deposited over the entire structure to adjust the ion implantation profile and oxygen implantation can be performed through the buffer layer.
[0027]
Further, as shown in FIG. 6, the structure shown in FIG. 5 is heat-treated at, for example, 1350 ° C. in an inert atmosphere, for example, an argon atmosphere, so that the lower gate electrode material region into which oxygen has been implanted is changed into an element isolation oxide film 601. . As a result, a lower gate electrode 602 is formed on the upper gate electrode 401 in a self-aligned manner. Also, the element isolation is completed at the same time. At this time, the lower gate thermal nitride film 201 formed between the single crystal silicon device region 301 and the lower electrode material 202 suppresses diffusion of oxygen and prevents the single crystal silicon device region 301 from being oxidized. Further, the volume expansion caused by the oxidation proceeds without generating a large stress because the expansion into the remaining internal cavity is allowed. Further, it is apparent that the dimensional change of the lower gate electrode 602 accompanying the volume expansion can be absorbed by forming a side wall on the side of the upper gate electrode, adjusting the oxygen ion implantation region, and utilizing this conversion difference. Would. Further, by leaving the internal cavity 102 even after the formation of the insulator, the entire device can be separated from the substrate by the cavity having the smallest dielectric constant, and high-speed device performance can be expected.
[0028]
Next, desired conductive impurities are implanted into the source / drain regions 303 and 304 by an effective method among known methods, thereby realizing a double-gate SOI MOSFET structure. Further, an interlayer insulating film and a contact penetrating the interlayer insulating film to each electrode are formed by an effective method among known methods. At this time, in the opening of the contact hole to the gate electrode, the processing is continued until it penetrates through the upper gate electrode 401 and reaches the lower gate electrode 602, and thereafter, only the metal substance is filled therein. Note that the electrical connection between the upper and lower gate electrodes is completed without any additional steps.
[0029]
Subsequently, the semiconductor device is completed through a wiring process, a mounting process, and the like using a known technique.
[0030]
In the above-described embodiment, the method of manufacturing a double gate SOI MOSFET obtained by injecting oxygen into polysilicon has been described, but the method of forming the lower gate electrode is not limited to this. For example, it is possible to form a lower electrode by injecting Ge or the like into polysilicon and selectively removing this portion, and F is used instead of Ge. chemical dry etching It is also possible to increase the rate and form the lower gate electrode. In this case, it can be considered that the portion other than the lower electrode has been changed to an insulator called a cavity.
[0031]
In addition, it is added here that by applying this method and forming a dummy pattern on the upper gate electrode, the embedded wiring using the lower electrode material can be formed simultaneously with the double gate SOI MOSFET.
[0032]
【The invention's effect】
As described above in detail, according to the present invention, a large number of fine trenches are formed on a single-crystal silicon substrate and are subjected to a heat treatment in a hydrogen atmosphere, so that a desired number of arbitrary trenches and arbitrary shapes are formed in the silicon substrate. Since a thin single-crystal silicon layer is formed on the cavity and on the top of the cavity, a complicated single-crystal silicon layer without crystal defects does not need to go through a complicated SOI substrate generation step, and is easily formed in a necessary area. It is possible to prevent an increase in cost and the incorporation of crystal defects due to the use of an SOI substrate, and to secure a high yield.
[0033]
A plurality of internal cavities can be formed in a semiconductor device, and a bulk MOSFET can be mixedly mounted on the same substrate.
[0034]
A hole leading to the cavity is formed, from which a lower gate electrode constituent material and a lower gate insulating film can be easily formed by a method such as a CVD method. Thereafter, the steps from the formation of the element region to the formation of the upper gate electrode can be performed without adding any steps to the conventional manufacturing method. Therefore, a complicated manufacturing process which has been conventionally seen can be eliminated.
[0035]
If the size of the opening reaching the cavity is adjusted so that this opening is closed when the lower gate electrode constituent material of the intended thickness is formed, an unnecessary film thickness is formed on the inner wall surface. Can be prevented. Even if there is a problem in the uniformity in the CVD process, it is not affected by this problem. Also, the time and effort for sealing the opening to the cavity can be saved.
[0036]
Further, since the cavities can be formed in an arbitrary shape, the shape of each cavity is adjusted so that this element is held at an intended mechanical strength according to the element shape to be formed in the upper single crystal silicon layer. Can be designed. Further, it can correspond to the shape of an arbitrary element region.
[0037]
Using the first gate electrode as a mask material, oxygen is ion-implanted into the lower electrode material to make it an insulator, so that the lower gate electrode is formed in a self-aligned manner with the upper gate electrode. As a result, high precision between the upper and lower gate electrodes as required by the conventional manufacturing method alignment Is no longer needed.
[0038]
By using the first gate electrode as a mask material to introduce impurities into the lower electrode material and to make it an insulator, the processing of the lower gate electrode and the element isolation are completed at the same time.
[0039]
Since the silicon layer forming the element region is thin, it is easy to penetrate the silicon layer and introduce impurities into the lower electrode constituent material.
[0040]
The region exposed to the impurity introduction is the source / drain region, and the channel portion does not correspond to this. Therefore, unnecessary crystal defects are not introduced into the channel portion. Therefore, high mobility of the channel portion can be secured.
[0041]
In introducing oxygen, the generation and propagation of dislocation can be suppressed by leaving some interstitial oxygen in the source / drain regions.
[0042]
In forming the lower gate electrode constituent material, by leaving this cavity without filling up the internal cavity, the volume change occurs when the lower electrode constituent material is transformed into an insulator (for example, polysilicon is oxidized). However, this change is absorbed by the internal cavity. Therefore, it is possible to prevent the volume change from giving strain to the upper silicon layer.
[0043]
By using a thermal nitride film as the lower gate insulating film, diffusion of oxygen can be suppressed, and oxidation of the single crystal silicon element region can be prevented.
[0044]
When forming the lower gate electrode constituent material, by leaving this cavity without filling up the internal cavity, the cavity is utilized as a low dielectric constant layer. Therefore, a further improvement in element speed is expected.
[0045]
The lower gate electrode is processed into the same shape as the upper gate electrode including the lead-out portion for forming a contact. Therefore, the electrical connection between the upper and lower gate electrodes is automatically completed by performing RIE processing until reaching the lower gate electrode at the time of forming a contact hole to the upper gate electrode.
[0046]
By forming a dummy pattern on the upper gate electrode, a buried wiring using the lower electrode material can be formed simultaneously with the double gate SOI MOSFET.
[Brief description of the drawings]
FIG. 1 is a perspective view including a cross-sectional view illustrating a method for manufacturing a semiconductor device of the present invention.
FIG. 2 is a perspective view including a cross-sectional view illustrating a method for manufacturing a semiconductor device of the present invention.
FIG. 3 is a perspective view including a cross-sectional view for explaining the semiconductor device manufacturing method of the present invention.
FIG. 4 is a perspective view including a cross-sectional view for explaining the semiconductor device manufacturing method of the present invention.
FIG. 5 is a perspective view including a cross-sectional view for explaining the semiconductor device manufacturing method of the present invention.
FIG. 6 is a perspective view including a cross-sectional view for explaining the semiconductor device manufacturing method of the present invention.
[Explanation of symbols]
100 silicon semiconductor substrate
101 Micro-trench pierced in a lattice pattern in silicon semiconductor substrate
102 Heat treatment of lattice-shaped fine trench in hydrogen atmosphere
The cavity formed in the silicon substrate
103 Thin single-crystal silicon layer that forms the upper part of the cavity in the silicon substrate
201 Silicon nitride film formed as lower gate insulating film
202 Polysilicon layer formed as lower gate electrode material
301 island-shaped single-crystal silicon layer forming element region
302 channel area
302, 303 source / drain regions
401 Polysilicon for upper gate electrode
402 Silicon nitride film formed as mask material on upper gate electrode
403 Silicon nitride film formed as upper gate insulating film
501 oxygen atom
601 Silicon oxide film for element isolation
602 lower gate electrode

Claims

A single crystal silicon layer channel region, a first gate insulating layer and a first gate electrode formed immediately above the single crystal silicon layer channel region, and a second gate layer formed immediately below the single crystal silicon layer channel region. A gate insulating layer, a second gate electrode formed in self-alignment with the first gate electrode immediately below the second gate insulating layer, and the second gate electrode and the single crystal silicon layer channel region. A semiconductor device having a MOSFET separated from a support substrate immediately below and having a cavity in which the second gate electrode is a part of an inner wall surface .

2. The semiconductor device according to claim 1, wherein a plurality of said MOSFETs are separated from a supporting substrate by the same cavity connected thereto.

2. The semiconductor device according to claim 1, further comprising a plurality of cavities in which the MOSFET according to claim 1 is formed.

2. The semiconductor device according to claim 1, wherein said second gate insulating layer is a silicon nitride film.

2. The semiconductor device according to claim 1, wherein said second gate electrode is a polysilicon film.

2. The method for manufacturing a semiconductor device according to claim 1, wherein the cavity is formed by forming a plurality of trenches in a silicon substrate and heat-treating the plurality of trenches.

7. The method for manufacturing a semiconductor device according to claim 6, wherein a second gate electrode material is deposited on the inner wall of the cavity, and impurities are introduced into the second gate electrode material using the first gate electrode as a mask to form the second gate electrode. A method for manufacturing a semiconductor device.

8. The method of manufacturing a semiconductor device according to claim 7, wherein the second gate electrode is polysilicon, and the impurity is oxygen.

8. The method of manufacturing a semiconductor device according to claim 7, wherein a part of the second gate electrode material is changed into an insulator by an impurity.

8. The method of manufacturing a semiconductor device according to claim 7, wherein a part of the second gate electrode material is used as an inter-element wiring.