JP2571004B2 - Thin film transistor - Google Patents

Thin film transistor

Info

Publication number
JP2571004B2
JP2571004B2 JP5324968A JP32496893A JP2571004B2 JP 2571004 B2 JP2571004 B2 JP 2571004B2 JP 5324968 A JP5324968 A JP 5324968A JP 32496893 A JP32496893 A JP 32496893A JP 2571004 B2 JP2571004 B2 JP 2571004B2
Authority
JP
Japan
Prior art keywords
active layer
surface
insulating film
formed
semiconductor active
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP5324968A
Other languages
Japanese (ja)
Other versions
JPH07183528A (en
Inventor
誠 北方
Original Assignee
日本電気株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日本電気株式会社 filed Critical 日本電気株式会社
Priority to JP5324968A priority Critical patent/JP2571004B2/en
Publication of JPH07183528A publication Critical patent/JPH07183528A/en
Application granted granted Critical
Publication of JP2571004B2 publication Critical patent/JP2571004B2/en
Anticipated expiration legal-status Critical
Application status is Expired - Fee Related legal-status Critical

Links

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は薄膜トランジスタに関する。 The present invention relates to a thin film transistor.

【0002】 [0002]

【従来の技術】ポリシリコンなどを活性層として用いる薄膜トランジスタは、絶縁膜上に容易に形成できるために、シリコン基板上のバルクトランジスタと組み合わせて立体的な配置の回路を構成することができる。 BACKGROUND ART thin film transistor using polysilicon or the like as the active layer can be configured to be easily formed on the insulating film, a circuit of the three-dimensional arrangement in combination with a bulk transistor on the silicon substrate. 例えば、4メガビット程度の高集積度のスタティックRAM For example, of the order of 4 megabits a high degree of integration of the static RAM
のメモリセル回路では、シリコン基板上のNチャネルM In the memory cell circuit, N channel on the silicon substrate M
OSトランジスタとその上層の絶縁膜上に集積化したP P were integrated into OS transistor and its upper insulating film
チャネル薄膜トランジスタとの組み合わせで形成したC C formed in combination with channel thin
MOS構成のフリップフロップ回路が用いられている。 Flip-flop circuit of the MOS structure is used.

【0003】しかしながら、一般に薄膜トランジスタでは、シリコン単結晶基板に形成されるバルクトランジスタに比べ、移動度が小さいため、同様な構造寸法で得られるオン電流は小さく、回路構成上の制限となっていた。 However, in general the thin film transistors, as compared to the bulk transistor formed in a silicon single crystal substrate, the mobility is small, the on current obtained in the same structural dimensions are small, has been a limitation of the circuit configuration.

【0004】この点を改善するための一例がテクニカル・ダイジェスト・インターナショナル・エレクトロン・ [0004] An example is Technical Digest International Electron for improving this point,
デバイス・ミーティング(Technical Dig Device Meeting (Technical Dig
est International Electro est International Electro
n Device Meeting)1990年、第3 n Device Meeting) 1990 years, the third
99頁に記載されている。 It is described in page 99.

【0005】図4はこの従来の薄膜トランジスタの第1 [0005] Figure 4 is the first of the conventional thin film transistor
の例を示す断面図である。 Is a sectional view showing an example.

【0006】図4に示すように、ポリシリコン膜からなる活性層203の下面に設けたゲート絶縁膜202および上面に設けたゲート絶縁膜204を介して下面に第1 [0006] As shown in FIG. 4, first to the lower surface via a gate insulating film 204 provided on the gate insulating film 202 and the upper surface provided on the lower surface of the active layer 203 made of a polysilicon film
のゲート電極201と上面に第2のゲート電極205をそれぞれ配置した構造により、活性層203の上下両面にチャネルを形成して駆動能力を向上させたダブルゲート構造があり、二つのゲート電極を同電位で駆動した場合には、片方のみのゲート電極で駆動した場合の2倍以上の高い駆動能力が得られることが確認されている。 The structure of the second gate electrode 205 is disposed to the gate electrode 201 and the upper surface of, a double gate structure to form a channel to improve the drivability on the upper and lower surfaces of the active layer 203, the two gate electrodes when driven in potential, more than twice the high driving capability can be obtained has been confirmed in the case of driving the gate electrode of one only.

【0007】また、ダブルゲート構造では、チャネル部分が上下ともにゲート電極で覆われる構造となるために、片側のみにゲート電極を配置した構造の素子に比べ、周囲の電位の影響による特性変動、例えばしきい値シフトなどを生じにくいという特徴も有している。 [0007] In the double gate structure, in order to become a structure in which the channel portion is covered with the gate electrode as the upper and lower, than the device of the structure in which the gate electrode only on one side, characteristic variation due to the influence of the surrounding potential, e.g. also it has features that it is hard to occur and the threshold shift.

【0008】しかしながら、このような平面的な寸法で決定される素子構造では、回路上の要求電流に見合うようにゲート幅を大きくするなどの手法は高集積化の点で限界がある。 However, in the device structure determined in such planar dimensions, techniques such as increasing the gate width to match the required current on the circuit is limited in terms of high integration. このため、なんらかの立体的な集積化を考慮して効率的な配置を検討する必要があった。 Therefore, it is necessary to consider the efficient arrangement in consideration of some three-dimensional integration.

【0009】このような観点から、図5に示すように、 [0009] From this point of view, as shown in FIG. 5,
従来の薄膜トランジスタの第2の例では、絶縁基板20 In a second example of a conventional thin film transistor, the insulating substrate 20
0上に設けたブロック状のゲート電極211と、このゲート電極211の表面に設けたゲート絶縁膜212と、 A block-shaped gate electrode 211 provided on the 0, the gate insulating film 212 provided on the surface of the gate electrode 211,
ゲート絶縁膜212を含む表面に設けた半導体層の水平面に高濃度の不純物を導入して形成したソース・ドレイン領域207とを有し、ゲート電極211の側面に対向する半導体層の垂直部に活性層213を形成しており、 And a source-drain region 207 formed by introducing a high concentration of impurities in the horizontal plane of the semiconductor layer provided on the surface including the gate insulating film 212, the active to the vertical portion of the semiconductor layer opposite to the side surface of the gate electrode 211 It forms a layer 213,
微細なゲート長を実現して性能向上をはかっている(特開昭60−160169号公報参照)。 And measure the improved performance to achieve fine gate length (see JP-A-60-160169).

【0010】また、活性層に単結晶を用いて縦型トランジスタを構成した例がテクニカル・ダイジェスト・インターナショナル・エレクトロン・デバイス・ミーティング(Technical Digest Intern [0010] example in which the vertical transistor using a single crystal in the active layer Technical Digest International Electron Device Meeting (Technical Digest Intern
ational Electron Device M ational Electron Device M
eeting)1990年、第833頁に記載されている。 eeting) 1990 years, it has been described in the first 833 pages.

【0011】図6はこの従来の薄膜トランジスタの第3 [0011] Figure 6 is a third of the conventional thin film transistor
の例を示す断面図である。 Is a sectional view showing an example.

【0012】図6に示すように、単結晶のシリコン基板220の表面を選択的にエッチングして帯状の突起部を形成した後、その突起部を耐酸化性膜で被覆してシリコン基板220の水平面部を熱酸化し、突起部の底面部を側面から酸化してシリコン基板220から絶縁する酸化シリコン膜221を形成し、垂直方向に突出した板状の活性層222を形成する。 [0012] As shown in FIG. 6, after forming the strip-shaped projections of the surface of the silicon substrate 220 of single crystal is selectively etched, the silicon substrate 220 to cover the protrusions by oxidation film the horizontal surface is thermally oxidized, the bottom portion of the protrusion is oxidized from the side surface of the silicon oxide film 221 to be insulated from the silicon substrate 220 is formed, to form a plate-like active layer 222 that protrudes in the vertical direction. しかる後、耐熱性膜を除去し、活性層222の表面にゲート絶縁膜223およびゲート電極224を選択的に順次形成してダブルゲート構造を形成する。 Thereafter, to remove the heat resistance film, forming a double-gate structure of the gate insulating film 223 and the gate electrode 224 on the surface of the active layer 222 selectively sequentially formed.

【0013】 [0013]

【発明が解決しようとする課題】この従来の薄膜トランジスタは、第2の例の縦型構造では、チャネルが基板表面に垂直な方向に形成され、ゲート長が膜厚などのプロセス条件で一義的に決まるために、設計上の自由度がなく、またゲート幅方向については平面的な寸法を占有するために、必ずしも駆動能力の大きい素子の高集積化に対応できるとは限らないという問題点があった。 [Problems that the Invention is to Solve The conventional thin film transistor, in the vertical structure of the second embodiment, a channel is formed in the direction perpendicular to the substrate surface, uniquely gate length in the process conditions such as film thickness to determined, no degree of freedom in design, and in order to occupy a planar dimension for the gate width direction, there is a problem that it is not always possible to cope with high integration of a large element of drivability It was.

【0014】また第3の例では、垂直方向の活性層の寸法がゲート幅となる。 [0014] In the third example, the vertical dimension of the active layer becomes the gate width. このように活性層として基板の単結晶シリコンを用いる場合には、活性層の底面部は基板との素子分離のために絶縁層が形成される必要があり、 In this manner, when a single crystal silicon substrate as an active layer, a bottom portion of the active layer must be an insulating layer is formed for isolation of the substrate,
例えば、窒化膜などをマスクとした選択酸化法を底部付近に適用して側面からの酸化を行い絶縁層を形成する場合には、活性層の横方向の寸法は、活性層両側側面からの酸化が進行し酸化部分の先端が重なる程度に制限される。 For example, in the case of forming the insulating layer perform oxidation from the side by applying a selective oxidation method using a mask and a nitride film near the bottom, the lateral dimensions of the active layer, oxidation of the active layer both side surfaces There is limited to the extent that overlaps the leading edge of the advanced oxidation portion. このために、コンタクト形成領域として十分な平面的寸法を活性層上に確保することができず、活性層の側面でコンタクトを形成しなければならないため、安定的に低抵抗のコンタクト形成が困難であるという問題点があった。 Therefore, it is impossible to ensure a sufficient planar dimensions on the active layer as a contact region, since it is necessary to form a contact with the side surface of the active layer, a stable low resistance contact formed difficult there is a problem that a certain point.

【0015】本発明の目的は、素子寸法の設計の自由度を束縛しない手法で駆動能力の大きな素子の配置を高集積化し、従来と同等のコンタクト形成領域を確保できる新規な薄膜トランジスタを提供することにある。 An object of the present invention is to provide a novel thin film transistor arrangement of large elements of the drive capability in a manner that does not constrain the degree of freedom in designing the device dimensions and higher integration can be ensured at a level equivalent to the conventional art contact region It is in.

【0016】 [0016]

【課題を解決するための手段】本発明の第1の薄膜トランジスタは、絶縁基板又は絶縁膜の上に形成した第1のゲート電極と、前記第1のゲート電極上に形成した第1 First thin film transistor of the present invention In order to achieve the above object, according a first gate electrode formed on the insulating substrate or the insulating film, first formed on the first gate electrode
のゲート絶縁膜を介して前記第1のゲート電極の上面と平行に形成した第1の半導体活性層と、前記第1の半導体活性層の表面に形成し且つ前記第1の半導体活性層の上面と垂直方向に突出した板状の第2の半導体活性層と、前記第1および第2の半導体活性層の表面を被覆する第2のゲート絶縁膜と、前記第2のゲート絶縁膜の表面に形成して前記第1および第2の半導体活性層と対向する第2のゲート電極とを含んで構成される。 The upper surface of the first semiconductor active layer, formed on the surface of the first semiconductor active layer and said first semiconductor active layer gate insulating film through the formed parallel to the upper surface of the first gate electrode of the and the direction perpendicular to the projecting plate-shaped second semiconductor active layer, a second gate insulating film covering the surface of said first and second semiconductor active layer, a surface of the second gate insulating film formed and configured to include a second gate electrode facing the first and second semiconductor active layer.

【0017】本発明の第2の薄膜トランジスタは、絶縁基板又は絶縁膜の上に該絶縁基板又は絶縁膜の上面と平行に形成した第1の半導体活性層と、前記第1の半導体活性層の側面に接続し且つ前記第1の半導体活性層の上面と垂直方向に突出した板状の第2の半導体活性層と、 The second thin film transistor of the present invention includes a first semiconductor active layer formed in parallel with the upper surface of the insulating substrate or an insulating film on the insulating substrate or the insulating film, the side surface of the first semiconductor active layer a second semiconductor active layer plate-like connection with and projecting on the upper surface and the vertical direction of the first semiconductor active layer,
前記第1および第2の半導体活性層の表面を被覆するゲート絶縁膜と、前記ゲート絶縁膜の表面に形成して前記第1および第2の半導体活性層と対向するゲート電極とを含んで構成される。 Configured to include a gate insulating film covering the surface of said first and second semiconductor active layer, a gate electrode formed on the surface of the gate insulating film opposed to said first and second semiconductor active layer It is.

【0018】 [0018]

【実施例】次に、本発明の実施例について図面を参照して説明する。 EXAMPLES will be described with reference to the accompanying drawings embodiments of the present invention.

【0019】図1(a)〜(d)は本発明の第1の実施例の製造方法を説明するための工程順に示した断面図、 FIG. 1 (a) ~ (d) are sectional views showing a process sequence for illustrating a manufacturing method of the first embodiment of the present invention,
図2(a),(b)は本発明の第1の実施例を示す平面図およびA−A′線断面図である。 Figure 2 (a), (b) is a plan view and A-A 'sectional view showing a first embodiment of the present invention.

【0020】まず、図1(a)に示すように、絶縁基板10の表面にポリシリコン膜を堆積してリンイオンをイオン注入した後パターニングし、第1のゲート電極11 [0020] First, as shown in FIG. 1 (a), phosphorus ions by depositing a polysilicon film on the surface of the insulating substrate 10 is patterned after the ion implantation, the first gate electrode 11
を形成する。 To form. 次に、ゲート電極11を含む表面に減圧C Next, vacuum C on the surface including the gate electrode 11
VD(LPCVD)法により酸化シリコン膜を堆積して第1のゲート絶縁膜12を形成する。 The VD (LPCVD) method to form the first gate insulating film 12 by depositing a silicon oxide film. 次に、ゲート絶縁膜12の上にLPCVD法により第1のアモルファスシリコン膜を堆積してパターニングする。 Then, patterning by depositing a first amorphous silicon film by the LPCVD method on the gate insulating film 12. 次に、第1のアモルファスシリコン膜を含む表面にプラズマCVD法による酸化シリコン膜(以下プラズマ酸化膜と記す)を5 Next, the silicon oxide film by plasma CVD method on the surface including the first amorphous silicon film (hereinafter referred to as plasma oxide film) 5
00nmの厚さに堆積してパターニングしダミースペーサ14を形成する。 Patterned to form a dummy spacer 14 is deposited to a thickness of nm. 次に、ダミースペーサ14を含む表面に第2のアモルファスシリコン膜を堆積し、約600 Next, a second amorphous silicon film is deposited on the surface including the dummy spacers 14, about 600
℃の窒素雰囲気中で50時間熱処理してポリシリコン膜からなる活性層13,15を形成する。 In ℃ nitrogen atmosphere for 50 hours heat treatment to form an active layer 13, 15 made of a polysilicon film.

【0021】ここで、ダミー・スペーサー14の形成にプラズマ酸化膜を用いたのは、固相成長熱処理よりも低温で成長する必要があるためである。 [0021] Here, the using plasma oxide film to the formation of the dummy spacer 14, because it is necessary to grow at a temperature lower than the solid phase crystallization heat treatment. より高温のCVD Higher temperature CVD
酸化膜等を用いる場合は、アモルファスシリコン膜の堆積毎に固相成長熱処理を行うことが必要である。 When using the oxide film or the like, it is necessary to conduct a solid-phase crystallization heat treatment for each deposition of the amorphous silicon film.

【0022】次に、図1(b)に示すように、活性層1 Next, as shown in FIG. 1 (b), the active layer 1
5をエッチバックしてダミースペーサ14の上面を露出させ、ダミースペーサ14の側面にのみポリシリコン活性層15を残して活性層23を形成する。 5 to expose the upper surface of the dummy spacer 14 is etched back, leaving the polysilicon active layer 15 only on the side surfaces of the dummy spacer 14 to form the active layer 23.

【0023】次に、図1(c)に示すように、ダミースペーサ14をエッチング除去して活性層13の表面を露出させた後、チャネル領域の不純物濃度を調整するためにリンイオンを8×10 12 cm -2程度のドーズ量で活性層13,23にイオン注入する。 Next, as shown in FIG. 1 (c), after exposing the surface of the active layer 13 of the dummy spacer 14 is etched away, 8 × 10 phosphorus ions to adjust the impurity concentration of the channel region It is ion-implanted into the active layer 13, 23 at a dose of about 12 cm -2.

【0024】次に、図1(d)に示すように、LPCV Next, as shown in FIG. 1 (d), LPCV
D法により活性層13,23を含む表面に酸化シリコン膜を堆積して第2のゲート絶縁膜16を形成し、その上にリンをドープしたポリシリコン膜を堆積してパターニングし第2のゲート電極17を形成する。 And depositing a silicon oxide film on the surface including the active layer 13, 23 by the D method to form a second gate insulating film 16, patterning the second gate by depositing a polysilicon film doped with phosphorus thereon forming the electrode 17.

【0025】次に、図2(a),(b)に示すように、 Next, as shown in FIG. 2 (a), (b),
ゲート電極17をマスクとしてホウ素イオンを5×10 Boron ions using the gate electrode 17 as a mask 5 × 10
15 cm -2程度のドーズ量で活性層13,23にイオン注入し、ソース・ドレイン領域18を形成し、全面に層間絶縁膜19を堆積する。 Implanted into the active layer 13, 23 at a dose of about 15 cm -2, to form the source and drain regions 18, depositing an interlayer insulating film 19 on the entire surface. 次に、900℃程度の温度で3 Then, 3 at a temperature of about 900 ° C.
0分間熱処理し、イオン注入されたキャリア不純物を活性化し、層間絶縁膜19,ゲート電極17,ゲート絶縁膜16,12を順次エッチングしてコンタクトホール2 Heat treatment for 10 minutes, ions injected carriers impurity activated, the interlayer insulating film 19, gate electrode 17, the contact holes 2 are sequentially etched using the gate insulating film 16 and 12
0を形成し、コンタクトホール20のゲート電極11, 0 is formed, the gate electrode 11 of the contact hole 20,
17と接続するアルミニウム配線21およびソース・ドレイン領域18と接続するアルミニウム配線22のそれぞれを形成する。 17 to form respective aluminum wiring 22 to be connected to the aluminum wiring 21 and the source-drain region 18 to be connected.

【0026】ここで、活性層13のパターン幅0.6μ [0026] Here, the pattern width 0.6μ of the active layer 13
mのものについて、第1の実施例で得られた薄膜トランジスタのオン電流を測定したところ、側壁部のない従来構造ものに比べ、側壁部を付加した分に相当する約2. For those m, it was measured on current of the thin film transistor obtained in the first embodiment, compared with the conventional structure having no side wall, approximately equivalent to the amount that has been added to side wall 2.
7倍の電流値の増大が確認できた。 7-fold increase in current value could be confirmed.

【0027】図3は本発明の第2の実施例を示す断面図である。 [0027] FIG. 3 is a sectional view showing a second embodiment of the present invention.

【0028】図3に示すように、絶縁基板10の上に形成した第1の活性層13と、この活性層13の側面に接続して活性層13の周囲を取囲み且つ絶縁基板10の表面に垂直な方向に突出して形成した板状の第2の活性層23と、第1および第2の活性層13,23の表面に選択的に形成したゲート絶縁膜16と、ゲート絶縁膜16 As shown in FIG. 3, the first active layer 13 formed on the insulating substrate 10, the surface of the surrounding and insulating substrate 10 around the active layer 13 connected to the side surface of the active layer 13 the on and protrudes in a direction perpendicular plate-like and the second active layer 23, a gate insulating film 16 is selectively formed on the surface of the first and second active layers 13 and 23, the gate insulating film 16
を介して第1および第2の活性層13,23と対向して形成したゲート電極17とを備えている。 And a first and second active layers 13 and 23 opposite to the gate electrode 17 formed by through.

【0029】ここで、活性層23は第1の実施例と同様の工程で活性層13の上に形成するダミースペーサのパターニングの際に活性層13も同時にエッチングしてダミースペーサの底面と同一寸法の活性層13を形成した後ダミースペーサおよび活性層13の側面に接する活性層23を形成し、しかる後、ダミースペーサをエッチング除去することにより形成できる。 [0029] Here, the active layer 23 are the same size as the bottom surface of the dummy spacers are etched at the same time the active layer 13 in the patterning of the dummy spacer is formed on the first embodiment and the same steps in the active layer 13 the active layer 13 to form the active layer 23 in contact with the side surfaces of the dummy spacer and the active layer 13 after the formation of the, thereafter, the dummy spacers can be formed by etching removal.

【0030】なお、ソース・ドレイン領域(図示せず) [0030] It should be noted that the source and drain regions (not shown)
は第1の実施例と同様にゲート電極17をマスクとして不純物をイオン注入して形成する。 It is formed by the impurity of the first embodiment similarly to the gate electrode 17 as a mask by ion implantation.

【0031】ここで、第1および第2の実施例では、いずれもゲート電極をマスクとして不純物をイオン注入することにより、ソース・ドレイン領域を形成しているが、リソグラフィー技術を用いてパターニングされたレジスト膜をマスクとして段階的にイオン注入を行う工程を追加することにより、ゲート電極17とソース・ドレイン領域間に低濃度のオフセット領域を設けることも可能である。 [0031] In the first and second embodiments, both by ion-implanting an impurity using the gate electrode as a mask, but to form a source-drain region, patterned by lithography by adding a step of performing a stepwise ion-implanted resist film as a mask, it is also possible to provide a low concentration of the offset region between the gate electrode 17 and the source and drain regions.

【0032】 [0032]

【発明の効果】以上説明したように本発明によれば、水平方向と垂直方向に形成した活性層を立体的に組合せることにより水平面の占有面積の増大なしにゲート幅の拡大が可能となり、また同時にゲート長、ゲート幅に対する設計の自由度を束縛することがないため、回路構成上で要求される駆動能力に合わせた素子の配置が容易に行えるという効果を有する。 According to the present invention as described in the foregoing, it is possible to enlarge the gate width without increasing the area occupied by the horizontal plane by combining the active layer formed in the horizontal and vertical directions sterically at the same time the gate length, there is no possible to constrain the freedom of designing the gate width has the effect that the arrangement of elements to match the drive capability required in the circuit construction can be easily.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の第1の実施例の製造方法を説明するための工程順に示した断面図。 Sectional views showing the order of steps for explaining the manufacturing method of the first embodiment of the present invention; FIG.

【図2】本発明の第1の実施例を示す平面図およびA− Plan view of a first embodiment of the present invention; FIG and A-
A′線断面図。 A 'line cross-sectional view.

【図3】本発明の第2の実施例を示す断面図。 3 is a cross-sectional view showing a second embodiment of the present invention.

【図4】従来の薄膜トランジスタの第1の例を示す断面図。 4 is a cross-sectional view showing a first example of a conventional thin film transistor.

【図5】従来の薄膜トランジスタの第2の例を示す断面図。 5 is a sectional view showing a second example of a conventional thin film transistor.

【図6】従来の薄膜トランジスタの第3の例を示す断面図。 [6] Third cross-sectional view showing an example of a conventional thin film transistor.

【符号の説明】 DESCRIPTION OF SYMBOLS

10,200 絶縁基板 11,17,201,205,211,224 ゲート電極 12,16,202,204,212,223 ゲート絶縁膜 13,15,23,203,213,222 活性層 14 ダミースペーサ 18,207 ソース・ドレイン領域 19,206 層間絶縁膜 20 コンタクトホール 21,22 アルミニウム電極 208 電極 10,200 insulating substrate 11,17,201,205,211,224 gate electrode 12,16,202,204,212,223 gate insulating film 13,15,23,203,213,222 active layer 14 dummy spacer 18, 207 source and drain regions 19,206 interlayer insulating film 20 contact holes 21, 22 aluminum electrode 208 electrode

Claims (2)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】 絶縁基板又は絶縁膜の上に形成した第1 1. A first formed on an insulating substrate or an insulating film
    のゲート電極と、前記第1のゲート電極上に形成した第1のゲート絶縁膜を介して前記第1のゲート電極の上面と平行に形成した第1の半導体活性層と、前記第1の半導体活性層の表面に形成し且つ前記第1の半導体活性層の上面と垂直方向に突出した板状の第2の半導体活性層と、前記第1および第2の半導体活性層の表面を被覆する第2のゲート絶縁膜と、前記第2のゲート絶縁膜の表面に形成して前記第1および第2の半導体活性層と対向する第2のゲート電極とを含むことを特徴とする薄膜トランジスタ。 A gate electrode of said first first semiconductor active layer formed in parallel with the upper surface of the first gate electrode via a first gate insulating film formed on the gate electrode of said first semiconductor the coating and the active layer a second semiconductor active layer formed on the surface and the first projecting upper surface and the vertical direction of the semiconductor active layer plate-shaped, the surface of the first and second semiconductor active layer thin film transistor comprising a second gate insulating film, a second gate electrode facing the second said formed on the surface of the gate insulating film of the first and second semiconductor active layer.
  2. 【請求項2】 絶縁基板又は絶縁膜の上に該絶縁基板又は絶縁膜の上面と平行に形成した第1の半導体活性層と、前記第1の半導体活性層の側面に接続し且つ前記第1の半導体活性層の上面と垂直方向に突出した板状の第2の半導体活性層と、前記第1および第2の半導体活性層の表面を被覆するゲート絶縁膜と、前記ゲート絶縁膜の表面に形成して前記第1および第2の半導体活性層と対向するゲート電極とを含むことを特徴とする薄膜トランジスタ。 Wherein the insulating substrate or the first semiconductor active layer which is parallel with the upper surface of the insulating substrate or an insulating film on the insulating film, and connected to a side surface of the first semiconductor active layer and the first a second semiconductor active layer of the semiconductor active layer of the top surface and the direction perpendicular to the projecting plate-like, a gate insulating film covering the surface of said first and second semiconductor active layer, on the surface of the gate insulating film thin film transistor comprising the said formed and first and second semiconductor active layer facing the gate electrode.
JP5324968A 1993-12-22 1993-12-22 Thin film transistor Expired - Fee Related JP2571004B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP5324968A JP2571004B2 (en) 1993-12-22 1993-12-22 Thin film transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5324968A JP2571004B2 (en) 1993-12-22 1993-12-22 Thin film transistor

Publications (2)

Publication Number Publication Date
JPH07183528A JPH07183528A (en) 1995-07-21
JP2571004B2 true JP2571004B2 (en) 1997-01-16

Family

ID=18171644

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5324968A Expired - Fee Related JP2571004B2 (en) 1993-12-22 1993-12-22 Thin film transistor

Country Status (1)

Country Link
JP (1) JP2571004B2 (en)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09293793A (en) * 1996-04-26 1997-11-11 Mitsubishi Electric Corp Semiconductor device provided with thin film transistor and manufacture thereof
US7388258B2 (en) 2003-12-10 2008-06-17 International Business Machines Corporation Sectional field effect devices
US8513066B2 (en) * 2005-10-25 2013-08-20 Freescale Semiconductor, Inc. Method of making an inverted-T channel transistor
US7452768B2 (en) * 2005-10-25 2008-11-18 Freescale Semiconductor, Inc. Multiple device types including an inverted-T channel transistor and method therefor
KR20140079142A (en) 2012-12-18 2014-06-26 삼성디스플레이 주식회사 Vertical thin film transistor and fabrivating method thereof

Also Published As

Publication number Publication date
JPH07183528A (en) 1995-07-21

Similar Documents

Publication Publication Date Title
US5115289A (en) Semiconductor device and semiconductor memory device
EP0166218B1 (en) Silicon-on-insulator transistors
CN1042578C (en) Method for making semiconductor device of silicon-on-insulator structure
JP2689888B2 (en) Semiconductor device and manufacturing method thereof
JP3378414B2 (en) Semiconductor device
US5663586A (en) Fet device with double spacer
US20090134463A1 (en) Semiconductor structure and system for fabricating an integrated circuit chip
JP3460863B2 (en) A method of manufacturing a semiconductor device
US5283455A (en) Thin film field effect element having an LDD structure
JP2716303B2 (en) Mos-type method of manufacturing a field effect transistor
JP3395603B2 (en) Semiconductor device including a lateral mos device
JP3745392B2 (en) Semiconductor device
US5828104A (en) MOS structure device having asymmetric LDD structure and fabrication method thereof
KR0163759B1 (en) Semiconductor device and semiconductor memory device
EP0510380B1 (en) A thin film field effect device having an LDD structure and a method of manufacturing such a device
JP2804539B2 (en) Semiconductor device and manufacturing method thereof
JP2731056B2 (en) A method of manufacturing a thin film transistor
JPH0832040A (en) Semiconductor device
WO2001001496A1 (en) Method for making a semiconductor device comprising a stack alternately consisting of silicon layers and dielectric material layers
JP2000277745A (en) Double-gate integrated circuit and manufacture of the same
JPH08250728A (en) Field-effect semiconductor device and manufacturing method thereof
JP2001298194A (en) Field effect transistor and manufacturing method thereof
JPH1140817A (en) Manufacture of semiconductor device
JPH05109737A (en) Manufacture of thin film transistor
JPH0621463A (en) Thin-film transistor and manufacture thereof

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19960903

LAPS Cancellation because of no payment of annual fees