KR100537101B1 - Method for fabricating vertical transistor - Google Patents
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- H01L29/66409—Unipolar field-effect transistors
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Abstract
본 발명은 수직형 트랜지스터의 채널 이온 영역을 형성함에 있어, 상기 채널 이온 영역에 이온들이 균일하게 분포하도록 형성하여 트랜지스터의 동작 신뢰성을 향상시킬 수 있는 수직형 트랜지스터의 제조방법에 관한 것으로서,The present invention relates to a method of manufacturing a vertical transistor that can improve the operational reliability of the transistor by forming uniformly distributed ions in the channel ion region in forming the channel ion region of the vertical transistor.
본 발명의 수직형 트랜지스터의 제조방법은 수직형 트랜지스터를 제조함에 있어서, 반도체 기판 내부에 서로 다른 깊이에 주입되어 형성된 제 1, 제 2 및 제 3 채널 이온 주입 영역으로 구성되는 채널 이온 영역을 형성하는 단계;와, 상기 기판을 선택적으로 식각하여 필라를 형성하는 단계;와, 상기 필라를 포함한 기판 전면 상에 게이트 절연막 및 제 1 게이트 전극을 위한 도전층을 적층하는 단계;와, 상기 도전층을 선택적으로 패터닝하여 제 1 게이트 전극을 형성하는 단계;와, 상기 필라 및 제 1 게이트 전극을 포함한 기판 전면 상에 고농도 불순물 이온을 주입하여 상기 필라 상단부 및 상기 필라 좌우의 기판 내부에 접합 영역을 형성하는 단계;와, 상기 필라를 포함한 기판 전면 상에 층간절연막을 적층하는 단계;와, 상기 접합 영역 및 제 1 게이트 전극의 소정 부위를 노출시키는 비아홀을 형성하는 단계;와, 상기 비아홀 내에 금속층을 개재하여 접합 영역 및 제 1 게이트 전극의 소정 부위와 연결되는 소스/드레인 전극 및 제 2 게이트 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.In the method of manufacturing a vertical transistor of the present invention, in the manufacture of a vertical transistor, a channel ion region including first, second and third channel ion implantation regions formed by implanting at different depths inside a semiconductor substrate is formed. Selectively etching the substrate to form a pillar; and depositing a conductive layer for a gate insulating film and a first gate electrode on the entire surface of the substrate including the pillar; and selectively forming the conductive layer. And forming a first gate electrode by implanting high concentration impurity ions onto the entire surface of the substrate including the pillar and the first gate electrode to form a junction region in the pillar upper portion and in the substrates on the left and right sides of the pillar. Stacking an interlayer insulating film on the entire surface of the substrate including the pillars; and the junction region and the first gate electrode. Forming a via hole exposing a predetermined portion of the via hole; and forming a source / drain electrode and a second gate electrode connected to the junction region and a predetermined portion of the first gate electrode through the metal layer in the via hole. Characterized in that made.
Description
본 발명은 수직형 트랜지스터의 제조방법에 관한 것으로서, 보다 상세하게는 수직형 트랜지스터의 채널 이온 영역을 형성함에 있어, 상기 채널 이온 영역에 이온들이 균일하게 분포하도록 형성하여 트랜지스터의 동작 신뢰성을 향상시킬 수 있는 수직형 트랜지스터의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a vertical transistor, and more particularly, in forming a channel ion region of a vertical transistor, by forming ions uniformly distributed in the channel ion region to improve the operational reliability of the transistor. The present invention relates to a method of manufacturing a vertical transistor.
반도체소자의 고집적화가 진행됨에 따라 반도체소자의 사이즈가 축소되고 반도체소자의 채널 길이 또한 축소된다. 그러나, 반도체소자의 채널 길이가 축소되면서 반도체소자의 원하지 않는 전기적 특성, 예를 들어 숏채널 효과(Short Channel Effect) 등이 나타난다.As the integration of semiconductor devices proceeds, the size of the semiconductor device is reduced and the channel length of the semiconductor device is also reduced. However, as the channel length of the semiconductor device is reduced, undesired electrical characteristics of the semiconductor device, for example, a short channel effect appear.
상기 숏 채널 효과를 해결하려면, 게이트전극 길이의 축소와 같은 수평 축소와 함께 게이트 절연막의 두께 및 소스/드레인의 접합 깊이와 같은 수직 축소도 함께 이루어지지 않으면 안된다. 또한, 상기 수평 축소와 수직 축소에 따라 인가 전원의 전압을 낮추고 반도체 기판의 도핑 농도를 높이며, 특히 채널 영역의 도핑 프로파일의 제어가 효율적으로 이루어져야 한다.In order to solve the short channel effect, a vertical reduction such as a thickness of the gate insulating layer and a junction depth of a source / drain must be performed along with a horizontal reduction such as a reduction of the gate electrode length. In addition, the horizontal reduction and the vertical reduction reduce the voltage of the applied power supply, increase the doping concentration of the semiconductor substrate, and in particular, control the doping profile of the channel region should be efficiently performed.
그러나, 반도체소자의 크기가 축소되고 있으나 전자 제품에서 요구하는 동작 전원이 아직 낮지 않기 때문에 예를 들어, NMOS 트랜지스터의 경우 소스에서 주입되는 전자가 드레인의 높은 전위 변동(Potential Gradient) 상태에서 심하게 가속됨으로써 핫 캐리어(hot carrier)가 발생하기 쉬운 취약한 구조가 된다. 이에, 상기 핫 캐리어에 취약한 NMOS 트랜지스터를 개선한 LDD(Lightly Doped Drain) 구조가 제안되었다.However, since the size of semiconductor devices is being reduced but the operating power required by electronic products is not yet low, for example, in the case of an NMOS transistor, electrons injected from a source are accelerated severely in a high potential gradient state of the drain. Hot carriers are susceptible to fragile structures. Accordingly, a lightly doped drain (LDD) structure has been proposed to improve an NMOS transistor vulnerable to the hot carrier.
상기 LDD 구조의 트랜지스터는 저농도(n-) 영역이 채널과 고농도(n+) 소스/드레인 사이에 위치하며 상기 저농도(n-) 영역이 상기 드레인 접합 주변에서 높은 드레인 전압을 완충시켜 급격한 전위 변동을 유발시키지 않음으로써 핫 캐리어의 발생을 억제시킨다. 고집적도의 반도체소자의 제조기술이 연구되면서 LDD 구조의 모스펫(MOSFET)을 제조하는 여러 가지 기술이 제안되었다. 이 중, 게이트전극의 측벽에 스페이서(spacer)를 형성하는 LDD 제조방법이 가장 전형적인 방법이며 현재까지 대부분의 양산 기술로 사용되고 있다.In the LDD transistor, a low concentration (n−) region is positioned between a channel and a high concentration (n +) source / drain, and the low concentration (n−) region buffers a high drain voltage around the drain junction to cause a sudden potential change. By not doing so, the generation of hot carriers is suppressed. As the manufacturing technology of high-density semiconductor devices has been studied, various techniques for manufacturing MOSFETs of LDD structures have been proposed. Among them, the LDD manufacturing method for forming spacers on the sidewalls of the gate electrode is the most typical method and is used in most mass production techniques.
그러나, 최근 반도체 소자가 고도로 집적화되면서 상기와 같은 LDD 형성만으로는 숏 채널 효과를 완벽하게 제어할 수 없게 되었다. 따라서, 반도체 소자의 고집적화를 구현하면서 상기의 숏 채널 효과와 같은 부작용을 최소화할 수 있는 구조에 대한 요구가 대두되었고 이러한 요구에 부응하여 채널 길이를 감소시켜 미세 소자를 구현할 수 있는 수직형 트랜지스터가 제안되었다.However, as semiconductor devices have been highly integrated in recent years, the short channel effects cannot be completely controlled by the LDD formation alone. Therefore, there is a demand for a structure capable of minimizing side effects such as the short channel effect while realizing high integration of semiconductor devices, and a vertical transistor capable of realizing a micro device by reducing the channel length in response to such a demand is proposed. It became.
수직형 트랜지스터는 채널이 수직 방향으로 형성되기 때문에 채널 길이는 액티브 영역의 폭이 아닌 액티브 영역의 두께에 의해 결정된다. 이에 따라, 수직형 트랜지스터는 통상의 평면 구조 트랜지스터와 비교하여 볼 때, 기존의 포토리소그래피 공정에 의존하지 않고도 채널 길이를 보다 효과적으로 감소시킬 수 있는 장점이 있다.In the vertical transistor, since the channel is formed in the vertical direction, the channel length is determined by the thickness of the active region, not the width of the active region. Accordingly, the vertical transistor has an advantage that the channel length can be more effectively reduced compared to conventional planar transistors without having to rely on the existing photolithography process.
종래의 평면 구조 트랜지스터의 경우 채널이 게이트 전극 하부에 수평적으로 형성되기 때문에 채널 이온의 주입시 1번의 주입만으로도 해당 채널 이온 영역에 균일한 이온을 주입할 수 있게 된다. 그러나, 수직형 트랜지스터의 경우 채널이 수직으로 형성됨에 따라 채널 이온 영역에 균일하게 이온을 주입함에 있어 어려움이 있다. 이에 따라, 트랜지스터의 동작시 오류 발생 등의 문제점이 상존하고 있다.In the case of the conventional planar transistor, since the channel is formed horizontally under the gate electrode, uniform ion can be injected into the channel ion region by only one injection when channel ions are injected. However, in the case of the vertical transistor, as the channel is formed vertically, there is a difficulty in uniformly injecting ions into the channel ion region. As a result, problems such as an error occurring during operation of the transistor exist.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 수직형 트랜지스터의 채널 이온 영역을 형성함에 있어, 상기 채널 이온 영역에 이온들이 균일하게 분포하도록 형성하여 트랜지스터의 동작 신뢰성을 향상시킬 수 있는 수직형 트랜지스터의 제조방법을 제공하는데 목적이 있다. The present invention has been made to solve the above problems, in forming the channel ion region of the vertical transistor, by forming a uniform distribution of ions in the channel ion region to improve the operational reliability of the transistor An object of the present invention is to provide a method of manufacturing a transistor.
상기의 목적을 달성하기 위한 본 발명의 수직형 트랜지스터의 제조방법은 수직형 트랜지스터를 제조함에 있어서, 반도체 기판 내부에 서로 다른 깊이에 주입되어 형성된 제 1, 제 2 및 제 3 채널 이온 주입 영역으로 구성되는 채널 이온 영역을 형성하는 단계;와, 상기 기판을 선택적으로 식각하여 필라를 형성하는 단계;와, 상기 필라를 포함한 기판 전면 상에 게이트 절연막 및 제 1 게이트 전극을 위한 도전층을 적층하는 단계;와, 상기 도전층을 선택적으로 패터닝하여 제 1 게이트 전극을 형성하는 단계;와, 상기 필라 및 제 1 게이트 전극을 포함한 기판 전면 상에 고농도 불순물 이온을 주입하여 상기 필라 상단부 및 상기 필라 좌우의 기판 내부에 접합 영역을 형성하는 단계;와, 상기 필라를 포함한 기판 전면 상에 층간절연막을 적층하는 단계;와, 상기 접합 영역 및 제 1 게이트 전극의 소정 부위를 노출시키는 비아홀을 형성하는 단계;와, 상기 비아홀 내에 금속층을 개재하여 접합 영역 및 제 1 게이트 전극의 소정 부위와 연결되는 소스/드레인 전극 및 제 2 게이트 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.The method of manufacturing a vertical transistor of the present invention for achieving the above object comprises a first, second and third channel ion implantation regions formed by implanting at different depths inside a semiconductor substrate in manufacturing a vertical transistor. Forming a channel ion region; and selectively etching the substrate to form a pillar; and depositing a conductive layer for a gate insulating layer and a first gate electrode on an entire surface of the substrate including the pillar; And selectively patterning the conductive layer to form a first gate electrode; and implanting high concentration impurity ions onto the entire surface of the substrate including the pillars and the first gate electrode to form upper ends of the pillars and inside the substrates on the left and right sides of the pillars. Forming a junction region on the substrate; and laminating an interlayer insulating film on the entire surface of the substrate including the pillars; and Forming a via hole exposing a junction region and a predetermined portion of the first gate electrode; a source / drain electrode and a second gate electrode connected to the junction region and a predetermined region of the first gate electrode through a metal layer in the via hole; Characterized in that it comprises a step of forming.
바람직하게는, 상기 제 1 채널 이온 영역은 10∼30KeV의 에너지와 1E14∼5E14ions/cm2의 농도로 주입하여 형성할 수 있다.Preferably, the first channel ion region may be formed by implanting at an energy of 10 to 30 KeV and a concentration of 1E14 to 5E14ions / cm 2 .
바람직하게는, 상기 제 2 채널 이온 영역은 30∼70KeV의 에너지와 1E14∼5E14ions/cm2의 농도로 주입하여 형성할 수 있다.Preferably, the second channel ion region may be formed by implanting at an energy of 30 to 70 KeV and a concentration of 1E14 to 5E14ions / cm 2 .
바람직하게는, 상기 제 3 채널 이온 영역은 70∼100KeV의 에너지와 1E14∼5E14ions/cm2의 농도로 주입하여 형성할 수 있다.Preferably, the third channel ion region may be formed by implanting at an energy of 70 to 100 KeV and a concentration of 1E14 to 5E14ions / cm 2 .
바람직하게는, 상기 제 1, 제 2 및 제 3 채널 이온 영역으로 구성되는 채널 이온 영역의 깊이는 기판 표면으로부터 1∼2㎛ 이내에 위치하도록 형성할 수 있다.Preferably, the depth of the channel ion region composed of the first, second and third channel ion regions may be located within 1 to 2 μm from the substrate surface.
본 발명의 특징에 따르면, 수직형 트랜지스터의 채널 이온 영역을 형성함에 있어서, 3차례에 걸쳐 서로 다른 주입 에너지로 해당 채널 이온 영역에 채널 이온을 주입함으로써 채널 이온 영역 전체에 걸쳐 채널 이온이 균일하게 분포되도록 할 수 있게 된다.According to a feature of the present invention, in forming a channel ion region of a vertical transistor, channel ions are uniformly distributed throughout the channel ion region by injecting the channel ions into the channel ion region at three different implantation energies. You can do it.
이하, 도면을 참조하여 본 발명에 따른 수직형 트랜지스터의 제조방법을 상세히 설명하기로 한다. 도 1a 내지 1e는 본 발명에 따른 수직형 트랜지스터의 제조방법을 설명하기 위한 공정 단면도이다.Hereinafter, a method of manufacturing a vertical transistor according to the present invention will be described in detail with reference to the drawings. 1A to 1E are cross-sectional views illustrating a method of manufacturing a vertical transistor according to the present invention.
먼저, 도 1a에 도시한 바와 같이 단결정 실리콘 등의 재질로 이루어지는 반도체 기판(101)을 준비한다. 상기 반도체 기판(101)으로는 제 1 도전형 단결정 실리콘 기판(101)이 사용될 수 있고, 제 1 도전형은 n형 또는 p형이 될 수 있다. 본 발명은 설명의 편의상 제 1 도전형이 p형인 경우를 기준으로 설명하기로 한다.First, as shown in FIG. 1A, a semiconductor substrate 101 made of a material such as single crystal silicon is prepared. As the semiconductor substrate 101, a first conductivity type single crystal silicon substrate 101 may be used, and the first conductivity type may be n type or p type. For convenience of description, the present invention will be described based on the case where the first conductivity type is p-type.
이와 같은 상태에서, 채널 이온 주입 공정을 실시한다. 상기 채널 이온 주입 공정은 3차례에 걸쳐 실시한다. 3차례에 걸쳐 이온을 주입하는 이유는 수직형 트랜지스터의 채널 이온 영역(102)에 채널 이온이 균일하게 분포하도록 위함이다. 즉, 상기 3차례에 걸쳐 주입되어 형성되는 채널 이온 영역은 후속의 공정으로 완성되는 수직형 트랜지스터의 채널에 상응한다. In this state, a channel ion implantation step is performed. The channel ion implantation process is performed three times. The reason for implanting ions three times is to uniformly distribute the channel ions in the channel ion region 102 of the vertical transistor. That is, the channel ion region formed by implanting over the three times corresponds to the channel of the vertical transistor completed by the subsequent process.
한편, 상기 3차례의 채널 이온 주입의 공정 조건을 구체적으로 살펴보면 다음과 같다. 먼저, 제 1 채널 이온 주입으로 제 1 도전형의 불순물 이온 예를 들어, 붕소 이온을 10∼30KeV의 에너지와 1E14∼5E14ions/cm2의 농도로 주입하여 제 1 채널 이온 영역(102a)을 형성한다. 이어, 제 2 채널 이온 주입으로 제 1 도전형의 불순물 이온을 30∼70KeV의 에너지와 1E14∼5E14ions/cm2의 농도로 주입하여 상기 제 1 채널 이온 영역 하부에 제 2 채널 이온 영역(102b)을 형성한다. 마지막 제 3 채널 이온 주입으로 제 1 도전형의 불순물 이온을 70∼100KeV의 에너지와 1E14∼5E14ions/cm2의 농도로 주입하여 상기 제 2 채널 이온 영역의 하부에 제 3 채널 이온 영역(102c)을 형성한다. 이와 같은 3단계의 채널 이온 주입으로 제 1, 제 2 및 제 3 채널 이온 영역(102a, 102b, 102c)으로 구성되는 채널 이온 영역(102)이 완성된다.Meanwhile, the process conditions of the three channel ion implantation will be described in detail. First, the first channel ion implantation is performed to implant the first conductivity type impurity ions, for example, boron ions at an energy of 10 to 30 KeV and a concentration of 1E14 to 5E14ions / cm 2 to form the first channel ion region 102a. . Subsequently, the second channel ion implantation implants impurity ions of the first conductivity type at a concentration of 30 to 70 KeV and a concentration of 1E14 to 5E14ions / cm 2 to form a second channel ion region 102b under the first channel ion region. Form. The last third channel ion implantation implants impurity ions of the first conductivity type at a concentration of 70 to 100 KeV and a concentration of 1E14 to 5E14ions / cm 2 to form a third channel ion region 102c below the second channel ion region. Form. This three-step channel ion implantation completes the channel ion region 102 composed of the first, second and third channel ion regions 102a, 102b, 102c.
상기 채널 이온 영역의 길이(d)는 트랜지스터의 디자인 룰(design rule)에 따라 선택적으로 변경할 수 있으나, 기판(101) 표면으로부터 1∼2㎛ 정도의 깊이 이내에 분포하도록 하는 것이 바람직하다.Although the length d of the channel ion region may be selectively changed according to a design rule of the transistor, it is preferable to distribute the channel ion region within a depth of about 1 to 2 μm from the surface of the substrate 101.
이와 같은 상태에서, 도 1b에 도시한 바와 같이 상기 기판(101)을 반응성 이온 에칭(Reactive Ion Etching, RIE)와 같은 건식 식각을 통해 선택적으로 패터닝하여 소정 형상의 필라(103)(pillar)를 형성한다. 이 때, 식각되는 기판(101)의 두께는 1∼2㎛ 정도이다. 이어, 도면에 도시하지 않았지만 상기 건식 식각으로 인해 손상된 기판(101) 표면을 치유(curing)하기 위해 상기 기판(101) 전면에 버퍼 산화막을 적층한 다음, 제거할 수도 있다.In this state, as illustrated in FIG. 1B, the substrate 101 is selectively patterned through dry etching such as reactive ion etching (RIE) to form a pillar 103 having a predetermined shape. do. At this time, the thickness of the substrate 101 to be etched is about 1 to 2 μm. Subsequently, although not shown in the drawing, a buffer oxide layer may be stacked on the entire surface of the substrate 101 and then removed to cure the surface of the substrate 101 damaged by the dry etching.
그런 다음, 상기 필라(103)를 포함한 기판(101) 전면 상에 열산화 공정 등을 통해 게이트 절연막(104)을 10∼50Å 정도의 두께로 형성시킨다. 이어, 상기 게이트 절연막(104) 상에 제 1 게이트 전극을 위한 도전층(105)을 1000∼3000Å의 두께로 적층한다. Thereafter, the gate insulating film 104 is formed on the entire surface of the substrate 101 including the pillar 103 by a thermal oxidation process or the like to a thickness of about 10 to 50 kPa. Subsequently, a conductive layer 105 for the first gate electrode is laminated on the gate insulating film 104 to a thickness of 1000 to 3000 GPa.
이와 같은 상태에서, 도 1c에 도시한 바와 같이 통상의 포토리소그래피 공정을 이용하여 상기 제 1 게이트 전극(105a)이 형성될 영역의 상기 도전층 상에 제 1 게이트 전극(105a)의 패턴에 해당하는 식각 마스크용 감광막 패턴(도시하지 않음)을 형성한다. 이후, 상기 감광막 패턴 아래의 상기 도전층 및 그 아래의 게이트 절연막(104)을 남기고 나머지 영역의 상기 도전층을 그 아래의 게이트 절연막(104)이 노출될 때까지 식각한다. 이에 따라, 제 1 게이트 전극(105a)의 패턴이 상기 액티브 영역의 일부분 상에 형성된다.In this state, as shown in FIG. 1C, a pattern corresponding to the pattern of the first gate electrode 105a is formed on the conductive layer in the region where the first gate electrode 105a is to be formed using a conventional photolithography process. A photoresist pattern (not shown) for an etching mask is formed. Subsequently, the conductive layer under the photoresist pattern and the gate insulating layer 104 below are left, and the conductive layer in the remaining area is etched until the gate insulating layer 104 is exposed. Accordingly, the pattern of the first gate electrode 105a is formed on a portion of the active region.
그런 다음, 상기 감광막 패턴을 제거하고 도 1d에 도시한 바와 같이 기판(101) 전면 상에 고농도의 제 2 도전형 불순물 이온 예를 들어, 아세닉(As) 이온을 3∼50KeV의 에너지와 1E15∼5E15 ions/cm2 의 농도로 주입하여 필라(103) 상단부와 상기 필라(103) 좌우의 기판(101) 표면 근처에 고농도 불순물 이온 영역을 형성한다. 이 때, 상기 고농도 불순물 이온 주입은 소정의 경사진 각도 예를 들어, 반도체 기판(101)의 표면의 수직축에 대하여 하향 경사진 5∼20°의 경사각의 조건에서 수행된다. 이에 따라, 상기 필라(103) 하부의 양측부에도 고농도의 불순물 이온 영역이 형성된다.Then, the photoresist pattern is removed and a high concentration of the second conductivity type impurity ions, for example, the arsenic (As) ions, on the entire surface of the substrate 101, as shown in FIG. The concentration of 5E15 ions / cm 2 is formed to form a high concentration impurity ion region near the top of the pillar 103 and the surface of the substrate 101 on the left and right sides of the pillar 103. At this time, the high concentration impurity ion implantation is performed at a predetermined inclined angle, for example, a tilt angle of 5 to 20 degrees inclined downward with respect to the vertical axis of the surface of the semiconductor substrate 101. As a result, a high concentration of impurity ion regions are formed in both side portions of the pillar 103.
불순물 이온 주입 후, 상기 기판(101)을 열처리하여 상기 채널 이온 영역 및 상기 고농도 불순물 이온 영역에 주입된 이온을 활성화시킨다. 이에 따라, 상기 고농도 불순물 이온 영역은 접합 영역(Junc.)이 된다. 여기서, 상기 열처리 공정은 급속 열처리 공정을 적용하여 질소와 같은 불활성 가스 분위기 하에서 800∼1000℃의 온도와 10∼30초의 공정 시간으로 진행한다.After impurity ion implantation, the substrate 101 is heat treated to activate ions implanted in the channel ion region and the high concentration impurity ion region. As a result, the high concentration impurity ion region becomes a junction region Junc. Here, the heat treatment process is carried out at a temperature of 800 ~ 1000 ℃ and a process time of 10 to 30 seconds under an inert gas atmosphere such as nitrogen by applying a rapid heat treatment process.
이와 같은 상태에서, 도 1e에 도시한 바와 같이 상기 제 1 게이트 전극(105a)을 포함한 기판(101) 전면 상에 층간절연막(106)을 적층한다. 그런 다음, 통상의 포토리소그래피 공정 및 식각 공정을 통해 상기 층간절연막(106) 및 게이트 절연막(104)을 선택적으로 식각하여 상기 접합 영역(Junc.) 및 제 1 게이트 전극(105a)의 소정 부위를 노출시키는 비아홀(107)을 형성한다. 이어, 상기 비아홀(107)을 충분히 채우도록 상기 층간절연막(106) 상에 금속층을 적층한 다음, 화학기계적연마 공정 등을 통하여 상기 금속층을 상기 층간절연막(106) 상에 평탄화시켜 상기 비아홀(107)에 개재되는 콘택 플러그(108)를 형성한다. 이어서, 상기 콘택 플러그를 포함한 기판(101) 전면 상에 또 다른 금속층을 적층한 다음, 상기 콘택 플러그와 전기적으로 연결되도록 선택적으로 패터닝하여 소스/드레인 전극(109)(Es/Ed) 및 제 2 게이트 전극(109)(Eg)을 형성하면 본 발명에 따른 수직형 트랜지스터의 제조방법은 완료된다.In this state, as shown in FIG. 1E, the interlayer insulating film 106 is laminated on the entire surface of the substrate 101 including the first gate electrode 105a. Thereafter, the interlayer insulating film 106 and the gate insulating film 104 are selectively etched through a conventional photolithography process and an etching process to expose predetermined portions of the junction region and the first gate electrode 105a. A via hole 107 is formed. Subsequently, a metal layer is deposited on the interlayer insulating layer 106 to sufficiently fill the via hole 107, and then the metal layer is planarized on the interlayer insulating layer 106 by a chemical mechanical polishing process or the like to make the via hole 107. The contact plug 108 interposed therebetween is formed. Subsequently, another metal layer is stacked on the entire surface of the substrate 101 including the contact plug, and then selectively patterned to be electrically connected to the contact plug, thereby forming a source / drain electrode 109 (Es / Ed) and a second gate. Forming the electrode 109 (Eg) completes the method of manufacturing the vertical transistor according to the present invention.
본 발명에 따른 수직형 트랜지스터의 제조방법은 다음과 같다.The manufacturing method of the vertical transistor according to the present invention is as follows.
수직형 트랜지스터의 채널 이온 영역을 형성함에 있어서, 3차례에 걸쳐 서로 다른 주입 에너지로 해당 채널 이온 영역에 채널 이온을 주입함으로써 채널 이온 영역 전체에 걸쳐 채널 이온이 균일하게 분포되도록 할 수 있게 된다. 이에 따라, 트랜지스터의 동작 신뢰성을 향상시킬 수 있게 된다. In forming the channel ion region of the vertical transistor, the channel ions are implanted into the channel ion region at three different implantation energies so that the channel ions are uniformly distributed throughout the channel ion region. As a result, the operational reliability of the transistor can be improved.
도 1a 내지 1e는 본 발명에 따른 수직형 트랜지스터의 제조방법을 설명하기 위한 공정 단면도.1A to 1E are cross-sectional views illustrating a method of manufacturing a vertical transistor according to the present invention.
<도면의 주요 부분에 대한 설명>Description of the main parts of the drawing
101 : 반도체 기판 102 : 채널 이온 영역101 semiconductor substrate 102 channel ion region
102a : 제 1 채널 이온 영역 102b : 제 2 채널 이온 영역102a: first channel ion region 102b: second channel ion region
102c : 제 3 채널 이온 영역 103 : 필라102c: third channel ion region 103: pillar
104 : 게이트 절연막 105a : 제 1 게이트 전극104: gate insulating film 105a: first gate electrode
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