KR100949665B1 - Method for fabricating semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 42
- 238000000034 method Methods 0.000 title claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 238000004519 manufacturing process Methods 0.000 claims abstract description 12
- 230000008569 process Effects 0.000 claims abstract description 11
- 238000009792 diffusion process Methods 0.000 claims abstract description 9
- 239000007790 solid phase Substances 0.000 claims abstract description 9
- 238000010438 heat treatment Methods 0.000 claims abstract description 8
- 229920002120 photoresistant polymer Polymers 0.000 claims description 8
- 239000012535 impurity Substances 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 239000007788 liquid Substances 0.000 claims description 2
- 238000007517 polishing process Methods 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims description 2
- 238000005530 etching Methods 0.000 claims 2
- 238000000059 patterning Methods 0.000 claims 2
- 239000005380 borophosphosilicate glass Substances 0.000 claims 1
- 238000009413 insulation Methods 0.000 abstract description 2
- 230000000694 effects Effects 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 150000002500 ions Chemical class 0.000 description 8
- 230000007547 defect Effects 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- General Physics & Mathematics (AREA)
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Abstract
고상 확산(Solid Phase Diffusion : SPD) 방법을 사용하여 울트라 셀로우 정션을 형성할 수 있는 반도체소자의 제조방법을 제공하기 위한 것으로, 이와 같은 목적을 달성하기 위한 반도체소자의 제조방법은 기판상에 제 1 절연막과 반도체층을 적층 형성하는 단계; 상기 기판의 일영역이 드러나도록 상기 반도체층과 상기 제 1 절연막에 일정 간격을 갖는 홀들을 형성하는 단계; 상기 홀들내에 도핑된 측벽절연막을 형성하는 단계; 상기 홀 바깥의 상기 제 1 절연막과 반도체층을 제거하여 상기 홀 사이에 게이트절연막과 게이트전극을 적층 형성하는 단계; 고상 확산(Solid Phase Diffusion) 방법을 사용한 열처리 공정으로 상기 게이트전극 양측의 상기 기판내에 울트라 셀로우 정션의 LDD영역 및 소오스/드레인영역을 형성하는 단계를 포함하는 것에 그 특징이 있다. To provide a method for manufacturing a semiconductor device capable of forming an ultra-low-flow junction using a solid phase diffusion (SPD) method, a method of manufacturing a semiconductor device for achieving the above object is provided on a substrate. Stacking an insulating film and a semiconductor layer; Forming holes at predetermined intervals in the semiconductor layer and the first insulating layer so that one region of the substrate is exposed; Forming a doped sidewall insulating film in the holes; Forming a gate insulating film and a gate electrode between the holes by removing the first insulating film and the semiconductor layer outside the hole; And a step of forming an LDD region and a source / drain region of an ultra shallow junction in the substrate on both sides of the gate electrode by a heat treatment process using a solid phase diffusion method.
측벽절연막, 게이트전극, SPD, 셀로우 정션, 급속 열처리Sidewall Insulation, Gate Electrode, SPD, Crow Junction, Rapid Heat Treatment
Description
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체소자의 제조방법을 나타낸 공정단면도.1A to 1F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
10 : 실리콘기판 11 : 제 1 절연막 10
11a : 게이트절연막 12 : 반도체층11a: gate insulating film 12: semiconductor layer
12a : 게이트전극 13 : 제 1 감광막 12a: gate electrode 13: first photosensitive film
14 : 홀 15 : 제 2 절연막 14
15a : 측벽절연막 16 : LDD영역 15a: sidewall insulating film 16: LDD region
17a/17b : 소오스/드레인영역17a / 17b: source / drain regions
본 발명은 반도체 소자에 관한 것으로, 특히 고상 확산(Solid Phase Diffusion : SPD) 방법으로 울트라 셀로우 정션을 형성할 수 있는 반도체소자의 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device capable of forming an ultra-low junction by a solid phase diffusion (SPD) method.
일반적으로 반도체 집적소자(IC)의 제조 공정에 있어서는 회로 동작의 좋은 성능과 높은 집적도를 얻기 위하여 IC의 제조기술이 서브미크론(sub-micron) 단위로 스케일 다운되었다. In general, in the manufacturing process of a semiconductor integrated device (IC), IC manufacturing technology has been scaled down in sub-micron units in order to obtain good performance and high integration of circuit operation.
반도체 소자의 스케일 다운은 수평 디멘션(Horizontal Dimension)의 축소와 그에 비례하는 수직 디멘션(Vertical Dimension)의 축소가 동시에 진행되어야 소자 특성과의 균형을 이룰 수 있다. The scale-down of a semiconductor device can be balanced with device characteristics only when the horizontal dimension and the vertical dimension are reduced simultaneously.
그 점을 고려하지 않은 상태에서 소자의 크기를 줄이게 되면 소오스와 드레인간의 채널 길이가 줄어들게 되어 원하지 않는 소자의 특성 변화가 나타나게 된다.Without considering this, reducing the size of the device reduces the channel length between the source and drain, resulting in unwanted changes in device characteristics.
그 대표적인 특성 변화가 숏 채널 효과(short channel effect)의 발생이다.The representative characteristic change is the occurrence of a short channel effect.
상기의 숏 채널 효과를 해결하려면 수평 스케일 다운(Horizontal scale down)(게이트 길이의 축소)과 동시에 수직 스케일 다운(vertical scale down)(게이트 절연막의 두께, 접합 깊이의 줄임)을 하여야 한다.In order to solve the short channel effect, it is necessary to perform vertical scale down (reducing the thickness of the gate insulating layer and reducing the junction depth) at the same time as the horizontal scale down (reduction of the gate length).
또한, 그에 따라 인가 전원(applied voltage)을 낮추고 기판 도핑 농도(substrate doping concentration)를 높이며, 특히 채널 영역의 도핑 프로파일의 제어가 효율적으로 이루어져야 한다.In addition, accordingly, the applied voltage must be lowered, the substrate doping concentration must be increased, and in particular, the control of the doping profile of the channel region must be made efficiently.
그러나 반도체 소자의 사이즈는 줄어들고 있으나 전자 제품에서 요구하는 동작 전원은 아직 낮아진 상태가 아니기 때문에 스케일 다운된 반도체 소자 특히, MOS 소자에 있어서는 그 크기가 감소함에 따라 두접합이 아주 가까워지므로 소오스와 드레인 공핍층이 채널속으로 침투할 수 있다. 이와 같은 현상을 전하공유(Charging Sharing)라 하는데, 일반적으로 게이트에 의해서 제어 되어야할 채널 전하를 소오스와 드레인이 사실상 공유하고 있으므로 바이어스 증가에 따른 소오스-채널 정션과 상호 작용하여 전기적인 포텐셜을 낮추는 효과를 가져오게 된다. 이것을 DIBL(Drain Induced Barrier Lowering)이라 한다. 이와 같이 소오스 정션 베리어가 감소함에 따라 전자는 채널로 쉽게 주입되어 게이트 전압을 더이상 컨트롤 할 수 없게 된다. However, the size of semiconductor devices is decreasing, but the operating power required by electronic products is not yet lowered. Therefore, in the scaled down semiconductor devices, especially MOS devices, as the size decreases, the two junctions become very close. It can penetrate into this channel. This phenomenon is called charging sharing. In general, since the source and the drain actually share the channel charge to be controlled by the gate, the effect of lowering the electrical potential by interacting with the source-channel junction due to the increase of the bias is shown. Will bring. This is called Drain Induced Barrier Lowering (DIBL). As the source junction barrier decreases, electrons are easily injected into the channel, which no longer controls the gate voltage.
상기와 같이 스케일 다운된 소자에서는 소오스에서 주입되는 전자가 드레인의 높은 전위 변동(potential gradient)하에서 심하게 가속되어 핫 캐리어(hot carrier) 발생에 취약한 구조가 된다. In the scaled-down device as described above, electrons injected from the source are accelerated severely under a high potential gradient of the drain, thereby making the structure vulnerable to hot carrier generation.
그리고 역방향으로 바이어스된 드레인의 접합의 전계는 충돌 이온화(impact ionization)와 케리어 증식을 일으킬 수 있다. 결과적으로 발생한 홀(hole)은 기판 전류의 원인이 되며 일부는 소오스로 움직여서 소오스 장벽을 낮추고 소오스로부터 p영역의 전자 주입을 초래한다. 따라서 소오스-채널-드레인 영역에서는 n-p-n 트랜지스터 동작이 발생하여 게이트가 전류 제어를 못하게 될 수 있다. And the electric field of the junction of the drain biased in the reverse direction can cause impact ionization and carrier propagation. The resulting holes cause substrate currents, some of which move into the source, lowering the source barrier and injecting electrons into the p region from the source. Accordingly, n-p-n transistor operation may occur in the source-channel-drain region, thereby preventing the gate from controlling the current.
또한, 서브미크론(sub-micron) 이하의 게이트의 길이를 갖는 모스(Metal Oxide Silicon : MOS) 소자에서는 숏채널 효과를 억제시키기 위하여 가파른(abrupt) 도핑 프로파일 및 수십 nm의 깊이를 가지는 울트라 셀로우 소오스-드레인(ultra shallow source-drain) 형성 및 확장된 정션(extension junction) 기술을 요구하고 있다. In addition, in an MOS device having a sub-micron or smaller gate length, an ultra-low source having an abrupt doping profile and a depth of several tens of nm to suppress short channel effects. There is a need for ultra shallow source-drain formation and extended junction technology.
이와 같은 요구에 의해서 종래에는 울트라 로우 에너지 이온 주입(ultra low energy ion implantation), 레이저 어닐링(laser annealing)등의 방법을 이용한 불 순물 도핑법을 사용하였다. In response to such a demand, an impurity doping method using a method such as ultra low energy ion implantation and laser annealing has been conventionally used.
그러나, 이온을 가속 시켜서 불순물 이온을 도핑하는 방법(이온 가속 공정)은 근본적으로 실리콘 결합시 격자 결함을 유발시켜 접합 누설 전류를 발생시키게 된다. However, the method of doping impurity ions by accelerating ions (ion acceleration process) essentially causes lattice defects in silicon bonding, resulting in junction leakage current.
이와 같이 접합 누설 전류가 증가하면 소자의 신뢰성 저하와 함께 전력 소모의 증대로 시스템 전체에 악영향을 미치게 된다. This increase in junction leakage current adversely affects the system as a result of increased reliability and reduced power consumption of the device.
따라서, 실리콘 기판에 도핑된 불순물의 활성화 및 불필요한 격자 결함을 제거하기 위해서 후속 열처리 공정이 필요하지만 고온의 열처리에 의해서도 완전한 격자 결함을 제거한다는 것은 어렵다. Thus, although a subsequent heat treatment process is necessary to activate the doped impurities on the silicon substrate and remove unnecessary lattice defects, it is difficult to remove the complete lattice defects even by high temperature heat treatment.
상기의 이유로, 서브미크론(sub micron) 이하(대략 100nm 이하)의 게이트 길이를 가지는 소자를 제작할 때, 핫 캐리어 효과 및 숏 채널 효과를 줄이는데는 물리적인 한계가 있다. For the above reason, when fabricating a device having a gate length of sub micron or less (approximately 100 nm or less), there are physical limitations in reducing hot carrier effects and short channel effects.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, SPD(Solid Phase Diffusion) 방법을 사용하여 울트라 셀로우 정션을 형성하여 서브미크론 소자에 적용할 수 있는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and provides a method of manufacturing a semiconductor device that can be applied to a submicron device by forming an ultra-low junction using a solid phase diffusion (SPD) method Its purpose is to.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 기판상에 제 1 절연막과 반도체층을 적층 형성하는 단계; 상기 기판의 일영역이 드러나도록 상기 반도체층과 상기 제 1 절연막에 일정 간격을 갖는 홀들을 형성하는 단계; 상기 홀들내에 도핑된 측벽절연막을 형성하는 단계; 상기 홀 바깥의 상기 제 1 절연막과 반도체층을 제거하여 상기 홀 사이에 게이트절연막과 게이트전극을 적층 형성하는 단계; 고상 확산(Solid Phase Diffusion) 방법을 사용한 열처리 공정으로 상기 게이트전극 양측의 상기 기판내에 울트라 셀로우 정션의 LDD영역 및 소오스/드레인영역을 형성하는 단계를 특징으로 하는 반도체소자의 제조방법이 제공된다.According to an aspect of the present invention for achieving the above technical problem, the step of laminating a first insulating film and a semiconductor layer on a substrate; Forming holes at predetermined intervals in the semiconductor layer and the first insulating layer so that one region of the substrate is exposed; Forming a doped sidewall insulating film in the holes; Forming a gate insulating film and a gate electrode between the holes by removing the first insulating film and the semiconductor layer outside the hole; A method of fabricating a semiconductor device is provided by forming an LDD region and a source / drain region of an ultra-low junction in the substrate on both sides of the gate electrode by a heat treatment process using a solid phase diffusion method.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체소자의 제조방법을 나타낸 공정단면도이다.1A to 1F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
본 발명은 이온 주입 방법이 아닌 SPD(Solid Phase Diffusion) 방법을 사용하여 소오스/드레인에 울트라 셀로우 정션을 형성하는 것에 특징이 있는 것으로 먼저, 도 1a에 도시한 바와 같이, 실리콘기판(10)상에 제 1 절연막(11)과 반도체층(12)을 증착한다. 이때 반도체층(12)은 폴리실리콘으로 형성한다. The present invention is characterized in that the ultra-low junction in the source / drain is formed using a solid phase diffusion (SPD) method rather than an ion implantation method. First, as shown in FIG. The first insulating
도 1b에 도시한 바와 같이, 반도체층(12)상에 제 1 감광막(13)을 도포하고, 노광 및 현상공정으로 일영역이 드러나도록 제 1 감광막(13)을 선택적으로 패터닝한다. As shown in FIG. 1B, the first
이때 제 1 감광막(13)은 차후에 측벽절연막을 형성하기 위한 부분이 드러나도록 패터닝한다.
In this case, the
도 1c에 도시한 바와 같이, 패터닝된 제 1 감광막(13)을 마스크로 실리콘기판(10)의 일영역이 드러나도록 반도체층(12)과 제 1 절연막(11)을 식각하여 일정 간격을 갖는 홀(14)들을 형성한다. As shown in FIG. 1C, the
이후에 제 1 감광막(13)을 제거한다. Thereafter, the first
도 1d에 도시한 바와 같이, 홀(14)과 반도체층(12)을 포함한 실리콘기판(10) 전면에 제 2 절연막(15)을 증착한다. As shown in FIG. 1D, the second insulating
이때 제 2 절연막(15)은 도핑된 PSG(Phospho-Silica Glass) 또는 BPSG(Boron Phospho-Silica Glass)를 화학기상 증착법으로 증착하여 형성하거나, P나 B이외의 이온이 도핑된 산화 실리콘액을 스핀 코팅하여 도포할 수도 있다. In this case, the second insulating
도 1e에 도시한 바와 같이, 반도체층(12)이 드러날때까지 화학적 기계적 연마공정(CMP)으로 제 2 절연막(15)을 평탄화시켜서 홀(14)내에 사각 모양의 측벽절연막(15a)을 형성한다. 상기 측벽절연막(15a)은 차후에 고상 확산(Solid Phase Diffusion:SPD) 공정을 위한 것이다. As shown in FIG. 1E, the second insulating
이후에 측벽절연막(15a)을 포함한 반도체층(12)상에 제 2 감광막(미도시)을 도포하고, 노광 및 현상공정으로 측벽절연막(15a)을 포함한 반도체층(12)상에만 남도록 제 2 감광막을 패터닝한다. Thereafter, a second photosensitive film (not shown) is coated on the
다음에, 제 2 감광막을 마스크로 반도체층(12)과 제 1 절연막(11)을 식각해서 게이트절연막(11a)과 게이트전극(12a)을 적층 형성한다. 이때 게이트절연막(11a)과 게이트전극(12a)은 사각 모양의 측벽절연막(15a) 사이에 형성된다.
Next, the
다음에 게이트전극(12a)과 SPD를 위한 측벽절연막(15a)을 마스크로 실리콘기판(10)내에 고농도의 n형이나 p형 이온을 (틸트)이온 주입한다. Next, a high concentration of n-type or p-type ions (tilt) ions are implanted into the
도 1f에 도시한 바와 같이 SPD(Solid Phase Diffusion)방법을 이용한 급속 열처리(Rapid Thermal Process) 공정시 열처리 온도를 조절해서, 저농도 도핑 영역과 고농도 도핑된 영역을 동시에 활성화시켜서 게이트전극(12a) 양측 에지(edge)의 실리콘기판(10)내에 경사진(abrupt) 도핑 프로파일을 갖는 LDD영역(16)과 소오스/드레인영역(17a/17b)을 형성한다. As shown in FIG. 1F, the heat treatment temperature is controlled during the rapid thermal process using the SPD method, thereby simultaneously activating the low concentration doped region and the high concentration doped region to simultaneously activate both edges of the
이에 의해서 게이트전극(12a) 및 측벽절연막(15a) 양측의 실리콘기판(10)내에 울트라 셀로우 정션이 형성된다. As a result, ultra-low junctions are formed in the
상기에서 저농도 도핑영역은 PSG 또는 BPSG로 형성된 측벽절연막(15a)에 도핑된 인(P)이온이나 보론(B)이온이 실리콘기판(10)으로 확산되어 형성되는 것이다. The lightly doped region is formed by diffusion of phosphorus (P) ions or boron (B) ions doped into the
상기에서 LDD영역(16)과 소오스/드레인영역(17a/17b)은 열처리 공정을 각각 분리해서 진행할 수도 있다. In the above, the
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
전술한 본 발명의 반도체소자의 제조방법은 다음과 같은 효과가 있다.The method of manufacturing the semiconductor device of the present invention described above has the following effects.
첫째, 소자의 소오스/드레인영역이 울트라 셀로우 정션을 이루고 있으므로, 소자의 스케일 다운에 의한 접합 누설 전류를 줄일 수 있다. First, since the source / drain regions of the device form an ultra shallow junction, the junction leakage current due to the scale down of the device can be reduced.
둘째, 셀로우 정션의 깊이 및 도핑 농도를 이온 주입이 아닌 고체 상태(Solid Phase)에서 조절할 수 있으므로 격자 결함 문제가 발생하는 것을 방지할 수 있다. Second, since the depth and doping concentration of the shallow junction can be adjusted in the solid phase rather than the ion implantation, the lattice defect problem can be prevented from occurring.
상기와 같이 SPD 방법을 사용하여 딥 서브미크론(deep submicron) 소자에 울트라 셀로우 정션을 형성시킬 수 있으므로, 핫 캐리어 효과와 숏채널 효과를 효과적으로 방지할 수 있다. By using the SPD method as described above, it is possible to form an ultra shallow junction in a deep submicron device, thereby effectively preventing a hot carrier effect and a short channel effect.
Claims (7)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020030026897A KR100949665B1 (en) | 2003-04-29 | 2003-04-29 | Method for fabricating semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020030026897A KR100949665B1 (en) | 2003-04-29 | 2003-04-29 | Method for fabricating semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20040095879A KR20040095879A (en) | 2004-11-16 |
KR100949665B1 true KR100949665B1 (en) | 2010-03-29 |
Family
ID=37374697
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020030026897A KR100949665B1 (en) | 2003-04-29 | 2003-04-29 | Method for fabricating semiconductor device |
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KR (1) | KR100949665B1 (en) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07106560A (en) * | 1993-09-29 | 1995-04-21 | Ricoh Co Ltd | Groove type semiconductor device and manufacture of the same |
JP3098942B2 (en) * | 1994-12-16 | 2000-10-16 | エルジイ・セミコン・カンパニイ・リミテッド | Method for manufacturing MOS transistor |
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2003
- 2003-04-29 KR KR1020030026897A patent/KR100949665B1/en not_active IP Right Cessation
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07106560A (en) * | 1993-09-29 | 1995-04-21 | Ricoh Co Ltd | Groove type semiconductor device and manufacture of the same |
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