JP3531375B2 - 変位量検出装置 - Google Patents
変位量検出装置Info
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- pulses
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Links
- 238000006073 displacement reaction Methods 0.000 title claims description 63
- 238000001208 nuclear magnetic resonance pulse sequence Methods 0.000 claims description 2
- 238000006243 chemical reaction Methods 0.000 claims 2
- 238000001514 detection method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 3
- 238000012935 Averaging Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 230000004069 differentiation Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01D—MEASURING NOT SPECIALLY ADAPTED FOR A SPECIFIC VARIABLE; ARRANGEMENTS FOR MEASURING TWO OR MORE VARIABLES NOT COVERED IN A SINGLE OTHER SUBCLASS; TARIFF METERING APPARATUS; MEASURING OR TESTING NOT OTHERWISE PROVIDED FOR
- G01D5/00—Mechanical means for transferring the output of a sensing member; Means for converting the output of a sensing member to another variable where the form or nature of the sensing member does not constrain the means for converting; Transducers not specially adapted for a specific variable
- G01D5/12—Mechanical means for transferring the output of a sensing member; Means for converting the output of a sensing member to another variable where the form or nature of the sensing member does not constrain the means for converting; Transducers not specially adapted for a specific variable using electric or magnetic means
- G01D5/244—Mechanical means for transferring the output of a sensing member; Means for converting the output of a sensing member to another variable where the form or nature of the sensing member does not constrain the means for converting; Transducers not specially adapted for a specific variable using electric or magnetic means influencing characteristics of pulses or pulse trains; generating pulses or pulse trains
- G01D5/24409—Interpolation using memories
Description
【０００１】
【発明の属する技術分野】本発明は変位量検出装置に関
する。
する。
【０００２】
【従来の技術】従来、磁気変調型の変位量検出装置にお
いては、検出結果を表す２つの平行変調信号を位相変調
信号に変換して、この位相変調信号の周期を基準信号の
周期と比較することによって変位量の検出を行ってい
た。
いては、検出結果を表す２つの平行変調信号を位相変調
信号に変換して、この位相変調信号の周期を基準信号の
周期と比較することによって変位量の検出を行ってい
た。
【０００３】図８及び図９は、位相変調信号と基準信号
の関係を示す。図８は位相変調信号の周期が基準信号の
周期よりも長い場合を示し、図９は位相変調信号の周期
が基準信号の周期よりも短い場合を示している。位相変
調信号周期と基準信号周期の差は被測定対象の変位量を
表している。
の関係を示す。図８は位相変調信号の周期が基準信号の
周期よりも長い場合を示し、図９は位相変調信号の周期
が基準信号の周期よりも短い場合を示している。位相変
調信号周期と基準信号周期の差は被測定対象の変位量を
表している。
【０００４】この変位量の検出精度を上げるために、内
挿処理が行われるが、この様子を、図５及び図６を参照
して簡単に説明する。図５に図示するとおり、入力位相
変調信号は微分回路５０１において微分されてその立ち
下がり端でパルスを出力してアップ・カウンタ５０２の
クリア端子に印加されると共に、反転回路ＲＶ３で反転
されてレジスタ５０３及びダウン・カウンタ５０６のプ
リセット指令入力に印加される。
挿処理が行われるが、この様子を、図５及び図６を参照
して簡単に説明する。図５に図示するとおり、入力位相
変調信号は微分回路５０１において微分されてその立ち
下がり端でパルスを出力してアップ・カウンタ５０２の
クリア端子に印加されると共に、反転回路ＲＶ３で反転
されてレジスタ５０３及びダウン・カウンタ５０６のプ
リセット指令入力に印加される。
【０００５】カウンタ５０２は、微分回路５０１からの
パルスによってクリアされた後、内挿クロックを計数
し、再びクリアされるまで増分計数する。レジスタ５０
３は微分回路５０２の計数値をラッチする。
パルスによってクリアされた後、内挿クロックを計数
し、再びクリアされるまで増分計数する。レジスタ５０
３は微分回路５０２の計数値をラッチする。
【０００６】従って、この計数値は、位相変調信号周期
を内挿クロック周期で割った値となっている。換言する
と、位相変調信号周期を内挿クロックのパルス数で表し
たものとなっている。
を内挿クロック周期で割った値となっている。換言する
と、位相変調信号周期を内挿クロックのパルス数で表し
たものとなっている。
【０００７】内挿数を幾つにするかは内挿数設定器５０
４に設定する。この場合内挿数として、基準信号周期
（例えば、２０μｓｅｃ）を内挿クロック周期（例え
ば、０．１μｓｅｃ）で割った値（この例では、２０
０）を用いる。
４に設定する。この場合内挿数として、基準信号周期
（例えば、２０μｓｅｃ）を内挿クロック周期（例え
ば、０．１μｓｅｃ）で割った値（この例では、２０
０）を用いる。
【０００８】符号付き減算器５０５は、上記レジスタ５
０３から供給される信号Ａ（位相変調信号周期÷内挿ク
ロック周期、例えば、２２μｓｅｃ÷０．１μｓｅｃ＝
２２０）と、上記内挿数設定器から供給される信号Ｂ
（基準信号周期÷内挿クロック周期、この例では２０
０）を受信して信号Ａから信号Ｂを減算して、変位の方
向を与える方向信号Ｓと変位量信号（｜Ａ−Ｂ｜、この
例では２２０−２００＝２０）を出力する。
０３から供給される信号Ａ（位相変調信号周期÷内挿ク
ロック周期、例えば、２２μｓｅｃ÷０．１μｓｅｃ＝
２２０）と、上記内挿数設定器から供給される信号Ｂ
（基準信号周期÷内挿クロック周期、この例では２０
０）を受信して信号Ａから信号Ｂを減算して、変位の方
向を与える方向信号Ｓと変位量信号（｜Ａ−Ｂ｜、この
例では２２０−２００＝２０）を出力する。
【０００９】この変位量信号は、変位量を内挿クロック
のパルス数として表しており、このパルス数がダウンカ
ウンタ５０６のプリセットデータとして用いられる。ダ
ウンカウンタ５０６は、プリセット指令を受ける入力端
子、プリセットデータを受ける入力端子、クロック信号
を受ける入力端子、及びボロー信号を出力する出力端子
を備えている。
のパルス数として表しており、このパルス数がダウンカ
ウンタ５０６のプリセットデータとして用いられる。ダ
ウンカウンタ５０６は、プリセット指令を受ける入力端
子、プリセットデータを受ける入力端子、クロック信号
を受ける入力端子、及びボロー信号を出力する出力端子
を備えている。
【００１０】ダウンカウンタ５０６は、上記反転回路Ｒ
Ｖ３からの信号がプリセット指令端子に印加されたと
き、上記符号付き減算器５０５からのパルス数として与
えられる変位量信号（｜Ａ−Ｂ｜、この例では、２０）
をカウンタ値としてセットし、ボロー信号出力をオンに
する。このボロー信号はゲート回路ＮＡＮＤ３の１入力
に印加され、同ＮＡＮＤ３の他の入力に印加されるクロ
ック信号の通過を制御する。
Ｖ３からの信号がプリセット指令端子に印加されたと
き、上記符号付き減算器５０５からのパルス数として与
えられる変位量信号（｜Ａ−Ｂ｜、この例では、２０）
をカウンタ値としてセットし、ボロー信号出力をオンに
する。このボロー信号はゲート回路ＮＡＮＤ３の１入力
に印加され、同ＮＡＮＤ３の他の入力に印加されるクロ
ック信号の通過を制御する。
【００１１】ここで、ダウンカウンタ５０６の動作につ
いて図６を参照して簡単に説明する。同図において、プ
リセットデータの値は順次４，３，３であると仮定して
いる。図５の端子Ｔ５１に入力する位相変調信号が微分
回路５０１で微分され反転回路ＲＶ３で反転された信号
は位相変調信号の立ち下がり点を示しており、従ってこ
の点は位相変調信号の或周期の終わりと次の周期の始め
を示しているので、ダウンカウンタ５０６へのプリセッ
ト指令は毎周期の始めに与えられる。
いて図６を参照して簡単に説明する。同図において、プ
リセットデータの値は順次４，３，３であると仮定して
いる。図５の端子Ｔ５１に入力する位相変調信号が微分
回路５０１で微分され反転回路ＲＶ３で反転された信号
は位相変調信号の立ち下がり点を示しており、従ってこ
の点は位相変調信号の或周期の終わりと次の周期の始め
を示しているので、ダウンカウンタ５０６へのプリセッ
ト指令は毎周期の始めに与えられる。
【００１２】ダウンカウンタ５０６は、プリセット指令
を受けると、上記プリセットデータを内部にプリセット
し、ボロー信号をオンにする。この様子を図６の２段目
及び３段目に図示している。ボロー信号がオンになる
と、ＮＡＮＤ３を開きクロック発生器５０７から供給さ
れる基本クロックを後段のＡ／Ｂ相変換器に送るととも
に、カウンタ５０６に送って、セットされたカウント値
（この例では、４）をカウントダウン（減計数）する。
を受けると、上記プリセットデータを内部にプリセット
し、ボロー信号をオンにする。この様子を図６の２段目
及び３段目に図示している。ボロー信号がオンになる
と、ＮＡＮＤ３を開きクロック発生器５０７から供給さ
れる基本クロックを後段のＡ／Ｂ相変換器に送るととも
に、カウンタ５０６に送って、セットされたカウント値
（この例では、４）をカウントダウン（減計数）する。
【００１３】この様子は図６の４段目及び５段目に図示
する。同図に示すとおり、プリセットデータが４の時は
ゲート回路ＮＡＮＤ３を通過する基本クロックのパルス
数は４個であり、ダウンカウンタは４個のパルスを計数
し、カウンタの内容は４，３，２，１，０に変化する。
カウンタ５０６の計数値がゼロに達したときボロー信号
はオフとなって、ゲート回路ＮＡＮＤ３を閉じて以後パ
ルス出力を停止する。そうして、次の変位量信号（プリ
セットデータ、３）がセットされると再び同様の動作が
繰り返される。
する。同図に示すとおり、プリセットデータが４の時は
ゲート回路ＮＡＮＤ３を通過する基本クロックのパルス
数は４個であり、ダウンカウンタは４個のパルスを計数
し、カウンタの内容は４，３，２，１，０に変化する。
カウンタ５０６の計数値がゼロに達したときボロー信号
はオフとなって、ゲート回路ＮＡＮＤ３を閉じて以後パ
ルス出力を停止する。そうして、次の変位量信号（プリ
セットデータ、３）がセットされると再び同様の動作が
繰り返される。
【００１４】以上の動作において、変位量は変位の大き
さを内挿クロックのパルスの数で表しているが、ダウン
カウンタ５０６は基本クロックに同期して動作するの
で、ゲートＮＡＮＤ３を通過してＡ／Ｂ相変換器に送ら
れるクロックは基本クロックの周期を有し変位量に相当
する内挿クロックのパルス数と同数のクロックパルスで
ある。
さを内挿クロックのパルスの数で表しているが、ダウン
カウンタ５０６は基本クロックに同期して動作するの
で、ゲートＮＡＮＤ３を通過してＡ／Ｂ相変換器に送ら
れるクロックは基本クロックの周期を有し変位量に相当
する内挿クロックのパルス数と同数のクロックパルスで
ある。
【００１５】後段のＡ／Ｂ相変換器は、フリップフロッ
プＦＦ１，ＦＦ２，ＮＡＮＤ１，ＮＡＮＤ２，ＯＲ１，
ＯＲ２，ＲＶ１によって構成されている。オア回路ＯＲ
１の一入力に前述の方向信号Ｓが接続されており、同オ
ア回路の出力は直接ゲート回路ＮＡＮＤ１の一入力に接
続されているとともに、反転回路ＲＶ１を介してゲート
回路ＮＡＮＤ２の一入力にも接続されている。
プＦＦ１，ＦＦ２，ＮＡＮＤ１，ＮＡＮＤ２，ＯＲ１，
ＯＲ２，ＲＶ１によって構成されている。オア回路ＯＲ
１の一入力に前述の方向信号Ｓが接続されており、同オ
ア回路の出力は直接ゲート回路ＮＡＮＤ１の一入力に接
続されているとともに、反転回路ＲＶ１を介してゲート
回路ＮＡＮＤ２の一入力にも接続されている。
【００１６】ＮＡＮＤ１，ＮＡＮＤ２の他の入力には、
上述のＮＡＮＤ３を通過したクロックパルスが入力し、
上記方向信号Ｓの極性に応じて開かれているゲートを通
って対応するフリップフロップＦＦ１又はＦＦ２の状態
反転を行う。
上述のＮＡＮＤ３を通過したクロックパルスが入力し、
上記方向信号Ｓの極性に応じて開かれているゲートを通
って対応するフリップフロップＦＦ１又はＦＦ２の状態
反転を行う。
【００１７】フリップフロップＦＦ１，ＦＦ２の出力は
夫々Ａ相信号、Ｂ相信号として端子Ｔ５３，Ｔ５４に出
力される。また、これらのフリップフロップの出力はオ
ア回路ＯＲ２の入力に印加され、同ＯＲ２の出力は前述
のＯＲ１の他の入力に印加されている。
夫々Ａ相信号、Ｂ相信号として端子Ｔ５３，Ｔ５４に出
力される。また、これらのフリップフロップの出力はオ
ア回路ＯＲ２の入力に印加され、同ＯＲ２の出力は前述
のＯＲ１の他の入力に印加されている。
【００１８】かくして、ＮＡＮＤ３からＲＶ２を通って
Ａ／Ｂ相変換器に供給されるクロックパルスは、ＮＡＮ
Ｄ１とＮＡＮＤ２を交互に通過して、フリップフロップ
ＦＦ１とＦＦ２を交互に反転させ、出力端子Ｔ５３，Ｔ
５４に交互に反転されたＡ相信号、Ｂ相信号を出力す
る。
Ａ／Ｂ相変換器に供給されるクロックパルスは、ＮＡＮ
Ｄ１とＮＡＮＤ２を交互に通過して、フリップフロップ
ＦＦ１とＦＦ２を交互に反転させ、出力端子Ｔ５３，Ｔ
５４に交互に反転されたＡ相信号、Ｂ相信号を出力す
る。
【００１９】この様子は、図７の３〜５段目に示してあ
る。同図の左端に示す、変位量が４の場合、上記ＲＶ２
を通してＡ／Ｂ相変換器に供給されるクロックパルスの
数は４個であり、最初のパルスでＦＦ１が反転してＡ相
信号がＬ（ローレベル）となり、次のパルスでＦＦ２が
反転してＢ相信号がＬになり、更にその次のパルスでＦ
Ｆ１が再び反転してＡ相信号がＨ（ハイレベル）にな
り、最後の第４番目のパルスでＦＦ２が反転してＢ相信
号がＨになり、以後は次の周期が到来するまで変化しな
い。
る。同図の左端に示す、変位量が４の場合、上記ＲＶ２
を通してＡ／Ｂ相変換器に供給されるクロックパルスの
数は４個であり、最初のパルスでＦＦ１が反転してＡ相
信号がＬ（ローレベル）となり、次のパルスでＦＦ２が
反転してＢ相信号がＬになり、更にその次のパルスでＦ
Ｆ１が再び反転してＡ相信号がＨ（ハイレベル）にな
り、最後の第４番目のパルスでＦＦ２が反転してＢ相信
号がＨになり、以後は次の周期が到来するまで変化しな
い。
【００２０】
【発明が解決しようとする課題】従来、内挿データを出
力する方法として、クロックパルスと方向弁別信号を出
力する方法と２ビットグレイコード（Ａ／Ｂ相）で出力
する方法が用いられている。後者の方法においては、内
挿された変位量は、位相変調信号周期毎に得られ、変位
量が１以下のときは位相変調信号周期の整数倍の周期で
Ａ／Ｂ相が変化し、変位量が２以上の時は、パルス列変
換器に入力されているクロック周期でＡ／Ｂ相が変化す
る。
力する方法として、クロックパルスと方向弁別信号を出
力する方法と２ビットグレイコード（Ａ／Ｂ相）で出力
する方法が用いられている。後者の方法においては、内
挿された変位量は、位相変調信号周期毎に得られ、変位
量が１以下のときは位相変調信号周期の整数倍の周期で
Ａ／Ｂ相が変化し、変位量が２以上の時は、パルス列変
換器に入力されているクロック周期でＡ／Ｂ相が変化す
る。
【００２１】パルス列変換器に入力されるクロックは、
通常、応答速度を上げるために位相変調信号の周波数の
数十倍の周波数、即ち、位相変調信号周期の数十分の一
の周期を有するように設定されているが、スケールの移
動が或速度を越えると、クロックパルスの周期が急激に
短くなり、Ａ／Ｂ相の位相差時間が急激に小さくなり、
さらに高い周波数のクロックが必要になる。
通常、応答速度を上げるために位相変調信号の周波数の
数十倍の周波数、即ち、位相変調信号周期の数十分の一
の周期を有するように設定されているが、スケールの移
動が或速度を越えると、クロックパルスの周期が急激に
短くなり、Ａ／Ｂ相の位相差時間が急激に小さくなり、
さらに高い周波数のクロックが必要になる。
【００２２】このため、従来の装置においては、受け側
に応じてパルス列変換器に入力するクロックを切り換え
て出力する必要があった。図５の回路においては、クロ
ック発生器５０７にスイッチを備えていて発振周波数を
切り換えて出力するようになっている。
に応じてパルス列変換器に入力するクロックを切り換え
て出力する必要があった。図５の回路においては、クロ
ック発生器５０７にスイッチを備えていて発振周波数を
切り換えて出力するようになっている。
【００２３】クロックパルスと方向弁別信号を出力する
場合、スケールの移動が或る速度を越えると、クロック
パルスの周期が急激に短くなり受け側に必要以上の処理
能力を要求するようになる。また、Ａ／Ｂ相信号を出力
する場合にも、スケールの移動速度が或速度を越えてＡ
／Ｂ相の位相差時間が小さくなると、受け側に必要以上
の処理能力を要求することになり、システム全体のコス
トアップになっていた。
場合、スケールの移動が或る速度を越えると、クロック
パルスの周期が急激に短くなり受け側に必要以上の処理
能力を要求するようになる。また、Ａ／Ｂ相信号を出力
する場合にも、スケールの移動速度が或速度を越えてＡ
／Ｂ相の位相差時間が小さくなると、受け側に必要以上
の処理能力を要求することになり、システム全体のコス
トアップになっていた。
【００２４】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明によれば、基準信号との位相差によって変
位量が表される位相変調信号に内挿処理を施して出力す
る変位量検出装置に於いて、内挿クロックのパルス数に
換算した位相変調信号周期と、内挿クロックのパルス数
に換算した基準信号周期の差をとり、該位相変調信号周
期の変位方向を示す方向信号と内挿クロックのパルス数
に換算した変位量を出力する第１の手段と、基本クロッ
クのパルス数に換算した基準信号周期を、上記内挿クロ
ックのパルス数に換算した変位量で除算して、内挿クロ
ックパルス１個当たりの基本クロックのパルス数を示す
乗数を出力する第２の手段と、上記乗数に基いて基本ク
ロック周期の乗数倍の周期を持つクロックパルスを発生
する第３の手段と、上記第１の手段から上記変位量を受
信し、上記第３の手段から送られてくるクロックパルス
に基いてパルス列を出力するパルス列変換手段とを備え
た変位量検出装置を提供する。また、上記変位量検出装
置に上記第１の手段からの上記方向信号と、上記パルス
列変換手段からのパルス列を受けて、Ａ／Ｂ相信号を出
力するＡ／Ｂ相変換手段とを備えた変位量検出装置を提
供する。
めに、本発明によれば、基準信号との位相差によって変
位量が表される位相変調信号に内挿処理を施して出力す
る変位量検出装置に於いて、内挿クロックのパルス数に
換算した位相変調信号周期と、内挿クロックのパルス数
に換算した基準信号周期の差をとり、該位相変調信号周
期の変位方向を示す方向信号と内挿クロックのパルス数
に換算した変位量を出力する第１の手段と、基本クロッ
クのパルス数に換算した基準信号周期を、上記内挿クロ
ックのパルス数に換算した変位量で除算して、内挿クロ
ックパルス１個当たりの基本クロックのパルス数を示す
乗数を出力する第２の手段と、上記乗数に基いて基本ク
ロック周期の乗数倍の周期を持つクロックパルスを発生
する第３の手段と、上記第１の手段から上記変位量を受
信し、上記第３の手段から送られてくるクロックパルス
に基いてパルス列を出力するパルス列変換手段とを備え
た変位量検出装置を提供する。また、上記変位量検出装
置に上記第１の手段からの上記方向信号と、上記パルス
列変換手段からのパルス列を受けて、Ａ／Ｂ相信号を出
力するＡ／Ｂ相変換手段とを備えた変位量検出装置を提
供する。
【００２５】また、上記装置において、第２の手段が、
上記基本クロックのパルス数に換算した基準信号周期に
代えて、基本クロックのパルス数に換算した位相変調信
号周期を用いた変位量検出装置を提供する。
上記基本クロックのパルス数に換算した基準信号周期に
代えて、基本クロックのパルス数に換算した位相変調信
号周期を用いた変位量検出装置を提供する。
【００２６】更にまた、上記装置において、上記除算の
ための手段として除算結果を書き込んだ読み出し専用メ
モリを備えた変位量検出装置。
ための手段として除算結果を書き込んだ読み出し専用メ
モリを備えた変位量検出装置。
【００２７】
【発明の実施の形態】本発明の基本的な例を図１に示
す。同図において減算器１０１は、図５における５０５
に対応し、入力端子Ｔ１には内挿クロックのパルス数に
換算した位相変調信号周期が供給され、入力端子Ｔ２に
は内挿クロックのパルス数に換算した基準信号周期が供
給され、出力に、位相変調信号の変位方向を示す方向信
号Ｓと、内挿クロックのパルス数に換算した変位量信号
を出力する。
す。同図において減算器１０１は、図５における５０５
に対応し、入力端子Ｔ１には内挿クロックのパルス数に
換算した位相変調信号周期が供給され、入力端子Ｔ２に
は内挿クロックのパルス数に換算した基準信号周期が供
給され、出力に、位相変調信号の変位方向を示す方向信
号Ｓと、内挿クロックのパルス数に換算した変位量信号
を出力する。
【００２８】この変位量信号は、パルス列変換器１０３
に送られるとともに、除算器１０５の一入力に印加さ
れ、同除算器の他の入力には、設定器１０４からの信号
が入力される。
に送られるとともに、除算器１０５の一入力に印加さ
れ、同除算器の他の入力には、設定器１０４からの信号
が入力される。
【００２９】ここで、設定器１０４には位相変調信号周
期（例えば、１ｍｓｅｃ）を基本クロック周期（例え
ば、１μｓｅｃ）で割った値（この場合、１０００）が
セットされる。換言すると、設定器１０４には基本クロ
ックのパルス数に換算した位相変調信号周期の長さが設
定される。
期（例えば、１ｍｓｅｃ）を基本クロック周期（例え
ば、１μｓｅｃ）で割った値（この場合、１０００）が
セットされる。換言すると、設定器１０４には基本クロ
ックのパルス数に換算した位相変調信号周期の長さが設
定される。
【００３０】除算器１０５において、設定値（１００
０）を変位量信号（例えば、２）で除算して、その商
（この場合、５００）をダウンカウンタ１０６にプリセ
ットする。換言すると、除算器１０５において、基本ク
ロックのパルス数に換算した位相変調信号周期である設
定値を、内挿クロックのパルス数に換算した位相変調信
号周期と基準信号周期の差である変位量信号で除算し
て、内挿クロックパルス１個当たりの基本クロックパル
スの数を計算し、それをダウンカウンタ１０６のための
プリセット値とする。
０）を変位量信号（例えば、２）で除算して、その商
（この場合、５００）をダウンカウンタ１０６にプリセ
ットする。換言すると、除算器１０５において、基本ク
ロックのパルス数に換算した位相変調信号周期である設
定値を、内挿クロックのパルス数に換算した位相変調信
号周期と基準信号周期の差である変位量信号で除算し
て、内挿クロックパルス１個当たりの基本クロックパル
スの数を計算し、それをダウンカウンタ１０６のための
プリセット値とする。
【００３１】ダウンカウンタ１０６の最初のプリセット
は、端子Ｔ３に入力する位相変調信号の立ち下がり端の
微分値信号が反転回路ＲＶ４で反転された信号がＯＲを
通ってダウンカウンタ１０６のプリセット指令入力に入
った時に行われ、次回からは同ダウンカウンタ１０６が
ボロー信号を出す度にプリセットが行われる。
は、端子Ｔ３に入力する位相変調信号の立ち下がり端の
微分値信号が反転回路ＲＶ４で反転された信号がＯＲを
通ってダウンカウンタ１０６のプリセット指令入力に入
った時に行われ、次回からは同ダウンカウンタ１０６が
ボロー信号を出す度にプリセットが行われる。
【００３２】ダウンカウンタ１０６には基本クロック発
生器１０７からクロック信号が供給され、プリセット値
を減計数するようになっている。従って、このダウンカ
ウンタ１０６からの出力（ボロー出力）は、基本クロッ
ク周期を上記プリセット値倍した周期のクロックであ
り、上記内挿クロックの周期を持ったクロックである。
生器１０７からクロック信号が供給され、プリセット値
を減計数するようになっている。従って、このダウンカ
ウンタ１０６からの出力（ボロー出力）は、基本クロッ
ク周期を上記プリセット値倍した周期のクロックであ
り、上記内挿クロックの周期を持ったクロックである。
【００３３】位相変調信号の微分パルスとダウンカウン
タ１０６のボロー出力の論理和をつくるオア回路ＯＲの
出力は、上記パルス列変換器１０３にも送られる。パル
ス列変換器１０３の入力には上記位相変調信号の立ち下
がりパルスが印加されるとともに、減算器３０５から送
られてくる変位量を表わすパルス数がセットされている
ので、パルス列変換器１０３は上記クロックに合わせて
そのパルス数の出力パルス列をつくる。
タ１０６のボロー出力の論理和をつくるオア回路ＯＲの
出力は、上記パルス列変換器１０３にも送られる。パル
ス列変換器１０３の入力には上記位相変調信号の立ち下
がりパルスが印加されるとともに、減算器３０５から送
られてくる変位量を表わすパルス数がセットされている
ので、パルス列変換器１０３は上記クロックに合わせて
そのパルス数の出力パルス列をつくる。
【００３４】次に、図２を参照して、回路動作を簡単に
説明する。或時点ｔ１に図１の回路における端子Ｔ３に
位相変調信号の立ち下がり点の微分パルスが到来する
と、オア回路ＯＲの出力にパルスを出力して、ダウンカ
ウンタ１０６にプリセット指令を出す。この指令によっ
て同ダウンカウンタは、その時入力に供給されているプ
リセットデータをカウンタ内にセットする。図２の例に
おいては、説明を簡単にするため、このプリセットデー
タの値を４として説明しているので、同図の上から２段
目に示すダウンカウンタ値には４が記入されている。
説明する。或時点ｔ１に図１の回路における端子Ｔ３に
位相変調信号の立ち下がり点の微分パルスが到来する
と、オア回路ＯＲの出力にパルスを出力して、ダウンカ
ウンタ１０６にプリセット指令を出す。この指令によっ
て同ダウンカウンタは、その時入力に供給されているプ
リセットデータをカウンタ内にセットする。図２の例に
おいては、説明を簡単にするため、このプリセットデー
タの値を４として説明しているので、同図の上から２段
目に示すダウンカウンタ値には４が記入されている。
【００３５】引き続き、ダウンカウンタ１０６は、基本
クロック発生器１０７から供給されるクロックパルスを
計数して、カウンタ値が３，２，１，０に変化する。時
刻ｔ２においてカウンタ値がゼロになった時、カウンタ
１０６の出力にボロー信号が出力され、ＯＲの出力に再
びプリセット指令パルスが現れ、これがダウンカウンタ
１０６のプリセット端子に印加されるので、同カウンタ
はその時のプリセットデータをカウンタ内にセットす
る。即ち、カウンタ値は４になる。以後同様な動作が繰
り返される。勿論、プリセット値が変化すればカウンタ
にセットされる数値も変わる。
クロック発生器１０７から供給されるクロックパルスを
計数して、カウンタ値が３，２，１，０に変化する。時
刻ｔ２においてカウンタ値がゼロになった時、カウンタ
１０６の出力にボロー信号が出力され、ＯＲの出力に再
びプリセット指令パルスが現れ、これがダウンカウンタ
１０６のプリセット端子に印加されるので、同カウンタ
はその時のプリセットデータをカウンタ内にセットす
る。即ち、カウンタ値は４になる。以後同様な動作が繰
り返される。勿論、プリセット値が変化すればカウンタ
にセットされる数値も変わる。
【００３６】ＯＲの出力に現れるパルスは上記パルス列
変換器１０３に送られ、同パルス列変換器は、そのデー
タ入力に送られてくる変位量信号に応じた数のパルスを
出力する。
変換器１０３に送られ、同パルス列変換器は、そのデー
タ入力に送られてくる変位量信号に応じた数のパルスを
出力する。
【００３７】上記の説明から明らかなとおり、図１に示
す本発明の第１の実施の形態によれば、図５に示す従来
の装置のように基本クロック発生器において発生するク
ロック信号の周期を変えてパルス列変換器に供給するの
ではなく、ダウンカウンタ１０６において、基本クロッ
ク発生器１０７から供給されるクロック信号の周期をプ
リセットデータ倍したクロックを作り、ＯＲを通してパ
ルス列変換器に供給するようになっている。
す本発明の第１の実施の形態によれば、図５に示す従来
の装置のように基本クロック発生器において発生するク
ロック信号の周期を変えてパルス列変換器に供給するの
ではなく、ダウンカウンタ１０６において、基本クロッ
ク発生器１０７から供給されるクロック信号の周期をプ
リセットデータ倍したクロックを作り、ＯＲを通してパ
ルス列変換器に供給するようになっている。
【００３８】これにより、位相変調信号の各周期毎に基
本クロック周期（例えば、１μｓｅｃ）のプリセットデ
ータ倍（５００倍）の周期のパルスが得られ、変位量と
して出力するパルスの数に応じてパルスの周期が変化す
るようにできるので、位相変調信号周期内に平均的なパ
ルスが得られる。
本クロック周期（例えば、１μｓｅｃ）のプリセットデ
ータ倍（５００倍）の周期のパルスが得られ、変位量と
して出力するパルスの数に応じてパルスの周期が変化す
るようにできるので、位相変調信号周期内に平均的なパ
ルスが得られる。
【００３９】このままでも通常は問題は無いが、図９に
示すように、位相変調信号周期ｂが基準信号周期ａより
もかなり短くなると、パルス列変換器１０３はパルス列
を出し切れないまま次のデータをセットしてしまい、デ
ータの欠損が生じる。これは、位相変調信号周期が変位
センサの連続的移動で短くなることを想定した場合であ
る。
示すように、位相変調信号周期ｂが基準信号周期ａより
もかなり短くなると、パルス列変換器１０３はパルス列
を出し切れないまま次のデータをセットしてしまい、デ
ータの欠損が生じる。これは、位相変調信号周期が変位
センサの連続的移動で短くなることを想定した場合であ
る。
【００４０】例えば、基準信号周期ａが２０μｓｅｃ
で、内挿数が４００を想定した場合、内挿クロック周期
は、２０μｓｅｃ÷４００＝０．０５μｓｅｃに選定す
る必要がある。
で、内挿数が４００を想定した場合、内挿クロック周期
は、２０μｓｅｃ÷４００＝０．０５μｓｅｃに選定す
る必要がある。
【００４１】もし、位相変調信号周期ｂが１８μｓｅｃ
ならば、変位量は（２０μｓｅｃ−１８μｓｅｃ）÷
０．０５μｓｅｃ＝４０となる。ここで、設定器１０４
の値が基準信号周期で設定された場合、基本クロックの
周期が０．１μｓｅｃであるとすると、設定器に設定さ
れる値は２０μｓｅｃ÷０．１μｓｅｃ＝２００とな
り、除算器１０５における除算の結果は２００÷４０＝
５となる。
ならば、変位量は（２０μｓｅｃ−１８μｓｅｃ）÷
０．０５μｓｅｃ＝４０となる。ここで、設定器１０４
の値が基準信号周期で設定された場合、基本クロックの
周期が０．１μｓｅｃであるとすると、設定器に設定さ
れる値は２０μｓｅｃ÷０．１μｓｅｃ＝２００とな
り、除算器１０５における除算の結果は２００÷４０＝
５となる。
【００４２】この除算結果は図１のダウンカウンタ１０
６にセットされ、基本クロックで減計数され、カウント
値がゼロに達した時、ボロー信号を出すので、図１のＯ
Ｒを通ってパルス列変換器１０３に供給されるクロック
信号の周期は０．１μｓｅｃ×５＝０．５μｓｅｃとな
る。
６にセットされ、基本クロックで減計数され、カウント
値がゼロに達した時、ボロー信号を出すので、図１のＯ
Ｒを通ってパルス列変換器１０３に供給されるクロック
信号の周期は０．１μｓｅｃ×５＝０．５μｓｅｃとな
る。
【００４３】この状態でパルス列変換器１０３がパルス
列を出力するとすれば、上記変位量を表すのに０．５μ
ｓｅｃ×３９＝１９．５μｓｅｃの時間が必要である。
とこが、位相変調信号周期は１８μｓｅｃであり、１
９．５μｓｅｃよりも短いので、次の位相変調信号周期
も１８μｓｅｃだとすると必要なパルス数を出し切れな
いことになる。
列を出力するとすれば、上記変位量を表すのに０．５μ
ｓｅｃ×３９＝１９．５μｓｅｃの時間が必要である。
とこが、位相変調信号周期は１８μｓｅｃであり、１
９．５μｓｅｃよりも短いので、次の位相変調信号周期
も１８μｓｅｃだとすると必要なパルス数を出し切れな
いことになる。
【００４４】この点を改善した、本発明の第２の実施形
態を図３に示す。同図に示す装置は、位相変調信号周期
を基本クロック周期の乗数として得るところに特徴があ
る。
態を図３に示す。同図に示す装置は、位相変調信号周期
を基本クロック周期の乗数として得るところに特徴があ
る。
【００４５】図１に示す上述の装置においては、パルス
列の周期を決定する除算の被除数が固定だったのに対
し、図３に示す装置においては、被除数の値が位相変調
信号周期毎に変化する。これは、位相変調信号周期内で
出力可変なパルス数を得ることにより位相変調信号周期
がかなり短くなっても、又、伸びても出力が可能になる
ことを意味する。
列の周期を決定する除算の被除数が固定だったのに対
し、図３に示す装置においては、被除数の値が位相変調
信号周期毎に変化する。これは、位相変調信号周期内で
出力可変なパルス数を得ることにより位相変調信号周期
がかなり短くなっても、又、伸びても出力が可能になる
ことを意味する。
【００４６】次に、図３及び図４を参照して、本発明の
第２の実施の形態について説明する。図３において、微
分回路３０１、アップカウンタ３０２、レジスタ３０
３、内挿数設定器３０４及び符号付き減算器３０５は図
５について説明した５０１，５０２，５０３，５０４及
び５０５に対応し、同様な機能を有するので詳しい説明
は省略する。
第２の実施の形態について説明する。図３において、微
分回路３０１、アップカウンタ３０２、レジスタ３０
３、内挿数設定器３０４及び符号付き減算器３０５は図
５について説明した５０１，５０２，５０３，５０４及
び５０５に対応し、同様な機能を有するので詳しい説明
は省略する。
【００４７】また、除算器３０９、ダウンカウンタ３１
０、基本クロック発生器３１１、パルス列変換器３０
６、反転回路ＲＶ４、及びオア回路ＯＲは、図１の１０
５，１０６，１０７，１０３，ＲＶ４、及びＯＲに対応
し、同様な機能を有するのでここでは詳しい説明は省略
する。
０、基本クロック発生器３１１、パルス列変換器３０
６、反転回路ＲＶ４、及びオア回路ＯＲは、図１の１０
５，１０６，１０７，１０３，ＲＶ４、及びＯＲに対応
し、同様な機能を有するのでここでは詳しい説明は省略
する。
【００４８】本実施の形態において、前記図１を参照し
て説明した第１の実施の形態と異なる点は、カウンタ３
０７とレジスタ３０８から成る回路部分である。この回
路は、図１における設定器１０４に対応し、基準信号周
期と基本クロック周期の比を出力する。図１の回路にお
いては、この比は固定的な値であったが、本実施の形態
においては可変的な値になっている。
て説明した第１の実施の形態と異なる点は、カウンタ３
０７とレジスタ３０８から成る回路部分である。この回
路は、図１における設定器１０４に対応し、基準信号周
期と基本クロック周期の比を出力する。図１の回路にお
いては、この比は固定的な値であったが、本実施の形態
においては可変的な値になっている。
【００４９】即ち、図３に示すように、アップカウンタ
３０７のクリア入力には微分回路３０１からの信号が印
加され、レジスタ３０８には微分回路３０１からの信号
を反転した信号が印加されているので、レジスタ３０８
には、位相変調信号の１周期に相当する基本クロックの
パルス数がラッチされる。
３０７のクリア入力には微分回路３０１からの信号が印
加され、レジスタ３０８には微分回路３０１からの信号
を反転した信号が印加されているので、レジスタ３０８
には、位相変調信号の１周期に相当する基本クロックの
パルス数がラッチされる。
【００５０】この様子を図４に示す。図４の最上段は位
相変調信号を示し、図３の入力端子Ｔ３１に入力する。
２段目は変位量で図３の減算器３０５の出力、３段目は
図３の基本クロック発生器３１１の出力を示す。図３の
ダウンカウンタ３１０には基本クロックを変位量で除算
した商がセットされる。従って図３のオア回路ＯＲの出
力には図４の４段目に示すようなクロックが出力され
る。
相変調信号を示し、図３の入力端子Ｔ３１に入力する。
２段目は変位量で図３の減算器３０５の出力、３段目は
図３の基本クロック発生器３１１の出力を示す。図３の
ダウンカウンタ３１０には基本クロックを変位量で除算
した商がセットされる。従って図３のオア回路ＯＲの出
力には図４の４段目に示すようなクロックが出力され
る。
【００５１】前述のとおり、図１に示す装置において
は、例えば、基準信号周期が２０μｓｅｃで内挿数が４
００を想定した場合、内挿クロック周期は、２０μｓｅ
ｃ÷４００＝０．０５μｓｅｃとなり、もし、位相変調
信号周期が１８μｓｅｃであれば、変位量は２０μｓｅ
ｃ−１８μｓｅｃ＝２μｓｅｃであるから、この変位量
を内挿クロックのパルス数に換算すると２μｓｅｃ÷
０．０５μｓｅｃ＝４０となる。
は、例えば、基準信号周期が２０μｓｅｃで内挿数が４
００を想定した場合、内挿クロック周期は、２０μｓｅ
ｃ÷４００＝０．０５μｓｅｃとなり、もし、位相変調
信号周期が１８μｓｅｃであれば、変位量は２０μｓｅ
ｃ−１８μｓｅｃ＝２μｓｅｃであるから、この変位量
を内挿クロックのパルス数に換算すると２μｓｅｃ÷
０．０５μｓｅｃ＝４０となる。
【００５２】ここで、設定器の値が基準信号周期で設定
された場合は、基本クロックの周期が０．１μｓｅｃと
すると、設定される値（内挿数）は２０μｓｅｃ÷０．
１μｓｅｃ＝２００となり、この値を上記変位量で除算
した結果は２００÷４０＝５となる。つまり、パルス列
変換器に入力されるクロック周期は０．１μｓｅｃ×５
＝０．５μｓｅｃとなる。
された場合は、基本クロックの周期が０．１μｓｅｃと
すると、設定される値（内挿数）は２０μｓｅｃ÷０．
１μｓｅｃ＝２００となり、この値を上記変位量で除算
した結果は２００÷４０＝５となる。つまり、パルス列
変換器に入力されるクロック周期は０．１μｓｅｃ×５
＝０．５μｓｅｃとなる。
【００５３】このままパルス列を出力するとその周期は
０．５μｓｅｃ×３９＝１９．５μｓｅｃとなり、も
し、位相変調信号の次の周期も１８μｓｅｃだとすると
必要な数のパルス列を出し終わる前に次の周期に入って
しまう。
０．５μｓｅｃ×３９＝１９．５μｓｅｃとなり、も
し、位相変調信号の次の周期も１８μｓｅｃだとすると
必要な数のパルス列を出し終わる前に次の周期に入って
しまう。
【００５４】それに対して図３の実施形態をとる場合に
は、除算器３０９に入力される被除数は１８μｓｅｃ÷
０．１μｓｅｃ＝１８０となり、除算器３０９における
除算の結果は、１８０÷４０＝４．５で小数点以下は切
り捨てると４となり、０．１μｓｅｃ×４×３９＝１
５．６μｓｅｃとなるから、位相変調信号周期１８μｓ
ｅｃ内に入っており、パルス列の出力が充分にできる時
間であることがわかる。
は、除算器３０９に入力される被除数は１８μｓｅｃ÷
０．１μｓｅｃ＝１８０となり、除算器３０９における
除算の結果は、１８０÷４０＝４．５で小数点以下は切
り捨てると４となり、０．１μｓｅｃ×４×３９＝１
５．６μｓｅｃとなるから、位相変調信号周期１８μｓ
ｅｃ内に入っており、パルス列の出力が充分にできる時
間であることがわかる。
【００５５】さらに他の例として、位相変調信号周期が
１５μｓｅｃとすると、被除数は１５÷０．１＝１５０
で、その時の変位量は（２０−１５）μｓｅｃ÷０．０
５μｓｅｃ＝１００となり、除算の結果は、１５０÷１
００で整数部が１となりパルス列は９．９μｓｅｃで出
力を終わる。
１５μｓｅｃとすると、被除数は１５÷０．１＝１５０
で、その時の変位量は（２０−１５）μｓｅｃ÷０．０
５μｓｅｃ＝１００となり、除算の結果は、１５０÷１
００で整数部が１となりパルス列は９．９μｓｅｃで出
力を終わる。
【００５６】また、位相変調信号周期が２５μｓｅｃの
場合は、被除数は２５÷０．１＝２５０、変位量は（２
５−２０）÷０．０５＝１００で、除算の結果は、２５
０÷１００で整数部をとると２となり、パルス列は１
９．８μｓｅｃで出力することになる。
場合は、被除数は２５÷０．１＝２５０、変位量は（２
５−２０）÷０．０５＝１００で、除算の結果は、２５
０÷１００で整数部をとると２となり、パルス列は１
９．８μｓｅｃで出力することになる。
【００５７】この方法の優れている点は同じ変位量でも
位相変調信号周期の縮み方向及び伸び方向の違いでパル
ス列の周期が変化し、より時間平均化が可能なことであ
る。
位相変調信号周期の縮み方向及び伸び方向の違いでパル
ス列の周期が変化し、より時間平均化が可能なことであ
る。
【００５８】上記図１、図３を参照して本発明の第１、
第２の実施形態に従う変位量検出装置について説明した
が、これらの装置において用いられている除算器１０
５，３０９はＲＯＭ（読み取り専用メモリ）を使って実
施することができる。
第２の実施形態に従う変位量検出装置について説明した
が、これらの装置において用いられている除算器１０
５，３０９はＲＯＭ（読み取り専用メモリ）を使って実
施することができる。
【００５９】図１０は、ＲＯＭテーブルを用いた除算器
を示す。同図に示すように、メモリの上位アドレスに被
除数、下位アドレスに除数を対応させ、これらのアドレ
スによって指定されるメモリ上の位置に商を書き込んで
おく。このＲＯＭを使えばハード的に作成した除算器と
同等の機能を果たすことができる。
を示す。同図に示すように、メモリの上位アドレスに被
除数、下位アドレスに除数を対応させ、これらのアドレ
スによって指定されるメモリ上の位置に商を書き込んで
おく。このＲＯＭを使えばハード的に作成した除算器と
同等の機能を果たすことができる。
【００６０】一般に、除算は計算のための時間がかか
り、そのためにシステム速度が遅くなることがあるが、
上記のように、ＲＯＭを使って予め計算した結果を記憶
させておけば、必要な時間は読み出し時間だけであるか
ら、システムを高速化させるのに有利である。そうし
て、ＲＯＭとしては小容量のＲＯＭでよいのでコスト的
にも安価に実現できる。
り、そのためにシステム速度が遅くなることがあるが、
上記のように、ＲＯＭを使って予め計算した結果を記憶
させておけば、必要な時間は読み出し時間だけであるか
ら、システムを高速化させるのに有利である。そうし
て、ＲＯＭとしては小容量のＲＯＭでよいのでコスト的
にも安価に実現できる。
【００６１】
（ｉ）パルス周期の設定又は、Ａ／Ｂの最小位相差時間
の設定が不要になる。 （ii）位相差時間設定等のスイッチが不要になりセット
が小型になる。 （iii ）情報を受ける側にパルス周期の設定による制限
を受けない。
の設定が不要になる。 （ii）位相差時間設定等のスイッチが不要になりセット
が小型になる。 （iii ）情報を受ける側にパルス周期の設定による制限
を受けない。
【図１】本発明の第１の実施の形態に従う変位量検出装
置の要部を示すブロック図である。
置の要部を示すブロック図である。
【図２】図１の装置の動作を説明するためのタイムチャ
ートである。
ートである。
【図３】本発明の第２の実施の形態に従う変位量検出装
置の要部を示すブロック図である。
置の要部を示すブロック図である。
【図４】図３の装置の動作を説明するためのタイムチャ
ートである。
ートである。
【図５】従来の位相量検出装置のシステムブロック図で
ある。
ある。
【図６】図５の装置の動作を説明するためのタイムチャ
ートである。
ートである。
【図７】図５の装置の動作を説明するためのタイムチャ
ートである。
ートである。
【図８】変位量を説明するための信号波形図である。
【図９】変位量を説明するための信号波形図である。
【図１０】除算器を構成するＲＯＭテーブルの説明図で
ある。
ある。
１０１ 減算器、１０２ Ａ／Ｂ相変換器、１０３ パ
ルス列変換器、１０４設定器、１０５ 除算器、１０６
ダウンカウンタ、ＯＲ オア回路、Ｔ１〜Ｔ３ 信号
入力端子
ルス列変換器、１０４設定器、１０５ 除算器、１０６
ダウンカウンタ、ＯＲ オア回路、Ｔ１〜Ｔ３ 信号
入力端子
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平８−5404（ＪＰ，Ａ)
特開 昭62−132104（ＪＰ，Ａ)
特開 平６−273194（ＪＰ，Ａ)
特開 昭62−200215（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G01D 5/245
G01B 7/00
G01B 21/00
Claims (4)
- 【請求項１】 基準信号との位相差によって変位量が表
される位相変調信号に内挿処理を施して出力する変位量
検出装置に於いて、 内挿クロックのパルス数に換算した位相変調信号周期
と、内挿クロックのパルス数に換算した基準信号周期の
差をとり、該位相変調信号周期の変位方向を示す方向信
号と内挿クロックのパルス数に換算した変位量を出力す
る第１の手段と、 基本クロックのパルス数に換算した基準信号周期を、上
記内挿クロックのパルス数に換算した変位量で除算し
て、内挿クロックパルス１個当たりの基本クロックのパ
ルス数を示す乗数を出力する第２の手段と、 上記乗数に基いて基本クロック周期の乗数倍の周期を持
つクロックパルスを発生する第３の手段と、 上記第１の手段から上記変位量を受信し、上記第３の手
段から送られてくるクロックパルスに基いてパルス列を
出力するパルス列変換手段と、 を備えた変位量検出装置。 - 【請求項２】 請求項１に記載の装置において、 前記第１の手段からの方向信号と、前記パルス列変換手
段からのパルス列を受けて、Ａ／Ｂ相信号を出力するＡ
／Ｂ相変換手段を備えた変位量検出装置。 - 【請求項３】 請求項１又は２に記載の装置において、
前記第２の手段が、前記基本クロックのパルス数に換算
した基準信号周期に代えて、基本クロックのパルス数に
換算した位相変調信号周期を用いた変位量検出装置。 - 【請求項４】 請求項１、２又は３に記載の装置におい
て、前記除算のための手段として除算結果を書き込んだ
読み出し専用メモリを備えた変位量検出装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23345996A JP3531375B2 (ja) | 1996-09-03 | 1996-09-03 | 変位量検出装置 |
| DE19738528A DE19738528B4 (de) | 1996-09-03 | 1997-09-03 | Vorrichtung und Verfahren zur Verschiebungsmessung |
| US08/922,527 US5970432A (en) | 1996-09-03 | 1997-09-03 | Apparatus and method for measuring displacement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23345996A JP3531375B2 (ja) | 1996-09-03 | 1996-09-03 | 変位量検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1078315A JPH1078315A (ja) | 1998-03-24 |
| JP3531375B2 true JP3531375B2 (ja) | 2004-05-31 |
Family
ID=16955371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23345996A Expired - Lifetime JP3531375B2 (ja) | 1996-09-03 | 1996-09-03 | 変位量検出装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5970432A (ja) |
| JP (1) | JP3531375B2 (ja) |
| DE (1) | DE19738528B4 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4239042B2 (ja) * | 1998-06-19 | 2009-03-18 | 株式会社安川電機 | ２次元アブソリュート位置センサおよびロボット |
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-
1996
- 1996-09-03 JP JP23345996A patent/JP3531375B2/ja not_active Expired - Lifetime
-
1997
- 1997-09-03 US US08/922,527 patent/US5970432A/en not_active Expired - Lifetime
- 1997-09-03 DE DE19738528A patent/DE19738528B4/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE19738528B4 (de) | 2007-02-08 |
| DE19738528A1 (de) | 1998-07-02 |
| JPH1078315A (ja) | 1998-03-24 |
| US5970432A (en) | 1999-10-19 |
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| Date | Code | Title | Description |
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| RD03 | Notification of appointment of power of attorney |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040210 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R370 | Written measure of declining of transfer procedure |
Free format text: JAPANESE INTERMEDIATE CODE: R370 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080312 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090312 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100312 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100312 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110312 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110312 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110312 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110312 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140312 Year of fee payment: 10 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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