KR920009640B1

KR920009640B1 - 디지틀 데이타 분리장치

Info

Publication number: KR920009640B1
Application number: KR1019860008569A
Authority: KR
Inventors: 트롤레티 보니파시오
Original assignee: 하니웰 불 이탈리아 에스. 피. 에이.; 카를로 팔세티
Priority date: 1985-10-10
Filing date: 1986-10-10
Publication date: 1992-10-22
Also published as: DE3672004D1; EP0222132B1; IT1185412B; EP0222132A3; US4742403A; IT8522431A0; KR870004374A; EP0222132A2

Abstract

내용 없음.

Description

디지틀 데이타 분리장치

제1도는 본 발명인 디지틀 데이타 분리장치를 포함한 데이타 프로세싱 블로선도로 도시하고 있다.

제2도는 본 발명인 디지틀 데이타 분리장치를 블록 선도로 도시하고 있다.

제3도는 제2도에 도시한 디지틀 데이타 분리장치의 여러 신호를 타이밍 선도로 도시하고 있다.

제4도는 데이타 분리장치의 속도 에러 측정회로에 대한 실시예를 상세하게 도시하고 있다.

제5도는 데이타 분리장치의 속도 에러 정정회로에 대한 또다른 실시예를 상세하게 도시하고 있다.

제6도는 측정속도 에러와 실제 순서 에러간의 상호 관계를 예시한 도면이다.

제7도는 제4도에 도시한 회로에 있어서 보간기의 실시예를 상세하게 도시하고 있다.

* 도면의 주요부분에 대한 부호의 설명

1 : 디지틀 데이타 분리장치 2 : 드라이브장치

3 : 제어기 4 : 중앙프로세서

5 : 주변 제어기 6 : 주메모리

7 : 시스템 버스 10 : 발진기

20 : 타이밍회로 30 : 카운터

40,50 : 복구논리회로 71 : 가산기

77,79 : 디코더 81 : D 플립플롭

83,84,85,86 : AND 게이트 91 : 레지스터

92,93 : ROM 94 : 멀티 플렉서

95 : OR 게이트

본 발명은 주파수 변조(이하 FM으로) 또는 수정 주파수 변조 (이하 MFM으로)로 디스크, 디스켓 및 테이프와 같은 자성 매체상에 기록된 2진 정보를 복구하는 장치인 디지틀 데이타 분리장치에 관한 것이다.

FM으로 기록된 2진 1혹은 0비트를 연속적으로 판독하는 것은 연속적으로 기록된 셀(cell)의 중심에 펄스의 존재 유무에 의해서 확인된다. 각 셀은 두가지 타이밍 펄스로 정의되며 그 첫번째 것은 셀의 초기치를 말하고, 두번째 것은 뒤따르는 셀의 초기치를 정의한다.

셀의 시간 간격은 사용된 자성 매체에 따라 변화한다. 예를 들면 8인치 디스켓이 FM으로 기록할 경우에 셀은 4㎲정도의 명목길이를 가지고 있다. 따라서 두 가지 연속 펄스간의 명목 시간 간격은 2㎲ 혹은 4㎲정도 될 것이다.

인치 디스켓의 경우에 셀의 명목 길이는 일반적으로 8㎲이다. 또한 MFM으로 기록한 경우에 2진수 ‘1’ 또는 ‘0’비트를 연속적으로 판독하는 것은 연속 셀의 중심에 펄스 각각의 존재 유무에 의해서 확인되어 진다. 그러나 MFM으로 기록하는 것은 2진1정보의 펄스 표시가 셀의 중심 혹은 앞선 셀 상에 존재할 때 셀의 초기치를 정의하는 타이밍 펄스가 존재하지 않는 FM기록과는 다르다.

또한 MFM에 있어서, 셀의 시간 간격은 기록 매체에 따라 좌우된다. 예를 들어 8인치 디스켓에 MFM으로 기록한 경우 셀의 명목 길이는 2㎲이다. 따라서 두 연속 펄스간의 명목 간격 시간은 2㎲, 3㎲ 또는 4㎲가 될 수 있다.

FM 혹은 MFM 기록방식에 대한 더 나은 정보는 1977년 11월에 발간된 IBM 도큐먼트 GA 21-9257-1호인 “IBM Two side diskeete Original Equipment Manufacturers Information-Second Edition”이라는 책에서 얻어질 수 있다.

자성 매체로부터 펄스 시퀀스를 판독하는 것은 입력 펄스 시켄스에 관련된 2진 정보를 출력에 공급하는 복구 시스템의 입력에 인가되어 진다. 이러한 펄스 시켄스는 전체 “1”정보 비트 혹은 전체“0”정보 비트가 기록되는 다수의 연속 셀에 대응하며, 사전 결정된 펄스의 수를 포함하고 있는 소위 동기 필드(보통 6 또는 12바이트)를 포함하고 있다.

동기 필드는 안에서 차단하며 입력단에서 검색된 펄스가 타이밍 펄스인지, 아니면 기록된 정보 비트의 펄스를 나타내는 것인지를 확인시켜 주는 복구 시스템에 의하여 사용된다.

따라서 복구 시스템은 두 개의 연속 펄스와 이러한 펄스의 특성간의 시간 간격을 기준으로 하여 자성 매체상에 기록된 정보를 정확하게 검색할 수 있다. 그러나 불행히도 연속 펄스간의 시간 간격의 측정만을 통한 데이타 복구는 신뢰성이 없으며 그 이유는 이러한 시간 간격이 복구 위상 동안 펄스 시켄스의 잘못된 해석을 낳게 되는 명목 값으로부터 실질적인 편차를 나타내게 해주기 때문이다.

이와 같은 편차는 두 가지 주요 원인으로 부터 생긴다. 그 첫번째 원인은 자성 매체에서의 속도 변화, 즉 자성매체를 구동하는 모터의 회전 속도 오차에 기인한다. 두번째 원인은 소위 기록된 펄스의 피크-이동현상에 기인한다.

공지된 바와 같이 이러한 피크-이동은 주로 근접 펄스의 상호영향에 그 원인이 있다. 그리고 이러한 피크-이동은 기록된 펄스 밀도가 일정할 때 즉, 연속 펄스간의 간격이 항상 동일할때만 ‘0’으로 간주 될 수 있다.

동기 필드에 대한 것을 제외하고는 명확히 미세한 상황은 FM 및 MFM 기록에 존재하지 않는다. 따라서 복구 시스템은 이러한 에러 원인을 정정하기 위한 장치를 필요로 한다. 가장 잘 알려진 장치로는 아날로그 위상 고정 발진기를 사용한 장치가 있다.

최근에 디지틀 위상 고정회로가 제시되고 있다. 이러한 위상 고정회로 중에, n. 0141028으로 1985년 5월 15일에 공개된 유럽특허 출원 84107390.1(1984.6.22)에 밝혀진 장치는 종래 기술의 일례로써 간주될 수 있다.

이러한 특허출원에 따라 자성 매체상에 기록된 디지틀 정보를 복구하는 문제는 연속 펄스간의 실제 간격의 측정을 통해서 피크-이동 뿐만 아니라 가능한 속도에러에 의한 원인이 되는 동기 필드를 확인할 수 있고 따라서 적절한 수의 판독 펄스를 구성하는 시간 간격 중에 명목 속도로써 자성 매체의 속도 에러를 나타낼 수 있는 회로장치를 제공함으로써 해결되고 있다.

각 동기 필드 검색으로 새로워진 이러한 정보는 연속 판독 펄스가 판독되는 동안에, 연속 판독 펄스들 사이에 측정된 간격을 정정하는데 사용되어지고, 따라서 측정간격을 정의하는 펄스 n과 n-1의 피크-이동 에러에 의하여 단자 영향을 받는 간격 측정이 주어지게 된다.

상기 정보는 적절한 코드로 판독 펄스 n-1의 피크-이동 방향과 실재를 정의하는 정보(동일한 복구장치로 궤한되어 공급됨)와 함께 피크-이동 복구장치에 인가되어 진다.

정정 주기 측정으로부터 판독 펄스 n-1의 피크-이동 유도는 판독 펄스 n-1과 n간의 명복 간격 주기 및 펄스 n의 피크-이동에 대한 실재와 방향을 계산하도록 한다.

펄스 n의 피크-이동은 연속 간격 N＋1의 명목 주기와 연속 판독 펄스 n＋1의 피크-이동 사이를 명확히 구별하도록 뒤쪽으로 이동한다,

실제적으로 측정 에러의 전달과 누적을 피하기 위해서 피크-이동 복구 시스템은 측정간 차이로 얻어진 피크-이동 측정이 아닌 방금 진행 한 판독 펄스간에 결정된 간격의 실제 주기와 명목사의 동일 코드를 궤환하여 공급하게 된다.

전술한 특허출원에서 밝혀진 사실은 매우 유효하고 많은 아날로그회로 및 다른 디지틀회로에 의해서 주어진 장치보다 더 큰 고분별 능력을 제공해 주고 있다.

실질적으로 두가지 형태의 정정 개념이 있게 되는데 즉 피크-이동 현상이 없을때의 검색된 속도인 정확한 속도 측정에 기초를 둔 속도 정정 및 연속 피크 이동 복구가 있다. 그러나 이러한 사실은 제한성 때문에 영향을 받게 되며 다시 말하면 매체 속도 변이가 속도 측정 주파수와 동일하거나 높은 주파수로 발생할 때 사용될 수 없게 된다는 것이다.

값이 싼 디스크 혹은 테이프, 특히 직경이

인치인 유연한 디스켓용인 디스크 드라이버의 경우에 속도 스윙잉(swining)이 명목 속도에서와 마찬가지로 약 1KHZ의 주파수 및 ±5-8％의 진폭과 함께 발생할 수 있다.

이러한 주파수의 속도 스윙잉이 발생할 때 앞에서 언급했던 출원에 의해서 밝혀진 구별장치의 동작이 매우 위험해 진다.

상기 출원건에서 밝혀진 장치에 의하여 제공된 동일한 특성을 실질적으로 제공할 수 있을 뿐 아니라 1KHz까지 스윙잉하게 되는 자성 매체로 동작하는 구별장치가 요구되어 진다. 이러한 것은 낮은 값으로 동작하는 장치의 일반적인 사용을 기하는데 요구되고 있다.

전술한 특허출원은 속도 에러 정정이 ROM에 의해서 이루어진다는 결점이 있다. 이러한 ROM은 판독되는 두 펄스간에 경과하는 시간 간격의 측정 주기를 나타내는 코드와 속도 에러를 나타내는 코드에 의해서 어드레스가 지정되고 있다. 따라서 ROM은 속도 에러에 관계된 시간 간격의 정정 주기를 표시하는 코드를 출력상에 공급함으로써 트랜스 코더(transcoder)처럼 작용한다.

실제 충분한 해결 상태를 얻기 위해서 최소한 2K 바이트 정도를 가지는 메모리가 요구되어 진다.

더우기 어떠한 메모리는 실제 측정된 주기에서의 차이가 미리 고정된 어떤 제한치보다 더 작은 간격을 확인함으로써 동기 필드를 인지하는데 사용될 것이다.

상기 제한치는 MFM 및 FM 기록의 경우와는 차이가 있다. 신호를 기록하는 두 가지 형태와 비교되는 장치를 얻기 위해서 사용된 기록 형태를 정의하는 사전 설정입력이 갖추어져야만 된다.

따라서 요구된 메모리 옹량은 4K 바이트까지 올라간다. 결구 알려진 디지틀장치는 대형이며 고가인 칩을 사용함으로써 직접회로와 같은 형태로만 구성될 수 있다. 이러한 점을 고려하여 구별장치는 속도 에러 정정이 매우 쉽게 집적화될 수 있는 회로를 요구하는데 적당하다.

이러한 과제는 본 발명의 목적인 자성 매체에 기록된 2진 정보를 복구시키는 장치인 디지틀 데이타 분리장치를 사용함으로써 성취될 수 있다.

상기 디지틀 데이타 분리장치는 연속적인 N 순차 간격의 실제 주기 측정과 이러한 간격은 명목 주기와의 비교를 통해서 정의된 속도차에 따라 실제적인 간격 주기의 정정을 수행하게 된다.

연속 간격의 실제 주기를 측정할 때 첫번째 측정된 간격의 초기 펄스에 대한 피크-이동과 마지막 측정된 간격이 종결 펄스에 대한 피크-이동이 교려되어지고 결국 측정 에러는 원인이 되지 않게 된다.

이러한 동작은 전체 표면 장애가 0.5K 바이트를 넘지 않는 용량을 지닌 ROM과 가산기 및 감산기를 결합한 논리회로망에 의해서 실행되어진다. 그리고 상기 동작은 속도 변화가 발생하는 것과 같은 주파수보다 더 높은 15-20KH₂ 이상의 주파수를 지니고 있는 어떤 기록 필드상에 계속적으로 수행되어 진다.

동기 필드의 검색이 요구되지 않을 때 서로 다른 기록형태 사이를 구별하는 신호의 사용은 불필요하게 되고 메모리 용량은 더욱 감소될 수 있다.

명목 주기의 정의가 단지 측정된 주기의 속도 정정 이후에 가능하기 때문에 속도 에러 정정은 측정된 실제 주기에 관련되는 명목 간격 주기의 검색을 포함하는 이유 처럼 간주될 수 있을 것이다.

한편 속도 에러 정정은 최소한 피크-이동에 의해서 영향을 받지 않는 동기필드에 상응하기 때문에 실제적으로 수행될 수 있고 중요 속도 에러가 존재할 때 측정된 주기와 명목 간격간의 동음 일치를 수행하는데 가능할 것이다.

다른 말로 표현하면 검색된 펄스 시켄스로 복구장치의 로킹은 여하튼 만들어 질 수 있다.

본 발명의 또 다른 점에 있어서 어떤 주기에 대해서 정의된 속도 에러는 여러 개의 연속 간격을 만들고 따라서 연속적으로 변화하는 파라미터의 평균치는 직접으로 속도 정정을 실행하는데 사용되지 않고 정정될 속도 에러 조건에 근접하는 전술한 검색 속도 에러의 기능으로써 보간하는데 사용되어 진다. 이러한 방식에 있어서, 동적 상태로 반응하는 장치는 신속하고 정확하다.

본 발명의 또 다른 특징 및 장점은 다음 첨부된 도면과 본 발명의 실시예에 의해서 명확히 표현될 것이다.

제1도는 본 발명인 디지틀 데이타 분리장치를 구성하는 전형적인 데이타 프로세싱 시스템을 블록선도로 도시하고 있다. 참조 부호 ‘1’로 표시된 이러한 디지틀 데이타 분리장치는 기억 매체(2A)용 드라이브장치(2)와 제어기(3) 사이에 위치하고 있다.

더우기 제1도의 시스템은 중앙프로세서(4), 주변 제어기(5) 및 주메모리(6)로 구성하고 있다. 중앙프로세서(4), 주메모리(6) 및 제어기(3)(5)는 데이타, 어드레스 및 제어신호를 전송할 수 있는 여러개의 리드선 또는 시스템 버스(7)에 의해서 서로 연결되어 있다.

본 실시예에서 시스템 기억 매체로는

인치 디스켓이 사용되며, 드라이브장치(2)는 디스크 드라이브임을 가정한다. 그러나 다음에 구성된 일예는 여러 종류의 기억장치 예를 들면 자기테이프 기억장치에 대해서도 유용할 것이다.

본 실시예에 있어서, 기억 매체로는 디스켓으로 구성되고 제어기(3)로서는 웨스턴 디지틀 코퍼레이션에 의해서 제조된 IC 칩인 ‘1791’표준회로 칩이 사용될 수 있다.

제어기(3)와 드라이브장치(2)는 버스(8)를 통해서 다수의 제어 및 정보신호를 교환한다. 제어기(3)와 드라이브장치(2) 사이의 회로 및 인터페이스신호에 대한 상세한 발명은 본 발명을 이해하는데 필수적인 것이 아니므로 제외되었다.

본 발명의 실시예에 있어서, 제어기(3)와 마찬가지로 웨스턴 디지틀 코퍼레이션에 의해서 제조된 IC 칩 ‘1791’과 함께 기억 매체용으로 사용되는

인치 디스켓과 회로 및 인터페이스신호는 이러한 제품의 명세서로부터 그려 낼 수 있다. 동일한 고찰이 제어기(3)와 복구장치(1) 사이의 인터페이스에 대해서 유효하다.

복구장치인 디지틀 데이타 분리장치(1)는 기록 매체상에 검색된 자기 플럭스 변이에 상응하는 각 플럭스인 사각파신호(RD CLK) 및 논리 레벨 ‘0’으로 펠스트레인 (RD DATA)을 제어기(3)에 공급해야만 한다는 점이 단지 지적되고 있다. 펄스(RD DATA) 및 윈도우신호(RD CLK)는 각 펄스(RD DATA)가 신호(RD CLK)의 반파내에서 완전히 발생하는 조건을 수행해야만 한다.

휴지기에서와 같이 윈도우신호(RD CLK)에 관련된 펄스 위치와 펄스 길이는 임의적이다. 그러나 펄스(RD DATA) 의 길이가 100-250㎱의 범위 안으로 떨어지고 윈도우신호(RD CLK)의 변이에 관련된 펄스의 시초, 혹은 종결의 시간이 40㎱ 보다 길지 않아야 될 것이다.

제어기(3)는 펄스(RD DATA)중 어느 하나가 타이밍 변이 혹은 데이타 변이에 상응하는 지에 대한 정보가 필요 없다. 제어기는 알려진 동기와 어드레스마크 필드에 반응하면서 판독하는 패턴으로부터 상기 변이를 분별할 수 있다.

또한, 타이밍 혹은 윈도우신호의 주기는 변화될 수 있고 두 개의 반파신호 각각은 서로 다른 길이를 가질 것이다.

드라이브장치(2)는 검색된 각각의 자기 플럭스 변이에 반응하면서 펄스(RAW DATA)를 디지틀 데이타 분리장치(1)에 공급한다. 입력으로써 수신된 펄스 트레인(RAW DATGA)에 반응하는 디지틀 데이타 분리장치(1)는 윈도우신호(RD CLK)에 관련하며 적절히 위치되어 있으면서 펄스(RAW DATA)에 상응하는 펄스(RD DATA)를 제어기(3)에 공급한다.

제어기(3)는 신호(RD DATA)에 의해서 펄스 트레인(RD DATA)내에 있는 정보 비트를 검색할 수 있고 병렬 형태로 시스템 버스(7)를 통해서 이러한 정보 비트를 이용할 수 있다.

제2도는 본 발명에 따른 제1도의 디지틀 데이타 분리장치(1)에 대한 블록선도이다. 디지틀 데이타 분리장치(1)는 발진기(10), 타이밍회로(20), 그리고 연속 입력 펄스간의 간격을 측정하는 카운터(30), 미리 설정된 속도와 같이 속도차에 따라 일한 주기를 정정하는 복구논리회로(40), 각각의 간격에 상응하는 명 꼭 주기의 구별과 피크-이동을 복구하는 논리회로(50), 미리 설정된 속도에서와 같이 속도차를 측정하고 결정하는 논리회로(70)와 논리회로(60) 그 자체에 의해서 발생하는 윈도우신호(RD CLK)내에 있는 판독 펄스 트레인(RD DATA)를 재구성하는 논리회로(60) 등으로 구성되어 있다.

발진기(10)는 8MHz의 주파수를 지닌 사각파신호(CLOCK)를 타이밍회로(20), 논리회로(30) 및 논리회로(60)에 각각 공급한다. 타이밍회로(20)는 각각의 펄스(RAW DATA)에 의해서 동작되고 논리회로(30)(50)(60)(70)의 동작을 제어하고 동기화하기 위해서 이러한 각 논리회로에 다수의 타이밍신호(REST)(STOP)(T0)(T1)(T2)(T3)(LOAD OUT) 특히 전술한 신호는 회로(70)에 보내어지고 반면에 타이밍신호(LOAD OUT)만이 논리회로(50)(60)에 그리고 타이밍신호(REST)(STOP)는 카운터(30)에 보내어 진다.

타이밍회로(20)는 시프트레지스터, 지연라인, 특히 전술한 유럽 특허출원과 같이 제3도에 도시된 것과 동일한 부품과 연결 등의 다양한 방식으로 구성될 수 있다.

본 발명의 기준을 쉽게 이해하기 위해서 나중에 고찰된 여러 신호와 더불어 타이밍회로(20) 및 발진기(10)에 의하여 발생된 신호의 타이밍 선도를 도시하고 있는 제3도가 구성되어 있다.

신호선도(CLOCK)는 발진기(10)로 발생된 신호(CLOCK)의 표현이다, 신호선도(RAW DATA)는 타이밍회로(20)로부터 수신된 판독 펄스의 표시이다. 판독 펄스는 자성매체의 속도 에러와 피크 이동 때문에 변이 시간 간격에서 신호(CLOCK)에서와 같은 비동기로써 나타낸다.

신호(CLOCK)의 상승에 따라 즉시 후속적으로 신호(RAW DATA)가 상승하고, 신호(STOP)은 ‘1’로 상승하며 동시에 19 CLOCK 주기 동안‘1’에서 계속 유지되어 진다, 신호(STOP)가 ‘0’으로 떨어질때 일반적으로 ‘1’에 있던 신호(REST)는 하나의 CLOCK 주기 동안 ‘0’으로 떨어진다.

신호(TO)(LOAD OUT)(T1)(T2)(T3)는 상승하는 신호(STOP)로 부터 8,16,19,20,25 CLOCK 주기로 각각 된 후에도 두 CLOCK 주기 동안 레벨 “1”로 상승한다.

시켄스는 펄스(RAW DATA)에 의하여 트리거되며, 시켄스가 끝날 때 새로운 트리거 펄스가 수신될 때까지 타이밍회로(20)는 비능동상태를 유지한다. 카운터(30)는 논리 레벨 ‘0’에서의 신호(REST)와, 제어 입력에 인가된 신호(STOP)의 전체시간이 논리 레벨 ‘0’으로 있을 때 클럭 입력상에 수신된 각각의 CLOCK 펄스에서의 증감분에 의하여 리셋되는 6셀 2진 카운터(실제적으로 이미 전술했던 특허출원의 제4도에 도시된 바와 같은 두 개의 IC 카운터)에 의하여 구성된다.

신호(STOP)가 논리레벨 ‘1’에 있을 때 카운터 (30)인 카운터는 정지한다. 카운터(30)인 카운터는 20 CLOCK 주기 (20×125＝2500㎱)와 동일한 고정 주기 이하인 CLOCK 주기수로 표현된 증가하는 두 개의 판독펄스(RAW DATA)간의 간격을 나타내는 6비트 2진 코드(CNT1÷6)를 채널(CNT)상으로 클럭을 공급한다.

이러한 측정은 CLOCK펄스와 마찬가지로 펄스(RAW DATA)의 비동기성 증가 때문에 생긴 불확실한 값에 의해서 영향을 받는다.

이러한 불확실한 값의 최대치는 ±125㎱인 두 개의 CLOCK 주기와 동일하다.

따라서 카운터(30)는 ±125㎱의 주기로 2500㎱에서 2500＋125·(2⁶―1)＝10,375㎱까지 변화하는 시간 간격을 측정할 수 있다.

2진 코드(CNT1÷6)는 신호(STOP)의 전체 시간의 논리레벨 ‘1’에 있을 동안 변화하지 않는 채로 유지되고 있으며 속도차를 회복하는 복구논리회로(40)와 속도 에러를 측정하는 에러 측정 논리회로(70)의 각 입력단에 인가되어 진다.

또한 복구논리회로(40)는 자기 매체의 명목 속도에 대한 속도 에러를 나타내는 2진 코드(0÷4)를 5리드버스(△V)를 통해서 수신한다.

복구논리회로(40)는 트랜스코터로써 동작하고 채널(CNT)상에 수신된 코드(CNT1÷6)를 속도 에러가 없는 코드(0÷4)에 따라 정정된 판독 펄스 간의 간격 주기를 표현하는 6비트 코드(SR1÷6) 로 변화시킨다.

코드(SR1÷6)는 채널(SR)을 통해서 피크 이동 복구논리회로(50)에 인가된다.

제2도에 나타나 있는 바와 같이 복구논리회로(50)는 4-4K 바이트의 용량을 지닌 영구 메모리(51)와 8비트 래치 레지스터(52)로 구성되어 진다. 영구 메모리(51)는 12개의 어드레스 입력(I1÷12)을 갖고 있다.

이러한 어드레스 입력중 다섯가지인 I1÷5는 코드(SR1÷6)를 수신한다.

6개의 입력(I6÷11)은 레지스터(6)의 8개 출력중 6개에 연결되고 나머지 입력(I12)은 FM/MFM을 정의하는 선택신호를 수신한다. 영구 메모리(51)의 출력은 레지스터(52)의 입력 연결된다.

레지스터가 주기신호(LOAD OUT)의 상승부까지 인에이블 될 때 영구 메모리(51)로부터의 출력정보는 레지스터(52)에 로드된다. 이미 언급했던 유럽 특허출원에서 광범위하게 서술한 바와 같이 피크 이동 복구논리회로(50)는 다음과 같이 동작한다.

영구 메모리(51)는 측정된 실제 기간(DEN을 나타내는 코드(SR1÷6)에 의하여 어드레스 지정되고 두 판독 펄스(n-1)(n) 사이의 간격(N)에 대한 가능한 속도 에러와 관련하여 정정된다.

더우기 상기 메모리(51)는 판독 펄스(n-1)의 피크 이동(PS_n-1)의 실재와 방향을 코드형태로 표현한 6비트 코드(레지스터(52)를 통해서 수신한 것임)에 의하여 궤환하면서 번지지정되어 진다.

다시말하면 간격(N)의 명목주기(DN_N)는 간격(N)을 정의하는 판독 펄스(n-1)(n)의 피크 이동(PS_n-1)(PS_n) 때문에 관련 속도로 정정된 기간(DE_N)과는 다르다.

즉 DN_N＋PS_n이 정의되고 두 성분 사이의 구별이 가능해지는

DE_N＝DN_N－PS_n-1＋PS_n

이 된다.

메모리(51)는 각 정보(DE_N,PS_n-1)에 대한 것인 어드레스 지정 가능한 위치에 대해서 이러한 구별을 수행하고 명목 기간이 4㎲,6㎲ 혹은 8㎲인가를 선택하는 2비트 2진 코드(AoBo)인 한쌍의 정보(DN_N, PS_n)와 간접적으로 피크-이동(PS_n-1)방향과 실제를 접하는 6비트 2진코드(PS1＋6)를 출력단을 통해서 공급한다. 코드(AoBo)(PS 1＋6)는 레지스터(52)에 로드되어지고 이러한 레지스터(52)로부터 논리회로(60)의 두 입력(AoBo)과 리드(53)(54) 및 버스(55)를 통한 논리회로(70)의 입력에 상응할 뿐만 아니라 메모리(51)의 어드레스 입력(I6+11)에 전송 되어 진다. 피크이동 복구 논리회로(50)는 어떤 상세한 서술이 요구 되지 않는 전술한 유럽특허 출원에서 서술된 피크 이동 복구 논리 회로와 동일한 방식으로 동작한다. 메모리(51)에 기록된 변화코드는 앞서 언급했던 출원의 설명과 마찬가지로 피크 이동에 관련된 출력코드(pS 1＋6)로 발생되고 코드(PS 1＋6)는 간격(DE_N)의 실제적인 기간과 그리고 동일한 간격의 명목기간(DN_N)(DN_N-1)을 표시하고 있다.

이러한 것은 측정 에러의 전달과 누적을 피하는데 필수적이다. 복구 논리 회로(50) 역시 피크 이동이 회복될 동안 요구된 메모리 용량을 감소함으로써 상기 방식과 같이 수정될 수 있다. 이러한 본 발명의 목적이 된다. 신호(CLOCK)(LOAD OUT)에 의하여 시지정된 논리회로(60)는 코드(AoBo)에 따라 출력으로 제1도에 도시된 제어기에 의해서 검색될 수 있는 코드(AoBo), 타이밍 윈도우 신호(RD CLK)와 데이타 신호(RD DATA)에 따라 출력을 통해서 공급한다. 논리회로(60)가 앞에서 언급한 출원에 의해서 밝혀진 것과 동일하고 그 서술은 발명을 이해하는데 필수적인 것이 아니며, 기준은 구조 및 동작에 대해서 전술했던 출원에 따라 구성된다.

본 발명의 실제적인 목적인 속도 에러 복구 회로(70)와 속도 에러 정정회로인 복구 논리회로(40)는 제4도와 제5도에 따라 설명될 수 있다. 속도 에러 복구 회로(70)는 두 개의 가산기(71)(79), 대수 가산기(72), 세 개의 래치 레지스터(73)(74)(75), 멀티 플렉서(76), 세 개의 디코더(77)(78)(79), ROM(80), D플립플롭(81), 두 개의 입력을 지닌 네 개의 AND 게이트(83)(84)(85)(86) 두 개의 입력을 지닌 두 개의 OR 게이트(87)(88)등으로 구성되어 있다. 코드(AoBo)는 디코더(79)에 입력으로 인가되어 지고 이러한 디코더는 코드를 4㎲에 상당하는 DN=010, 6㎲에 상당하는 DN=11 8㎍에 상당하는 DN=100과 같이 2㎲의 배수와 같은 간격의 명목 기간을 표시하는 세 개의 비트 2진코드(DN)으로 변환 시킨다. 코드(DN)는 가산기(71)의 첫번째 입력세트에 인가 되어 진다. 가산기(71)의 출력은 가산기(71)에 의해서 수행된 가산 동작을 결과를 대치하는 래치 레지스터(73)의 입력단에 연결된다. 래치 레지스터(73)의 출력은 가산기(71)의 두번째 입력 세트와 디코터(79)의 입력에 연결된다. 래치 레지스터(73)는 주기적으로 신호(REST)의 상승부에 의해서 로드된다.

따라서 가산기(71)과 래치 레지스터(73)는 간격의 명목 기간의 총 계수기로써 동작한다. 리셋 상태로 시작하여 총계수기가 40㎲에 해당하는 20보다 크거나 같은 측정치에 도달하고 디코더(79)는 플립플롭(81)의 입력을 인가시키고 펄스(T3)에 의하여 래치되는 신호“20”상태를 발생한다. 신호(R)는 플립플롭(81)의 출력으로 발생하고 AND 게이트(86) 및 리셋 레지스터(73)를 통해서 신호(T1)에 의해 적당히 시간 간격이 부여된다. 디코더(79)는 신호(

20)외에 레지스터(73)이 리셋될 때 나타나는 신호(ZO)와, 측정 간격의 명목기간에 대한 합을 나타내는 CNT를 통해서 동일한 측정 회로와 함께 표시되는 멀티플 비트 코드(∑DN), 40,42,44,46㎲ 등의총 측정간격의 명목 기간을 나타내는 두개의 비트 코드(∑DN)를 출력으로 공급한다. 실제적으로 총 계수치가 기간이 4,6,8㎲가 될 수 있는 간격의 기간을 합산하여 결국 이러한 합산치는 40㎲보다 더 높게 될수 있을 것이다. 코드(DN₁)는 세 개의 입력을 가진 멀티 플렉서(76)의 한 입력에 인가 된다. 코드(CNT₆)에 2500㎱와 동일한 상수(C)를 합산한 것은 가산기(97)를 통해서 두번째 입력에 인가되고 코드(PS 1÷6)는 디코더(77)를 통해서 세번째 입력에 인가된다. 6 어드레스 ROM과 같은 디코더(77)의 기능은 논리회로(50)에서 출력으로 나온 코드를 CNT 및 DN₁같은 동일한 측정회로가 지닌 펄스 피크-이동의 실재와 방향을 나타내는 코드로 변환 시킨다.

일반적으로 피크-이동은 펄스가 명목 위치보다 앞설때는 “양의 상태”, 펄스가 지연될때는 “음의 상태”로써 고찰 된다. 멀티 플렉서의 입력 선택은 선택입력(S0)(S1)에 인가된 적절한 신호에 의해서 제어 된다. S0=1과 S1=0 일 때 두번째 입력으로는 코드(CNT 1÷6)가 선택되고, S0=1과 S1=1 일 때 세번째 입력으로는 코드(PS₁)이 선택되며, S0=1과 S1=1일 때 첫번째 입력으로는 코드(DN₁)이 선택되고, SO는 신호(STOP)를 받는다. 입력(S₁)은 AND 게이트(83)의 출력으로 나오는 신호 뿐만 아니라 OR 게이트(88)를 통한 신호(≥20)를 받는다.

다시 말하면 입력(S₁)은 신호(ZO)와 STOP을 수신한다는 것이다. 멀티 플렉서(76)의 출력은 그 출력이 레지스터(74)의 입력에 연결되는 가산기(72)의 입력(B)에 연결된다. 가산 및 감산 기능은 카운터(72)에 인가된 신호(≥20)에 의하여 제어된다. 신호(≥20)가 나타나지 않을 때 가산기(72)는 대수 합산을 수행하고, 신호(≥20)가 나타날 때 간산기(72)는 입력(A)단에 나타나는 2진 코드에서 입력(B)단에 나타나는 2진 코드를 대수적으로 감하게 된다. 레지스터(74)는 신호(T_o) 또는 신호(T3)의 상승부가 OR게이트(87)를 통해서 클럭 입력으로 인가 될때 전체 레지스터로써 동작하는 레지스터(74)는 로드 되어 진다. 레지스터(74)는 신호(

20)가 나타날 때 AND 게이트(84)를 통해서 나오는 타이밍 펄스(T2)에 의하여 리셋된다. 도시된 회로 구성부의 동작은 펄스(RAW DATA)가 N,O,1로 번호가 주어지고 판독 펄스간의 간격이 나타나 있는 제3도의 타이밍 신도를 참조로 쉽게 이해될 수 있다. 제3도에서는 N,O,1…등으로 표시된 각각의 간격에 관련된 코드(CNT 1÷6)가 두개의 연속펄스(LOAD OUT)간에 경과하는 전체시간 동안 유효함을 도시되고 있다. “0”으로 번호화된 간격 동안 코드(CNT 1÷6)는 멀티 플렉서(76)에 의하여 선택된 “C”에 더해지고, 레지스터(74)에 로드 되어진 측정치에 더해진다. 펄스(REST)의 발생시에 동일한 간격동안 신호(≥20)이 발생된다.

이러한 신호는 멀티 플렉서(76)에 의한 코드(PS₁)의 선택과 펄스(N)에 해당하며 사전이에 기록되고 야기된 대수치(PS₁)를 지닌 레지스터(74)로 로드 시키는 원인이 되고 있다. 만약 PS₁이 “＋”상태이면 이러한 값은 실제적으로 감산되고 반면에 PS₁이 “－”상태이면 가산되어 진다. 신호(≥20)이 계속 나타날 때 “1”로 번호화된 간격 중에 멀티 플렉서(76)는 카운터(72)에 의하여 총계가 야기된 코드(ΣDN₁)를 입력으로 선택한다.

그리고 그 결과치는 펄스(T₀)의 형태로 레지스터(74)에 로드 된다.

이때 레지스터(74)는 측정주기의 마지막과 첫번째 필스 피크-이동의 대수치에 따라 과다 혹은 부족상태로 정정되고 명목 주기로 야기되며 연속 기간에 관련된 실제 기간의 실재와 방향을 나타내는 코드를 포함하고 있다. ∑DN으로 주어진 명목 기간인 N 간격으로 표헌된 값은 입력 단으로 정보(∑DN)를 수신하는 ROM(80)에 입력으로 인가 된다. ROM(80)은 표준기로써 동작하는데 다시 말하면 ∑DN으로 표시된 값에 의하여 입력으로 들어온 코드를 변환 하거나 나누게 되고 그 출력에는 ％ 속도 에러 코드(△V)를 발생 시킨다.

이러한 코드는 신호(≥20)및 신호(LOAD OUT)의 승산 결과치를 받는 레지스터(75)에 로드 된다. 이러한 후에 레지스터(73)는 플립플롭(81)에 나온 신호(R)과 펄스(T1)이 AND 되어 나온 출력치에 따라 리셋되고, 신호(≥20)는 “0”으로 떨어지게 된다. 대신 신호(ZO)는 펄수(T₂)가 AND 되어 레지스터(74)를 리셋시키는 형태로 발생된다

따라서 새로운 측정 사이클이 시작된다. “1”로 번호화된 기간중에 “0”으로 번호화된 펄스의 피크 이동에 관련한 코드(PS1)는 펄스(T3)로 레지스터(74)에 로드 된다. 펄스(T0)에서 간격 “1”인 측정 기간을 정의하는 코드 (CNT 1÷6＋C)는 PS1에 가산되고 동시에 레지스터(74)에 로드 된다. 신호(REST)에서 간격 “1”에 대한 명목기간을 나타내는 코드(DN)는 레지스터(73)에 로드된다. 연속 간격 중에 연속 간격의 실제 기간(CNT 1÷6＋C)과 명목 기간(DN)은 레지스터(73)에 나타나는 명목 기간이 각각 2㎲인 20간격의 값보다 같거나 클 때까지 레지스터(74)와 레지스터(73)에 각각 가산된다.

실제 기간과 명목 기간의 합 사이의 차이가 에러임을 나타낸 속도 에러 측정 과정에 관련하여 다음과 같은 설명이 구성되어야만 한다.

(1) 각 간격의 실제 측정은 그 밀도가 125㎲로 수행되며 따라서 ±125㎲의 불확실성으로 범위가 주어진다. 그러나 측정된 주기는 연속 간격으로 주어지기 때문에 매개 간격의 불확실성은 보상되고 주기의 실제측정은 불확실성 및 ±125㎲의 가능한 에러에 의해서 영향을 받는다. 선택된 바와 같이 측정 주기의 명목기간은 40㎲와 46㎲ 사이의 범위에 해당하는 값이고 불확실성 및 측정 에러는 3％를 초과하지 않는다.

(2) 측정 주기를 정정하는데 사용되는 피크-이동치는 속도 에러에서와 같이 정정된 정보로부터 나온 결과치 이다. 개념상 정확한 정정을 수행하기 위해서 이러한 결과치는 속도 에러에 따라 조정될 수 있는데 다시 말하면 속도 에러에 따라 증가 되거나 감소될 수 있을 것이다. 그러나 단일 피크-이동의 시간이 ±1㎲ 정도의 짧은 간격의 명목 주기에 대한 25%를 초과하지 않아야 하고 동시에 속도 에러가 ±10％를 초과하지 않는다고 하면 이러한 근사치에 의한 에러는 ±200㎲를 초과하지 않으며 결국 5％를 초과하지 않게 된다. 최대 속도 에러가 ±10％라고 하면 레지스터(74)가 표시해야만 하는 값의 범위는 최대 피크-이동이 1㎲ 이고 측정 주기의 최대기간이 46㎲ 인 것은 ±(4.6＋2)=6.6㎲와 동일하다 이러한 범위는 6비트와 1부호 비트 코드에 의해서 그 해결도가 125㎲ 인 것으로 표시될 수 있다.

따라서 레지스터(74)에서 출력된 정보는 레지스터(75)에 로드될 표준기(80)를 바이패스 하는 7비트 코드 중의 하나에 의해서 구성될 수 있다. 레지스터(74)에서 출력되는 코드중 별 중요치 않는 비트는 에러 측정에 기인하는 125㎲ 즉 3％ 이하는 에러 근사치를 무시해 버릴 수 있다.

결국 표준기(80)는 128 어드레스 지정과 출력 코드(△V)를 지니고 a±10％ 범위에 있는 5.2의 입력을 지닌 ROM과, 약 0.6％의 해결도를 지니고서 부호 비트와 4비트로 구성될 수 있다. 매우 복잡하기 때문에 논리회로(7)는 다른 논리회로(20)(30)(40 50)(60)와 더불어 단일 반도체 칩으로 쉽게 집적화 될수 있다. 언급한 바와 같이 논리 회로(70)는 40-60㎲의 기간 즉 20KHz를 초과하는 주파수를 지닌 연속주기의 측정에 의해서 속도 에러를 정의하고 있으며, 이러한 속도 에러는 정확히 검색될 수 있고 1KHz 정도의 주파수를 지닌 지연속도 변이를 무시할 수 있다. 제5도는 속도 정정 동작을 위해서 설계된 ROM의 크기를 최소화한 속도 에러 정정회로의 적절한 실시예를 회로로 도시하고 있다. 실시예의 구성은 다음과 같은 개념에 기본을 두고 있다. 코드(CNT 1÷6)는 2500μ로 야기된 간격의 측정 주기를 나타내고 있다.

그리고 요구된 정정은 속도 에러에 따른 전체％ 정정에 의해서 그리고 코드에 2500㎲를 가산함으로써 논리적으로 구성된다. 코드(CNT 1÷6)는 두 가지 요소로써 구성된다고 고려할 수 있다. 즉 근사하는 방향으로 간격을 측정하는 최상위부와 매우 정확히 간격을 측정하는 덜 중요한 보충 부분이다.

따라서 두 부분으로 분리하여 ％ 정정이 수행되고 그 결과는 합산 되도록 수행될 수 있다. 더욱이 정정 동작이 ±10％보다 크기 않는 값으로 측정된 기간을 수정할 때 최하위 비트에 대한 이러한 정정의 생략은 에러를 무시하는 원인이 된다. 최하위 비트가 125㎱의 기간을 표현할 때 정정의 생략은 ±12.5㎱의 에러가 측정된 불확실한 값이 ±125㎱와 비교되어지는 것처럼 완전히 무시되도록 하기 위한 원인이 된다. 마찬가지로 최상위 비트에 정정이 이루어지지 않는 다면 최대 에러가 ±25s 값은 계속 무시할 수 있는 에러가 되는 원인이 될 것이다.

또다른 개념은 5비트 에러 코드(DN)로 수행된 정정은 해결도가 약0.6％로 실행된다는 것이다. 따라서 반울림된 제거된 4비트 코드로 실행되고 코드(CNT 1÷6)의 덜 중요한 비트로 약 1.2％의 해결도를 지닌 정정은 무시할 수 있는 에러를 발생하게끔 한다. 특히 0.6％ 대신 1.2의 해결도로 정정이 중량1(25㎱), 2(500㎱), 3(1000㎱)의 비트로 만들어진 정정은 측정된 간격 즉 4-8㎲의 기간에 관련하여 무시할 수 있는 105㎱가 합인 1.5㎱,3㎱,6㎱의 가능한 에러 원인이 된다.

따라서 논리회로(40)는 7개의 입력을 지닌 ROM(41), 7개의 입력을 지닌 ROM(42) 및 세개의 입력이 있는 가산기(43)으로 구성 된다. 코드 (CNT 1÷6)의 덜 중요한 CNT 1비트는 직접적으로 가산기(43)의 첫번째 입력에 인가된다, 비트(CNT 2∼4)는 비트(△V 2∼4)와 코드(△V)의 부호와 함께 ROM(41)에 입력된다. 비트(DNT 5∼6)은 전체 코드(△V)와 함께 ROM(42)에 입력된다. ROM(41)(42)의 출력은 가산기(43)의 입력단에 인가된다. ROM(42)은 코드(CNT 1∼6)의 최상위 부분과 임의의 시간인 2500㎱를 코드 변환함으로써 속도 정정을 실행하고 반면에 덜 중요한 부분에서 최하위 비트가 제거된 속도 정정을 실행한다. 이때 상기의 ROM(41)(42)으로부터 출력된 값은 정정 기간 코드(SR 1∼6)가 발생할 때까지 합산된다. 카운터(43)에서 무시 가능한 반올림 상태를 만들기 위해서 상기 ROM(41)(42)에서 출력된 정보는 6보다 큰, 예를 들면 8정도의 비트수를 가지는 코드에 의해서 구성될 수 있으며, 출력 코드(SR)의 최상위 부분만이 사용될 수 있음이 명확하다. 논리회로(40)(70)에 의하여 실행된 속도 에러 측정 및 정정에 관한 동작은 기록하는 형태와는 별개이다.

따라서 해결도에 있어서 소실이 없이 상기 종작은 총 용량이 463 어드레스 지정에 따라 4K 바이트보다 작은 용량을 지닌 ROM(41)(42)에 의해서 실행될 수 있다. 회로망, 레지스터, 추가 논리 구성부를 합산하기 위한 필요가 요구된 메모리 용량에 있어서의 상기 중요한 감소에 의하여 크게 보상되어 진다.

본 발명의 디지틀 분리장치의 목적은 더욱 개선될 수 있고 즉 속도 에러코드가 정정을 실행하는데 사용될 때 주기에서 발생하는 에러 상태를 차단할 보간 속도 에러를 정의할 수 있다.

상기의 사실로부터 속도 에러는 그 가간 범위가 40-60㎲인 N간격 주기에 걸쳐 측정되고, 비슷한 기간의 연속 주기에 대해 사용되어 진다는 것이 명확하다. 얼마간의 ％의 범위의 진폭 혹은 1KHz 이하의 주파수에서 속도 변이성이 있는 조건 아래에서 단지 무시할 수 있는 속도 변화는 한 측정 주기로부터 다음 측정 주기까지 발생한다. 이러한 변화는 약 1KHz의 주파수와 ±10％의 범위내의 진폭이 존재하는 중요한 것이 된다. 제6도는 이러한 것을 나타내고 있다. 제6도는 주파수가 1KHz 그리고 진폭이 10％인 정헌 속도 변이의 구획 파형을 도시하고 있다. 만약 속도 에러가 순시 시간(t0)에서 시작하여 40㎲의 주기에 걸쳐 측정된다면 순시 시간(t1)에서 레지스터(75)에서 측정되고 로드된 속도 에러는 △V1이 되며 다시 말하면 순시 시간(t1)에서의 에러(△′V)간의 근사적인 에러 평균치가 된다.

이러한 에러는 속도 에러가 값△′V에서 값△″′V로 증가하는 간격(t1)(t2)의 속도를 정정하는데 사용된다.

따라서 속도 에러는 최소 상태로 정정되고 더 양호한 정정 상태를 △″V와 △″′V또는 최소한△′V와 동일한 값 사이의 범위에 있는 값 DN2을 사용함으로써 얻어질 것이다. 제7도는 상기의 정정을 실행하며 제4도의 레지스터 출력과 제5도의 에러 정정회로 사이에 적절히 위치될 수 있는 논리 회로망(90)을 도시하고 있다. 레지스터(75)의 출력단은 레지스터(91)의 입력단에 도시하고 있다. 레지스터(75)의 출력단은 레지스터(91)의 입력단에 연결된다. 레지스터(91)의 로도된 값은 신호(

20)이 존재할 때 레지스터의 클럭 입력에 인가된 펄스(LOAD OUT)의 상승부 의해서 시간화 된다. 다시 말하면 레지스터(91)는 레지스터(75)와 동기적으로 로드되어 결국 레지스터(75)가 속도 에러(△V1)을 포함하면 레지스터(91)은 이전의 주기에서 측정된 속도 에러(△V0)를 포함하게 된다. 코드(△V0)(△V1)의 최상위 비트는 그 출력이 멀티 플렉서(94)의 입력중 첫번째 세트에 연결되고 ROM(93)의 출력은 입력중 두번째 세트에 연결된다. 만약 코드(△V0)와 코드(△V1)중 적어도 하나의 최상위 비트가 “1”이라고 하면 멀티 플렉서(94)는 ROM(92)의 출력단에 나타나는 코드를 출력으로 전달하고 반면에 최상위 비트가 “0”이면 ROM(93)의 출력에 나나타는 코드를 전달한다. ROM(92)은 코드(△V1)의 네가지 진폭비트와 레지스터(91)에서 출력된 코드(△V0)의 네가지 진폭 비트를 받는다. 코드(DV1)의 부호비트는 ROM(92)를 통과하여 멀티 플렉서(94)의 입력에 직접으로 인가된다. 만약 속도 에러가 주기를 측정하는 두 연속 속도 에러 중에 매우 높다면(최상위 비트가1) 속도 에러부호는 속도 변동주기가 매우 크기 때문에 변화할 수가 없음이 명확하다.

따라서 ROM(92)은 코드(△V1)의 동일부호가 인가되는 코드(△V22)를 출력으로 발생시키는 속도 에러 진폭의 선형보간을 실행할 수 있다. ROM(92)에 의해서 실행된 동작은 다음과 같이 개념화 된다. 즉

│△V2│=│△V1│＋(│△V1│－│△V0│)

실제적으로 측정 시스템에 있어서 발진 현상을 피하기 위해서 △V1과 △V0에 고유한 측정불확실성에 기인하여 다음과 같은 공식에 따라 낮은 값으로 보간을 제한하는데 적절하다.

△V2=△V1＋(│△V1－I1│－│△V0＋I0│)

여기서 I1과 I0는 △V1과 △V0에 할당된 불확실한 마아진이다. 대신 ROM(93)은 코드(△V1)과 코드(△V0)의 저중량을 지닌 세개의 비트와 관련부호를 입력으로 받고 세 개의 비트를 수행하며 대수형태로 이전의 비트와 비슷한 보간을 실시하여 결국 보간된 에로코드를 출력으로 발생한다.

따라서 총 용량이 512 어드레스 지정 가능한 두 개의 ROM을 사용함으로써 매우 정확한 실제값과 근사한 보간속도 에러값(DV2)를 얻게 된다는 것이 명확하다. 논리회로망(90)에 의해서 형성된 정정에 대한 약간의 제한,, 예를 들면(△V0)의 최하위 비트를 무시함으로써 논리회로망은 128 어드레스 지정을 할 수 있는 ROM에 의해서 구성될 수 있음이 명확하다.

이상과 같은 설명은 본 발명의 적절한 실시예에 참조하였지만 어느 정도의 변경이 본 발명의 청구범위에서 벗어남이 없이 가능할 수 있다.

특히 변환코드 동작의 실행을 위해서 ROM 메모리는 논리 매트릭스 및 그와 비슷한 장치와 같은 기능적으로 동일한 장치를 포함할 수 있다.

Claims

두연속 판독 펄스 사이의 각 간격에 대한 실제 기간을 측정하는 기간 측정회로(30)와, 상기 실제기간을 정정된 기간으로 변환시키는 속도 에러 정정회로(40)와, 정정 기간을 간격 명목 기간으로 부역하고, 간격 종력펄스의 피크-이동을 검색하며, 출력단에 명목 기간 코드 및 피크-이동 코드를 각각 발생시키는 피크-이동 복구회로(50)와, 매체 속도 에러를 주기적으로 측정하는 속도 에러 측정회로(70)등으로 구성되며 판독펄스가 피크-이동에 의하여 영향을 받고 속도 에러에 의해 영향을 받는 이동형 자성 매체상에 기록하는 장치에 사용되는 디지틀 데이타 분리장치에 있어서, 상기 간격이 전체 기간이 미리 설정된 기간 보다 같거나 길때까지 다수 연속 간격의 명목 기간 코드를 합산하고 상기 전체 기간을 표시하는 첫번째 코드를 출력으로 발생하는 첫번째 가산장치(71)(73)(79) (81)(86)와, 상기 각 간격의 실제기간과 상기 피크-이동, 그리고 다수의 연속 간격의 실제 기간의 합과 명목 기간간의 차이를 계산하는 상기 첫번째 전체 기간 코드를 받고 상기 차이 값이 상기 연속간격의 첫번째 시작 펄스의 피크-이동 코드와 상기 연속간격의 마지막 종결 펄스의 피크-이동 코드를 가산 및 감산함으로써 초과 혹은 감소를 정정되고 이러한 것을 받아들이는 입력을 가지고 있으며, 상기 정정된 차이를 표시하는 두번재 코드를 출력으로 공급하는 두번째 대수 가산장치(72)(74)(76)와 상기 첫번째 및 두번째 코드를 수신하는 입력과 속도 에러를 출력으로 공급하는 출력을 지닌 표준장치(80)로 상기 속도 에러 측정장치(70)가 구성되어 있는 것을 특징으로 하는 디지틀 데이타 분리장치.
제1항에 있어서, 상기 속도 에러 정정장치(40)는 첫번째 트랜스코더(41), 두번째 트랜스코더(42), 가산기(43)로 구성되어 있고, 상기 첫번째 트랜스코더(41)는 간격의 실제 기간을 나타내는 코드의 최하위 비트 및 상기 속도 에러 코드의 최상위 비트를 입력으로 받아서 첫번째 정정된 기간 코드를 출력으로 공급하고, 상기 두번째 트랜스코더(42)는 간격의 실제기간과 상기 속도 에러 코더를 나타내는 최상위 비트를 입력으로 수신하고 두번째 정정된 기간코드를 출력으로 공급하게 되며, 상기 가산기(43)는 상기 첫번째와 두번째 정정 주기코드와의 합산을 실시하고 그 출력으로 속도 정정 간격기간을 표시하는 코드를 공급하게 되는 구성으로 된 것을 특징으로 하는 디지틀 데이타 분리장치.
제1항에 있어서, 상기 속도 에러 측정자치가 연속 간격의 첫번 주기에서 측정된 속도 에러 코드를 기록하는 레지스터(91)와, 연속 간격의 첫번째 주기에서 측정된 상기 에러코드와 상기 트랜지스 코드의 첫번째 주기에 연속하는 연속간격의 두번째 주기에서 측정된 속도 에러 코드를 출력으로 공급하는 트랜스코더(92)(93)로 이루어진 속도 에러 보간장치(90)를 구성하고 있는 것을 특징으로 하는 디지틀 데이타 분리장치.