JPS5913070B2 - 符号変換装置 - Google Patents

Description

【発明の詳細な説明】 本発明は第１のレベル及び第２のレベルを有する２進ビ
ツト流に対しビツトの開始及び終了時において平常に生
じるレベル変移の中間で生じる非正規レベル変移の存在
が第１の入力データ状態を示し、ビツトの開始及び終了
時において平常に生じるレベル変移の中間における非正
規レベル変移の無いことが第２の入力データ状態を示す
ようなビツト流を読み出すために、一定の距離だけ離さ
れて設けられ、その部分における該ビツト流のレベルを
同時にセンスする第１及び第２のセンス手段を含む装置
に関する。

現在までに種々のクロツク形の符号方式が開発されてお
り、このような方式においてはデータとタイミング情報
の両方を含む信号が単一の２進ビツト流によつてあられ
される。

このような方式では少くとも理想的には２つの可能なレ
ベル、すなわち伏態の１つをとるものと仮定されており
、また言うまでもなくレベル間での変移が行われる。こ
のようなビツト流を蓄えるのに磁気媒体を用いることが
でき、データ及びタイミング情報は磁化方（坪の一連の
変移によつて表わすことができる。またこのようなビツ
ト流は図形的な棒記号によつても表わすことができる。
広く用いられている自己クロツク型の符号化方式として
エイキン・コードすなわち２周波コヒーレント位相コー
ドがある。

このコードの電気的表現の特徴は次のように述べられる
。信号の２つの可能なレベル間の変移は各ビツト間隔の
開始時及び終了時に定常的に生じる。このような定常的
な変移の間で不規則なすなわち非正規の変移があると１
つの出力データ状態であることが示される。このような
非正規変移がないと、他のすなわち第２の、出力データ
伏態であるとみなされる。従つてエイキン・コードによ
つて符号化されたビツト流によつてはこばれるゼータは
非正規変移の中に含まれているが、このデータを引き出
すために必要なタイミング情報は定常的な変移すなわち
正規変移内に含まれている。多くの応用分野においては
処理を行うためにはエイキン・コ一 ドを他のフオーマ
ツト例えばクロツクを持つた２進波形に変換する必要が
ある。

この変換を行うためには、データが存在する時には第１
の状態をとり、存在しない時には第２の状態をとる第１
のビツト流すなわちデータビツト流と、このデータビツ
ト流を正しく解釈するのに必要な第２のビツト流すなわ
ちタイミングビツト流とを発生するためのデコーダが必
要となる。このためには正規変移は非正規変移と分離さ
れねばならない〜 上記の変換を行うための従来技術によるデコーダは、も
しエイキン・コードが一様な速度で読み出されるのであ
れば比較的容易に実現できる。

例えば正確なクロツクすなわちタイマを用いてビツト間
隔内で非正規変移の存在をチエツクすべき正しい時刻を
決定することができる。一方、例えば手動の読み出し器
を用いる場合のようにエイキン・コードが一様でない速
度で走査される場合にはクロツクを用いることはできず
、別の手法が必要となる。この手法としては例えば、先
行するビツトの幅を用いて現在のビツトを観測する時間
幅を推定する手法を用いることができる。隣り合つたビ
ツトを読むときの速度変化が小さければこのような手法
によるデコーダも正しく機能する。しかしこのような形
の読み取り器は複雑で高価な論理回路を必要とする上に
、読み取りに加減速がある場合には正しく動作しない。
以上の問題はすべてのレベル変移の表示を提供するよう
結合された第３の手段と、第３の手段に応動し平常に生
じる変移を非正規変移から分離する第４の手段と、第２
及び第４の手段の両方に応動してそれぞれ第１の入力デ
ータ状態及び第２の入力データ状態を示す第１及び第２
の出力状態を持つた出力ビツト流を発生する第５の手段
とを特徴とする本発明に従つて解決された。

本発明の原理に従つた符号変換装置においては、一定の
距離だけ離されて設けられ変換すべきビツト流を同時に
センスするように構成された２つの読み出しヘツドと、
ヘツド出力及び２つのヘツド間にあるビツト流の゛相関
゛を取ることによつてタイミング情報とデータとを別に
読み出すための論理回路とが含まれている。

より具体的には、論理回路は読み出しヘツドの間にある
ビツト流の内容を計数し記憶するためのレジスタすなわ
ちメモリと、このレジスタ及び２つの読出しヘツドの出
力に応動してデータのみを含む第１の出力ビツト流を発
生するための判定回路とを含んでいる。この出力ビツト
流は、１つの読出しヘツドの出力ともに用いられてタイ
ミング情報のみを含む第２の出力ビツト流を発生する。
上記のような有利な装置により、一定密度のビツト流の
読出しを行う時に、異つた読出し速度及び変化する加速
の元での満足すべき動作が得られる。

さらに、２つの読出しヘツドの間隔が短く、たとえば１
ビツト長だけ離れているものとすれば、必要なメモリは
最小となり、従つて論理回路は単純で安価なものとなる
。第１Ａ図において、エイキン・コードを用いて符号化
されたビツト流の波形が示されている。

図から明らかなように、波形は第１のレベル１０又は第
２のレベル１１のいずれかを取り、ビツト流内の各ヒツ
ト間隔２２，２３，２４，２５及び２６の開始又は終了
時に正規の変移１２，１３，１４，１５，１６，１７が
上記レベル間で行われている。変移１８及び１９のよう
な非正規変移もビツト間隔２４及び２６の開始時と終了
時の中間へで生じている。ビツト間隔内における非正規
変移の存在又は不在が、ビツト流によつて運ばれるデー
タを示している。

つまり、間隔２４及び２６を２進゛１゛″とし、間隔２
２，２３，２５を２進゛０″”と考えることができる。
この場合、第１図Ａのビツト流は左から右に゛００１０
１”と読むことができる。逆に、間隔２４及び２６を２
進゛Ｏ”と考え、間隔２２，２３及び２５を２進゛１”
と考えることもできるが、この時ビツト流ば１１０１０
″゛と読める。前者の解釈をした場合、第１図Ａのビツ
ト流によつて運ばれたデータは、本発明に従つた装置に
よつて第１図Ｂの波形に変換される。該波形において第
１及び第２のレベル３０及び３１はそれぞれ２進゛１″
゛及び゛Ｏ゛を表わしている。いうまでもなく後者の解
釈をする場合には、第１図Ａのビツト流は第１図Ｂの波
形の逆波形に変換される。しかしいずれの場合も、第１
図Ｂの波形（又はその逆）は、しばしば直接２進コード
と呼ばれるが、これはその自体のみで上記ビツト流を規
定するには不十分である。すなわち、ビツト間隔２２−
２６を表わすタイミング情報が必要であり、この情報に
よつてはじめて第１図Ｂの波形は、゛００１０１゛と正
しく解釈される。このタイミング情報は後述するように
第１図Ａの波形から取り出される。従つてこの波形ば自
己クロックであると呼ばれる。第１図Ａの波形に対応し
たビツト流は磁気媒体に蓄えることができるし、又他の
方法によつて表現できることに注意すべきである。

例えば第１図Ｃに示したような棒記号を用いることがで
き、斜線の部分でレベル１０にある第１図Ａの波形を示
し、その他の部分でレベル１１にある波形を示している
。逆に、斜線の部分とそうでない部分を入れ換えても良
い。いずれの場合も第１図Ａに示したような電気的波形
が入力信号となり、これが本発明に示した装置によつて
変換される。第２図｝ま、第１図Ａのビツト流を第１図
Ｂの波形に変換するとともに、ビツト間隔を規定するの
に必要なタイミング情報を作るための装置を示している
。

この装置は、第１及び第２のセンス装置５０及び５１を
含んでおり、これらは一定の距離だけ離して設けられて
いる。この距離は第１図の１ビツト長に対応している。
ビツト流が磁気テープ又はそれと同様の媒体によつて運
ばれる場合には、センス装置５０及び５１は、通常の磁
気読出しヘツドに、必要に応じて増幅器をつけたもので
良い。もし、ビツト流が棒記号で表示されていれば、セ
ンス装置５０及び５１はフオトセルに、必要に応じて光
源と増幅器とをつけたもので良い。これらのセンス装置
は、媒体６０が装置に沿つて動くときに、該媒体によつ
て運ばれるビツト流を同時に読むように構成されている
。媒体６０が図の矢印の方向に進む時、センス装置５１
からの出力は、センス装置５０からの出力よりも１ビツ
ト分だけ先行しており、その波形が第１図Ｄに示されて
いる。両方の出力とも排他的（イクスクルーシブ）ノア
ゲート５２の入力に印加されており、ゲート５２の入力
の両方が同じレベルにある時にその出力は高レベルとな
る。この出力｝ま第１図Ｅに示されている。ゲート５２
の出力はフリツプ・フロツプすなわちレジスタ５３のゼ
ータＤ入力５４に印加されており、一方、フリツプ・フ
ロツプ５３のクロツク人力５５には、後述するように入
カビツト流内で正規変移が起こる毎にタイミング信号が
印加される。

従つて当業者には明らかなように、レジスタ５３のＱ出
力５６は第１図Ｆに示した波形（第１図Ｂの波形とほと
んど同じである）を発生し、これは人カビツト流によつ
て運ばれ、望ましい直接２進コードに変換されたデータ
を示している。タイミング情報は、センス装置５０の出
力を変移検出器５７に印加し、第１図Ｇに示したような
、正規及び非正規の両方の変移を示すパルス列をまず得
ることによつて入カビツト流から取り出される。検出器
５７は微分器と単安定マルチバイブレータを組合せたも
ので構成でき、その場合には正方向変移しか検出できな
いが、検出器５７の完全な構成方法は当業者には明らか
であろう。このように得られたタイミングパルスはアン
ドゲート５８の１つの入力５９に印加され、該ゲートの
他の入力６２にはレジスタ５３のＱ出力、すなわちＱ出
力の逆が印加されている。第１図Ｇ及びＦの波形を調べ
れば明らかなように、このようにしてゲート５８の出力
に得られるクロツクすなわちタイミング・パルスは、第
１図Ｈに示したように、ビツト流の正規変移１２−１７
の時点においてのみ生じ、非正規変移１８及び１９に対
応するパルスは消去されているが、これはこれらの時点
においてゲート５８への入力６２が低レベルにあるため
である。このクロツクパルスはインバータ６１に印加さ
れて反転された後レジスタ５３のクロツク入力５５に印
加される。当業者には公知のように、このクロツク信号
が低レベルから高レベルに変化した時点において、レジ
スタ５３のＱ出力がそのデータＤ入力と等しくなる。以
上の説明で明かなように、第２図の符号変換器はエイキ
ン・コードを用いて符号化された自己クロツクのビツト
流を、データとタイミング情報とから成る別のビツト流
に変換するものであり、正確なビツト間隔やクロツクや
、一定の読み出し速度を維持するための他の手段等を必
安としない単純な論理回路のみによつて構成されている
。

本発明の他の実施例の説明に移る前に動作の基本原理を
理解することが望ましい。この目的のために変移を連続
的に監視しているセンス装置５０について考えてみる。
変移が検出されると、両方のセンス装置５０及び５１に
おいてレベル１０又は１１が読まれる。第１図Ａ及びＤ
を調べることによつて明らかなように、これらが逆のレ
ベルである時にばＯ″″を示し、同じレベルである時に
ば１″″になつている。この解析を完成させるためにも
う１つだけ考えねばならない。すなわち、入カビツト流
内の１Ｆ５ビツトは１つの非正規変移を含んでいるため
、判定出力が不用である場合にはこのような変移は無視
されねばならない。このことはレジスタ５３の動作によ
つて行われており、゛１″”ビツトが存在する時にはＱ
出力が低レベルになつて、変移パルスはゲート５８を通
過しない。本発明においては、センス装置５０及び５１
の間の距離は１ビツト間隔に限定されるものではない。

前記の技術は、この距離を任意のビツト長及びビツト長
の非整数倍にまで拡張することができる。例えば第３図
においては、入カビツト流を直接２進ビツト流に変換す
る装置が示されているが、ここで、センス装置１０１及
び１０２は４−ビツト長だけ離されている。装置１０１
は変移検出器１０３に接続されており、検出器１０３は
前と同様に正規及び非正規のレベル変移の度に線１０４
に出力パルスを発生する。変移の度に両方のセンス装置
の出力が調べられる。しかしこの場合判断を下すために
は以前の４ビツトの伏態、すなわち２つのセンス装置の
間における入カビツト流の伏態を知ることが重要である
。この時次の４つの場合について考える必要がある。も
し先行する４ビツトが偶数個の１を含んでいれば、装置
１０１及び１０２でセンスされたレベルが異つていれば
゛０″″が検出され、同じであれば゛１゛が検出される
。もし先行する４ビツトが奇数個の１を含んでいれば装
置１０１及び１０２によつてセンスされたレベルが同じ
であるときに゛Ｏ゛が、異つているときに゛１゛が検出
される。言い換えれば第３図の装置で用いられているよ
うに４−ビツト長の間隔に対する望ましい論理動作は、
センス装置間にある入カビツト流内に含まれている゛１
゛ビツトの総数とその出力が高レベル（レベル１０）で
あるセンス装置の数との和が偶数であれば゛ビが検出さ
れ、奇数であれば゛０″”が検出される。上の検出を行
うために、段１０５，１０６，１０７及び１０８を持つ
た４ビツトシフトレジスタが直列に構成され、段１０５
のＱ出力が次段１０６のＤ入力に接続されており、以下
同様である。各段のクロツク入力端子は共に線路１０９
に接続されており、線１１０からインバータ１１１を介
して反転されたタイミング信号が印加される。レジスタ
の段１０５−１０８はメモリとして働き、各段のＱ出力
のレベルは、センス装置１０１及び１０２の間にある入
カビツト流内のデータを表わしている。これらの出力は
、センス装置１０１及び１０２の出力とともに論理回路
１１２（これについては後述する）に接続されており、
これは奇−偶検出器として働く。この論理回路は前述の
論理動作を行う。すなわち、そこに印加される高レベル
入力の数が偶数である時に高レベルすなわち゛１゛出力
を発生する。論理回路１１２の出力はレジスタ段１０５
のＤ入力に印加される。第３図のレジスタの各段１０５
−１０８は変換されるべき入カビツト流内のデータを蓄
えているため、任意の段のＱ出力から所定の直接２進コ
ードを得ることができる。第３図においては、データ出
力は段１０８のＱ出力から得られている。タイミング情
報は前と同様に、変移検出器１０３の出力を線１０４か
らアンドゲート１１３の１つの入力に印加し、ゲート１
１３の他の入力をレジスタ段１０８のＱ出力に接続する
ことによつて得られる。

人カビツト流を運ぶ媒体６０が第３図の矢印の方向に沿
つてセンス装置１０１及び１０２を通過するとき、対応
するゼータが段１０８に蓄えられているビツトが装置１
０１によつて走査され、゛１″゛ビツト内にある非正規
変移は、低レベルにある段１０８のＱ出力によつて、ゲ
ート１１３の通過を阻止される。いいかえれば、レジス
タ段１０５−１０７はデータ流に遅延を与え、検出器１
０２によつてセンスされた特定の入カビツトが段１０８
に到着すると同時に、同じ入カビツトが検出器１０１に
よつてセンスされるようにしている。段１０８のＱ出力
は出力データ流となる。またＱ出力はクロツク信号を発
生するのに使われる。第４図は第３図の奇一偶検出器（
論理回路１１２）の簡単な実施例を示している。

この検出器は５ケの排他的論理和（イクスクルーシブ・
オア）ゲート２１１−２１５を含んでおり、これらは連
鎖状に、次のように接続されている。すなわち２つの入
力２０１及び２０２がゲート２１１に接続されており、
ゲート２１１の出力と第３の入力２０３がゲート２１２
に接続され、ゲート２１２の出力と第４の入力２０４が
ゲート２１３に接続され、以下同様である。インバータ
２１６はゲート２１５の出力に接続されている。当業者
には明らかなように、インバータ２１６の出力から得ら
れる検出器出力は、入力２０１−２０６の偶数個が高レ
ベルにある時にのみ高レベルとなり、奇数個の人力が高
レベルである時に低レベルとなる。又必要な排他的論理
和ゲートの数は、第１及び第２のセンス装置の間にある
ビツト流に含まれ得る非正規変移の数の最大値に等しい
ことは明らかである。上記のように、本発明の数個の実
施例の説明から明かなように、本発明の原理に従えば２
つのセンス装置の間の距離を任意にしても、センス装置
間にある入カビツト流内のデータを蓄えるメモリが用意
されている限り、満足な結果が得られる。

該ビツト流内に含まれる非正規変移の最大数をｎとすれ
ばｎ＝２又はそれ以上に対してメモリはｎ１ビツトの容
量を必要とし、ｎ＝１に対して１ビツトの容量が必要と
なるが後者｝ま特殊ケースに相等する。異つた距離に対
しては異つた論理回路の構成をとることは明らかであり
、これらはメモリとセンス装置の出力とに応じてきまる
。ｍを奇数の整数とし、ｍ−１〈Ｓ＜ｍなるＳビツト分
の距離をセンス装置間にとると、上記論理回路への高レ
ベル入力が・偶数であるときに高レベル出力を出すため
に論理回路内にインバータを入れねばならない。一方ｍ
が偶数であれば論理回路は高レベル入力の総数が奇数で
ある時に高レベル出力を出すよう構成される。このよう
なセンス装置間の距離と、必要なメモリ段の数と、論理
回路の構成とを要約すると次表のようになる。第５図に
おいて本発明に従つて構成された符号変換器の一般化し
たプロツク図が示されている。

この変換器は一定の距離Ｄだけ分離したセンス装置３０
１及び３０２、装置３０１の出力に接続された変移検出
器３０３、論理回路３０４及びメモリ３０５を含んでい
る。メモリはセンス装置間にあるビツト流内の非正規変
移の数を蓄え、この情報を回線３０６から論理回路３０
４に印加する。回路３０４はセンス装置にも応動する。
論理回路は現在のビツトの伏態を判定してこれを示す出
力を線３０７からメモリ３０５のデータ入力に印加する
。タイミング情報は検出器３０３の出力とメモリ３０５
の反転されたデータ出力とをアンド・ゲート３０９で結
合することによつて得られる。このようにして得られた
タイミング情報はインバータ３１０で反転されてメモリ
３０５のクロツク入力に印加される。以上要約すると、 （１）第１及び第２のレベルを持つ２進ビツト流内にお
いて該第１のレベルと第２のレベルの間で．の正規変移
がビツト間隔の各々の開始時及び終了時に生じ、また該
ビツト間隔の開始時と終了時の中間で生じる第１及び第
２のレベル間の非正規変移の存在又は不在が該ビツト流
によつて運ばれるデータを表示するような２進ビツト流
Ｊを読むための装置において、一定の距離゛Ｓ″゛だ
け離されて設けられその部分における該ビツト流のレベ
ルを同時にセンスする第１及び第２のセンス手段と、該
第１及び第２のセンス手段に応動し、該第１及び第２の
レベルの間での該正規及び非正規変移の発生を検出する
ための検出手段と、該第１及び第２のセンス手段の間に
あるビツト流内で生じる非正規変移の数を決定するため
のメモリ手段と、該第１及び第２のセンス手段と該メモ
リ手段とに応動し、（ａ）該第１及び第２の手段でセン
スされたレベルが同じであり、かつ該非正規変移の数が
偶数であるか、あるいは該第１及び第２の手段によつて
センスされたレベルが異つていて、かつ該非正規変移の
数が奇数であれば第１の出力を発生し、（ｂ）該第１及
び第２の手段でセンスされたレベルが同じでありかつ該
非正規変移の数が奇数であるか、あるいは該第１及び第
２の手段でセンスされたレベルが異つていてかつ該非正
規変移の数が偶数であれば第２の出力を発生するための
論理手段とが含まれ、該メモリ手段は該検出手段と該論
理手段とに応動して該正規変移と該非正規変移とを分離
する。

２）上記の装置において、該検出手段及びメモリ手段に
応動し該ビツト間隔の幅を示すタイミングパルス列を発
生する手段が含まれている。

３）上記の装置において、該第１及び第２のセンス手段
の間にあるビツト流内に含まれ得る該非正規変移の数の
最大値をｎとするとき、該メモリ手段はｎ−１ビツトの
シフトレジスタから成る。

１）上記の装置において、該論理手段は連鎖状に接続さ
れたｎケの排他的論理和ゲートを含んでおり、さらにｍ
が奇数の時もしｍ−１くＳ＜ｍならばインバータ出力段
を含んでいる。

】）第１及び第２のレベルを持つ２進ビツト流内におい
て該第１のレベルと第２のレベルの間での正規変移がビ
ツト間隔の各々の開始時及び終了時に生じ、また該ビツ
ト間隔の開始時と終了時との中間で生じる第１及び第２
のレベルの間の非正規変移の存在又は不在が該ビツト流
によつて運ばれるデータを表示するような２進ビツト流
を読むための装置において、一定の距離だけ離されて設
けられ、その部分における該ビツト流のレベルを同時に
センスするための第１及び第２の手段と、該第１及び第
２のレベル間のすべての変移を検出するための第３の手
段と、該第３の手段と該装置の出力データとに応動して
該正規変移を該非正規変移から分離しそれによつて出力
タイミング信号を発生する第４の手段と、メモリ手段を
含み、該第１及び第２の手段の間にある該ビツト流のデ
ータ内容を蓄え、該第４の手段の制御のもとで該メモリ
手段内においてデータを入力点から出力点に移動させる
第５の手段と、該第１及び第２の手段及び該メモリ手段
とに応動し、（ａ）該第１及び第２の手段によつてセン
スされたレベルが同じであり、かつ該メモリ手段の内容
であるデータが第１の伏態を示しているか、あるいは（
ｂ）該第１及び第２の手段によつてセンスされたレベル
が異つており、かつ該メモリ手段の内容であるデータが
該第１の伏態を示していない時に、データ信号を該入力
点に印加する第６の手段とが含まれている。

（６）上記の装置において、該第１及び第２の手段の間
にある該ビツト流内で生じうる該非正規変移の数の最大
値をｎとするとき、該メモリ手段はｎ−１ビツトのシフ
トレジスタを含んでいる。

（７）（ａ）第１及び第２のレベルと、（ｂ）ビツト間
隔の各々の開始時及び終了時において該第１及び第２の
レベルの間で生じる正規変移と、（ｃ）ビツト間隔の各
々の開始時と終了時との中間点で該第１及び第２のレベ
ル間で生じ、その存在又は不在がビツト流内のデータ内
容を表わす非正規変移とを有するビツト流を、タイミン
グ情報のみを含む第１のビツト流とデータのみを含む第
２のビツト流とに変換する装置において、固定されたｎ
ビツト間隔だけ離された２つの位置における該ビツト流
を同時にセンスするための第１及び第２の装置と、該第
２のビツト流において先行するｎビツトのデータを蓄え
るためのメモリ手段と、該メモリ手段及び該第１及び第
２の手段に応動して該第２のビツト流の現在のビツトを
発生するための第１の論理手段と、該第１の手段と該第
１の論理手段とに応動しノて該正規変移を該非正規変移
から分離することによりタイミング情報のみを含む該第
１のビツト流を発生するための第２の論理手段とが含ま
れている。

：）第１及び第２のレベルを有する２進ビツト流におい
て、ビツトの開始時と終了時に通常生じるレベル変移の
中間で生じる非正規レベル変移の存在が第１の人力デー
タ状態を示し、ビツトの開始時と終了時に生じるレベル
変移の中間で生じる非正規レベル変移の無いことが第２
の入力データ状態を示すような２進ビツト流を読むため
の装置において、一定の距離だけ離されて設けられその
部分における該ビツト流のレベルを同時にセンスする第
１及び第２の手段と、該変移のすべてを検出する第３の
手段と、該第３の手段に応動して該通常生じる変移を該
非正規変移から分離するための第４の手段と、該第２及
び第４の手段に応動し、該第１及び第２の入力データ伏
態を示す第１及び第２の出カビツト流を発生するための
第５の手段とを含んでいる。

９）エイキン・コードによつて符号化された入力ビット
流を、ゼータのみを含む第１の２進ビツト流とタイミン
グ情報のみを含む第２のビツト流とに変換する装置にお
いて、一定の距離だけ離れた２つの位置において該人カ
ビツト流を同時にセンスするための第１及び第２の手段
と、該第１のビツト流の現在のビツト表示を発生するた
めの第１の論理回路と、該第１及び第２のセンス手段の
間にある入力ビツト流を表わす該第１のビツト流を蓄え
るためのメモリ回路とが含まれており、該第１の論理回
路は該メモリ回路と該第１及び第２のセンス手段とに応
動し、さらに、該第１のセンス手段と該メモリ回路とに
応動し該第２のビツト流を発生ずるための第２の論理回
路が含まれている。

！０）軸に沿つて一定の距離だけ離されて設けられ、該
軸に沿つて動く符号化されたビツト列の各ビツトに応動
してそれぞれ第１及び第２の電気信号を発生する第１及
び第２のセンサと、該第１及び第２の電気信号に応動し
てデータ流とク口ツク信号とを発生すく電気回路とが含
まれている装置において、該第１のセンサの該ビツト列
のビツトに対応する該第２の信号の時点ごとに該回路に
印加して該データ流とクロツク信号を発生する手段が含
まれている。

（ロ）上記の装置において、最後に述べた手段は該第１
及び第２のセンサの間における該ビツト列のデータ内容
を蓄えるためのメモリ手段を含んでいる。

（支）軸に沿つて一定の距離だけ離されて設けられ、該
軸に沿つて動く符号化されたビツト列の各ビツトに応動
してそれぞれ第１及び第２の電気信号を発生する第１及
び第２のセンサと、該第１及び第２の電気信号に応動し
てデータ流を形成する電気回路と、該回路の出力と符号
化された該ビツト列のデータに時間的に対応する該第２
の信号とに応動してそのデータ流のためのクロツク信号
を発生ずる手段と、該第１及び第２のセンサの間にある
該ビツト流のデータ内容を蓄え該データ内容の表示を該
回路に提供するためのメモリ手段とが含まれている。

【図面の簡単な説明】

第１図Ａ乃至Ｈは第２図に示したような本発明の原理に
従つて構成された符号変換装置の種々の点に現われる波
形であり、第２図は本発明の原理に従つて構成された符
号変換装置の一実施例の回路図であり、第３図は本発明
の他の実施例の回路図であり、第４図は第３図の一部の
論理回路の回路図であり、第５図は本発明の原理を用い
て構成された符号変換装置のより一般化したプロツク図
である。 主要部分の符号の説明 第１及び第２の・・・・・第２
図のセンス装置センス手段５０及び５１、第３の手段・
・・・・・第２図の変移検出器５７、第４の手段・・・
・・・第２図のアンドゲート５８。

Claims (1)

1. 【特許請求の範囲】 １ 記録媒体から生じ、第１のレベル及び第２のレベル
   を有し、ビットの開始及び終了時において正規に生じる
   レベル変移の間で生じる非正規レベル変移の存在が第１
   の入力データ状態を示し、ビットの開始及び終了時にお
   いて正規に生じるレベル変移の間における非正規レベル
   変移の無いことが第２の入力データ状態を示すような２
   進ビット流を読み出すための装置であつて、一定の距離
   だけ離されて設けられた手段でありかつ前記記録媒体に
   おいて間隔をあけた位置にある前記ビット流のレベルを
   同時にセンスするところの第１のセンス手段（例えば５
   ０）及び第２のセンス手段（例えば５１）を含む符号変
   換装置において、前記すべてのレベル変移の表示を提供
   するよう結合された第３の手段（例えば５７）と、前記
   第３の手段に応動し前記正規に生じる変移を前記非正規
   変移から分離する第４の手段（例えば５８）と、前記第
   ２のセンス手段（例えば５１）及び第４の手段（例えば
   ５８）の両方に応動してそれぞれ前記第１の入力データ
   状態及び前記第２の入力データ状態を示す第１及び第２
   の出力状態を持つた出力ビット流を発生する第５の手段
   （例えば５３）とを含み前記センス手段と記録手段の相
   対速度に変化が存在してもビット流を読み出すことので
   きる符号変換装置。 ２ 特許請求の範囲第１項記載の装置において、前記第
   ４の手段が前記第１のセンス手段及び前記第５の手段の
   両方に応動して前記ビットの間隔の幅を示す一連のタイ
   ミングパルスを発生することを特徴とする符号変換装置
   。 ３ 特許請求の範囲第２項記載の装置において、前記第
   １及び第２のセンス手段の間にある前記ビット流に含ま
   れ得る前記非正規変移の最大数をｎとするとき前記第５
   の手段がｎ−１ビットのシフトレジスタを含んでいるこ
   とを特徴とする符号変換装置。 ４ 特許請求の範囲第３項記載の装置において、前記第
   ５の手段が相互に結合されたｎ個の排他的論理和ゲート
   を有する論理手段と、Ｓを前記第１及び第２のセンス手
   段の間の距離としｍを奇数とするときもしｍ−１＜Ｓ＜
   ｍならばインバータ出力段とを含むことを特徴とする符
   号変換装置。