JP3518798B2 - 金属間キャパシタ及びその実現方法 - Google Patents
金属間キャパシタ及びその実現方法Info
- Publication number
- JP3518798B2 JP3518798B2 JP27425998A JP27425998A JP3518798B2 JP 3518798 B2 JP3518798 B2 JP 3518798B2 JP 27425998 A JP27425998 A JP 27425998A JP 27425998 A JP27425998 A JP 27425998A JP 3518798 B2 JP3518798 B2 JP 3518798B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- capacitor
- layers
- metal
- biasable
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5223—Capacitor integral with wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、多層集積回路の中
にキャパシタを実現することに関する。本発明は、特に
デジタル部及びアナログ部を含む複合集積回路に適用さ
れる。
にキャパシタを実現することに関する。本発明は、特に
デジタル部及びアナログ部を含む複合集積回路に適用さ
れる。
【０００２】
【従来の技術】ＣＭＯＳ技術の複合集積回路において、
ＭＯＳトランジスタは、アナログ部か又はデジタル部の
どちらに属するかによって、別々のブロックに通常分け
られている。アナログブロック及びデジタルブロック
は、通常、互いに分離して、即ち集積回路の異なるリー
ドを用いて提供される。
ＭＯＳトランジスタは、アナログ部か又はデジタル部の
どちらに属するかによって、別々のブロックに通常分け
られている。アナログブロック及びデジタルブロック
は、通常、互いに分離して、即ち集積回路の異なるリー
ドを用いて提供される。
【０００３】いくつかの金属層を有するＨＣＭＯＳ技術
において、キャパシタは、通常、下位のメタライゼーシ
ョン層とそのすぐ上の層との間に作られる。キャパシタ
の表面の大きさを減らすために、キャパシタは、通常、
下位の金属層部分の両側の２つの対称なキャパシタの組
立体によって作られる。
において、キャパシタは、通常、下位のメタライゼーシ
ョン層とそのすぐ上の層との間に作られる。キャパシタ
の表面の大きさを減らすために、キャパシタは、通常、
下位の金属層部分の両側の２つの対称なキャパシタの組
立体によって作られる。
【０００４】図１は、いくつかの金属層を有するＨＣＭ
ＯＳ技術のキャパシタの従来の実施形態を概略的に表し
ている。ＭＯＳトランジスタを形成したＰ型基板１の上
部に、ポリシリコン層２及びいくつかの金属層３及び４
のデポジションと、エッチングとが連続的に提供され
る。第２のポリシリコン層が提供されることもある。各
層は、通常、シリコン酸化物からなる誘電体層によって
隣接する２つの層から分離されている。
ＯＳ技術のキャパシタの従来の実施形態を概略的に表し
ている。ＭＯＳトランジスタを形成したＰ型基板１の上
部に、ポリシリコン層２及びいくつかの金属層３及び４
のデポジションと、エッチングとが連続的に提供され
る。第２のポリシリコン層が提供されることもある。各
層は、通常、シリコン酸化物からなる誘電体層によって
隣接する２つの層から分離されている。
【０００５】本発明において、「メタライゼーションさ
れた層」は、ポリシリコン層又は金属層を意味する。
れた層」は、ポリシリコン層又は金属層を意味する。
【０００６】図１において、キャパシタは、層３及び層
４と層２及び層３との間のそれぞれ２つの金属間キャパ
シタＣ１及びＣ２から形成される。金属間キャパシタの
第１の端子６は、中間の層３に接触する電極端子から形
成される。金属間キャパシタの第２の端子７は、層２及
び層４に接続される接触電極端子から形成され、従って
キャパシタＣ１及びＣ２は並列となる。通常、層４の上
部に別の層が提供される。それは、例えば、種々の素子
を正の供給電位Ｖｄｄに接続するトラックを形成するた
めに用いられる、少なくとも１つの金属層５である。基
板１は、電位Ｖｓｓにあり、通常はグランドである。
４と層２及び層３との間のそれぞれ２つの金属間キャパ
シタＣ１及びＣ２から形成される。金属間キャパシタの
第１の端子６は、中間の層３に接触する電極端子から形
成される。金属間キャパシタの第２の端子７は、層２及
び層４に接続される接触電極端子から形成され、従って
キャパシタＣ１及びＣ２は並列となる。通常、層４の上
部に別の層が提供される。それは、例えば、種々の素子
を正の供給電位Ｖｄｄに接続するトラックを形成するた
めに用いられる、少なくとも１つの金属層５である。基
板１は、電位Ｖｓｓにあり、通常はグランドである。
【０００７】層２及び基板１の間と、端子６から層３へ
の接続のトラック及び基板１の間とに、浮遊容量Ｃｐ及
びＣ'ｐがそれぞれ提供される。同様に、層５（又は他
の上位のメタライゼーションされた層）のエッチパター
ンが実現されたキャパシタの上部にあるならば、浮遊容
量（図示なし）が、層４及び層５の間及び、端子６から
層３への接続及び層５の間とに発生する。
の接続のトラック及び基板１の間とに、浮遊容量Ｃｐ及
びＣ'ｐがそれぞれ提供される。同様に、層５（又は他
の上位のメタライゼーションされた層）のエッチパター
ンが実現されたキャパシタの上部にあるならば、浮遊容
量（図示なし）が、層４及び層５の間及び、端子６から
層３への接続及び層５の間とに発生する。
【０００８】図２は、端子６及び７の間に作られたキャ
パシタＣの等価電気回路が表されている。明確にするた
めに、基板１の側の浮遊容量Ｃｐ、Ｃ'ｐのみが考慮さ
れる。
パシタＣの等価電気回路が表されている。明確にするた
めに、基板１の側の浮遊容量Ｃｐ、Ｃ'ｐのみが考慮さ
れる。
【０００９】
【発明が解決しようとする課題】回路動作で生じる問題
は、キャパシタＣの電荷が容量Ｃｐ及びＣ'ｐの両端の
ノイズによって汚染され又は変化させられることであ
る。回路のデジタル部分からのスイッチングノイズが、
グランドを汚染し、キャパシタの上部に基板１を介して
通過するために、この問題は、特に複合回路において重
要である。
は、キャパシタＣの電荷が容量Ｃｐ及びＣ'ｐの両端の
ノイズによって汚染され又は変化させられることであ
る。回路のデジタル部分からのスイッチングノイズが、
グランドを汚染し、キャパシタの上部に基板１を介して
通過するために、この問題は、特に複合回路において重
要である。
【００１０】この問題の重要性は、キャパシタに対して
所望される信号対ノイズ比と、従ってこのキャパシタの
電荷層の重要性とに依存する。キャパシタによって蓄積
されるべき充電レベルが低いと、スイッチングノイズの
影響が大きくなる。
所望される信号対ノイズ比と、従ってこのキャパシタの
電荷層の重要性とに依存する。キャパシタによって蓄積
されるべき充電レベルが低いと、スイッチングノイズの
影響が大きくなる。
【００１１】本発明の適用例は、サンプリングにおいて
蓄積キャパシタを必要とする通称「自動零点規正」比較
器を用いるアナログ−デジタルコンバータである。
蓄積キャパシタを必要とする通称「自動零点規正」比較
器を用いるアナログ−デジタルコンバータである。
【００１２】このようなコンバータにおいて、量子化可
能な最小値は、基準電圧の値と、コンバータのビット数
との関数である。例えば、１．５ボルトのオーダの基準
電圧について、量子化可能な最小値は、８ビットコンバ
ータの場合、６〜７ミリボルトのオーダになる。浮遊容
量によって生じたノイズは、供給電圧、つまり基準電圧
から実質的に独立である。従って、量子化可能な最小値
の値が減少すると信号対ノイズ比が変化し、一方で、集
積回路の縮小化のため消費電力の減少と供給電圧が低下
している。
能な最小値は、基準電圧の値と、コンバータのビット数
との関数である。例えば、１．５ボルトのオーダの基準
電圧について、量子化可能な最小値は、８ビットコンバ
ータの場合、６〜７ミリボルトのオーダになる。浮遊容
量によって生じたノイズは、供給電圧、つまり基準電圧
から実質的に独立である。従って、量子化可能な最小値
の値が減少すると信号対ノイズ比が変化し、一方で、集
積回路の縮小化のため消費電力の減少と供給電圧が低下
している。
【００１３】同じ問題が、任意の金属間蓄積キャパシタ
にも生じ、その充電レベルがスイッチングノイズに対し
て無視できないことに注目すべきである。
にも生じ、その充電レベルがスイッチングノイズに対し
て無視できないことに注目すべきである。
【００１４】本発明は、集積回路の電源を汚染するスイ
ッチングノイズに影響されない金属間蓄積キャパシタを
作ることを目的とする。
ッチングノイズに影響されない金属間蓄積キャパシタを
作ることを目的とする。
【００１５】より詳細には、本発明は、多層集積回路の
金属間キャパシタの新しい実現方法を提供することを目
的とする。
金属間キャパシタの新しい実現方法を提供することを目
的とする。
【００１６】
【課題を解決するための手段】本発明の特徴は、金属間
キャパシタの両外端のメタライゼーション層の両側で、
且つ回路の両外端のメタライゼーション層の前に、２つ
のバイアス可能な層を有することにある。従って、本発
明によれば、バイアス可能な層の少なくとも一部分が、
基板と、キャパシタの第１の外端のメタライゼーション
層の間に提供される。積層する他方の外端において、バ
イアス可能な層の少なくとも一部分が、キャパシタの第
２の外端のメタライゼーション層と、通常、回路の電源
供給トラックを形成する金属層との間に提供される。即
ち、本発明は、Ｐ型基板（２１）とその上に設けられる
少なくとも５つのメタライゼーション層（２２、２３、
２４、２５、２６）を含む多層集積回路を実現した金属
間キャパシタであって、基板（２１）の上に設けられ
る、第１のバイアス可能な第１の層（２２）と、第１の
層（２２）の上に設けられる、複数のメタライゼーショ
ンされた層（第２の層２３、第３の層２４、第４の層２
５）から形成された金属間キャパシタと、金属間キャパ
シタの上に設けられる、第２のバイアス可能な第５の層
（２６）と、第５の層の上に設けられる、供給電圧に接
続された最後のメタライゼーションされた層（２７）と
を有し、２つのバイアス可能な第１及び第５の層（２
２、２６）を、金属間キャパシタを形成するいずれの層
（第２の層２３、第３の層２４、第４の層２５）の電位
とも異なる電位でバイアスする金属間キャパシタであ
る。
キャパシタの両外端のメタライゼーション層の両側で、
且つ回路の両外端のメタライゼーション層の前に、２つ
のバイアス可能な層を有することにある。従って、本発
明によれば、バイアス可能な層の少なくとも一部分が、
基板と、キャパシタの第１の外端のメタライゼーション
層の間に提供される。積層する他方の外端において、バ
イアス可能な層の少なくとも一部分が、キャパシタの第
２の外端のメタライゼーション層と、通常、回路の電源
供給トラックを形成する金属層との間に提供される。即
ち、本発明は、Ｐ型基板（２１）とその上に設けられる
少なくとも５つのメタライゼーション層（２２、２３、
２４、２５、２６）を含む多層集積回路を実現した金属
間キャパシタであって、基板（２１）の上に設けられ
る、第１のバイアス可能な第１の層（２２）と、第１の
層（２２）の上に設けられる、複数のメタライゼーショ
ンされた層（第２の層２３、第３の層２４、第４の層２
５）から形成された金属間キャパシタと、金属間キャパ
シタの上に設けられる、第２のバイアス可能な第５の層
（２６）と、第５の層の上に設けられる、供給電圧に接
続された最後のメタライゼーションされた層（２７）と
を有し、２つのバイアス可能な第１及び第５の層（２
２、２６）を、金属間キャパシタを形成するいずれの層
（第２の層２３、第３の層２４、第４の層２５）の電位
とも異なる電位でバイアスする金属間キャパシタであ
る。
【００１７】本発明の他の特徴は、両方のバイアス可能
な層が集積回路のグランドに接続されていることであ
る。従って、本発明は、回路の厚み方向に、金属間キャ
パシタの両側に２つのグランドに接続された領域を介在
させる。
な層が集積回路のグランドに接続されていることであ
る。従って、本発明は、回路の厚み方向に、金属間キャ
パシタの両側に２つのグランドに接続された領域を介在
させる。
【００１８】また、本発明は、Ｐ型基板（２１）とその
上に設けられる少なくとも５つのメタライゼーションさ
れた層（２２、２３、２４、２５、２６）とを含む多層
集積回路の金属間キャパシタ（Ｃ）の実現方法であっ
て、基板（２１）の上に、第１のバイアス可能な第１の
層（２２）を設ける段階と、第１の層（２２）の上に、
複数のメタライゼーションされた層（第２の層２３、第
３の層２４、第４の層２５）を設けて金属間キャパシタ
を形成する段階と、金属間キャパシタの上に、第２のバ
イアス可能な第５の層（２６）を設ける段階と、第５の
層（２６）の上に、供給電圧に接続された最後のメタラ
イゼーションされた層（２７）を設ける段階とを有し、
２つのバイアス可能な第１及び第５の層（２２、２６）
を、金属間キャパシタを形成するいずれの層（２３、２
４、２５）の電位とも異なる電位でバイアスする金属間
キャパシタの実現方法である。
上に設けられる少なくとも５つのメタライゼーションさ
れた層（２２、２３、２４、２５、２６）とを含む多層
集積回路の金属間キャパシタ（Ｃ）の実現方法であっ
て、基板（２１）の上に、第１のバイアス可能な第１の
層（２２）を設ける段階と、第１の層（２２）の上に、
複数のメタライゼーションされた層（第２の層２３、第
３の層２４、第４の層２５）を設けて金属間キャパシタ
を形成する段階と、金属間キャパシタの上に、第２のバ
イアス可能な第５の層（２６）を設ける段階と、第５の
層（２６）の上に、供給電圧に接続された最後のメタラ
イゼーションされた層（２７）を設ける段階とを有し、
２つのバイアス可能な第１及び第５の層（２２、２６）
を、金属間キャパシタを形成するいずれの層（２３、２
４、２５）の電位とも異なる電位でバイアスする金属間
キャパシタの実現方法である。
【００１９】本発明の一実施形態によれば、金属間キャ
パシタ（Ｃ１、Ｃ２）が３つのメタライゼーションされ
た金属層（第２の金属層２３、第３の金属層２４、第４
の金属層２５）から形成されており、該金属間キャパシ
タの第１の端子（６）は中間の第３の金属層（２４）に
接触して形成され、第２の端子（７）は金属間キャパシ
タの両外端の第２及び第４の金属層（２３、２５）に共
通に接触して形成されることも好ましい。
パシタ（Ｃ１、Ｃ２）が３つのメタライゼーションされ
た金属層（第２の金属層２３、第３の金属層２４、第４
の金属層２５）から形成されており、該金属間キャパシ
タの第１の端子（６）は中間の第３の金属層（２４）に
接触して形成され、第２の端子（７）は金属間キャパシ
タの両外端の第２及び第４の金属層（２３、２５）に共
通に接触して形成されることも好ましい。
【００２０】本発明は、また、Ｐ型基板の上の少なくと
も５つのメタライゼーション層を含んでおり、キャパシ
タの両外端部分を規定する２つの層（２３、２５）が、
バイアス可能な層（２２、２６）によって、基板（２
１）と最後のメタライゼーションされた層（２７）とか
らそれぞれ分離されている、多層集積回路を実現した金
属間キャパシタを含む。
も５つのメタライゼーション層を含んでおり、キャパシ
タの両外端部分を規定する２つの層（２３、２５）が、
バイアス可能な層（２２、２６）によって、基板（２
１）と最後のメタライゼーションされた層（２７）とか
らそれぞれ分離されている、多層集積回路を実現した金
属間キャパシタを含む。
【００２１】本発明の一実施形態によれば、第１及び第
２のバイアス可能な部分の各々は、基板（２１）の電位
に接続されていることも好ましい。
２のバイアス可能な部分の各々は、基板（２１）の電位
に接続されていることも好ましい。
【００２２】本発明の一実施形態によれば、複合集積回
路内の実現に適しており、第１及び第２のバイアス可能
な第１及び第５の層（２２、２６）は、該集積回路のア
ナロググランドに直接接続されていることも好ましい。
路内の実現に適しており、第１及び第２のバイアス可能
な第１及び第５の層（２２、２６）は、該集積回路のア
ナロググランドに直接接続されていることも好ましい。
【００２３】本発明の一実施形態によれば、ＨＣＭＯＳ
技術により実現され、第１の層（２２）はポリシリコン
層（２２）で実現され、他の層は金属層で実現されるこ
とも好ましい。
技術により実現され、第１の層（２２）はポリシリコン
層（２２）で実現され、他の層は金属層で実現されるこ
とも好ましい。
【００２４】
【発明の実施の形態】明確にするために、本発明の理解
に必要な素子のみが、図面に表されており、以下に説明
される。
に必要な素子のみが、図面に表されており、以下に説明
される。
【００２５】図３は、本発明による金属間キャパシタの
一実施形態を表している。
一実施形態を表している。
【００２６】図３に表された実施形態は、６つのメタラ
イゼーションされた層、即ち基板２１から、１つのポリ
シリコン層２２と５つの金属層２３、２４、２５、２６
及び２７とを含む技術で実現されている。このような技
術において、本発明による金属間キャパシタは、金属層
２３、２４及び２５の間に形成される。前述したよう
に、キャパシタの表面の大きさを最小にするために、キ
ャパシタＣ１及びＣ２は並列に結合されており、キャパ
シタの第１の端子６は金属層２４のコンタクトにより規
定され、第２の端子７は金属層２３及び２５に共通のコ
ンタクトにより規定されている。
イゼーションされた層、即ち基板２１から、１つのポリ
シリコン層２２と５つの金属層２３、２４、２５、２６
及び２７とを含む技術で実現されている。このような技
術において、本発明による金属間キャパシタは、金属層
２３、２４及び２５の間に形成される。前述したよう
に、キャパシタの表面の大きさを最小にするために、キ
ャパシタＣ１及びＣ２は並列に結合されており、キャパ
シタの第１の端子６は金属層２４のコンタクトにより規
定され、第２の端子７は金属層２３及び２５に共通のコ
ンタクトにより規定されている。
【００２７】上位の金属層２７は、例えば、集積回路素
子の正の供給電位のトラックが形成される層である。
子の正の供給電位のトラックが形成される層である。
【００２８】本発明によれば、基板２１と、金属間キャ
パシタの金属層２３との間に設けられるメタライゼーシ
ョンされた層（ここでは、ポリシリコン層２２）は、電
位Ｖｓｓ、即ちグランドにバイアスされる。同様に、金
属層２６は、少なくともキャパシタの上方の部分で、電
位Ｖｓｓにバイアスされる。
パシタの金属層２３との間に設けられるメタライゼーシ
ョンされた層（ここでは、ポリシリコン層２２）は、電
位Ｖｓｓ、即ちグランドにバイアスされる。同様に、金
属層２６は、少なくともキャパシタの上方の部分で、電
位Ｖｓｓにバイアスされる。
【００２９】ポリシリコン層２２のグランドへの接続
は、基板２１を介してキャパシタへ通過するスイッチン
グノイズの伝播を妨げる。
は、基板２１を介してキャパシタへ通過するスイッチン
グノイズの伝播を妨げる。
【００３０】金属層２６のグランドへの接続は、Ｖｄｄ
にバイアスされた金属層２７から、つまり正のスイッチ
ングピークから、キャパシタを保護する。
にバイアスされた金属層２７から、つまり正のスイッチ
ングピークから、キャパシタを保護する。
【００３１】好ましくは、ポリシリコン層２２及び金属
層２６のバイアスは、デジタル部のグランドよりも、ス
イッチングノイズによって汚染され且つ影響を及ぼされ
ることがずっと少ない集積回路のアナログ部のグランド
によって行われる。
層２６のバイアスは、デジタル部のグランドよりも、ス
イッチングノイズによって汚染され且つ影響を及ぼされ
ることがずっと少ない集積回路のアナログ部のグランド
によって行われる。
【００３２】本発明の利点は、金属間キャパシタが、基
板と、電源供給される上位のメタライゼーションされた
層とは別の２つの層の間に囲まれることである。これら
２つの層をグランドにバイアスすることによって、キャ
パシタは２つのグランドに接続された領域の間に囲まれ
ることになり、基板２１とポリシリコン層２２との間の
浮遊容量と、最後のメタライゼーションされた金属層２
７と最後から２番目のメタライゼーションされた金属層
２６との間の浮遊容量とから、キャパシタを絶縁する。
板と、電源供給される上位のメタライゼーションされた
層とは別の２つの層の間に囲まれることである。これら
２つの層をグランドにバイアスすることによって、キャ
パシタは２つのグランドに接続された領域の間に囲まれ
ることになり、基板２１とポリシリコン層２２との間の
浮遊容量と、最後のメタライゼーションされた金属層２
７と最後から２番目のメタライゼーションされた金属層
２６との間の浮遊容量とから、キャパシタを絶縁する。
【００３３】実際に、ポリシリコン層２２がパッドによ
ってグランドに直接接続されるために、負荷がなくな
り、ポリシリコン層２２と金属層２３との間のカップリ
ングがなくなる。更に、端子６に接続された金属層２４
と基板２１との間の浮遊容量（Ｃ'ｐ、図１）が減少さ
れ又は除去される。
ってグランドに直接接続されるために、負荷がなくな
り、ポリシリコン層２２と金属層２３との間のカップリ
ングがなくなる。更に、端子６に接続された金属層２４
と基板２１との間の浮遊容量（Ｃ'ｐ、図１）が減少さ
れ又は除去される。
【００３４】正の供給電位側において、パッドを用いた
グランドへの金属層２６の直接接続は、この接続が、金
属層２６及び金属層２７の間の浮遊容量を介する間接的
な接続よりも低いインピーダンスを表すという効果があ
る。従って、浮遊容量が同じ大きさのオーダであって
も、金属層２６によるグランドはノイズを含まない。特
別な例として、浮遊金属間容量の大きさのオーダは、２
０〜１００フェムトファラッドのオーダであり、グラン
ドへ接続する線のインピーダンスは数オームのオーダで
ある。従って、通常、数十ＭＨｚのオーダであるアナロ
グ−デジタルコンバータの動作周波数について、グラン
ドへ接続する線のインピーダンスは、浮遊容量のインピ
ーダンスに対して完全に無視できるものである。
グランドへの金属層２６の直接接続は、この接続が、金
属層２６及び金属層２７の間の浮遊容量を介する間接的
な接続よりも低いインピーダンスを表すという効果があ
る。従って、浮遊容量が同じ大きさのオーダであって
も、金属層２６によるグランドはノイズを含まない。特
別な例として、浮遊金属間容量の大きさのオーダは、２
０〜１００フェムトファラッドのオーダであり、グラン
ドへ接続する線のインピーダンスは数オームのオーダで
ある。従って、通常、数十ＭＨｚのオーダであるアナロ
グ−デジタルコンバータの動作周波数について、グラン
ドへ接続する線のインピーダンスは、浮遊容量のインピ
ーダンスに対して完全に無視できるものである。
【００３５】本発明は、１つのポリシリコン層及び４つ
の金属層を含む技術における金属間キャパシタの実現に
も適用可能である。しかしながら、この場合には、キャ
パシタはこのキャパシタの枠となる２つの金属層の間に
もうけられ、２つのグランド層が基板と正の供給電源を
うけとる最後の金属層とは別にもうけられる。同様に、
本発明は、５つ以上の金属層を含む回路にも適用され
る。
の金属層を含む技術における金属間キャパシタの実現に
も適用可能である。しかしながら、この場合には、キャ
パシタはこのキャパシタの枠となる２つの金属層の間に
もうけられ、２つのグランド層が基板と正の供給電源を
うけとる最後の金属層とは別にもうけられる。同様に、
本発明は、５つ以上の金属層を含む回路にも適用され
る。
【００３６】もちろん、本発明は、当業者によれば容易
にできるであろう種々の変更、修正及び改善をすること
ができる。特に、前述した説明の中ではアナログ−デジ
タルコンバータに適したキャパシタを作るけれども、本
発明は、キャパシタが電荷転送に用いられ、且つ信号対
ノイズ比の改善が所望されるいずれの用途にも用いるこ
とができる。
にできるであろう種々の変更、修正及び改善をすること
ができる。特に、前述した説明の中ではアナログ−デジ
タルコンバータに適したキャパシタを作るけれども、本
発明は、キャパシタが電荷転送に用いられ、且つ信号対
ノイズ比の改善が所望されるいずれの用途にも用いるこ
とができる。
【図１】従来の金属間キャパシタの構成図である。
【図２】図１の構成図の等価回路図である。
【図３】本発明による金属間キャパシタの構成図であ
る。
る。
１、２１ 基板、Ｐ型基板
２ ポリシリコン層
３、４、５ 金属層
６ キャパシタの第１の端子
７ キャパシタの第２の端子
２２ ポリシリコン層
２３、２５ キャパシタの両外端のメタライゼーション
された金属層 ２４ キャパシタの中間のメタライゼーションされた金
属層 ２６ バイアス可能な金属層 ２７ 最後のメタライゼーションされた金属層
された金属層 ２４ キャパシタの中間のメタライゼーションされた金
属層 ２６ バイアス可能な金属層 ２７ 最後のメタライゼーションされた金属層
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ヴェロニク トゥルニエ
フランス国， 38170 セシネ−パリゼ,
アヴニュ デュ ヴェルコール， 78
番地
Claims (6)
- 【請求項１】 Ｐ型基板（２１）とその上に設けられる
少なくとも５つのメタライゼーションされた層（２２、
２３、２４、２５、２６）とを含む多層集積回路の金属
間キャパシタ（Ｃ）の実現方法であって、 前記基板（２１）の上に、第１のバイアス可能な第１の
層（２２）を設ける段階と、 前記第１の層（２２）の上に、複数のメタライゼーショ
ンされた層（第２の層２３、第３の層２４、第４の層２
５）を設けて金属間キャパシタを形成する段階と、 前記金属間キャパシタの上に、第２のバイアス可能な第
５の層（２６）を設ける段階と、 前記第５の層（２６）の上に、供給電圧に接続された最
後のメタライゼーションされた層（２７）を設ける段階
とを有し、前記２つのバイアス可能な第１及び第５の層
（２２、２６）を、前記金属間キャパシタを形成するい
ずれの層（２３、２４、２５）の電位とも異なる電位で
バイアスすることを特徴とする金属間キャパシタの実現
方法。 - 【請求項２】 前記金属間キャパシタ（Ｃ１、Ｃ２）を
形成する複数のメタライゼーションされた層が、３つの
メタライゼーションされた金属層（第２の金属層２３、
第３の金属層２４、第４の金属層２５）であり、該金属
間キャパシタの第１の端子（６）は中間の第３の金属層
（２４）に接触して形成され、第２の端子（７）は前記
金属間キャパシタの両外端の第２及び第４の金属層（２
３、２５）に共通に接触して形成されることを特徴とす
る請求項１に記載の金属間キャパシタの実現方法。 - 【請求項３】 Ｐ型基板（２１）とその上に設けられる
少なくとも５つのメタライゼーション層（２２、２３、
２４、２５、２６）を含む多層集積回路を実現した金属
間キャパシタであって、 前記基板（２１）の上に設けられる、第１のバイアス可
能な第１の層（２２）と、 前記第１の層（２２）の上に設けられる、複数のメタラ
イゼーションされた層（第２の層２３、第３の層２４、
第４の層２５）から形成された金属間キャパシタと、 前記金属間キャパシタの上に設けられる、第２のバイア
ス可能な第５の層（２６）と、 前記第５の層の上に設けられる、供給電圧に接続された
最後のメタライゼーションされた層（２７）とを有し、
前記２つのバイアス可能な第１及び第５の層（２２、２
６）を、前記金属間キャパシタを形成するいずれの層
（第２の層２３、第３の層２４、第４の層２５）の電位
とも異なる電位でバイアスすることを特徴とする金属間
キャパシタ。 - 【請求項４】 前記第１及び第２のバイアス可能な第１
及び第５の層（２２、２６）の各々は、前記基板（２
１）の電位に接続されることを特徴とする請求項３に記
載の金属間キャパシタ。 - 【請求項５】 複合集積回路内に実現され、前記第１及
び第２のバイアス可能な第１及び第５の層（２２、２
６）は、該集積回路のアナロググランドに直接接続され
ていることを特徴とする請求項３又は４に記載の金属間
キャパシタ。 - 【請求項６】 ＨＣＭＯＳ技術により実現され、前記第
１の層（２２）はポリシリコン層（２２）で実現され、
他の層は金属層で実現されることを特徴とする請求項３
から５のいずれか１項に記載の金属間キャパシタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9711966 | 1997-09-22 | ||
| FR9711966A FR2768852B1 (fr) | 1997-09-22 | 1997-09-22 | Realisation d'un condensateur intermetallique |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11154731A JPH11154731A (ja) | 1999-06-08 |
| JP3518798B2 true JP3518798B2 (ja) | 2004-04-12 |
Family
ID=9511492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27425998A Expired - Lifetime JP3518798B2 (ja) | 1997-09-22 | 1998-09-11 | 金属間キャパシタ及びその実現方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6111742A (ja) |
| EP (1) | EP0903783B1 (ja) |
| JP (1) | JP3518798B2 (ja) |
| DE (1) | DE69831202T2 (ja) |
| FR (1) | FR2768852B1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030049920A (ko) * | 2001-12-17 | 2003-06-25 | 엘지전자 주식회사 | 전원 노이즈제거 회로 |
| TW200403872A (en) * | 2002-08-30 | 2004-03-01 | Matsushita Electric Ind Co Ltd | MIM capacitor |
| US7741696B2 (en) * | 2004-05-13 | 2010-06-22 | St-Ericsson Sa | Semiconductor integrated circuit including metal mesh structure |
| US7330081B1 (en) * | 2005-01-24 | 2008-02-12 | Marvell Semiconductor Israel Ltd. | Digitally controlled oscillator and associated method |
| FR2886458B1 (fr) | 2005-05-25 | 2007-09-07 | St Microelectronics Sa | Reseau capacitif |
| US11329732B1 (en) | 2019-10-23 | 2022-05-10 | Vayyar Imaging Ltd. | Systems and methods for improving radio frequency integrated circuits |
| KR20220011828A (ko) | 2020-07-21 | 2022-02-03 | 삼성전자주식회사 | 반도체 소자 및 그의 제조 방법 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5771165A (en) * | 1980-10-22 | 1982-05-01 | Toshiba Corp | Semiconductor device |
| JPH01120858A (ja) * | 1987-11-04 | 1989-05-12 | Mitsubishi Electric Corp | 集積回路装置 |
| JPH01297839A (ja) * | 1988-05-26 | 1989-11-30 | Toshiba Corp | 半導体装置 |
| US5439840A (en) * | 1993-08-02 | 1995-08-08 | Motorola, Inc. | Method of forming a nonvolatile random access memory capacitor cell having a metal-oxide dielectric |
| JPH0758294A (ja) * | 1993-08-19 | 1995-03-03 | Kawasaki Steel Corp | 半導体集積回路チップ |
| US5494841A (en) * | 1993-10-15 | 1996-02-27 | Micron Semiconductor, Inc. | Split-polysilicon CMOS process for multi-megabit dynamic memories incorporating stacked container capacitor cells |
| JPH07130953A (ja) * | 1993-11-05 | 1995-05-19 | Nippon Telegr & Teleph Corp <Ntt> | 半導体集積回路 |
| FR2720570B1 (fr) * | 1994-05-24 | 1996-08-02 | Thomson Consumer Electronics | Convertisseur A/N de deux signaux analogiques utilisant un seul module convertisseur. |
| FR2722625B1 (fr) * | 1994-07-18 | 1996-10-04 | Thomson Consumer Electronics | Convertisseur a/n a comparaison multiple utilisant le principe d'interpolation |
| US5622882A (en) * | 1994-12-30 | 1997-04-22 | Lsi Logic Corporation | Method of making a CMOS dynamic random-access memory (DRAM) |
| JP3369827B2 (ja) * | 1995-01-30 | 2003-01-20 | 株式会社東芝 | 半導体装置及びその製造方法 |
| FR2731854B1 (fr) * | 1995-03-14 | 1997-04-25 | Thomson Consumer Electronics | Dispositif de filtrage digital |
| FR2733098B1 (fr) * | 1995-04-11 | 1997-07-04 | Sgs Thomson Microelectronics | Amplificateur de courant |
| FR2733650B1 (fr) * | 1995-04-28 | 1997-07-18 | Sgs Thomson Microelectronics | Convertisseur numerique/analogique de precision |
| JPH08316766A (ja) * | 1995-05-16 | 1996-11-29 | Murata Mfg Co Ltd | Ｌｃフィルタ |
| JP3535615B2 (ja) * | 1995-07-18 | 2004-06-07 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| US5623160A (en) * | 1995-09-14 | 1997-04-22 | Liberkowski; Janusz B. | Signal-routing or interconnect substrate, structure and apparatus |
| US5926359A (en) * | 1996-04-01 | 1999-07-20 | International Business Machines Corporation | Metal-insulator-metal capacitor |
| US5712813A (en) * | 1996-10-17 | 1998-01-27 | Zhang; Guobiao | Multi-level storage capacitor structure with improved memory density |
-
1997
- 1997-09-22 FR FR9711966A patent/FR2768852B1/fr not_active Expired - Fee Related
-
1998
- 1998-09-11 JP JP27425998A patent/JP3518798B2/ja not_active Expired - Lifetime
- 1998-09-14 US US09/152,854 patent/US6111742A/en not_active Expired - Lifetime
- 1998-09-18 EP EP98410105A patent/EP0903783B1/fr not_active Expired - Lifetime
- 1998-09-18 DE DE69831202T patent/DE69831202T2/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0903783A1 (fr) | 1999-03-24 |
| DE69831202T2 (de) | 2006-06-22 |
| EP0903783B1 (fr) | 2005-08-17 |
| JPH11154731A (ja) | 1999-06-08 |
| DE69831202D1 (de) | 2005-09-22 |
| FR2768852A1 (fr) | 1999-03-26 |
| US6111742A (en) | 2000-08-29 |
| FR2768852B1 (fr) | 1999-11-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5939766A (en) | High quality capacitor for sub-micrometer integrated circuits | |
| US5978206A (en) | Stacked-fringe integrated circuit capacitors | |
| JPH05283614A (ja) | 集積回路のキャパシタ構造 | |
| US7598592B2 (en) | Capacitor structure for integrated circuit | |
| US6646860B2 (en) | Capacitor and method for fabricating the same | |
| JP3518798B2 (ja) | 金属間キャパシタ及びその実現方法 | |
| US20030062564A1 (en) | Semiconductor device and method of manufacturing the same | |
| US6417556B1 (en) | High K dielectric de-coupling capacitor embedded in backend interconnect | |
| US6198153B1 (en) | Capacitors with silicized polysilicon shielding in digital CMOS process | |
| US6569746B2 (en) | Methods of forming integrated circuit capacitors having electrodes therein that comprise conductive plugs | |
| US7239005B2 (en) | Semiconductor device with bypass capacitor | |
| US6876059B2 (en) | Semiconductor integrated circuit device and method of manufacturing the same | |
| JP2752832B2 (ja) | 半導体集積回路装置 | |
| JP2798020B2 (ja) | 半導体集積回路 | |
| JP2001015601A (ja) | 半導体集積回路 | |
| US6452778B1 (en) | Parasitic insensitive capacitor in d/a converter | |
| JP3669098B2 (ja) | 半導体集積回路の容量 | |
| JP2005072233A (ja) | 半導体装置 | |
| US7292455B2 (en) | Multilayered power supply line for semiconductor integrated circuit and layout method thereof | |
| US6977805B2 (en) | Capacitor element, semiconductor integrated circuit and method of manufacturing those | |
| JP2000188373A (ja) | スパイラルインダクター | |
| JPH0728004B2 (ja) | 半導体集積回路装置 | |
| JPS63184358A (ja) | 半導体集積回路 | |
| JP2004158598A (ja) | Ｍｉｍ容量 | |
| JPH04286150A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010306 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040123 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090206 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100206 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110206 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120206 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120206 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130206 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140206 Year of fee payment: 10 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |