JP3492655B2 - 電子機器 - Google Patents
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- JP3492655B2 JP3492655B2 JP2001248528A JP2001248528A JP3492655B2 JP 3492655 B2 JP3492655 B2 JP 3492655B2 JP 2001248528 A JP2001248528 A JP 2001248528A JP 2001248528 A JP2001248528 A JP 2001248528A JP 3492655 B2 JP3492655 B2 JP 3492655B2
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- JP
- Japan
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- clock
- wiring board
- input
- circuit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
Description
【０００１】
【発明の属する技術分野】本発明は、電子機器に関し、
特に、ＦＴ（fault tolerant）サーバなどのように全体
の動作がクロックに同期して行われる電子機器に関する
ものである。
特に、ＦＴ（fault tolerant）サーバなどのように全体
の動作がクロックに同期して行われる電子機器に関する
ものである。
【０００２】
【従来の技術】ＦＴサーバなどのサーバにおいては、ク
ロックを同期信号としてこれに基づいて動作が行われて
いるが、１つのクロック供給回路によりクロックの必要
な全ての回路にクロックを供給することはできないた
め、複数の回路からクロックを分配することが行われて
いる。図６は、サーバの従来のクロックの供給方式を示
すブロック図である。サーバ１０内には、元になるクロ
ックドライバである元クロック１１が１個設けられてお
り、この元クロック１１から複数のクロックバッファ回
路１２がクロックの供給を受ける。そして、各クロック
バッファ回路１２は、それぞれ１ないし複数のクロック
被供給回路１３にクロックを供給する。而して、複数の
クロックバッファ回路がある場合には、クロックバッフ
ァ回路間でクロックスキューの問題が発生する。従来
は、クロックバッファ回路間でタイミングの調整を図る
ことによりクロックスキューに対処してきた。上記の方
式とは別に、複数系統のクロックドライバを用意し、必
要な回路にクロックを供給することも行われている。こ
の方式では、スキュー調整は、システム動作開始時にそ
して適宜時点において各クロックドライバにリセット信
号を印加することによって行ってきた。
ロックを同期信号としてこれに基づいて動作が行われて
いるが、１つのクロック供給回路によりクロックの必要
な全ての回路にクロックを供給することはできないた
め、複数の回路からクロックを分配することが行われて
いる。図６は、サーバの従来のクロックの供給方式を示
すブロック図である。サーバ１０内には、元になるクロ
ックドライバである元クロック１１が１個設けられてお
り、この元クロック１１から複数のクロックバッファ回
路１２がクロックの供給を受ける。そして、各クロック
バッファ回路１２は、それぞれ１ないし複数のクロック
被供給回路１３にクロックを供給する。而して、複数の
クロックバッファ回路がある場合には、クロックバッフ
ァ回路間でクロックスキューの問題が発生する。従来
は、クロックバッファ回路間でタイミングの調整を図る
ことによりクロックスキューに対処してきた。上記の方
式とは別に、複数系統のクロックドライバを用意し、必
要な回路にクロックを供給することも行われている。こ
の方式では、スキュー調整は、システム動作開始時にそ
して適宜時点において各クロックドライバにリセット信
号を印加することによって行ってきた。
【０００３】
【発明が解決しようとする課題】上述した第１の方式で
は、元になるクロックドライバが故障したらサーバが機
能を果たさなくなりシステムダウンに陥るという問題点
があり、また、第２のリセット信号を利用した方式で
は、リセット信号を利用する毎に装置を動作停止させな
ければならないという弊害があった。本発明の課題は上
述した従来技術の問題点を解決することであって、その
目的は、装置が短時間でも動作不能に陥ることのないク
ロックシステムを備えた電子機器を提供できるようにす
ることである。
は、元になるクロックドライバが故障したらサーバが機
能を果たさなくなりシステムダウンに陥るという問題点
があり、また、第２のリセット信号を利用した方式で
は、リセット信号を利用する毎に装置を動作停止させな
ければならないという弊害があった。本発明の課題は上
述した従来技術の問題点を解決することであって、その
目的は、装置が短時間でも動作不能に陥ることのないク
ロックシステムを備えた電子機器を提供できるようにす
ることである。
【０００４】
【課題を解決するための手段】上記の目的を達成するた
め、本発明によれば、入力端子と出力端子とを備え、前
記出力端子から出力されるクロックの周波数が前記入力
端子から入力されるクロックの周波数に倣うクロックド
ライバが搭載されたクロック回路が、複数個、装着／抜
去される電子機器において、１個のクロック回路も装着
されていない状態で１のクロック回路が装着された場合
には、装着されたクロック回路のクロックドライバの出
力端子から出力されるクロックが自己の入力端子に入力
され、装着済のクロック回路がある状態で１のクロック
回路が装着された場合には、所定の時間内には既装着の
クロック回路のクロックドライバの出力端子から出力さ
れるクロックが新たに装着されたクロック回路のクロッ
クドライバの入力端子に入力され、所定の時間経過後に
は新たに装着されたクロック回路のクロックドライバの
出力端子から出力されるクロックが自己の入力端子に入
力されることを特徴とする電子機器、が提供される。
め、本発明によれば、入力端子と出力端子とを備え、前
記出力端子から出力されるクロックの周波数が前記入力
端子から入力されるクロックの周波数に倣うクロックド
ライバが搭載されたクロック回路が、複数個、装着／抜
去される電子機器において、１個のクロック回路も装着
されていない状態で１のクロック回路が装着された場合
には、装着されたクロック回路のクロックドライバの出
力端子から出力されるクロックが自己の入力端子に入力
され、装着済のクロック回路がある状態で１のクロック
回路が装着された場合には、所定の時間内には既装着の
クロック回路のクロックドライバの出力端子から出力さ
れるクロックが新たに装着されたクロック回路のクロッ
クドライバの入力端子に入力され、所定の時間経過後に
は新たに装着されたクロック回路のクロックドライバの
出力端子から出力されるクロックが自己の入力端子に入
力されることを特徴とする電子機器、が提供される。
【０００５】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して詳細に説明する。 ［第１の実施例］図１は、本発明の第１の実施例のクロ
ック供給部を示すブロック図である。図１に示すよう
に、クロックドライバ１が搭載された配線基板１００、
２００は、バックボード５００上に搭載されたコネクタ
４００に装着されている。配線基板１００上に形成され
た接栓端子は、コネクタ４００のコネクタ接点１〜６と
接触しており、配線基板２００上に形成された接栓端子
は、コネクタ４００のコネクタ接点７〜１２と接触して
いる。配線基板１００、２００には、クロックドライバ
１の外にクロックドライバ１のＣＬＫ入力端子１ａに入
力される信号を選択するセレクタ２と、セレクタ２の制
御回路を構成するバッファ回路３、遅延素子４および抵
抗部品Ｒ１〜Ｒ３が搭載されている。クロックドライバ
１には、ＣＬＫ出力端子１ｂ、１ｃが備えられている。
電子機器内の図示が省略されたクロック被供給回路に
は、クロックドライバ１より、図示されていないＣＬＫ
出力端子またはＣＬＫ出力端子１ｂ、１ｃを介してクロ
ックが供給される。
面を参照して詳細に説明する。 ［第１の実施例］図１は、本発明の第１の実施例のクロ
ック供給部を示すブロック図である。図１に示すよう
に、クロックドライバ１が搭載された配線基板１００、
２００は、バックボード５００上に搭載されたコネクタ
４００に装着されている。配線基板１００上に形成され
た接栓端子は、コネクタ４００のコネクタ接点１〜６と
接触しており、配線基板２００上に形成された接栓端子
は、コネクタ４００のコネクタ接点７〜１２と接触して
いる。配線基板１００、２００には、クロックドライバ
１の外にクロックドライバ１のＣＬＫ入力端子１ａに入
力される信号を選択するセレクタ２と、セレクタ２の制
御回路を構成するバッファ回路３、遅延素子４および抵
抗部品Ｒ１〜Ｒ３が搭載されている。クロックドライバ
１には、ＣＬＫ出力端子１ｂ、１ｃが備えられている。
電子機器内の図示が省略されたクロック被供給回路に
は、クロックドライバ１より、図示されていないＣＬＫ
出力端子またはＣＬＫ出力端子１ｂ、１ｃを介してクロ
ックが供給される。
【０００６】クロックドライバ１には、ＰＬＬ回路が備
えられている。したがって、クロックドライバ１のＣＬ
Ｋ出力端子１ｂ、１ｃから出力されるクロックの周波数
と位相は、ＣＬＫ入力端子１ａに入力されるクロックの
周波数と位相に追随する。図１に示す回路において、配
線基板１００、２００上のクロックドライバ１のＣＬＫ
入力端子１ａにはセレクタ２の出力部が接続されてい
る。そして、配線基板１００上のクロックドライバ１の
ＣＬＫ出力端子１ｂは、コネクタ４００のコネクタ接点
１、バックボード５００の配線、コネクタ４００のコネ
クタ接点１０を介して、配線基板２００のセレクタ２の
第１の入力部（図の上側）に接続されている。配線基板
１００のクロックドライバ１のＣＬＫ出力端子１ｃは、
コネクタ接点２、バックボード５００、コネクタ接点３
を介して、配線基板１００のセレクタ２の第２の入力部
（図の下側）に接続されている。同様に、配線基板２０
０上のクロックドライバ１のＣＬＫ出力端子１ｂは、コ
ネクタ接点７、バックボード５００、コネクタ接点４を
介して、配線基板１００のセレクタ２の第１の入力部に
接続されている。配線基板２００のクロックドライバ１
のＣＬＫ出力端子１ｃは、コネクタ接点８、バックボー
ド５００、コネクタ接点９を介して、配線基板２００の
セレクタ２の第２の入力部に接続されている。配線基板
１００、２００において、バッファ回路３の出力部は、
セレクタ２の選択信号入力部に接続され、遅延素子４の
一端は電源ＶＣＣにその他端はバッファ回路３のＯＥ端
子に接続されている。そして、抵抗部品Ｒ１、Ｒ２、Ｒ
３の一端はそれぞれＧＮＤに接続され、その他端はそれ
ぞれ、バッファ回路３の入力部と、ＯＥ端子と、出力部
とに接続されている。また、配線基板１００上の遅延素
子４の一端は、コネクタ接点６、バックボード５００、
コネクタ接点１１を介して配線基板２００のバッファ回
路３の入力部に接続され、配線基板２００上の遅延素子
４の一端は、コネクタ接点１２、バックボード５００、
コネクタ接点５を介して配線基板１００のバッファ回路
３の入力部に接続されている。
えられている。したがって、クロックドライバ１のＣＬ
Ｋ出力端子１ｂ、１ｃから出力されるクロックの周波数
と位相は、ＣＬＫ入力端子１ａに入力されるクロックの
周波数と位相に追随する。図１に示す回路において、配
線基板１００、２００上のクロックドライバ１のＣＬＫ
入力端子１ａにはセレクタ２の出力部が接続されてい
る。そして、配線基板１００上のクロックドライバ１の
ＣＬＫ出力端子１ｂは、コネクタ４００のコネクタ接点
１、バックボード５００の配線、コネクタ４００のコネ
クタ接点１０を介して、配線基板２００のセレクタ２の
第１の入力部（図の上側）に接続されている。配線基板
１００のクロックドライバ１のＣＬＫ出力端子１ｃは、
コネクタ接点２、バックボード５００、コネクタ接点３
を介して、配線基板１００のセレクタ２の第２の入力部
（図の下側）に接続されている。同様に、配線基板２０
０上のクロックドライバ１のＣＬＫ出力端子１ｂは、コ
ネクタ接点７、バックボード５００、コネクタ接点４を
介して、配線基板１００のセレクタ２の第１の入力部に
接続されている。配線基板２００のクロックドライバ１
のＣＬＫ出力端子１ｃは、コネクタ接点８、バックボー
ド５００、コネクタ接点９を介して、配線基板２００の
セレクタ２の第２の入力部に接続されている。配線基板
１００、２００において、バッファ回路３の出力部は、
セレクタ２の選択信号入力部に接続され、遅延素子４の
一端は電源ＶＣＣにその他端はバッファ回路３のＯＥ端
子に接続されている。そして、抵抗部品Ｒ１、Ｒ２、Ｒ
３の一端はそれぞれＧＮＤに接続され、その他端はそれ
ぞれ、バッファ回路３の入力部と、ＯＥ端子と、出力部
とに接続されている。また、配線基板１００上の遅延素
子４の一端は、コネクタ接点６、バックボード５００、
コネクタ接点１１を介して配線基板２００のバッファ回
路３の入力部に接続され、配線基板２００上の遅延素子
４の一端は、コネクタ接点１２、バックボード５００、
コネクタ接点５を介して配線基板１００のバッファ回路
３の入力部に接続されている。
【０００７】次に、本実施例回路の動作について説明す
る。ここで、配線基板１００上のクロックドライバ１の
ＣＬＫ出力端子１ｂから、コネクタ接点１、バックボー
ド５００、コネクタ接点１０を介して、配線基板２００
のセレクタ２の第１の入力部に入力され、配線基板２０
０のクロックドライバ１のＣＬＫ入力端子１ａに到達す
るまでの時間をτ１とし、配線基板１００におけるクロ
ックドライバ１のＣＬＫ出力端子１ｃから、コネクタ接
点２、バックボード５００、コネクタ接点３を介して、
配線１００のセレクタ２の第２の入力部に入力され、配
線基板１００のクロックドライバ１のＣＬＫ入力端子１
ａに到達するまでの時間をτ２とし、配線基板２００上
のクロックドライバ１のＣＬＫ出力端子１ｂから、コネ
クタ接点７、バックボード５００、コネクタ接点４を介
して、配線基板１００のセレクタ２の第１の入力部に入
力され、配線基板１００のクロックドライバ１のＣＬＫ
入力端子１ａに到達するまでの時間をτ３とし、配線基
板２００上のクロックドライバ１のＣＬＫ出力端子１ｃ
から、コネクタ接点８、バックボード５００、コネクタ
接点９を介して、配線基板２００のセレクタ２の第２の
入力部に入力され、配線基板２００のクロックドライバ
１のＣＬＫ入力端子１ａに到達するまでの時間をτ４と
し、 τ１＝τ２＝τ３＝τ４ と仮定する。いま、バ
ックボード５００に配線基板２００が搭載されていない
状況で、バックボード５００に配線基板１００が接続さ
れるとすると、配線基板１００におけるバッファ回路３
の入力部は抵抗部品Ｒ１を通してＧＮＤに接続されてお
り、また、ＯＥ端子は抵抗部品Ｒ２を通してＧＮＤに接
続されているため、バッファ回路３の出力部はＬＯＷを
出力し、これがセレクタの選択信号入力部に入力され、
セレクタ２は、第２の入力部の信号を選択する。この第
２の入力部には、配線基板１００におけるクロックドラ
イバ１のＣＬＫ出力端子１ｃが接続されているため、配
線基板１００のクロックドライバ１は、自走状態で発振
を開始する。次いで、配線基板１００における遅延素子
４の遅延時間τ５が経過すると、バッファ回路３のＯＥ
入力部にはＶＣＣが入力され、バッファ回路３はディセ
ーブル状態になり、かつ、バッファ回路３の出力部は抵
抗部品Ｒ３を通してＧＮＤに接続されているため、バッ
ファ回路の出力部はＬＯＷと同等状態のため、セレクタ
２の選択信号入力部にはＬＯＷが入力されたままであ
り、セレクタ２は第２の入力部の信号を選択したままで
ある。したがって、配線基板１００上のクロックドライ
バ１は自走状態を続ける。バックボード５００に配線基
板１００が接続されていない状態で、バックボードに配
線基板２００が接続されるときも、上記と同様の動作で
ある。
る。ここで、配線基板１００上のクロックドライバ１の
ＣＬＫ出力端子１ｂから、コネクタ接点１、バックボー
ド５００、コネクタ接点１０を介して、配線基板２００
のセレクタ２の第１の入力部に入力され、配線基板２０
０のクロックドライバ１のＣＬＫ入力端子１ａに到達す
るまでの時間をτ１とし、配線基板１００におけるクロ
ックドライバ１のＣＬＫ出力端子１ｃから、コネクタ接
点２、バックボード５００、コネクタ接点３を介して、
配線１００のセレクタ２の第２の入力部に入力され、配
線基板１００のクロックドライバ１のＣＬＫ入力端子１
ａに到達するまでの時間をτ２とし、配線基板２００上
のクロックドライバ１のＣＬＫ出力端子１ｂから、コネ
クタ接点７、バックボード５００、コネクタ接点４を介
して、配線基板１００のセレクタ２の第１の入力部に入
力され、配線基板１００のクロックドライバ１のＣＬＫ
入力端子１ａに到達するまでの時間をτ３とし、配線基
板２００上のクロックドライバ１のＣＬＫ出力端子１ｃ
から、コネクタ接点８、バックボード５００、コネクタ
接点９を介して、配線基板２００のセレクタ２の第２の
入力部に入力され、配線基板２００のクロックドライバ
１のＣＬＫ入力端子１ａに到達するまでの時間をτ４と
し、 τ１＝τ２＝τ３＝τ４ と仮定する。いま、バ
ックボード５００に配線基板２００が搭載されていない
状況で、バックボード５００に配線基板１００が接続さ
れるとすると、配線基板１００におけるバッファ回路３
の入力部は抵抗部品Ｒ１を通してＧＮＤに接続されてお
り、また、ＯＥ端子は抵抗部品Ｒ２を通してＧＮＤに接
続されているため、バッファ回路３の出力部はＬＯＷを
出力し、これがセレクタの選択信号入力部に入力され、
セレクタ２は、第２の入力部の信号を選択する。この第
２の入力部には、配線基板１００におけるクロックドラ
イバ１のＣＬＫ出力端子１ｃが接続されているため、配
線基板１００のクロックドライバ１は、自走状態で発振
を開始する。次いで、配線基板１００における遅延素子
４の遅延時間τ５が経過すると、バッファ回路３のＯＥ
入力部にはＶＣＣが入力され、バッファ回路３はディセ
ーブル状態になり、かつ、バッファ回路３の出力部は抵
抗部品Ｒ３を通してＧＮＤに接続されているため、バッ
ファ回路の出力部はＬＯＷと同等状態のため、セレクタ
２の選択信号入力部にはＬＯＷが入力されたままであ
り、セレクタ２は第２の入力部の信号を選択したままで
ある。したがって、配線基板１００上のクロックドライ
バ１は自走状態を続ける。バックボード５００に配線基
板１００が接続されていない状態で、バックボードに配
線基板２００が接続されるときも、上記と同様の動作で
ある。
【０００８】次に、バックボード５００に配線基板１０
０が接続されている状態で、バックボード５００に配線
基板２００が接続される場合について説明する。配線基
板２００がコネクタ４００に装着されると、配線基板２
００におけるバッファ回路３の入力部は、コネクタ接点
１１、バックボード５００、コネクタ接点６を介して配
線基板１００におけるＶＣＣ電源に接続されるため、配
線基板２００のバッファ回路３の入力部にはＨＩＧＨが
入力され、また、配線基板２００のバッファ回路３のＯ
Ｅ端子は抵抗部品Ｒ２を通してＧＮＤに接続されている
ため、バッファ回路３の出力部はイネーブル状態で、Ｈ
ＩＧＨを出力し、これがセレクタの選択信号入力部に入
力されるため、セレクタ２は、第１の入力部の信号を選
択する。この第１の入力部には、配線基板１００におけ
るクロックドライバ１のＣＬＫ出力端子１ｂ部が接続さ
れているため、配線基板２００上のクロックドライバ１
は、配線基板１００のクロックドライバのＣＬＫ出力端
子１ｂから出力されるクロックを元に動作する。このと
き、τ１＝τ２であるため、配線基板１００のクロック
ドライバの発生するクロックと、配線基板２００のクロ
ックドライバの発生するクロックとのタイミングは一致
している。その後、配線基板２００における遅延素子４
の遅延時間τ５が経過すると、バッファ回路３のＯＥ入
力部にはＶＣＣが入力され、バッファ回路はディセーブ
ル状態になり、かつ、バッファ回路３の出力部は抵抗部
品Ｒ３を通してＧＮＤに接続されているため、バッファ
回路の出力部はＬＯＷと同等状態となるため、セレクタ
２の選択信号入力部にはＬＯＷが入力される。これによ
り、配線基板２００のセレクタ２は第２の入力部の信号
を選択することになるが、配線基板１００のクロックド
ライバの発生するクロックと、配線基板２００における
クロックドライバの発生するクロックのタイミングは一
致しており、かつ τ１＝τ４ であるため、このと
き、配線基板２００におけるセレクタ２の第１の入力部
と第２の入力部には、同一タイミングのクロックが入力
されていることになり、セレクタの選択信号が、ＨＩＧ
ＨからＬＯＷに変化して、セレクタの出力が、第１の入
力部の信号から、第２の入力部の信号に変化しても、配
線基板２００のクロックドライバ１のＣＬＫ入力端子１
ａに入力されるクロックのタイミングは変化しない。一
方、配線基板１００におけるバッファ回路３のＯＥ入力
部にはＶＣＣからのＨＩＧＨが入力されたままなので配
線基板１００におけるバッファ回路３はディセーブル状
態で、更に、バッファ回路３の出力部は抵抗部品Ｒ３を
通してＧＮＤに接続されているため、バッファ回路の出
力部はＬＯＷと同等状態であるため、セレクタの選択信
号入力部にはＬＯＷが入力されたままであり、セレクタ
は第２の入力部の信号を選択したままである。バックボ
ード５００に配線基板２００が接続されている状態で、
バックボードに配線基板１００が接続されるときも、上
記と同様の動作である。
０が接続されている状態で、バックボード５００に配線
基板２００が接続される場合について説明する。配線基
板２００がコネクタ４００に装着されると、配線基板２
００におけるバッファ回路３の入力部は、コネクタ接点
１１、バックボード５００、コネクタ接点６を介して配
線基板１００におけるＶＣＣ電源に接続されるため、配
線基板２００のバッファ回路３の入力部にはＨＩＧＨが
入力され、また、配線基板２００のバッファ回路３のＯ
Ｅ端子は抵抗部品Ｒ２を通してＧＮＤに接続されている
ため、バッファ回路３の出力部はイネーブル状態で、Ｈ
ＩＧＨを出力し、これがセレクタの選択信号入力部に入
力されるため、セレクタ２は、第１の入力部の信号を選
択する。この第１の入力部には、配線基板１００におけ
るクロックドライバ１のＣＬＫ出力端子１ｂ部が接続さ
れているため、配線基板２００上のクロックドライバ１
は、配線基板１００のクロックドライバのＣＬＫ出力端
子１ｂから出力されるクロックを元に動作する。このと
き、τ１＝τ２であるため、配線基板１００のクロック
ドライバの発生するクロックと、配線基板２００のクロ
ックドライバの発生するクロックとのタイミングは一致
している。その後、配線基板２００における遅延素子４
の遅延時間τ５が経過すると、バッファ回路３のＯＥ入
力部にはＶＣＣが入力され、バッファ回路はディセーブ
ル状態になり、かつ、バッファ回路３の出力部は抵抗部
品Ｒ３を通してＧＮＤに接続されているため、バッファ
回路の出力部はＬＯＷと同等状態となるため、セレクタ
２の選択信号入力部にはＬＯＷが入力される。これによ
り、配線基板２００のセレクタ２は第２の入力部の信号
を選択することになるが、配線基板１００のクロックド
ライバの発生するクロックと、配線基板２００における
クロックドライバの発生するクロックのタイミングは一
致しており、かつ τ１＝τ４ であるため、このと
き、配線基板２００におけるセレクタ２の第１の入力部
と第２の入力部には、同一タイミングのクロックが入力
されていることになり、セレクタの選択信号が、ＨＩＧ
ＨからＬＯＷに変化して、セレクタの出力が、第１の入
力部の信号から、第２の入力部の信号に変化しても、配
線基板２００のクロックドライバ１のＣＬＫ入力端子１
ａに入力されるクロックのタイミングは変化しない。一
方、配線基板１００におけるバッファ回路３のＯＥ入力
部にはＶＣＣからのＨＩＧＨが入力されたままなので配
線基板１００におけるバッファ回路３はディセーブル状
態で、更に、バッファ回路３の出力部は抵抗部品Ｒ３を
通してＧＮＤに接続されているため、バッファ回路の出
力部はＬＯＷと同等状態であるため、セレクタの選択信
号入力部にはＬＯＷが入力されたままであり、セレクタ
は第２の入力部の信号を選択したままである。バックボ
ード５００に配線基板２００が接続されている状態で、
バックボードに配線基板１００が接続されるときも、上
記と同様の動作である。
【０００９】次に、バックボードに配線基板１００と配
線基板２００とが接続されている状態で、配線基板１０
０を外すときを考慮すると、配線基板１００のクロック
ドライバ１は、自己の出力波形を元にクロックを形成し
ており、配線基板２００のクロックドライバ１も自己の
出力波形を元にクロックを形成しているため、配線基板
２００のクロックドライバの発生するクロックのタイミ
ングに影響を与えることなく配線基板１００を外すこと
ができる。また、バックボードに配線基板１００と配線
基板２００とが接続されている状態で、配線基板２００
を外すときも、上記と同様の動作である。
線基板２００とが接続されている状態で、配線基板１０
０を外すときを考慮すると、配線基板１００のクロック
ドライバ１は、自己の出力波形を元にクロックを形成し
ており、配線基板２００のクロックドライバ１も自己の
出力波形を元にクロックを形成しているため、配線基板
２００のクロックドライバの発生するクロックのタイミ
ングに影響を与えることなく配線基板１００を外すこと
ができる。また、バックボードに配線基板１００と配線
基板２００とが接続されている状態で、配線基板２００
を外すときも、上記と同様の動作である。
【００１０】［第２の実施例］図２は、本発明の第２の
実施例のクロック供給部を示すブロック図である。図２
において、図１に示した第１の実施例の部分と同等の部
分には同一の参照番号が付せられているので、重複する
説明は省略する。本実施例回路の図１に示した第１の実
施例と異なる点は、配線基板１００、２００において、
遅延素子４とバッファ回路３のＯＥ入力部との間に常閉
接点を有するスイッチ５が接続されている点である。ス
イッチ５は常時閉（オン）状態にあるため、スイッチを
オフに操作しない限り、動作は第１の実施例のそれと同
じである。バックボード５００に、配線基板２００が接
続されておらず、配線基板１００のみが接続されている
状態で、スイッチ５がオフされると、バッファ回路３の
ＯＥ入力部は、Ｒ２を通してＧＮＤ電位となる。これに
より、バッファ回路はイネーブル状態となるが、もとも
とバッファ回路３の入力部と出力部とは共にＬＯＷであ
るため、バッファ回路３の出力状態に変化は生じない。
したがって、配線基板１００上のクロックドライバ１は
自走状態で発振を続ける。スイッチ５が再びオン状態に
戻されてもこの状態に変化は生じない。バックボード５
００に配線基板１００が接続されていない状態で、バッ
クボードに配線基板２００が接続されており、配線基板
２００上のスイッチ５を一時的にオフするときも、上記
と同様の動作である。
実施例のクロック供給部を示すブロック図である。図２
において、図１に示した第１の実施例の部分と同等の部
分には同一の参照番号が付せられているので、重複する
説明は省略する。本実施例回路の図１に示した第１の実
施例と異なる点は、配線基板１００、２００において、
遅延素子４とバッファ回路３のＯＥ入力部との間に常閉
接点を有するスイッチ５が接続されている点である。ス
イッチ５は常時閉（オン）状態にあるため、スイッチを
オフに操作しない限り、動作は第１の実施例のそれと同
じである。バックボード５００に、配線基板２００が接
続されておらず、配線基板１００のみが接続されている
状態で、スイッチ５がオフされると、バッファ回路３の
ＯＥ入力部は、Ｒ２を通してＧＮＤ電位となる。これに
より、バッファ回路はイネーブル状態となるが、もとも
とバッファ回路３の入力部と出力部とは共にＬＯＷであ
るため、バッファ回路３の出力状態に変化は生じない。
したがって、配線基板１００上のクロックドライバ１は
自走状態で発振を続ける。スイッチ５が再びオン状態に
戻されてもこの状態に変化は生じない。バックボード５
００に配線基板１００が接続されていない状態で、バッ
クボードに配線基板２００が接続されており、配線基板
２００上のスイッチ５を一時的にオフするときも、上記
と同様の動作である。
【００１１】次に、バックボード５００に配線基板１０
０、２００の両方が接続されている状態で、配線基板１
００上のスイッチ５を一時的にオフする場合について説
明する。スイッチをオフする前には、第１の実施例で説
明したように、配線基板１００、２００上のクロックド
ライバ１はそれぞれ自己のＣＬＫ出力端子からのクロッ
クに基づいて発振を続けている。この状態で配線基板１
００上のスイッチ５がオフされると、バッファ回路３の
ＯＥ入力部は、Ｒ２を通してＧＮＤ電位となる。これに
より、バッファ回路はイネーブル状態となるが、このと
きバッファ回路３の入力部には配線基板２００からバッ
クボード５００を介してＶＣＣ電源が供給されているた
め、バッファ回路３の出力部はＨＩＧＨとなる。その結
果、配線基板１００上のセレクタ２は、配線基板２００
上のクロックドライバ１のＣＬＫ出力端子１ｂから供給
されるクロックを出力し、これを配線基板１００上のク
ロックドライバ１のＣＬＫ入力端子１ａに供給する。こ
れにより、配線基板１００上のクロックドライバと配線
基板２００上のクロックドライバとの間のスキュー調整
が図られる。その後、配線基板１００上のスイッチ５が
オンに戻されると、バッファ回路３の出力部はＬＯＷと
なり、セレクタ２は配線基板１００上のクロックドライ
バの出力するクロックを選択して出力する状態に復帰す
る。バックボード５００に配線基板１００、２００の両
方が接続されている状態で、配線基板２００上のスイッ
チを一時的にオフするときも、上記と同様の動作であ
る。スイッチ５は、マニュアル操作を行うものであって
もよいが、自動的にオン／オフを行うスイッチであって
もよい。この場合、スイッチ５のオンの継続時間は、遅
延素子４の遅延時間以上であることが望ましい。また、
スイッチ５は、配線基板１００、２００の双方に搭載し
てもよいが、いずれか一方の配線基板のみに搭載するよ
うにしてもよい。
０、２００の両方が接続されている状態で、配線基板１
００上のスイッチ５を一時的にオフする場合について説
明する。スイッチをオフする前には、第１の実施例で説
明したように、配線基板１００、２００上のクロックド
ライバ１はそれぞれ自己のＣＬＫ出力端子からのクロッ
クに基づいて発振を続けている。この状態で配線基板１
００上のスイッチ５がオフされると、バッファ回路３の
ＯＥ入力部は、Ｒ２を通してＧＮＤ電位となる。これに
より、バッファ回路はイネーブル状態となるが、このと
きバッファ回路３の入力部には配線基板２００からバッ
クボード５００を介してＶＣＣ電源が供給されているた
め、バッファ回路３の出力部はＨＩＧＨとなる。その結
果、配線基板１００上のセレクタ２は、配線基板２００
上のクロックドライバ１のＣＬＫ出力端子１ｂから供給
されるクロックを出力し、これを配線基板１００上のク
ロックドライバ１のＣＬＫ入力端子１ａに供給する。こ
れにより、配線基板１００上のクロックドライバと配線
基板２００上のクロックドライバとの間のスキュー調整
が図られる。その後、配線基板１００上のスイッチ５が
オンに戻されると、バッファ回路３の出力部はＬＯＷと
なり、セレクタ２は配線基板１００上のクロックドライ
バの出力するクロックを選択して出力する状態に復帰す
る。バックボード５００に配線基板１００、２００の両
方が接続されている状態で、配線基板２００上のスイッ
チを一時的にオフするときも、上記と同様の動作であ
る。スイッチ５は、マニュアル操作を行うものであって
もよいが、自動的にオン／オフを行うスイッチであって
もよい。この場合、スイッチ５のオンの継続時間は、遅
延素子４の遅延時間以上であることが望ましい。また、
スイッチ５は、配線基板１００、２００の双方に搭載し
てもよいが、いずれか一方の配線基板のみに搭載するよ
うにしてもよい。
【００１２】［第３の実施例］図３は、本発明の第３の
実施例のクロック供給部を示すブロック図である。図３
において、図１に示した第１の実施例の部分と同等の部
分には同一の参照番号が付せられているので、重複する
説明は省略する。本実施例回路の図１に示した第１の実
施例と相違する点は、配線基板１００において、遅延素
子４とバッファ回路３のＯＥ入力部との間に単安定回路
６が接続されている点である。単安定回路６には、パル
ス発生回路７の発生するパルスが入力される。パルス発
生回路６は、一端がバッファ回路３の入力部に接続され
た遅延素子８を介してＶＣＣ電源電圧が供給される。単
安定回路６は遅延素子４を介してＶＣＣ電源電圧が供給
されると、ＨＩＧＨを出力し続け、パルス発生回路７よ
りパルスが入力されると一時的にＬＯＷを出力する回路
である。ここで、遅延素子８の遅延時間は、遅延素子４
のそれより長く設定されている。
実施例のクロック供給部を示すブロック図である。図３
において、図１に示した第１の実施例の部分と同等の部
分には同一の参照番号が付せられているので、重複する
説明は省略する。本実施例回路の図１に示した第１の実
施例と相違する点は、配線基板１００において、遅延素
子４とバッファ回路３のＯＥ入力部との間に単安定回路
６が接続されている点である。単安定回路６には、パル
ス発生回路７の発生するパルスが入力される。パルス発
生回路６は、一端がバッファ回路３の入力部に接続され
た遅延素子８を介してＶＣＣ電源電圧が供給される。単
安定回路６は遅延素子４を介してＶＣＣ電源電圧が供給
されると、ＨＩＧＨを出力し続け、パルス発生回路７よ
りパルスが入力されると一時的にＬＯＷを出力する回路
である。ここで、遅延素子８の遅延時間は、遅延素子４
のそれより長く設定されている。
【００１３】次に、第３の実施例の回路動作について説
明する。まず、バックボード５００に、配線基板２００
が接続されていない状態で、配線基板１００をバックボ
ードに接続する場合について説明する。この場合、バッ
ファ回路３の入力部にはＧＮＤ電位が印加されているこ
とにより、パルス発生回路７は非動作状態に置かれ、か
つ、単安定回路６は、遅延素子４が遅延時間τ５が経過
してＶＣＣ電源電位を出力するようになった後はＨＩＧ
Ｈレベルを出力するため、配線基板１００は、第１の実
施例の場合と同様の動作を行う。次に、バックボード５
００に、配線基板１００が接続されている状態で、配線
基板２００をバックボードに接続する場合について説明
する。この場合、配線基板２００上の回路は、第１の実
施例の場合と同様の動作を行う。すなわち、配線基板２
００上のクロックドライバ１は、配線基板２００がコネ
クタ４００に装着された当初は、配線基板１００上のク
ロックドライバのＣＬＫ出力端子１ｂから出力されるク
ロックに基づいて動作を行い、遅延素子４の遅延時間τ
５が経過した後は、自己の出力するクロックに基づいて
動作を行う。一方、配線基板１００においては、配線基
板２００が装着されると、バッファ回路３の入力部にＶ
ＣＣ電源電圧が印加される。そのため、パルス発生回路
７は、配線基板２００が装着された後遅延素子８の遅延
時間τ６の経過後に動作を開始し一定時間毎にパルスを
発生する。パルス発生回路７が発生するパルスが単安定
回路６に印加されると、単安定回路６は一定時間ＬＯＷ
を出力する。単安定回路６の出力がＬＯＷであるとき、
バッファ回路はイネーブル状態となり、入力部に印加さ
れているＨＩＧＨを出力する。その結果、配線基板１０
０上のセレクタ２は第１の入力部に入力されている配線
基板２００上のクロックドライバが出力するクロックを
選択して、これを配線基板１００上のクロックドライバ
１のＣＬＫ入力端子１ａに供給する。これにより、配線
基板１００上のクロックドライバと配線基板２００上の
クロックドライバとの間のスキュー調整が図られる。所
定の時間が経過して単安定回路６の出力がＨＩＧＨに戻
されると、バッファ回路３の出力部はＧＮＤ電位に戻さ
れ、セレクタ２は配線基板１００上のクロックドライバ
の出力するクロックを選択して出力する状態に復帰す
る。すなわち、配線基板１００のクロックドライバ１に
おいて、一定の時間おきに配線基板１００上のクロック
ドライバと配線基板２００上のクロックドライバとの間
のスキュー調整が図られることになる。上記は、バック
ボード５００に配線基板１００が先に接続され配線基板
２００が後から接続される場合に関するものであった
が、この順番が逆になった場合にもほぼ同様の動作が行
われる。上記の説明では、単安定回路６、パルス発生回
路７、遅延素子８は、配線基板１００にのみ搭載されて
いたが、配線基板２００にのみ、あるいは配線基板１０
０と配線基板２００の双方に搭載するようにしてもよ
い。
明する。まず、バックボード５００に、配線基板２００
が接続されていない状態で、配線基板１００をバックボ
ードに接続する場合について説明する。この場合、バッ
ファ回路３の入力部にはＧＮＤ電位が印加されているこ
とにより、パルス発生回路７は非動作状態に置かれ、か
つ、単安定回路６は、遅延素子４が遅延時間τ５が経過
してＶＣＣ電源電位を出力するようになった後はＨＩＧ
Ｈレベルを出力するため、配線基板１００は、第１の実
施例の場合と同様の動作を行う。次に、バックボード５
００に、配線基板１００が接続されている状態で、配線
基板２００をバックボードに接続する場合について説明
する。この場合、配線基板２００上の回路は、第１の実
施例の場合と同様の動作を行う。すなわち、配線基板２
００上のクロックドライバ１は、配線基板２００がコネ
クタ４００に装着された当初は、配線基板１００上のク
ロックドライバのＣＬＫ出力端子１ｂから出力されるク
ロックに基づいて動作を行い、遅延素子４の遅延時間τ
５が経過した後は、自己の出力するクロックに基づいて
動作を行う。一方、配線基板１００においては、配線基
板２００が装着されると、バッファ回路３の入力部にＶ
ＣＣ電源電圧が印加される。そのため、パルス発生回路
７は、配線基板２００が装着された後遅延素子８の遅延
時間τ６の経過後に動作を開始し一定時間毎にパルスを
発生する。パルス発生回路７が発生するパルスが単安定
回路６に印加されると、単安定回路６は一定時間ＬＯＷ
を出力する。単安定回路６の出力がＬＯＷであるとき、
バッファ回路はイネーブル状態となり、入力部に印加さ
れているＨＩＧＨを出力する。その結果、配線基板１０
０上のセレクタ２は第１の入力部に入力されている配線
基板２００上のクロックドライバが出力するクロックを
選択して、これを配線基板１００上のクロックドライバ
１のＣＬＫ入力端子１ａに供給する。これにより、配線
基板１００上のクロックドライバと配線基板２００上の
クロックドライバとの間のスキュー調整が図られる。所
定の時間が経過して単安定回路６の出力がＨＩＧＨに戻
されると、バッファ回路３の出力部はＧＮＤ電位に戻さ
れ、セレクタ２は配線基板１００上のクロックドライバ
の出力するクロックを選択して出力する状態に復帰す
る。すなわち、配線基板１００のクロックドライバ１に
おいて、一定の時間おきに配線基板１００上のクロック
ドライバと配線基板２００上のクロックドライバとの間
のスキュー調整が図られることになる。上記は、バック
ボード５００に配線基板１００が先に接続され配線基板
２００が後から接続される場合に関するものであった
が、この順番が逆になった場合にもほぼ同様の動作が行
われる。上記の説明では、単安定回路６、パルス発生回
路７、遅延素子８は、配線基板１００にのみ搭載されて
いたが、配線基板２００にのみ、あるいは配線基板１０
０と配線基板２００の双方に搭載するようにしてもよ
い。
【００１４】［第４の実施例］図４は、本発明の第４の
実施例のクロック供給部を示すブロック図である。図４
に示すように、クロックドライバ１が搭載された配線基
板１００、２００、３００は、バックボード５００上に
搭載されたコネクタ４００に装着されている。配線基板
１００上に形成された接栓端子は、コネクタ４００のコ
ネクタ接点１〜７と接触しており、配線基板２００上に
形成された接栓端子は、コネクタ４００のコネクタ接点
８〜１４と接触しており、配線基板３００上に形成され
た接栓端子は、コネクタ４００のコネクタ接点１５〜２
１と接触している。配線基板１００、２００、３００に
は、クロックドライバ１の外にクロックドライバ１のＣ
ＬＫ入力端子１ａに入力される信号を選択するセレクタ
２Ａ、２Ｂと、セレクタ２Ａ、２Ｂの制御回路を構成す
るバッファ回路３Ａ、３Ｂ、遅延素子４および抵抗部品
Ｒ１〜Ｒ５が搭載されている。セレクタ２Ａはバッファ
回路３Ａの出力信号により制御され、セレクタ２Ｂはバ
ッファ回路３Ｂの出力信号により制御される。すなわ
ち、セレクタ２Ａは、バッファ回路３Ａの出力がＨＩＧ
Ｈ状態にあるときに第１の入力部（図の上側）の信号を
選択し、ＬＯＷ状態にあるときに第２の入力部（図の下
側）の信号を選択する。また、セレクタ２Ｂは、バッフ
ァ回路３Ｂの出力がＬＯＷ状態にあるときに第１の入力
部（図の上側）の信号を選択し、ＨＩＧＨ状態にあると
きに第２の入力部（図の下側）の信号を選択する。クロ
ックドライバ１には、ＣＬＫ入力端子１ａの外にＣＬＫ
出力端子１ｂ〜１ｄが備えられている。電子機器内のク
ロック被供給回路には、クロックドライバ１より、図示
されていないＣＬＫ出力端子またはＣＬＫ出力端子１ｂ
〜１ｄを介してクロックが供給される。
実施例のクロック供給部を示すブロック図である。図４
に示すように、クロックドライバ１が搭載された配線基
板１００、２００、３００は、バックボード５００上に
搭載されたコネクタ４００に装着されている。配線基板
１００上に形成された接栓端子は、コネクタ４００のコ
ネクタ接点１〜７と接触しており、配線基板２００上に
形成された接栓端子は、コネクタ４００のコネクタ接点
８〜１４と接触しており、配線基板３００上に形成され
た接栓端子は、コネクタ４００のコネクタ接点１５〜２
１と接触している。配線基板１００、２００、３００に
は、クロックドライバ１の外にクロックドライバ１のＣ
ＬＫ入力端子１ａに入力される信号を選択するセレクタ
２Ａ、２Ｂと、セレクタ２Ａ、２Ｂの制御回路を構成す
るバッファ回路３Ａ、３Ｂ、遅延素子４および抵抗部品
Ｒ１〜Ｒ５が搭載されている。セレクタ２Ａはバッファ
回路３Ａの出力信号により制御され、セレクタ２Ｂはバ
ッファ回路３Ｂの出力信号により制御される。すなわ
ち、セレクタ２Ａは、バッファ回路３Ａの出力がＨＩＧ
Ｈ状態にあるときに第１の入力部（図の上側）の信号を
選択し、ＬＯＷ状態にあるときに第２の入力部（図の下
側）の信号を選択する。また、セレクタ２Ｂは、バッフ
ァ回路３Ｂの出力がＬＯＷ状態にあるときに第１の入力
部（図の上側）の信号を選択し、ＨＩＧＨ状態にあると
きに第２の入力部（図の下側）の信号を選択する。クロ
ックドライバ１には、ＣＬＫ入力端子１ａの外にＣＬＫ
出力端子１ｂ〜１ｄが備えられている。電子機器内のク
ロック被供給回路には、クロックドライバ１より、図示
されていないＣＬＫ出力端子またはＣＬＫ出力端子１ｂ
〜１ｄを介してクロックが供給される。
【００１５】クロックドライバ１には、第１の実施例の
場合と同様にＰＬＬ回路が備えられている。したがっ
て、クロックドライバ１のＣＬＫ出力端子１ｂ〜１ｄか
ら出力されるクロックの周波数と位相は、ＣＬＫ入力端
子１ａに入力されるクロックの周波数と位相に追随す
る。図４に示す回路において、配線基板１００、２０
０、３００上クロックドライバ１のＣＬＫ入力端子１ａ
にはセレクタ２Ｂの出力部が接続されている。そして、
各クロックドライバ１のＣＬＫ出力端子１ｄは、セレク
タ２Ａの第２の入力部に接続されている。また、配線基
板１００上のクロックドライバ１のＣＬＫ出力端子１ｂ
は、コネクタ４００のコネクタ接点１、バックボード５
００の配線、コネクタ４００のコネクタ接点１８を介し
て、配線基板３００のセレクタ２Ａの第１の入力部に接
続されている。配線基板１００のクロックドライバ１の
ＣＬＫ出力端子１ｃは、コネクタ接点２、バックボード
５００、コネクタ接点１０を介して、配線基板２００の
セレクタ２Ｂの第２の入力部に接続されている。また、
配線基板２００上のクロックドライバ１のＣＬＫ出力端
子１ｂは、コネクタ接点８、バックボード５００、コネ
クタ接点４を介して、配線基板１００のセレクタ２Ａの
第１の入力部に接続されている。配線基板２００のクロ
ックドライバ１のＣＬＫ出力端子１ｃは、コネクタ接点
９、バックボード５００、コネクタ接点１７を介して、
配線基板３００のセレクタ２Ｂの第２の入力部に接続さ
れている。さらに、配線基板３００上のクロックドライ
バ１のＣＬＫ出力端子１ｂは、コネクタ接点１５、バッ
クボード５００、コネクタ接点１１を介して、配線基板
２００のセレクタ２Ａの第１の入力部に接続されてい
る。配線基板２００のクロックドライバ１のＣＬＫ出力
端子１ｃは、コネクタ接点１６、バックボード５００、
コネクタ接点３を介して、配線基板１００のセレクタ２
Ｂの第２の入力部に接続されている。配線基板１００、
２００、３００において、バッファ回路３Ａの出力部
は、セレクタ２Ａの選択信号入力部に、そしてバッファ
回路３Ｂの出力部は、セレクタ２Ｂの選択信号入力部に
接続され、遅延素子４の一端は電源ＶＣＣにその他端は
バッファ回路３Ａ、３ＢのＯＥ端子に接続されている。
そして、抵抗部品Ｒ１〜Ｒ５の一端はそれぞれＧＮＤに
接続され、抵抗部品Ｒ１、Ｒ４の他端は、バッファ回路
３Ａ、３Ｂの入力部に、抵抗部品Ｒ２の他端は、バッフ
ァ回路３Ａ、３ＢのＯＥ端子に、抵抗部品Ｒ３、Ｒ５の
他端は、バッファ回路３Ａ、３Ｂの出力部にそれぞれ接
続されている。そして、各配線基板において、セレクタ
２Ａの出力部の信号は、セレクタ２Ｂの第１の入力部に
入力される。また、配線基板１００上の遅延素子４の一
端は、コネクタ接点７、バックボード５００、コネクタ
接点１２、２０を介して配線基板２００のバッファ回路
３Ｂの入力部と配線基板３００のバッファ回路３Ａの入
力部とに接続され、配線基板２００上の遅延素子４の一
端は、コネクタ接点１４、バックボード５００、コネク
タ接点６、１９を介して配線基板１００のバッファ回路
３Ａの入力部と配線基板３００のバッファ回路３Ｂの入
力部とに接続され、配線基板３００上の遅延素子４の一
端は、コネクタ接点２１、バックボード５００、コネク
タ接点５、１３を介して配線基板１００のバッファ回路
３Ｂの入力部と配線基板２００のバッファ回路３Ａの入
力部とに接続されている。
場合と同様にＰＬＬ回路が備えられている。したがっ
て、クロックドライバ１のＣＬＫ出力端子１ｂ〜１ｄか
ら出力されるクロックの周波数と位相は、ＣＬＫ入力端
子１ａに入力されるクロックの周波数と位相に追随す
る。図４に示す回路において、配線基板１００、２０
０、３００上クロックドライバ１のＣＬＫ入力端子１ａ
にはセレクタ２Ｂの出力部が接続されている。そして、
各クロックドライバ１のＣＬＫ出力端子１ｄは、セレク
タ２Ａの第２の入力部に接続されている。また、配線基
板１００上のクロックドライバ１のＣＬＫ出力端子１ｂ
は、コネクタ４００のコネクタ接点１、バックボード５
００の配線、コネクタ４００のコネクタ接点１８を介し
て、配線基板３００のセレクタ２Ａの第１の入力部に接
続されている。配線基板１００のクロックドライバ１の
ＣＬＫ出力端子１ｃは、コネクタ接点２、バックボード
５００、コネクタ接点１０を介して、配線基板２００の
セレクタ２Ｂの第２の入力部に接続されている。また、
配線基板２００上のクロックドライバ１のＣＬＫ出力端
子１ｂは、コネクタ接点８、バックボード５００、コネ
クタ接点４を介して、配線基板１００のセレクタ２Ａの
第１の入力部に接続されている。配線基板２００のクロ
ックドライバ１のＣＬＫ出力端子１ｃは、コネクタ接点
９、バックボード５００、コネクタ接点１７を介して、
配線基板３００のセレクタ２Ｂの第２の入力部に接続さ
れている。さらに、配線基板３００上のクロックドライ
バ１のＣＬＫ出力端子１ｂは、コネクタ接点１５、バッ
クボード５００、コネクタ接点１１を介して、配線基板
２００のセレクタ２Ａの第１の入力部に接続されてい
る。配線基板２００のクロックドライバ１のＣＬＫ出力
端子１ｃは、コネクタ接点１６、バックボード５００、
コネクタ接点３を介して、配線基板１００のセレクタ２
Ｂの第２の入力部に接続されている。配線基板１００、
２００、３００において、バッファ回路３Ａの出力部
は、セレクタ２Ａの選択信号入力部に、そしてバッファ
回路３Ｂの出力部は、セレクタ２Ｂの選択信号入力部に
接続され、遅延素子４の一端は電源ＶＣＣにその他端は
バッファ回路３Ａ、３ＢのＯＥ端子に接続されている。
そして、抵抗部品Ｒ１〜Ｒ５の一端はそれぞれＧＮＤに
接続され、抵抗部品Ｒ１、Ｒ４の他端は、バッファ回路
３Ａ、３Ｂの入力部に、抵抗部品Ｒ２の他端は、バッフ
ァ回路３Ａ、３ＢのＯＥ端子に、抵抗部品Ｒ３、Ｒ５の
他端は、バッファ回路３Ａ、３Ｂの出力部にそれぞれ接
続されている。そして、各配線基板において、セレクタ
２Ａの出力部の信号は、セレクタ２Ｂの第１の入力部に
入力される。また、配線基板１００上の遅延素子４の一
端は、コネクタ接点７、バックボード５００、コネクタ
接点１２、２０を介して配線基板２００のバッファ回路
３Ｂの入力部と配線基板３００のバッファ回路３Ａの入
力部とに接続され、配線基板２００上の遅延素子４の一
端は、コネクタ接点１４、バックボード５００、コネク
タ接点６、１９を介して配線基板１００のバッファ回路
３Ａの入力部と配線基板３００のバッファ回路３Ｂの入
力部とに接続され、配線基板３００上の遅延素子４の一
端は、コネクタ接点２１、バックボード５００、コネク
タ接点５、１３を介して配線基板１００のバッファ回路
３Ｂの入力部と配線基板２００のバッファ回路３Ａの入
力部とに接続されている。
【００１６】次に、本実施例回路の動作について説明す
る。ここで、各クロックドライバのＣＬＫ出力端子から
クロックが各クロックドライバのＣＬＫ入力端子に到達
するまでの時間は同一であるものと仮定する。いま、バ
ックボード５００に配線基板２００、３００が搭載され
ていない状態で、バックボード５００に配線基板１００
が接続されるとすると、配線基板１００におけるバッフ
ァ回路３Ａ、３Ｂの入力部は抵抗部品Ｒ１、Ｒ４を通し
てＧＮＤに接続されており、また、それぞれのＯＥ端子
は抵抗部品Ｒ２を通してＧＮＤに接続されているため、
バッファ回路３の出力部はＬＯＷを出力し、これがセレ
クタ２Ａ、２Ｂの選択信号入力部に入力され、セレクタ
２Ａ、２Ｂは、それぞれ第２、第１の入力部の信号を選
択する。したがって、配線基板１００におけるクロック
ドライバ１のＣＬＫ出力端子１ｄから出力されるクロッ
クは、セレクタ２Ａの第２の入力部、セレクタ２Ｂの第
１の入力部を介してＣＬＫ入力端子１ａに入力されるた
め、配線基板１００のクロックドライバ１は、自走状態
で発振を開始する。次いで、配線基板１００における遅
延素子４の遅延時間τ５が経過すると、バッファ回路３
Ａ、３ＢのＯＥ入力部にはＶＣＣ電位が印加されて、バ
ッファ回路３Ａ、３Ｂはディセーブル状態になり、か
つ、バッファ回路３Ａ、３Ｂの出力部は抵抗部品Ｒ３、
Ｒ５を通してＧＮＤに接続されているため、バッファ回
路３Ａ、３Ｂの出力部はＬＯＷと同等状態となるため、
セレクタ２Ａ、２Ｂの選択信号入力部にはＬＯＷが入力
されたままであり、セレクタ２Ａ、２Ｂは第２、第１の
入力部の信号を選択したままである。したがって、配線
基板１００上のクロックドライバ１は自走状態を続け
る。バックボード５００にいずれの配線基板も接続され
ていない状態で、バックボードに配線基板２００または
配線基板３００が接続されるときも、上記と同様の動作
である。
る。ここで、各クロックドライバのＣＬＫ出力端子から
クロックが各クロックドライバのＣＬＫ入力端子に到達
するまでの時間は同一であるものと仮定する。いま、バ
ックボード５００に配線基板２００、３００が搭載され
ていない状態で、バックボード５００に配線基板１００
が接続されるとすると、配線基板１００におけるバッフ
ァ回路３Ａ、３Ｂの入力部は抵抗部品Ｒ１、Ｒ４を通し
てＧＮＤに接続されており、また、それぞれのＯＥ端子
は抵抗部品Ｒ２を通してＧＮＤに接続されているため、
バッファ回路３の出力部はＬＯＷを出力し、これがセレ
クタ２Ａ、２Ｂの選択信号入力部に入力され、セレクタ
２Ａ、２Ｂは、それぞれ第２、第１の入力部の信号を選
択する。したがって、配線基板１００におけるクロック
ドライバ１のＣＬＫ出力端子１ｄから出力されるクロッ
クは、セレクタ２Ａの第２の入力部、セレクタ２Ｂの第
１の入力部を介してＣＬＫ入力端子１ａに入力されるた
め、配線基板１００のクロックドライバ１は、自走状態
で発振を開始する。次いで、配線基板１００における遅
延素子４の遅延時間τ５が経過すると、バッファ回路３
Ａ、３ＢのＯＥ入力部にはＶＣＣ電位が印加されて、バ
ッファ回路３Ａ、３Ｂはディセーブル状態になり、か
つ、バッファ回路３Ａ、３Ｂの出力部は抵抗部品Ｒ３、
Ｒ５を通してＧＮＤに接続されているため、バッファ回
路３Ａ、３Ｂの出力部はＬＯＷと同等状態となるため、
セレクタ２Ａ、２Ｂの選択信号入力部にはＬＯＷが入力
されたままであり、セレクタ２Ａ、２Ｂは第２、第１の
入力部の信号を選択したままである。したがって、配線
基板１００上のクロックドライバ１は自走状態を続け
る。バックボード５００にいずれの配線基板も接続され
ていない状態で、バックボードに配線基板２００または
配線基板３００が接続されるときも、上記と同様の動作
である。
【００１７】次に、バックボード５００に配線基板１０
０のみが接続されている状態で、バックボード５００に
配線基板２００が接続される場合について説明する。配
線基板２００がコネクタ４００に装着されると、配線基
板２００におけるバッファ回路３Ｂの入力部は、コネク
タ接点１２、バックボード５００、コネクタ接点７を介
して配線基板１００におけるＶＣＣ電源に接続されるた
め、配線基板２００のバッファ回路３Ｂの入力部にはＨ
ＩＧＨが入力され、また、配線基板２００のバッファ回
路３ＢのＯＥ端子は抵抗部品Ｒ２を通してＧＮＤに接続
されているため、バッファ回路３Ｂはイネーブル状態
で、ＨＩＧＨを出力し、これがセレクタ２Ｂの選択信号
入力部に入力され、セレクタ２Ｂは、第２の入力部の信
号を選択する。この第２の入力部には、配線基板１００
におけるクロックドライバ１のＣＬＫ出力端子１ｃが接
続されているため、配線基板２００上のクロックドライ
バ１は、配線基板１００のクロックドライバのＣＬＫ出
力端子１ｃから出力されるクロックを元に動作する。そ
のため、配線基板１００上のクロックドライバと配線基
板２００上のクロックドライバとは同一タイミングのク
ロックを発生する。その後、配線基板２００における遅
延素子４の遅延時間τ５が経過すると、バッファ回路３
Ａ、３ＢのＯＥ入力部にはＶＣＣが入力され、バッファ
回路はディセーブル状態になり、かつ、バッファ回路３
Ａ、３Ｂの出力部は抵抗部品Ｒ３、Ｒ５を通してＧＮＤ
に接続されているため、バッファ回路の出力部はＬＯＷ
と同等状態となるため、セレクタ２Ａ、２Ｂの選択信号
入力部にはＬＯＷが入力される。これにより、配線基板
２００のセレクタ２Ａ、２Ｂは第２、第１の入力部の信
号を選択することになる。これにより、配線基板２００
のクロックドライバのＣＬＫ入力端子１ａには自己のＣ
ＬＫ出力端子１ｄから出力されるクロックが入力される
ようになるが、このクロックのタイミングは、配線基板
１００のクロックドライバの発生するクロックのタイミ
ングと一致しているため、配線基板１００のクロックド
ライバと配線基板２００のクロックドライバとは同一タ
イミングのクロックを発生する。一方、配線基板１００
におけるバッファ回路３Ａ、３ＢのＯＥ入力部にはＶＣ
ＣからのＨＩＧＨが入力されたままなので配線基板１０
０におけるバッファ回路３Ａ、３Ｂはディセーブル状態
で、更に、バッファ回路３Ａ、３Ｂの出力部は抵抗部品
Ｒ３、Ｒ５を通してＧＮＤに接続されているため、バッ
ファ回路３Ａ、３Ｂの出力部はＬＯＷと同等状態となる
ため、セレクタ２Ａ、２Ｂの選択信号部にはＬＯＷが入
力されたままであり、セレクタ２Ａ、２Ｂは第２、第１
の入力部の信号を選択したままである。
０のみが接続されている状態で、バックボード５００に
配線基板２００が接続される場合について説明する。配
線基板２００がコネクタ４００に装着されると、配線基
板２００におけるバッファ回路３Ｂの入力部は、コネク
タ接点１２、バックボード５００、コネクタ接点７を介
して配線基板１００におけるＶＣＣ電源に接続されるた
め、配線基板２００のバッファ回路３Ｂの入力部にはＨ
ＩＧＨが入力され、また、配線基板２００のバッファ回
路３ＢのＯＥ端子は抵抗部品Ｒ２を通してＧＮＤに接続
されているため、バッファ回路３Ｂはイネーブル状態
で、ＨＩＧＨを出力し、これがセレクタ２Ｂの選択信号
入力部に入力され、セレクタ２Ｂは、第２の入力部の信
号を選択する。この第２の入力部には、配線基板１００
におけるクロックドライバ１のＣＬＫ出力端子１ｃが接
続されているため、配線基板２００上のクロックドライ
バ１は、配線基板１００のクロックドライバのＣＬＫ出
力端子１ｃから出力されるクロックを元に動作する。そ
のため、配線基板１００上のクロックドライバと配線基
板２００上のクロックドライバとは同一タイミングのク
ロックを発生する。その後、配線基板２００における遅
延素子４の遅延時間τ５が経過すると、バッファ回路３
Ａ、３ＢのＯＥ入力部にはＶＣＣが入力され、バッファ
回路はディセーブル状態になり、かつ、バッファ回路３
Ａ、３Ｂの出力部は抵抗部品Ｒ３、Ｒ５を通してＧＮＤ
に接続されているため、バッファ回路の出力部はＬＯＷ
と同等状態となるため、セレクタ２Ａ、２Ｂの選択信号
入力部にはＬＯＷが入力される。これにより、配線基板
２００のセレクタ２Ａ、２Ｂは第２、第１の入力部の信
号を選択することになる。これにより、配線基板２００
のクロックドライバのＣＬＫ入力端子１ａには自己のＣ
ＬＫ出力端子１ｄから出力されるクロックが入力される
ようになるが、このクロックのタイミングは、配線基板
１００のクロックドライバの発生するクロックのタイミ
ングと一致しているため、配線基板１００のクロックド
ライバと配線基板２００のクロックドライバとは同一タ
イミングのクロックを発生する。一方、配線基板１００
におけるバッファ回路３Ａ、３ＢのＯＥ入力部にはＶＣ
ＣからのＨＩＧＨが入力されたままなので配線基板１０
０におけるバッファ回路３Ａ、３Ｂはディセーブル状態
で、更に、バッファ回路３Ａ、３Ｂの出力部は抵抗部品
Ｒ３、Ｒ５を通してＧＮＤに接続されているため、バッ
ファ回路３Ａ、３Ｂの出力部はＬＯＷと同等状態となる
ため、セレクタ２Ａ、２Ｂの選択信号部にはＬＯＷが入
力されたままであり、セレクタ２Ａ、２Ｂは第２、第１
の入力部の信号を選択したままである。
【００１８】次に、バックボード５００に配線基板１０
０のみが接続されている状態で、バックボード５００に
配線基板３００が接続される場合について説明する。配
線基板３００がコネクタ４００に装着されると、配線基
板３００におけるバッファ回路３Ａ、３Ｂの入力部に
は、それぞれＨＩＧＨとＬＯＷが入力されているため、
バッファ回路３Ａ、３Ｂの出力部には、それぞれＨＩＧ
ＨとＬＯＷが出力される。その結果、セレクタ２Ａ、２
Ｂは、それぞれ第１の入力部の信号を選択する。セレク
タ２Ａの第１の入力部には、配線基板１００におけるク
ロックドライバ１のＣＬＫ出力端子１ｂが接続されてい
るため、配線基板３００上のクロックドライバ１は、配
線基板１００のクロックドライバのＣＬＫ出力端子１ｂ
から出力されるクロックを元に動作する。そのため、配
線基板１００上のクロックドライバと配線基板３００上
のクロックドライバとは同一タイミングのクロックを発
生する。その後、配線基板３００における遅延素子４の
遅延時間τ５が経過すると、バッファ回路３Ａ、３Ｂの
ＯＥ入力部にはＶＣＣが入力され、バッファ回路はディ
セーブル状態になり、かつ、バッファ回路３Ａ、３Ｂの
出力部は抵抗部品Ｒ３、Ｒ５を通してＧＮＤに接続され
ているため、バッファ回路３Ａ、３Ｂの出力部はＬＯＷ
と同等状態となるため、セレクタ２Ａ、２Ｂの選択信号
入力部にはＬＯＷが入力される。これにより、配線基板
３００のセレクタ２Ａ、２Ｂは第２、第１の入力部の信
号を選択することになる。これにより、配線基板３００
のクロックドライバのＣＬＫ入力端子１ａには自己のＣ
ＬＫ出力端子１ｄから出力されるクロックが入力される
ようになるが、このクロックのタイミングは、配線基板
１００のクロックドライバの発生するクロックのタイミ
ングと一致しているため、配線基板１００のクロックド
ライバと配線基板３００のクロックドライバとは同一タ
イミングのクロックを発生することになる。一方、配線
基板１００におけるバッファ回路３Ａ、３ＢのＯＥ入力
部にはＶＣＣからのＨＩＧＨが入力されたままなので配
線基板１００におけるバッファ回路３Ａ、３Ｂはディセ
ーブル状態で、更に、バッファ回路３Ａ、３Ｂの出力部
は抵抗部品Ｒ３、Ｒ５を通してＧＮＤに接続されている
ため、バッファ回路３Ａ、３Ｂの出力部はＬＯＷと同等
状態のため、セレクタ２Ａ、２Ｂの選択信号入力部には
ＬＯＷが入力されたままであり、セレクタ２Ａ、２Ｂは
第２、第１の入力部の信号を選択したままである。バッ
クボード５００に配線基板２００または３００が接続さ
れている状態で、バックボードに他の配線基板が接続さ
れるときも、上記と同様の動作である。
０のみが接続されている状態で、バックボード５００に
配線基板３００が接続される場合について説明する。配
線基板３００がコネクタ４００に装着されると、配線基
板３００におけるバッファ回路３Ａ、３Ｂの入力部に
は、それぞれＨＩＧＨとＬＯＷが入力されているため、
バッファ回路３Ａ、３Ｂの出力部には、それぞれＨＩＧ
ＨとＬＯＷが出力される。その結果、セレクタ２Ａ、２
Ｂは、それぞれ第１の入力部の信号を選択する。セレク
タ２Ａの第１の入力部には、配線基板１００におけるク
ロックドライバ１のＣＬＫ出力端子１ｂが接続されてい
るため、配線基板３００上のクロックドライバ１は、配
線基板１００のクロックドライバのＣＬＫ出力端子１ｂ
から出力されるクロックを元に動作する。そのため、配
線基板１００上のクロックドライバと配線基板３００上
のクロックドライバとは同一タイミングのクロックを発
生する。その後、配線基板３００における遅延素子４の
遅延時間τ５が経過すると、バッファ回路３Ａ、３Ｂの
ＯＥ入力部にはＶＣＣが入力され、バッファ回路はディ
セーブル状態になり、かつ、バッファ回路３Ａ、３Ｂの
出力部は抵抗部品Ｒ３、Ｒ５を通してＧＮＤに接続され
ているため、バッファ回路３Ａ、３Ｂの出力部はＬＯＷ
と同等状態となるため、セレクタ２Ａ、２Ｂの選択信号
入力部にはＬＯＷが入力される。これにより、配線基板
３００のセレクタ２Ａ、２Ｂは第２、第１の入力部の信
号を選択することになる。これにより、配線基板３００
のクロックドライバのＣＬＫ入力端子１ａには自己のＣ
ＬＫ出力端子１ｄから出力されるクロックが入力される
ようになるが、このクロックのタイミングは、配線基板
１００のクロックドライバの発生するクロックのタイミ
ングと一致しているため、配線基板１００のクロックド
ライバと配線基板３００のクロックドライバとは同一タ
イミングのクロックを発生することになる。一方、配線
基板１００におけるバッファ回路３Ａ、３ＢのＯＥ入力
部にはＶＣＣからのＨＩＧＨが入力されたままなので配
線基板１００におけるバッファ回路３Ａ、３Ｂはディセ
ーブル状態で、更に、バッファ回路３Ａ、３Ｂの出力部
は抵抗部品Ｒ３、Ｒ５を通してＧＮＤに接続されている
ため、バッファ回路３Ａ、３Ｂの出力部はＬＯＷと同等
状態のため、セレクタ２Ａ、２Ｂの選択信号入力部には
ＬＯＷが入力されたままであり、セレクタ２Ａ、２Ｂは
第２、第１の入力部の信号を選択したままである。バッ
クボード５００に配線基板２００または３００が接続さ
れている状態で、バックボードに他の配線基板が接続さ
れるときも、上記と同様の動作である。
【００１９】次に、バックボード５００に配線基板１０
０、２００が接続されている状態で、バックボード５０
０に配線基板３００が接続される場合について説明す
る。配線基板３００がコネクタ４００に装着されると、
配線基板３００におけるバッファ回路３Ｂの入力部は、
コネクタ接点１９、バックボード５００、コネクタ接点
１４を介して配線基板２００におけるＶＣＣ電源に接続
されるため、配線基板３００のバッファ回路３Ｂの入力
部にはＨＩＧＨが入力され、また、配線基板３００のバ
ッファ回路３ＢのＯＥ端子には抵抗部品Ｒ２を通してＧ
ＮＤに接続されているため、バッファ回路３Ｂはイネー
ブル状態であり、ＨＩＧＨを出力し、これがセレクタ２
Ｂの選択信号入力部に入力され、セレクタ２Ｂは、第２
の入力部の信号を選択する。この第２の入力部には、配
線基板２００におけるクロックドライバ１のＣＬＫ出力
端子１ｃが接続されているため、配線基板３００上のク
ロックドライバ１は、配線基板２００のクロックドライ
バのＣＬＫ出力端子１ｃから出力されるクロックを元に
動作する。そのため、配線基板３００上のクロックドラ
イバと配線基板２００上のクロックドライバとは同一タ
イミングのクロックを発生する。このとき、配線基板１
００上のクロックドライバと配線基板２００上のクロッ
クドライバとは同一タイミングのクロックを発生してい
るため、結局すべての配線基板のクロックドライバが同
一タイミングのクロックを発生することになる。その
後、配線基板３００における遅延素子４の遅延時間τ５
が経過すると、バッファ回路３Ａ、３ＢのＯＥ入力部に
はＶＣＣが入力され、バッファ回路はディセーブル状態
になり、かつ、バッファ回路３Ａ、３Ｂの出力部は抵抗
部品Ｒ３、Ｒ５を通してＧＮＤに接続されているため、
バッファ回路の出力部はＬＯＷと同等状態となるため、
セレクタ２Ａ、２Ｂの選択信号入力部にはＬＯＷが入力
される。これにより、配線基板３００のセレクタ２Ａ、
２Ｂは第２、第１の入力部の信号を選択することにな
る。これにより、配線基板３００のクロックドライバの
ＣＬＫ入力端子１ａには自己のＣＬＫ出力端子１ｄから
出力されるクロックが入力されるようになるが、このク
ロックのタイミングは、配線基板２００のクロックドラ
イバの発生するクロックのタイミングと一致しているた
め、配線基板３００のクロックドライバと配線基板２０
０のクロックドライバとは同一タイミングのクロックを
発生する。一方、配線基板１００、２００におけるバッ
ファ回路３Ａ、３ＢのＯＥ入力部にはＶＣＣからのＨＩ
ＧＨが入力されたままなので配線基板１００におけるバ
ッファ回路３Ａ、３Ｂはディセーブル状態で、更に、バ
ッファ回路３Ａ、３Ｂの出力部は抵抗部品Ｒ３、Ｒ５を
通してＧＮＤに接続されているため、バッファ回路３
Ａ、３Ｂの出力部はＬＯＷと同等状態となるため、セレ
クタ２Ａ、２Ｂの選択信号入力部にはＬＯＷが入力され
たままであり、セレクタ２Ａ、２Ｂは第２、第１の入力
部の信号を選択したままである。バックボード５００に
配線基板１００、３００が接続されている状態で、バッ
クボードに配線基板２００が接続されるとき、および、
バックボード５００に配線基板２００、３００が接続さ
れている状態で、バックボードに配線基板１００が接続
されるときも、上記と同様の動作である。図４に示した
第４の実施例の回路に対しても、第２、第３の実施例の
ように、遅延素子４とバッファ回路３Ａ、３Ｂとの間
に、スイッチや単安定回路を配置して、随時、クロック
ドライバ間のタイミング調整を行うようにしてもよい。
０、２００が接続されている状態で、バックボード５０
０に配線基板３００が接続される場合について説明す
る。配線基板３００がコネクタ４００に装着されると、
配線基板３００におけるバッファ回路３Ｂの入力部は、
コネクタ接点１９、バックボード５００、コネクタ接点
１４を介して配線基板２００におけるＶＣＣ電源に接続
されるため、配線基板３００のバッファ回路３Ｂの入力
部にはＨＩＧＨが入力され、また、配線基板３００のバ
ッファ回路３ＢのＯＥ端子には抵抗部品Ｒ２を通してＧ
ＮＤに接続されているため、バッファ回路３Ｂはイネー
ブル状態であり、ＨＩＧＨを出力し、これがセレクタ２
Ｂの選択信号入力部に入力され、セレクタ２Ｂは、第２
の入力部の信号を選択する。この第２の入力部には、配
線基板２００におけるクロックドライバ１のＣＬＫ出力
端子１ｃが接続されているため、配線基板３００上のク
ロックドライバ１は、配線基板２００のクロックドライ
バのＣＬＫ出力端子１ｃから出力されるクロックを元に
動作する。そのため、配線基板３００上のクロックドラ
イバと配線基板２００上のクロックドライバとは同一タ
イミングのクロックを発生する。このとき、配線基板１
００上のクロックドライバと配線基板２００上のクロッ
クドライバとは同一タイミングのクロックを発生してい
るため、結局すべての配線基板のクロックドライバが同
一タイミングのクロックを発生することになる。その
後、配線基板３００における遅延素子４の遅延時間τ５
が経過すると、バッファ回路３Ａ、３ＢのＯＥ入力部に
はＶＣＣが入力され、バッファ回路はディセーブル状態
になり、かつ、バッファ回路３Ａ、３Ｂの出力部は抵抗
部品Ｒ３、Ｒ５を通してＧＮＤに接続されているため、
バッファ回路の出力部はＬＯＷと同等状態となるため、
セレクタ２Ａ、２Ｂの選択信号入力部にはＬＯＷが入力
される。これにより、配線基板３００のセレクタ２Ａ、
２Ｂは第２、第１の入力部の信号を選択することにな
る。これにより、配線基板３００のクロックドライバの
ＣＬＫ入力端子１ａには自己のＣＬＫ出力端子１ｄから
出力されるクロックが入力されるようになるが、このク
ロックのタイミングは、配線基板２００のクロックドラ
イバの発生するクロックのタイミングと一致しているた
め、配線基板３００のクロックドライバと配線基板２０
０のクロックドライバとは同一タイミングのクロックを
発生する。一方、配線基板１００、２００におけるバッ
ファ回路３Ａ、３ＢのＯＥ入力部にはＶＣＣからのＨＩ
ＧＨが入力されたままなので配線基板１００におけるバ
ッファ回路３Ａ、３Ｂはディセーブル状態で、更に、バ
ッファ回路３Ａ、３Ｂの出力部は抵抗部品Ｒ３、Ｒ５を
通してＧＮＤに接続されているため、バッファ回路３
Ａ、３Ｂの出力部はＬＯＷと同等状態となるため、セレ
クタ２Ａ、２Ｂの選択信号入力部にはＬＯＷが入力され
たままであり、セレクタ２Ａ、２Ｂは第２、第１の入力
部の信号を選択したままである。バックボード５００に
配線基板１００、３００が接続されている状態で、バッ
クボードに配線基板２００が接続されるとき、および、
バックボード５００に配線基板２００、３００が接続さ
れている状態で、バックボードに配線基板１００が接続
されるときも、上記と同様の動作である。図４に示した
第４の実施例の回路に対しても、第２、第３の実施例の
ように、遅延素子４とバッファ回路３Ａ、３Ｂとの間
に、スイッチや単安定回路を配置して、随時、クロック
ドライバ間のタイミング調整を行うようにしてもよい。
【００２０】［第５の実施例］図５は、本発明の第５の
実施例のクロック供給部を示すブロック図である。図５
に示すように、クロックドライバ１が搭載された配線基
板６００、７００、…は、バックボード５００上に搭載
されたコネクタ４００に装着されている。クロックドラ
イバ１には、ＰＬＬ回路が備えられている。したがっ
て、クロックドライバ１のＣＬＫ出力端子から出力され
るクロックの周波数と位相は、ＣＬＫ入力端子に入力さ
れるクロックの周波数と位相に追随する。配線基板６０
０、７００、…には、クロックドライバ１の外にセレク
タ回路２０と、セレクタ制御回路３０と、遅延素子４と
が搭載されている。
実施例のクロック供給部を示すブロック図である。図５
に示すように、クロックドライバ１が搭載された配線基
板６００、７００、…は、バックボード５００上に搭載
されたコネクタ４００に装着されている。クロックドラ
イバ１には、ＰＬＬ回路が備えられている。したがっ
て、クロックドライバ１のＣＬＫ出力端子から出力され
るクロックの周波数と位相は、ＣＬＫ入力端子に入力さ
れるクロックの周波数と位相に追随する。配線基板６０
０、７００、…には、クロックドライバ１の外にセレク
タ回路２０と、セレクタ制御回路３０と、遅延素子４と
が搭載されている。
【００２１】図５に示す回路において、各配線基板上の
クロックドライバ１のＣＬＫ入力端子にはセレクタ回路
２０の出力部が接続されている。そして、クロックドラ
イバ１の一つのＣＬＫ出力端子は、自己の配線基板上の
セレクタ回路２０に入力され、他のＣＬＫ出力端子は、
コネクタ４００、バックボード５００を介して他の配線
基板上のセレクタ回路２０に入力されている。遅延素子
４の一端はＶＣＣ電源に接続され、その他端はセレクタ
制御回路３０に入力されている。配線基板上で遅延素子
４の一端に接続されているＶＣＣ電源は、コネクタ４０
０、バックボード５００を介して他の配線基板上のセレ
クタ制御回路３０に入力されている。
クロックドライバ１のＣＬＫ入力端子にはセレクタ回路
２０の出力部が接続されている。そして、クロックドラ
イバ１の一つのＣＬＫ出力端子は、自己の配線基板上の
セレクタ回路２０に入力され、他のＣＬＫ出力端子は、
コネクタ４００、バックボード５００を介して他の配線
基板上のセレクタ回路２０に入力されている。遅延素子
４の一端はＶＣＣ電源に接続され、その他端はセレクタ
制御回路３０に入力されている。配線基板上で遅延素子
４の一端に接続されているＶＣＣ電源は、コネクタ４０
０、バックボード５００を介して他の配線基板上のセレ
クタ制御回路３０に入力されている。
【００２２】いま、バックボード５００にいずれの配線
基板も搭載されていない状況で、バックボード５００に
配線基板６００が接続されたとすると、配線基板６００
におけるセレクタ制御回路３０には、ＶＣＣ電源電圧が
入力されていないことによりセレクタ制御回路３０は、
セレクタ回路２０が、配線基板６００上のクロックドラ
イバ１の出力するクロックを選択するように制御する。
したがって、配線基板６００上のクロックドライバ１は
自走状態で発振を開始する。この状態は遅延素子４の遅
延時間τ５が経過した後も続く。
基板も搭載されていない状況で、バックボード５００に
配線基板６００が接続されたとすると、配線基板６００
におけるセレクタ制御回路３０には、ＶＣＣ電源電圧が
入力されていないことによりセレクタ制御回路３０は、
セレクタ回路２０が、配線基板６００上のクロックドラ
イバ１の出力するクロックを選択するように制御する。
したがって、配線基板６００上のクロックドライバ１は
自走状態で発振を開始する。この状態は遅延素子４の遅
延時間τ５が経過した後も続く。
【００２３】次に、バックボード５００に配線基板６０
０が接続されている状態で、バックボード５００に配線
基板７００が接続されると、配線基板６００上のクロッ
クドライバ１の発生するクロックは、配線基板７００上
のセレクタ回路２０に入力される。そして、配線基板７
００のセレクタ制御回路３０に配線基板６００からＶＣ
Ｃ電源電圧が印加されることにより、配線基板７００の
セレクタ制御回路３０は、配線基板７００のセレクタ回
路２０が配線基板６００上のクロックドライバ１の発生
するクロックを選択して出力するように制御する。その
結果、配線基板７００上のクロックドライバ１は、配線
基板６００上のクロックドライバ１の発生するクロック
とタイミングが合ったクロックを発生する。配線基板７
００の遅延素子４は、配線基板７００がバックボード５
００に接続された後、遅延素子４の遅延時間τ５が経過
すると、遅延素子４を介してＶＣＣ電源電圧がセレクタ
制御回路３０に伝達される。そのため、配線基板７００
のセレクタ制御回路３０は、配線基板７００のセレクタ
回路２０が配線基板７００上のクロックドライバ１の発
生するクロックを選択して出力するように制御する。そ
のとき、配線基板７００上のクロックドライバ１は、配
線基板６００上のクロックドライバ１の発生するクロッ
クとタイミングが合ったクロックを発生しているため、
結局両クロックドライバは同期のとれた状態を継続す
る。バックボード５００に二つ以上の配線基板が接続さ
れている状態で新たに他の配線基板が接続される場合も
上記と同様の動作が行われる。
０が接続されている状態で、バックボード５００に配線
基板７００が接続されると、配線基板６００上のクロッ
クドライバ１の発生するクロックは、配線基板７００上
のセレクタ回路２０に入力される。そして、配線基板７
００のセレクタ制御回路３０に配線基板６００からＶＣ
Ｃ電源電圧が印加されることにより、配線基板７００の
セレクタ制御回路３０は、配線基板７００のセレクタ回
路２０が配線基板６００上のクロックドライバ１の発生
するクロックを選択して出力するように制御する。その
結果、配線基板７００上のクロックドライバ１は、配線
基板６００上のクロックドライバ１の発生するクロック
とタイミングが合ったクロックを発生する。配線基板７
００の遅延素子４は、配線基板７００がバックボード５
００に接続された後、遅延素子４の遅延時間τ５が経過
すると、遅延素子４を介してＶＣＣ電源電圧がセレクタ
制御回路３０に伝達される。そのため、配線基板７００
のセレクタ制御回路３０は、配線基板７００のセレクタ
回路２０が配線基板７００上のクロックドライバ１の発
生するクロックを選択して出力するように制御する。そ
のとき、配線基板７００上のクロックドライバ１は、配
線基板６００上のクロックドライバ１の発生するクロッ
クとタイミングが合ったクロックを発生しているため、
結局両クロックドライバは同期のとれた状態を継続す
る。バックボード５００に二つ以上の配線基板が接続さ
れている状態で新たに他の配線基板が接続される場合も
上記と同様の動作が行われる。
【００２４】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるものではなく、本発
明の要旨を逸脱することのない範囲内において適宜の変
更が可能なものである。例えば、実施例では、コネクタ
の接点同士をバックボードを用いて接続していたが、こ
の方式に代えコネクタの接点同士をケーブルにより接続
するようにすることもできる。
本発明はこれら実施例に限定されるものではなく、本発
明の要旨を逸脱することのない範囲内において適宜の変
更が可能なものである。例えば、実施例では、コネクタ
の接点同士をバックボードを用いて接続していたが、こ
の方式に代えコネクタの接点同士をケーブルにより接続
するようにすることもできる。
【００２５】
【発明の効果】以上説明したように、本願発明のクロッ
クの供給方式は、あるクロックドライバのクロックのタ
イミングを他のクロックドライバのクロックのタイミン
グに合わせるようにしたものであるので、本発明によれ
ば、元になるクロックドライバが故障したことによって
システム全体がダウンしてしまったり、複数系統のクロ
ックをリセットする際にシステムを一時的に動作停止状
態にしなければ成らなくなったりする不都合を回避する
ことができる。
クの供給方式は、あるクロックドライバのクロックのタ
イミングを他のクロックドライバのクロックのタイミン
グに合わせるようにしたものであるので、本発明によれ
ば、元になるクロックドライバが故障したことによって
システム全体がダウンしてしまったり、複数系統のクロ
ックをリセットする際にシステムを一時的に動作停止状
態にしなければ成らなくなったりする不都合を回避する
ことができる。
【図１】 本発明の第１の実施例のブロック図。
【図２】 本発明の第２の実施例のブロック図。
【図３】 本発明の第３の実施例のブロック図。
【図４】 本発明の第４の実施例のブロック図。
【図５】 本発明の第５の実施例のブロック図。
【図６】 従来例のブロック図。
【符号の説明】
１ クロックドライバ
１ａ ＣＬＫ入力端子
１ｂ〜１ｄ ＣＬＫ出力端子
２、２Ａ、２Ｂ セレクタ
３、３Ａ、３Ｂ バッファ回路
４、８ 遅延素子
５ スイッチ
６ 単安定回路
７ パルス発生回路
１０ サーバ
１１ 元クロック
１２ クロックバッファ回路
１３ クロック被供給回路
２０ セレクタ回路
３０ セレクタ制御回路
１００、２００、３００、６００、７００ 配線基板
４００ コネクタ
５００ バックボード
Claims (5)
- 【請求項１】 入力端子と出力端子とを備え、前記出力
端子から出力されるクロックの周波数が前記入力端子か
ら入力されるクロックの周波数に倣うクロックドライバ
が搭載されたクロック回路が、複数個、装着／抜去され
る電子機器において、１個のクロック回路も装着されて
いない状態で１のクロック回路が装着された場合には、
装着されたクロック回路のクロックドライバの出力端子
から出力されるクロックが自己の入力端子に入力され、
装着済のクロック回路がある状態で１のクロック回路が
装着された場合には、所定の時間内には既装着のクロッ
ク回路のクロックドライバの出力端子から出力されるク
ロックが新たに装着されたクロック回路のクロックドラ
イバの入力端子に入力され、所定の時間経過後には新た
に装着されたクロック回路のクロックドライバの出力端
子から出力されるクロックが自己の入力端子に入力され
ることを特徴とする電子機器。 - 【請求項２】 前記クロックドライバにはＰＬＬ回路が
備えられていることを特徴とする請求項１に記載の電子
機器。 - 【請求項３】 前記クロック回路は、前記クロックドラ
イバが搭載された配線基板上に構成されており前記配線
基板には接栓端子が形成されていることを特徴とする請
求項１または２に記載の電子機器。 - 【請求項４】 複数のクロック回路が装着された状態で
は、スイッチのマニュアル操作に基づいて若しくは出力
のハイ・ローが自動的に切り替わるスイッチング回路の
動作に基づいて、１のクロック回路のクロックドライバ
の入力端子に、他のクロック回路のクロックドライバか
ら出力されるクロックが入力されるように構成されてい
ることを特徴とする請求項１〜３のいずれかに記載の電
子機器。 - 【請求項５】 前記クロック回路には、前記クロックド
ライバと、自己のクロックドライバが出力するクロック
と他のクロック回路に搭載されたクロックドライバが出
力するクロックとが入力され前記クロックドライバの入
力端子にクロックを出力するセレクタ回路と、いずれか
の他のクロック回路が装着されているか否かを示す信号
が入力され、前記セレクタ回路を制御して該セレクタ回
路に入力されたクロックの中の一つのクロックを選択し
て出力させるセレクタ制御回路と、所定の時間の経過を
前記セレクタ制御回路に伝達する遅延素子と、を具備す
ることを特徴とする請求項１〜４のいずれかに記載の電
子機器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001248528A JP3492655B2 (ja) | 2001-08-20 | 2001-08-20 | 電子機器 |
| US10/223,299 US6674315B2 (en) | 2001-08-20 | 2002-08-20 | Clock signal generation device |
| TW091118806A TWI224725B (en) | 2001-08-20 | 2002-08-20 | Clock signal generation device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001248528A JP3492655B2 (ja) | 2001-08-20 | 2001-08-20 | 電子機器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003058274A JP2003058274A (ja) | 2003-02-28 |
| JP3492655B2 true JP3492655B2 (ja) | 2004-02-03 |
Family
ID=19077673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001248528A Expired - Lifetime JP3492655B2 (ja) | 2001-08-20 | 2001-08-20 | 電子機器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6674315B2 (ja) |
| JP (1) | JP3492655B2 (ja) |
| TW (1) | TWI224725B (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AT501510B1 (de) * | 2004-07-19 | 2009-05-15 | Univ Wien Tech | Dezentrale fehlertolerante taktgenerierung in vlsi chips |
| TWI394046B (zh) * | 2005-06-14 | 2013-04-21 | Giga Byte Tech Co Ltd | An apparatus for simulating a hard disk and a method thereof |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5713567A (en) | 1980-06-27 | 1982-01-23 | Mitsubishi Electric Corp | Multiprocessor system |
| NL8502768A (nl) | 1985-10-10 | 1987-05-04 | Philips Nv | Dataverwerkingsinrichting, die uit meerdere, parallel-werkende dataverwerkingsmodules bestaat, multipel redundante klokinrichting, bevattende een aantal onderling zelf-synchroniserende klokschakelingen voor gebruik in zo een dataverwerkingsinrichting, en klokschakeling voor gebruik in zo een klokinrichting. |
| JPH0746803B2 (ja) | 1986-02-28 | 1995-05-17 | 沖電気工業株式会社 | フレームパルス保護回路 |
| JPH0250715A (ja) | 1988-08-12 | 1990-02-20 | Nec Corp | クロック制御装置 |
| US5404363A (en) | 1991-11-27 | 1995-04-04 | Honeywell Inc. | Two-fail-operational fault-tolerant multiple clock system |
| JPH075949A (ja) * | 1993-06-18 | 1995-01-10 | Nec Corp | ２重化クロック切替えの方法と装置 |
| JP3016995B2 (ja) | 1993-07-26 | 2000-03-06 | 日本電気アイシーマイコンシステム株式会社 | 内部クロック生成回路 |
| JPH11312026A (ja) * | 1998-04-28 | 1999-11-09 | Nec Corp | クロック信号切替方法およびクロック信号切替システム |
| US6255883B1 (en) * | 1998-12-09 | 2001-07-03 | Globespan, Inc. | System and method for balancing clock distribution between two devices |
| JP2002073229A (ja) | 2000-09-01 | 2002-03-12 | Ricoh Co Ltd | クロック信号分配回路、クロック信号分配方法および印刷装置 |
-
2001
- 2001-08-20 JP JP2001248528A patent/JP3492655B2/ja not_active Expired - Lifetime
-
2002
- 2002-08-20 TW TW091118806A patent/TWI224725B/zh not_active IP Right Cessation
- 2002-08-20 US US10/223,299 patent/US6674315B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003058274A (ja) | 2003-02-28 |
| TWI224725B (en) | 2004-12-01 |
| US20030034819A1 (en) | 2003-02-20 |
| US6674315B2 (en) | 2004-01-06 |
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