JP3487093B2 - 電流指令型ｐｗｍインバータ及び電流制御回路 - Google Patents

電流指令型ｐｗｍインバータ及び電流制御回路

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は三相電動機を駆動制
御する電流指令型ＰＷＭインバータに関わるものであ
る。
【０００２】
【従来の技術】近年、インダクション電動機、シンクロ
ナス電動機、リラクタンス電動機等の三相電動機の駆動
制御において、電流指令型ＰＷＭインバータが多く用い
られている。電動機に印加する電圧を指令し、その指令
通りの電圧を電動機に印加する電圧指令型ＰＷＭインバ
ータと比較して、電動機に流入する電流を指令し、その
指令通りの電流を強制的に電動機に流す電流指令型ＰＷ
Ｍインバータは、応答性及び制御性が勝り、特にＡＣサ
ーボ電動機等の制御においてはほとんどがこの電流指令
型ＰＷＭインバータが採用されている。
【０００３】ここで、一般的な電流指令型ＰＷＭインバ
ータのシステム構成を図９を用いて説明する。図９にお
いて、まず、電流指令発生手段７に、三相電動機１に供
給する三相交流電流波形の基本波周波数ｆと実効電流値
ｉｐがセットされ、これらの情報をもとに電流指令発生
手段７は内部で三相電動機１に流入すべき各線電流指令
を第一の線電流指令ｉＴＵ、第二の線電流指令ｉＴＶ、
第三の線電流指令ｉＴＷとして出力する。
【０００４】次に、電動機電流検出手段９は、三相電動
機１の二つの線電流を検出し、残り一つの線電流を検出
した二つの線電流の和を取りかつ符号を反転し求め、第
一の線電流検出結果ｉＦＵ、第二の線電流検出結果ｉＦ
Ｖ、第三の線電流検出結果ｉＦＷとして出力する。な
お、この電動機電流検出手段９は、三相電動機１の三つ
の線電流を検出し、第一の線電流検出結果ｉＦＵ、第二
の線電流検出結果ｉＦＶ、第三の線電流検出結果ｉＦＷ
として出力してもよい。
【０００５】次に、電流制御手段１０６は、第一の線電
流指令ｉＴＵ、第二の線電流指令ｉＴＶ、第三の線電流
指令ｉＴＷ、第一の線電流検出結果ｉＦＵ、第二の線電
流検出結果ｉＦＶ、第三の線電流検出結果ｉＦＷを入力
し、第一の線電流指令ｉＴＵと第一の線電流検出結果ｉ
ＦＵ並びに第二の線電流指令ｉＴＶと第二の線電流検出
結果ｉＦＶ並びに第三の線電流指令ｉＴＷと第三の線電
流検出結果ｉＦＷをそれぞれなるべく一致させるように
第一のスイッチング指令信号ＰＵ、第二のスイッチング
指令信号ＰＶ、第三のスイッチング指令信号ＰＷを発生
する。
【０００６】次に、主回路パワー制御部８は、主回路直
流電源３と、三相ブリッジ構成をとる主回路パワー素子
群２（主回路直流電源３のプラス端子に接続され三相電
動機に第一の線電流ＩＵを供給する第一の主回路スイッ
チングパワー素子Ｑ１と、主回路直流電源３のプラス端
子に接続され三相電動機１に第二の線電流ＩＶを供給す
る第二の主回路スイッチングパワー素子Ｑ２と、主回路
直流電源３のプラス端子に接続され三相電動機１に第三
の線電流ＩＷを供給する第三の主回路スイッチングパワ
ー素子Ｑ３と、主回路直流電源３のマイナス端子に接続
され三相電動機１に第一の線電流ＩＵを供給する第四の
主回路スイッチングパワー素子Ｑ４と、主回路直流電源
３のマイナス端子に接続され三相電動機１に第二の線電
流ＩＶを供給する第五の主回路スイッチングパワー素子
Ｑ５と、主回路直流電源３のマイナス端子に接続され三
相電動機１に第三の線電流ＩＷを供給する第六の主回路
スイッチングパワー素子Ｑ６と、各主回路スイッチング
パワー素子に並列に接続された還流ダイオードで構成）
を有し、第一のスイッチング指令信号ＰＵに従って第一
の主回路スイッチングパワー素子Ｑ１と第四の主回路ス
イッチングパワー素子Ｑ４のいずれかをＯＮさせ、第二
のスイッチング指令信号ＰＶに従って第二の主回路スイ
ッチングパワー素子Ｑ２と第五の主回路スイッチングパ
ワー素子Ｑ５のいずれかをＯＮさせ、第三のスイッチン
グ指令信号ＰＷに従って第三の主回路スイッチングパワ
ー素子Ｑ３と第六の主回路スイッチングパワー素子Ｑ６
のいずれかをＯＮさせるように構成している。
【０００７】ここでは、第一のスイッチング指令信号Ｐ
ＵがＨレベルになると第一の主回路スイッチングパワー
素子Ｑ１をＯＮさせ、また、第一のスイッチング指令信
号ＰＵがＬレベルになると第四の主回路スイッチングパ
ワー素子Ｑ４をＯＮさせ、また、第二のスイッチング指
令信号ＰＶがＨレベルになると第二の主回路スイッチン
グパワー素子Ｑ２をＯＮさせ、第二のスイッチング指令
信号ＰＶがＬレベルになると第五の主回路スイッチング
パワー素子Ｑ５をＯＮさせ、また、第三のスイッチング
指令信号ＰＷがＨレベルになると第三の主回路スイッチ
ングパワー素子Ｑ３をＯＮさせ、第三のスイッチング指
令信号ＰＷがＬレベルになると第六の主回路スイッチン
グパワー素子Ｑ６をＯＮさせる構成として説明する。
【０００８】以上が、一般的な電流指令型ＰＷＭインバ
ータのシステム構成である。以下に、従来の電流指令型
ＰＷＭインバータの構成について、図１０を用いて説明
する。図１０は、電流指令型ＰＷＭインバータのシステ
ム構成を示す図９における電流制御手段１０６につい
て、従来の構成を示すものである。
【０００９】また、図１１は図１０の動作を示す図であ
る。まず、第一、第二、第三の線電流指令ｉＴＵ、ｉＴ
Ｖ、ｉＴＷと第一、第二、第三の線電流検出結果ｉＦ
Ｕ、ｉＦＶ、ｉＦＷはそれぞれ減算手段１１７、１１
８、１１９で引き算され、第一、第二、第三の線電流誤
差信号ｉＥＵ、ｉＥＶ、ｉＥＷが求められる。第一、第
二、第三の電流誤差アンプ１２０、１２１、１２２は、
それぞれ第一、第二、第三の線電流誤差信号ｉＥＵ、ｉ
ＥＶ、ｉＥＷが入力されて電圧指令信号ＶＵ、ＶＶ、Ｖ
Ｗを出力する。この電流誤差アンプは、一般的に図１２
に示す様にＰＩタイプ（比例・積分タイプ）の増幅器が
用いられゲイン特性は（数１）で求められる。 Ｇ＝Ｒ２×（Ｒ３×Ｃ１×Ｓ）／［Ｒ１×{（Ｒ２＋Ｒ３）×Ｃ１×Ｓ＋１}｝ … （数１） 次に１３９は、三相ＰＷＭ信号発生手段であり、第一、
第二、第三の比較器１２３、１２４、１２５並びに三角
波発生手段１２６により構成され、前記第一、第二、第
三の比較器１２３、１２４、１２５は、前記三角波発生
手段１２６より出力される三角波信号ＳＣとそれぞれの
電圧指令信号ＶＵ、ＶＶ、ＶＷとを比較し、第一、第
二、第三のスイッチング指令信号ＰＵ、ＰＶ、ＰＷを出
力する。
【００１０】ここでは第一、第二、第三の比較器１２
３、１２４、１２５は、それぞれ三角波信号ＳＣより電
圧指令信号ＶＵ、ＶＶ、ＶＷが大きい時にＨレベル、小
さい時にＬレベルを出力するものとする。図１１は、図
１０における電流制御手段１０６の動作を示す図で、第
一、第二、第三の線電流指令ｉＴＵ、ｉＴＶ、ｉＴＷを
三相正弦波とした場合の動作を示す。
【００１１】
【発明が解決しようとする課題】ここで、図１０、図１
１において、電流誤差アンプのゲインについて考察する
と、電流誤差アンプのゲインを大きくすることにより、
各線電流指令と各線電流検出結果が近づいて各線電流誤
差を小さくでき、また、線電流指令に対する線電流検出
結果の応答性が良くなることがわかる。
【００１２】しかしながら、上記従来の構成では三相電
動機の電気的時定数による位相遅れや電流誤差アンプの
位相遅れ、並びに三相ＰＷＭ信号発生手段でのむだ時間
遅れ等により、あまり電流誤差アンプのゲインを大きく
しすぎると発振現象が生じてしまうため、電流誤差アン
プのゲインは発振しない範囲内で、しかも最大限大きな
値とするのが一般的である。この電流誤差アンプのゲイ
ンは、設計時に三相電動機、電動機電流検出手段、電流
制御手段、主回路パワー制御部の特性から電流制御ルー
プの一巡伝達関数を検討して決定される。ここでは、こ
れら特性の製造バラツキおよび温度特性を考慮し、最悪
の場合でも発振現象が生じないところまでゲインを下げ
ることが必要である。このゲインを決定する作業は設計
現場において大きな労力を要し、また同一構成の電流指
令型ＰＷＭインバータでも、接続される電動機が異なれ
ばそれに応じたゲインに調整する必要があるため製造現
場での管理に大きな労力が要するという問題点を有して
いる。
【００１３】さらに、電流指令型ＰＷＭインバータの設
計時点で接続される三相電動機の仕様が確定していない
場合（例えば汎用インバータや汎用ＡＣサーボドライバ
等）については、接続される三相電動機を決定し設置す
る際に三相電動機の仕様に応じてゲインを調整する必要
があり、このゲイン調整作業がネックとなるという問題
点を有している。
【００１４】次に、三角波発生手段および電流誤差アン
プそのもののオフセットやドリフトは電流制御誤差の悪
化やダイナミックレンジを狭める結果となるため、それ
ら部品のオフセットおよびドリフトの小さなオペアンプ
を必要とし、また場合によっては製造時にオフセット調
整作業が必要となり、高価であるという問題点を有して
いる。
【００１５】なお、図１０は、電流制御手段１０６をア
ナログ回路で実現した従来例であるが、第一、第二、第
三の線電流検出結果ｉＦＵ、ｉＦＶ、ｉＦＷをＡ／Ｄ変
換器でデジタルデータに変換し、同様の構成をマイコン
等のディジタル回路で実現したものもある。その場合に
おいても、電流誤差アンプのゲインを三相電動機、電動
機電流検出手段、電流制御手段、主回路パワー制御部の
特性から電流制御ループの一巡伝達関数を検討して決定
する必要があり、その課題はアナログ回路で実現したも
のと同様である。
【００１６】さらに、電流誤差アンプをマイコン等のデ
ィジタル回路で実現した場合、電流誤差アンプそのもの
のオフセットやドリフトはディジタル演算であるためな
くすことができるが、この演算処理時間が大きいほど位
相遅れが大きくなり、発振しやすくなる。これは結果的
に処理時間を小さくしなければゲインを高くできないと
いうことで、非常に高速の演算処理能力を有するマイコ
ン等を用いる必要があり、高価であるという問題点を有
している。
【００１７】また、第一、第二、第三の線電流検出結果
ｉＦＵ、ｉＦＶ、ｉＦＷをディジタルデータに変換する
Ａ／Ｄ変換器も、変換時間が大きいほど位相遅れが大き
くなり、発振しやすくなる。これは結果的に変換時間を
小さくしなければゲインを高くできないということで、
非常に高速の変換能力を有するＡ／Ｄ変換器を用いる必
要があり、高価である。また、Ａ／Ｄ変換でのオフセッ
トやドリフトは、電流制御誤差の悪化やダイナミックレ
ンジを狭める結果となるため、それらが小さなＡ／Ｄ変
換器を選定する必要があり、高価であるという問題点を
有している。
【００１８】また、三相ＰＷＭ指令信号発生手段をディ
ジタル回路で構成したものは、特開Ｈ０４ー３１２３６
０のディジタル三相ＰＷＭ波形発生装置に示す通り、構
成が複雑で高価であるという問題点を有している。本発
明は、上記従来の問題点を解決するもので、安価で、ゲ
イン調整が全く不要で、かつ、線電流指令に対する線電
流検出結果の応答性が極めて優れた電流指令型ＰＷＭイ
ンバータを提供することを目的とする。
【００１９】
【課題を解決するための手段】この目的を達成するため
に本発明の電流指令型ＰＷＭインバータは、三相電動機
に各線から流入する線電流を直接的または間接的に測定
し第一の線電流検出結果および第二の線電流検出結果お
よび第三の線電流検出結果を出力する電動機電流検出手
段と、前記各線から前記三相電動機に流入すべき線電流
を指令する第一の線電流指令および第二の線電流指令お
よび第三の線電流指令を出力する電流指令発生手段と、
前記第一の線電流指令と前記第一の線電流検出結果との
差が零を含む許容値の範囲内にある場合に第一の線電流
比較結果を零とし、前記第一の線電流指令と前記第一の
線電流検出結果との差が前記許容値の範囲外にあり、か
つ第一の線電流指令よりも第一の線電流検出結果が大き
い場合に第一の線電流比較結果を大とし、前記第一の線
電流指令と前記第一の線電流検出結果との差が前記許容
値の範囲外にあり、かつ第一の線電流指令よりも第一の
線電流検出結果が小さい場合に第一の線電流比較結果を
小とする第一の比較手段と、前記第二の線電流指令と前
記第二の線電流検出結果との差が零を含む許容値の範囲
内にある場合に第二の線電流比較結果を零とし、前記第
二の線電流指令と前記第二の線電流検出結果との差が前
記許容値の範囲外にあり、かつ第二の線電流指令よりも
第二の線電流検出結果が大きい場合に第二の線電流比較
結果を大とし、前記第二の線電流指令と前記第二の線電
流検出結果との差が前記許容値の範囲外にあり、かつ第
二の線電流指令よりも第二の線電流検出結果が小さい場
合に第二の線電流比較結果を小とする第二の比較手段
と、前記第三の線電流指令と前記第三の線電流検出結果
との差が零を含む許容値の範囲内にある場合に第三の線
電流比較結果を零とし、前記第三の線電流指令と前記第
三の線電流検出結果との差が前記許容値の範囲外にあ
り、かつ第三の線電流指令よりも第一の線電流検出結果
が大きい場合に第三の線電流比較結果を大とし、前記第
三の線電流指令と前記第三の線電流検出結果との差が前
記許容値の範囲外にあり、かつ第三の線電流指令よりも
第三の線電流検出結果が小さい場合に第三の線電流比較
結果を小とする第三の比較手段と、主回路直流電源と、
前記主回路直流電源のプラス端子に接続され前記三相電
動機に第一の線電流を供給する第一の主回路スイッチン
グパワー素子と前記主回路直流電源のプラス端子に接続
され前記三相電動機に第二の線電流を供給する第二の主
回路スイッチングパワー素子と前記主回路直流電源のプ
ラス端子に接続され前記三相電動機に第三の線電流を供
給する第三の主回路スイッチングパワー素子と前記主回
路直流電源のマイナス端子に接続され前記三相電動機に
第一の線電流を供給する第四の主回路スイッチングパワ
ー素子と前記主回路直流電源のマイナス端子に接続され
前記三相電動機に第二の線電流を供給する第五の主回路
スイッチングパワー素子と前記主回路直流電源のマイナ
ス端子に接続され前記三相電動機に第三の線電流を供給
する第六の主回路スイッチングパワー素子と前記各主回
路スイッチングパワー素子に並列に接続された還流ダイ
オードで構成され三相ブリッジ構成をとる主回路パワー
素子群と、前記第一の線電流比較結果と第二の線電流比
較結果と第三の線電流比較結果を入力し、前記第一、第
二、第三、第四、第五、第六の主回路スイッチングパワ
ー素子のスイッチング指令信号を発生する論理回路と、
周期的な状態更新タイミングを前記論理回路に与えるタ
イミング発生手段を備え、前記論理回路が、前記状態更
新タイミングに第一の線電流比較結果が小かつ第二の線
電流比較結果が大かつ第三の線電流比較結果が大の場合
には、第二、第三、第四の主回路スイッチングパワー素
子にオフ状態を指令し、第一、第五、第六の主回路スイ
ッチングパワー素子にオン状態を指令し、第二の線電流
比較結果が小となった時点から次の状態更新タイミング
まで間を第五の主回路スイッチングパワー素子にオフ状
態を指令し第二の主回路スイッチングパワー素子にオン
状態を指令し、また、第三の線電流比較結果が小となっ
た時点から次の状態更新タイミングまでの間を第六の主
回路スイッチングパワー素子にオフ状態を指令し第三の
主回路スイッチングパワー素子にオン状態を指令するよ
うに構成し、かつ、前記状態更新タイミングに第一の線
電流比較結果が大かつ第二の線電流比較結果が小かつ第
三の線電流比較結果が大の場合には、第一、第三、第五
の主回路スイッチングパワー素子にオフ状態を指令し、
第二、第四、第六の主回路スイッチングパワー素子にオ
ン状態を指令し、第一の線電流比較結果が小となった時
点から次の状態更新タイミングまで間を第四の主回路ス
イッチングパワー素子にオフ状態を指令し第一の主回路
スイッチングパワー素子にオン状態を指令し、また、第
三の線電流比較結果が小となった時点から次の状態更新
タイミングまで間を第六の主回路スイッチングパワー素
子にオフ状態を指令し第三の主回路スイッチングパワー
素子にオン状態を指令するように構成し、かつ、前記状
態更新タイミングに第一の線電流比較結果が大かつ第二
の線電流比較結果が大かつ第三の線電流比較結果が小の
場合には、第一、第二、第六の主回路スイッチングパワ
ー素子にオフ状態を指令し、前記第三、第四、第五の主
回路スイッチングパワー素子にオン状態を指令し、第一
の線電流比較結果が小となった時点から次の状態更新タ
イミングまで間を第四の主回路スイッチングパワー素子
にオフ状態を指令し第一の主回路スイッチングパワー素
子にオン状態を指令し、また、第二の線電流比較結果が
小となった時点から次の状態更新タイミングまで間を第
五の主回路スイッチングパワー素子にオフ状態を指令し
第二の主回路スイッチングパワー素子にオン状態を指令
するように構成し、かつ、前記状態更新タイミングに第
一の線電流比較結果が大かつ第二の線電流比較結果が小
かつ第三の線電流比較結果が小の場合には、第一、第
五、第六の主回路スイッチングパワー素子にオフ状態を
指令し、前記第二、第三、第四の主回路スイッチングパ
ワー素子にオン状態を指令し、第二の線電流比較結果が
大となった時点から次の状態更新タイミングまで間を第
二の主回路スイッチングパワー素子にオフ状態を指令し
第五の主回路スイッチングパワー素子にオン状態を指令
し、また、第三の線電流比較結果が大となった時点から
次の状態更新タイミングまで間を第三の主回路スイッチ
ングパワー素子にオフ状態を指令し第六の主回路スイッ
チングパワー素子にオン状態を指令するように構成し、
かつ、前記状態更新タイミングに第一の線電流比較結果
が小かつ第二の線電流比較結果が大かつ第三の線電流比
較結果が小の場合には、第二、第四、第六の主回路スイ
ッチングパワー素子にオフ状態を指令し、前記第一、第
三、第五の主回路スイッチングパワー素子にオン状態を
指令し、第一の線電流比較結果が大となった時点から次
の状態更新タイミングまで間を第一の主回路スイッチン
グパワー素子にオフ状態を指令し第四の主回路スイッチ
ングパワー素子にオン状態を指令し、また、第三の線電
流比較結果が大となった時点から次の状態更新タイミン
グまで間を第三の主回路スイッチングパワー素子にオフ
状態を指令し第六の主回路スイッチングパワー素子にオ
ン状態を指令するように構成し、かつ、前記状態更新タ
イミングに第一の線電流比較結果が小かつ第二の線電流
比較結果が小かつ第三の線電流比較結果が大の場合に
は、第三、第四、第五の主回路スイッチングパワー素子
にオフ状態を指令し、前記第一、第二、第六の主回路ス
イッチングパワー素子にオン状態を指令し、第一の線電
流比較結果が大となった時点から次の状態更新タイミン
グまで間を第一の主回路スイッチングパワー素子にオフ
状態を指令し第四の主回路スイッチングパワー素子にオ
ン状態を指令し、また、第二の線電流比較結果が大とな
った時点から次の状態更新タイミングまで間を第二の主
回路スイッチングパワー素子にオフ状態を指令し第五の
主回路スイッチングパワー素子にオン状態を指令する構
成を有している。
【００２０】
【発明の実施の形態】本発明の請求項１に記載の発明
は、三相電動機に各線から流入する線電流を直接的また
は間接的に測定し第一の線電流検出結果および第二の線
電流検出結果および第三の線電流検出結果を出力する電
動機電流検出手段と、前記各線から前記三相電動機に流
入すべき線電流を指令する第一の線電流指令および第二
の線電流指令および第三の線電流指令を出力する電流指
令発生手段と、前記第一の線電流指令と前記第一の線電
流検出結果との差が零を含む許容値の範囲内にある場合
に第一の線電流比較結果を零とし、前記第一の線電流指
令と前記第一の線電流検出結果との差が前記許容値の範
囲外にあり、かつ第一の線電流指令よりも第一の線電流
検出結果が大きい場合に第一の線電流比較結果を大と
し、前記第一の線電流指令と前記第一の線電流検出結果
との差が前記許容値の範囲外にあり、かつ第一の線電流
指令よりも第一の線電流検出結果が小さい場合に第一の
線電流比較結果を小とする第一の比較手段と、前記第二
の線電流指令と前記第二の線電流検出結果との差が零を
含む許容値の範囲内にある場合に第二の線電流比較結果
を零とし、前記第二の線電流指令と前記第二の線電流検
出結果との差が前記許容値の範囲外にあり、かつ第二の
線電流指令よりも第二の線電流検出結果が大きい場合に
第二の線電流比較結果を大とし、前記第二の線電流指令
と前記第二の線電流検出結果との差が前記許容値の範囲
外にあり、かつ第二の線電流指令よりも第二の線電流検
出結果が小さい場合に第二の線電流比較結果を小とする
第二の比較手段と、前記第三の線電流指令と前記第三の
線電流検出結果との差が零を含む許容値の範囲内にある
場合に第三の線電流比較結果を零とし、前記第三の線電
流指令と前記第三の線電流検出結果との差が前記許容値
の範囲外にあり、かつ第三の線電流指令よりも第一の線
電流検出結果が大きい場合に第三の線電流比較結果を大
とし、前記第三の線電流指令と前記第三の線電流検出結
果との差が前記許容値の範囲外にあり、かつ第三の線電
流指令よりも第三の線電流検出結果が小さい場合に第三
の線電流比較結果を小とする第三の比較手段と、主回路
直流電源と、前記主回路直流電源のプラス端子に接続さ
れ前記三相電動機に第一の線電流を供給する第一の主回
路スイッチングパワー素子と前記主回路直流電源のプラ
ス端子に接続され前記三相電動機に第二の線電流を供給
する第二の主回路スイッチングパワー素子と前記主回路
直流電源のプラス端子に接続され前記三相電動機に第三
の線電流を供給する第三の主回路スイッチングパワー素
子と前記主回路直流電源のマイナス端子に接続され前記
三相電動機に第一の線電流を供給する第四の主回路スイ
ッチングパワー素子と前記主回路直流電源のマイナス端
子に接続され前記三相電動機に第二の線電流を供給する
第五の主回路スイッチングパワー素子と前記主回路直流
電源のマイナス端子に接続され前記三相電動機に第三の
線電流を供給する第六の主回路スイッチングパワー素子
と前記各主回路スイッチングパワー素子に並列に接続さ
れた還流ダイオードで構成され三相ブリッジ構成をとる
主回路パワー素子群と、前記第一の線電流比較結果と第
二の線電流比較結果と第三の線電流比較結果を入力し、
前記第一、第二、第三、第四、第五、第六の主回路スイ
ッチングパワー素子のスイッチング指令信号を発生する
論理回路と、周期的な状態更新タイミングを前記論理回
路に与えるタイミング発生手段を備え、前記論理回路
が、前記状態更新タイミングに第一の線電流比較結果が
小かつ第二の線電流比較結果が大かつ第三の線電流比較
結果が大の場合には、第二、第三、第四の主回路スイッ
チングパワー素子にオフ状態を指令し、第一、第五、第
六の主回路スイッチングパワー素子にオン状態を指令
し、第二の線電流比較結果が小となった時点から次の状
態更新タイミングまで間を第五の主回路スイッチングパ
ワー素子にオフ状態を指令し第二の主回路スイッチング
パワー素子にオン状態を指令し、また、第三の線電流比
較結果が小となった時点から次の状態更新タイミングま
での間を第六の主回路スイッチングパワー素子にオフ状
態を指令し第三の主回路スイッチングパワー素子にオン
状態を指令するよう構成し、かつ、前記状態更新タイミ
ングに第一の線電流比較結果が大かつ第二の線電流比較
結果が小かつ第三の線電流比較結果が大の場合には、第
一、第三、第五の主回路スイッチングパワー素子にオフ
状態を指令し、第二、第四、第六の主回路スイッチング
パワー素子にオン状態を指令し、第一の線電流比較結果
が小となった時点から次の状態更新タイミングまで間を
第四の主回路スイッチングパワー素子にオフ状態を指令
し第一の主回路スイッチングパワー素子にオン状態を指
令し、また、第三の線電流比較結果が小となった時点か
ら次の状態更新タイミングまで間を第六の主回路スイッ
チングパワー素子にオフ状態を指令し第三の主回路スイ
ッチングパワー素子にオン状態を指令するよう構成し、
かつ、前記状態更新タイミングに第一の線電流比較結果
が大かつ第二の線電流比較結果が大かつ第三の線電流比
較結果が小の場合には、第一、第二、第六の主回路スイ
ッチングパワー素子にオフ状態を指令し、前記第三、第
四、第五の主回路スイッチングパワー素子にオン状態を
指令し、第一の線電流比較結果が小となった時点から次
の状態更新タイミングまで間を第四の主回路スイッチン
グパワー素子にオフ状態を指令し第一の主回路スイッチ
ングパワー素子にオン状態を指令し、また、第二の線電
流比較結果が小となった時点から次の状態更新タイミン
グまで間を第五の主回路スイッチングパワー素子にオフ
状態を指令し第二の主回路スイッチングパワー素子にオ
ン状態を指令するよう構成し、かつ、前記状態更新タイ
ミングに第一の線電流比較結果が大かつ第二の線電流比
較結果が小かつ第三の線電流比較結果が小の場合には、
第一、第五、第六の主回路スイッチングパワー素子にオ
フ状態を指令し、前記第二、第三、第四の主回路スイッ
チングパワー素子にオン状態を指令し、第二の線電流比
較結果が大となった時点から次の状態更新タイミングま
で間を第二の主回路スイッチングパワー素子にオフ状態
を指令し第五の主回路スイッチングパワー素子にオン状
態を指令し、また、第三の線電流比較結果が大となった
時点から次の状態更新タイミングまで間を第三の主回路
スイッチングパワー素子にオフ状態を指令し第六の主回
路スイッチングパワー素子にオン状態を指令するよう構
成し、かつ、前記状態更新タイミングに第一の線電流比
較結果が小かつ第二の線電流比較結果が大かつ第三の線
電流比較結果が小の場合には、第二、第四、第六の主回
路スイッチングパワー素子にオフ状態を指令し、前記第
一、第三、第五の主回路スイッチングパワー素子にオン
状態を指令し、第一の線電流比較結果が大となった時点
から次の状態更新タイミングまで間を第一の主回路スイ
ッチングパワー素子にオフ状態を指令し第四の主回路ス
イッチングパワー素子にオン状態を指令し、また、第三
の線電流比較結果が大となった時点から次の状態更新タ
イミングまで間を第三の主回路スイッチングパワー素子
にオフ状態を指令し第六の主回路スイッチングパワー素
子にオン状態を指令するよう構成し、かつ、前記状態更
新タイミングに第一の線電流比較結果が小かつ第二の線
電流比較結果が小かつ第三の線電流比較結果が大の場合
には、第三、第四、第五の主回路スイッチングパワー素
子にオフ状態を指令し、前記第一、第二、第六の主回路
スイッチングパワー素子にオン状態を指令し、第一の線
電流比較結果が大となった時点から次の状態更新タイミ
ングまで間を第一の主回路スイッチングパワー素子にオ
フ状態を指令し第四の主回路スイッチングパワー素子に
オン状態を指令し、また、第二の線電流比較結果が大と
なった時点から次の状態更新タイミングまで間を第二の
主回路スイッチングパワー素子にオフ状態を指令し第五
の主回路スイッチングパワー素子にオン状態を指令する
ように構成した電流指令型ＰＷＭインバータとしたもの
であり、この構成によって、本発明の電流指令型ＰＷＭ
インバータは、状態更新タイミングと第一、第二および
第三の線電流比較結果が変化したタイミングで、それぞ
れの線電流指令と線電流検出結果の差が減少する方向に
第一、第二、第三、第四、第五、第六の主回路スイッチ
ングパワー素子をそれぞれオン状態とするかまたはオフ
状態とするかを決定するというシンプルな動作を繰り返
すことで、三相電動機の各線電流はそれぞれの線電流指
令信号に近づき、各線電流誤差を小さくできることがわ
かる。
【００２１】本発明の電流指令型ＰＷＭインバータは、
電流誤差アンプを持たない構成のため、電流誤差アンプ
のゲイン調整にまつわる課題が本質的に解決でき、全く
ゲイン調整の必要がない。さらに、三相電動機、電動機
電流検出手段、電流制御手段、主回路パワー制御部の特
性および仕様が変わっても常に各線電流誤差を最も小さ
くするよう動作し、また、特性の製造バラツキ並びに温
度特性等があっても常に各線電流誤差を常に最も小さく
するよう動作するため電流制御応答性にすぐれ、また、
発振現象が生じる心配もない。
【００２２】また、本発明の電流指令型ＰＷＭインバー
タにおける電流制御手段は、第一、第二、第三の比較手
段以外はすべてシンプルなディジタル回路にて構成で
き、ディジタル回路で構成した部分はオフセットやドリ
フトの心配がなく、また安価であるという作用を有す
る。請求項２に記載の発明は、前記論理回路が、前記状
態更新タイミングに第一の線電流比較結果が零かつ第二
の線電流比較結果が零かつ第三の線電流比較結果が零の
場合には、次の状態更新タイミングまでの間を第一、第
二、第三のスイッチングパワー素子あるいは第四、第
五、第六の主回路スイッチングパワー素子のいずれか一
方の主回路スイッチングパワー素子のオフ状態を指令
し、かつ残りの主回路スイッチングパワー素子のオン状
態を指令するように構成した請求項１記載の電流指令型
ＰＷＭインバータとしたものであり、この構成によっ
て、本発明の電流指令型ＰＷＭインバータは、状態更新
タイミングと第一、第二および第三の線電流比較結果が
変化したタイミングで、それぞれの線電流指令と線電流
検出結果の差が減少する方向に第一、第二、第三、第
四、第五、第六の主回路スイッチングパワー素子をそれ
ぞれオン状態とするかまたはオフ状態とするかを決定す
るというシンプルな動作を繰り返すことで、三相電動機
の各線電流はそれぞれの線電流指令信号に近づき、各線
電流誤差を小さくでき、かつそれぞれの線電流指令と線
電流検出結果との比較結果が零の場合は、電機子短絡の
状態とすることで各線電流を安定化し、主回路スイッチ
ングパワー素子のスイッチングを減少させることができ
るためスイッチング時に発生するスイッチング損失の低
減を図れることがわかる。本発明の電流指令型ＰＷＭイ
ンバータは、電流誤差アンプを持たない構成のため、電
流誤差アンプのゲイン調整にまつわる課題が本質的に解
決でき、全くゲイン調整の必要がない。
【００２３】さらに、三相電動機、電動機電流検出手
段、電流制御手段、主回路パワー制御部の特性および仕
様が変わっても常に各線電流誤差を最も小さくするよう
動作し、また、特性の製造バラツキ並びに温度特性等が
あっても常に各線電流誤差を常に最も小さくするよう動
作するため電流制御応答性にすぐれ、また、発振現象が
生じる心配もない。
【００２４】また、本発明の電流指令型ＰＷＭインバー
タにおける電流制御手段は、第一、第二、第三の比較手
段以外はすべてシンプルなディジタル回路にて構成で
き、ディジタル回路で構成した部分はオフセットやドリ
フトの心配がなく、また安価であるという作用を有す
る。本発明の請求項３に記載の発明は、前記論理回路
が、前記状態更新タイミングに第一の線電流比較結果が
零かつ第二の線電流比較結果が零かつ第三の線電流比較
結果が零の場合には、前記状態更新タイミングの直前の
主回路スイッチングパワー素子のオン状態あるいはオフ
状態を次の状態更新タイミングまでの間維持するように
構成した電流指令型ＰＷＭインバータとしたものであ
り、この構成によって、本発明の電流指令型ＰＷＭイン
バータは、状態更新タイミングと第一、第二および第三
の線電流比較結果が変化したタイミングで、それぞれの
線電流指令と線電流検出結果の差が減少する方向に第
一、第二、第三、第四、第五、第六の主回路スイッチン
グパワー素子をそれぞれオン状態とするかまたはオフ状
態とするかを決定するというシンプルな動作を繰り返す
ことで、三相電動機の各線電流はそれぞれの線電流指令
信号に近づき、各線電流誤差を小さくでき、かつそれぞ
れの線電流指令と線電流検出結果との比較結果が零の場
合は、電機子短絡の状態とすることで各線電流を安定化
し、主回路スイッチングパワー素子のスイッチングを減
少させることができるためスイッチング時に発生するス
イッチング損失の低減を図れることがわかる。
【００２５】本発明の電流指令型ＰＷＭインバータは、
電流誤差アンプを持たない構成のため、電流誤差アンプ
のゲイン調整にまつわる課題が本質的に解決でき、全く
ゲイン調整の必要がない。さらに、三相電動機、電動機
電流検出手段、電流制御手段、主回路パワー制御部の特
性および仕様が変わっても常に各線電流誤差を最も小さ
くするよう動作し、また、特性の製造バラツキ並びに温
度特性等があっても常に各線電流誤差を常に最も小さく
するよう動作するため電流制御応答性にすぐれ、また、
発振現象が生じる心配もない。
【００２６】また、本発明の電流指令型ＰＷＭインバー
タにおける電流制御手段は、第一、第二、第三の比較手
段以外はすべてシンプルなディジタル回路にて構成で
き、ディジタル回路で構成した部分はオフセットやドリ
フトの心配がなく、また安価であるという作用を有す
る。本発明の請求項４に記載の発明は、前記論理回路
が、前記状態更新タイミングに第一、第二、第三の線電
流比較結果の内二つが零の場合には、次の状態更新タイ
ミングまでの間を第一、第二、第三の主回路スイッチン
グパワー素子あるいは第四、第五、第六の主回路スイッ
チングパワー素子のいずれか一方の主回路スイッチング
パワー素子のオフ状態を指令し、かつ残りの主回路スイ
ッチングパワー素子のオン状態を指令するように構成し
た請求項１および請求項２および請求項３記載の電流指
令型ＰＷＭインバータとしたものであり、この構成によ
って、本発明の電流指令型ＰＷＭインバータは、状態更
新タイミングと第一、第二および第三の線電流比較結果
が変化したタイミングで、それぞれの線電流指令と線電
流検出結果の差が減少する方向に第一、第二、第三、第
四、第五、第六の主回路スイッチングパワー素子をそれ
ぞれオン状態とするかまたはオフ状態とするかを決定す
るというシンプルな動作を繰り返すことで、三相電動機
の各線電流はそれぞれの線電流指令信号に近づき、各線
電流誤差を小さくでき、かつそれぞれの線電流指令と線
電流検出結果との比較結果が零の場合は、電機子短絡の
状態とすることで各線電流を安定化し、主回路スイッチ
ングパワー素子のスイッチングを減少させることができ
るためスイッチング時に発生するスイッチング損失の低
減を図れることがわかる。
【００２７】本発明の電流指令型ＰＷＭインバータは、
電流誤差アンプを持たない構成のため、電流誤差アンプ
のゲイン調整にまつわる課題が本質的に解決でき、全く
ゲイン調整の必要がない。さらに、三相電動機、電動機
電流検出手段、電流制御手段、主回路パワー制御部の特
性および仕様が変わっても常に各線電流誤差を最も小さ
くするよう動作し、また、特性の製造バラツキ並びに温
度特性等があっても常に各線電流誤差を常に最も小さく
するよう動作するため電流制御応答性にすぐれ、また、
発振現象が生じる心配もない。
【００２８】また、本発明の電流指令型ＰＷＭインバー
タにおける電流制御手段は、第一、第二、第三の比較手
段以外はすべてシンプルなディジタル回路にて構成で
き、ディジタル回路で構成した部分はオフセットやドリ
フトの心配がなく、また安価であるという作用を有す
る。本発明の請求項５に記載の発明は、前記論理回路
が、前記状態更新タイミングに第一、第二、第三の線電
流比較結果の内二つが零の場合には、前記状態更新タイ
ミングの直前の主回路スイッチングパワー素子のオン状
態あるいはオフ状態を次の状態更新タイミングまでの間
維持するように構成した電流指令型ＰＷＭインバータと
したものであり、この構成によって、本発明の電流指令
型ＰＷＭインバータは、状態更新タイミングと第一、第
二および第三の線電流比較結果が変化したタイミング
で、それぞれの線電流指令と線電流検出結果の差が減少
する方向に第一、第二、第三、第四、第五、第六の主回
路スイッチングパワー素子をそれぞれオン状態とするか
またはオフ状態とするかを決定するというシンプルな動
作を繰り返すことで、三相電動機の各線電流はそれぞれ
の線電流指令信号に近づき、各線電流誤差を小さくで
き、かつそれぞれの線電流指令と線電流検出結果との比
較結果が零の場合は、電機子短絡の状態とすることで各
線電流を安定化し、主回路スイッチングパワー素子のス
イッチングを減少させることができるためスイッチング
時に発生するスイッチング損失の低減を図れることがわ
かる。
【００２９】本発明の電流指令型ＰＷＭインバータは、
電流誤差アンプを持たない構成のため、電流誤差アンプ
のゲイン調整にまつわる課題が本質的に解決でき、全く
ゲイン調整の必要がない。さらに、三相電動機、電動機
電流検出手段、電流制御手段、主回路パワー制御部の特
性および仕様が変わっても常に各線電流誤差を最も小さ
くするよう動作し、また、特性の製造バラツキ並びに温
度特性等があっても常に各線電流誤差を常に最も小さく
するよう動作するため電流制御応答性にすぐれ、また、
発振現象が生じる心配もない。
【００３０】また、本発明の電流指令型ＰＷＭインバー
タにおける電流制御手段は、第一、第二、第三の比較手
段以外はすべてシンプルなディジタル回路にて構成で
き、ディジタル回路で構成した部分はオフセットやドリ
フトの心配がなく、また安価であるという作用を有す
る。本発明の請求項６に記載の発明は、前記論理回路
が、前記状態更新タイミングに第一の線電流比較結果が
小かつ第二の線電流比較結果が零かつ第三の線電流比較
結果が零の場合には、第二、第三、第四の主回路スイッ
チングパワー素子にオフ状態を指令し、第一、第五、第
六の主回路スイッチングパワー素子にオン状態を指令
し、第一の線電流比較結果が大となった時点から次の状
態更新タイミングまで間を第一の主回路スイッチングパ
ワー素子にオフ状態を指令し第四の主回路スイッチング
パワー素子にオン状態を指令するように構成し、かつ、
前記状態更新タイミングに第一の線電流比較結果が零か
つ第二の線電流比較結果が小かつ第三の線電流比較結果
が零の場合には、第一、第三、第五の主回路スイッチン
グパワー素子にオフ状態を指令し、第二、第四、第六の
主回路スイッチングパワー素子にオン状態を指令し、第
二の線電流比較結果が大となった時点から次の状態更新
タイミングまで間を第二の主回路スイッチングパワー素
子にオフ状態を指令し第五の主回路スイッチングパワー
素子にオン状態を指令するように構成し、かつ、前記状
態更新タイミングに第一の線電流比較結果が零かつ第二
の線電流比較結果が零かつ第三の線電流比較結果が小の
場合には、第一、第二、第六の主回路スイッチングパワ
ー素子にオフ状態を指令し、前記第三、第四、第五の主
回路スイッチングパワー素子にオン状態を指令し、第三
の線電流比較結果が大となった時点から次の状態更新タ
イミングまで間を第三の主回路スイッチングパワー素子
にオフ状態を指令し第六の主回路スイッチングパワー素
子にオン状態を指令するように構成し、かつ、前記状態
更新タイミングに第一の線電流比較結果が大かつ第二の
線電流比較結果が零かつ第三の線電流比較結果が零の場
合には、第一、第五、第六の主回路スイッチングパワー
素子にオフ状態を指令し、前記第二、第三、第四の主回
路スイッチングパワー素子にオン状態を指令し、第一の
線電流比較結果が小となった時点から次の状態更新タイ
ミングまで間を第四の主回路スイッチングパワー素子に
オフ状態を指令し第一の主回路スイッチングパワー素子
にオン状態を指令するように構成し、かつ、前記状態更
新タイミングに第一の線電流比較結果が零かつ第二の線
電流比較結果が大かつ第三の線電流比較結果が零の場合
には、第二、第四、第六の主回路スイッチングパワー素
子にオフ状態を指令し、前記第一、第三、第五の主回路
スイッチングパワー素子にオン状態を指令し、第二の線
電流比較結果が小となった時点から次の状態更新タイミ
ングまで間を第五の主回路スイッチングパワー素子にオ
フ状態を指令し第二の主回路スイッチングパワー素子に
オン状態を指令するように構成し、かつ、前記状態更新
タイミングに第一の線電流比較結果が零かつ第二の線電
流比較結果が零かつ第三の線電流比較結果が大の場合に
は、第三、第四、第五の主回路スイッチングパワー素子
にオフ状態を指令し、前記第一、第二、第六の主回路ス
イッチングパワー素子にオン状態を指令し、第三の線電
流比較結果が大となった時点から次の状態更新タイミン
グまで間を第六の主回路スイッチングパワー素子にオフ
状態を指令し第三の主回路スイッチングパワー素子にオ
ン状態を指令するように構成した請求項１および請求項
２および請求項３および請求項４および請求項５記載の
電流指令型ＰＷＭインバータとしたものであり、この構
成によって、本発明の電流指令型ＰＷＭインバータは、
状態更新タイミングと第一、第二および第三の線電流比
較結果が変化したタイミングで、それぞれの線電流指令
と線電流検出結果の差が減少する方向に第一、第二、第
三、第四、第五、第六の主回路スイッチングパワー素子
をそれぞれオン状態とするかまたはオフ状態とするかを
決定するというシンプルな動作を繰り返すことで、三相
電動機の各線電流はそれぞれの線電流指令信号に近づ
き、各線電流誤差を小さくでき、かつそれぞれの線電流
指令と線電流検出結果との比較結果が零の場合は、電機
子短絡の状態とすることで各線電流を安定化し、主回路
スイッチングパワー素子のスイッチングを減少させるこ
とができるためスイッチング時に発生するスイッチング
損失の低減を図れることがわかる。
【００３１】本発明の電流指令型ＰＷＭインバータは、
電流誤差アンプを持たない構成のため、電流誤差アンプ
のゲイン調整にまつわる課題が本質的に解決でき、全く
ゲイン調整の必要がない。さらに、三相電動機、電動機
電流検出手段、電流制御手段、主回路パワー制御部の特
性および仕様が変わっても常に各線電流誤差を最も小さ
くするよう動作し、また、特性の製造バラツキ並びに温
度特性等があっても常に各線電流誤差を常に最も小さく
するよう動作するため電流制御応答性にすぐれ、また、
発振現象が生じる心配もない。
【００３２】また、本発明の電流指令型ＰＷＭインバー
タにおける電流制御手段は、第一、第二、第三の比較手
段以外はすべてシンプルなディジタル回路にて構成で
き、ディジタル回路で構成した部分はオフセットやドリ
フトの心配がなく、また安価であるという作用を有す
る。本発明の請求項７に記載の発明は、前記論理回路
が、前記状態更新タイミングに第一の線電流比較結果が
小かつ第二の線電流比較結果が零かつ第三の線電流比較
結果が零の場合には、第二、第三、第四の主回路スイッ
チングパワー素子にオフ状態を指令し、第一、第五、第
六の主回路スイッチングパワー素子にオン状態を指令
し、第一の線電流比較結果が零となった時点から次の状
態更新タイミングまで間を第一の主回路スイッチングパ
ワー素子にオフ状態を指令し第四の主回路スイッチング
パワー素子にオン状態を指令するように構成し、かつ、
前記状態更新タイミングに第一の線電流比較結果が零か
つ第二の線電流比較結果が小かつ第三の線電流比較結果
が零の場合には、第一、第三、第五の主回路スイッチン
グパワー素子にオフ状態を指令し、第二、第四、第六の
主回路スイッチングパワー素子にオン状態を指令し、第
二の線電流比較結果が零となった時点から次の状態更新
タイミングまで間を第二の主回路スイッチングパワー素
子にオフ状態を指令し第五の主回路スイッチングパワー
素子にオン状態を指令するように構成し、かつ、前記状
態更新タイミングに第一の線電流比較結果が零かつ第二
の線電流比較結果が零かつ第三の線電流比較結果が小の
場合には、第一、第二、第六の主回路スイッチングパワ
ー素子にオフ状態を指令し、前記第三、第四、第五の主
回路スイッチングパワー素子にオン状態を指令し、第三
の線電流比較結果が零となった時点から次の状態更新タ
イミングまで間を第三の主回路スイッチングパワー素子
にオフ状態を指令し第六の主回路スイッチングパワー素
子にオン状態を指令するように構成し、かつ、前記状態
更新タイミングに第一の線電流比較結果が大かつ第二の
線電流比較結果が零かつ第三の線電流比較結果が零の場
合には、第一、第五、第六の主回路スイッチングパワー
素子にオフ状態を指令し、前記第二、第三、第四の主回
路スイッチングパワー素子にオン状態を指令し、第一の
線電流比較結果が零となった時点から次の状態更新タイ
ミングまで間を第四の主回路スイッチングパワー素子に
オフ状態を指令し第一の主回路スイッチングパワー素子
にオン状態を指令するように構成し、かつ、前記状態更
新タイミングに第一の線電流比較結果が零かつ第二の線
電流比較結果が大かつ第三の線電流比較結果が零の場合
には、第二、第四、第六の主回路スイッチングパワー素
子にオフ状態を指令し、前記第一、第三、第五の主回路
スイッチングパワー素子にオン状態を指令し、第二の線
電流比較結果が零となった時点から次の状態更新タイミ
ングまで間を第五の主回路スイッチングパワー素子にオ
フ状態を指令し第二の主回路スイッチングパワー素子に
オン状態を指令するように構成し、かつ、前記状態更新
タイミングに第一の線電流比較結果が零かつ第二の線電
流比較結果が零かつ第三の線電流比較結果が大の場合に
は、第三、第四、第五の主回路スイッチングパワー素子
にオフ状態を指令し、前記第一、第二、第六の主回路ス
イッチングパワー素子にオン状態を指令し、第三の線電
流比較結果が零となった時点から次の状態更新タイミン
グまで間を第六の主回路スイッチングパワー素子にオフ
状態を指令し第三の主回路スイッチングパワー素子にオ
ン状態を指令するように構成した電流指令型ＰＷＭイン
バータとしたものであり、この構成によって、本発明の
電流指令型ＰＷＭインバータは、状態更新タイミングと
第一、第二および第三の線電流比較結果が変化したタイ
ミングで、それぞれの線電流指令と線電流検出結果の差
が減少する方向に第一、第二、第三、第四、第五、第六
の主回路スイッチングパワー素子をそれぞれオン状態と
するかまたはオフ状態とするかを決定するというシンプ
ルな動作を繰り返すことで、三相電動機の各線電流はそ
れぞれの線電流指令信号に近づき、各線電流誤差を小さ
くでき、かつそれぞれの線電流指令と線電流検出結果と
の比較結果が零の場合は、電機子短絡の状態とすること
で各線電流を安定化し、主回路スイッチングパワー素子
のスイッチングを減少させることができるためスイッチ
ング時に発生するスイッチング損失の低減を図れること
がわかる。
【００３３】本発明の電流指令型ＰＷＭインバータは、
電流誤差アンプを持たない構成のため、電流誤差アンプ
のゲイン調整にまつわる課題が本質的に解決でき、全く
ゲイン調整の必要がない。さらに、三相電動機、電動機
電流検出手段、電流制御手段、主回路パワー制御部の特
性および仕様が変わっても常に各線電流誤差を最も小さ
くするよう動作し、また、特性の製造バラツキ並びに温
度特性等があっても常に各線電流誤差を常に最も小さく
するよう動作するため電流制御応答性にすぐれ、また、
発振現象が生じる心配もない。
【００３４】また、本発明の電流指令型ＰＷＭインバー
タにおける電流制御手段は、第一、第二、第三の比較手
段以外はすべてシンプルなディジタル回路にて構成で
き、ディジタル回路で構成した部分はオフセットやドリ
フトの心配がなく、また安価であるという作用を有す
る。本発明の請求項８に記載の発明は、前記論理回路
が、前記状態更新タイミングに第一の線電流比較結果が
大かつ第二の線電流比較結果が小かつ第三の線電流比較
結果が零の場合には、第一、第五の主回路スイッチング
パワー素子にオフ状態を指令し、第二、第四の主回路ス
イッチングパワー素子にオン状態を指令し、第三あるい
は第六の主回路スイッチングパワー素子のいずれか１つ
の主回路スイッチングパワー素子のオフ状態を指令し、
残る１つの主回路スイッチングパワー素子のオン状態を
指令し、第三の主回路スイッチングパワー素子のオフ状
態を指令し、第六の主回路スイッチングパワー素子のオ
ン状態を指令している時には、第二の線電流比較結果が
大になった時点から次の状態更新タイミングまでの間を
第二の主回路スイッチングパワー素子にオフ状態を指令
し第五の主回路スイッチングパワー素子にオン状態を指
令し、第六の主回路スイッチングパワー素子のオフ状態
を指令し、第三の主回路スイッチングパワー素子のオン
状態を指令している時には、第一の線電流比較結果が小
になった時点から次の状態更新タイミングまでの間を第
四の主回路スイッチングパワー素子にオフ状態を指令し
第一の主回路スイッチングパワー素子にオン状態を指令
するように構成し、かつ、前記状態更新タイミングに第
一の線電流比較結果が零かつ第二の線電流比較結果が大
かつ第三の線電流比較結果が小の場合には、第二、第六
の主回路スイッチングパワー素子にオフ状態を指令し、
第三、第五の主回路スイッチングパワー素子にオン状態
を指令し、第一あるいは第四の主回路スイッチングパワ
ー素子のいずれか１つの主回路スイッチングパワー素子
のオフ状態を指令し、残る１つの主回路スイッチングパ
ワー素子のオン状態を指令し、第一の主回路スイッチン
グパワー素子のオフ状態を指令し、第四の主回路スイッ
チングパワー素子のオン状態を指令している時には、第
三の線電流比較結果が大になった時点から次の状態更新
タイミングまでの間を第五の主回路スイッチングパワー
素子にオフ状態を指令し第二の主回路スイッチングパワ
ー素子にオン状態を指令し、第四の主回路スイッチング
パワー素子のオフ状態を指令し、第一の主回路スイッチ
ングパワー素子のオン状態を指令している時には、第二
の線電流比較結果が小になった時点から次の状態更新タ
イミングまでの間を第一の主回路スイッチングパワー素
子にオフ状態を指令し第四の主回路スイッチングパワー
素子にオン状態を指令するように構成し、かつ、前記状
態更新タイミングに第一の線電流比較結果が小かつ第二
の線電流比較結果が零かつ第三の線電流比較結果が大の
場合には、第三、第四の主回路スイッチングパワー素子
にオフ状態を指令し、第一、第六の主回路スイッチング
パワー素子にオン状態を指令し、第二あるいは第五の主
回路スイッチングパワー素子のいずれか１つの主回路ス
イッチングパワー素子のオフ状態を指令し、残る１つの
主回路スイッチングパワー素子のオン状態を指令し、第
二の主回路スイッチングパワー素子のオフ状態を指令
し、第五の主回路スイッチングパワー素子のオン状態を
指令している時には、第一の線電流比較結果が大になっ
た時点から次の状態更新タイミングまでの間を第一の主
回路スイッチングパワー素子にオフ状態を指令し第四の
主回路スイッチングパワー素子にオン状態を指令し、第
五の主回路スイッチングパワー素子のオフ状態を指令
し、第二の主回路スイッチングパワー素子のオン状態を
指令している時には、第三の線電流比較結果が小になっ
た時点から次の状態更新タイミングまでの間を第六の主
回路スイッチングパワー素子にオフ状態を指令し第三の
主回路スイッチングパワー素子にオン状態を指令するよ
うに構成し、かつ、前記状態更新タイミングに第一の線
電流比較結果が小かつ第二の線電流比較結果が大かつ第
三の線電流比較結果が零の場合には、第二、第四の主回
路スイッチングパワー素子にオフ状態を指令し、第一、
第五の主回路スイッチングパワー素子にオン状態を指令
し、第三あるいは第六の主回路スイッチングパワー素子
のいずれか１つの主回路スイッチングパワー素子のオフ
状態を指令し、残る１つの主回路スイッチングパワー素
子のオン状態を指令し、第三の主回路スイッチングパワ
ー素子のオフ状態を指令し、第六の主回路スイッチング
パワー素子のオン状態を指令している時には、第一の線
電流比較結果が大になった時点から次の状態更新タイミ
ングまでの間を第一の主回路スイッチングパワー素子に
オフ状態を指令し第四の主回路スイッチングパワー素子
にオン状態を指令し、第六の主回路スイッチングパワー
素子のオフ状態を指令し、第三の主回路スイッチングパ
ワー素子のオン状態を指令している時には、第二の線電
流比較結果が小になった時点から次の状態更新タイミン
グまでの間を第五の主回路スイッチングパワー素子にオ
フ状態を指令し第二の主回路スイッチングパワー素子に
オン状態を指令するように構成し、かつ、前記状態更新
タイミングに第一の線電流比較結果が零かつ第二の線電
流比較結果が小かつ第三の線電流比較結果が大の場合に
は、第三、第五の主回路スイッチングパワー素子にオフ
状態を指令し、第二、第六の主回路スイッチングパワー
素子にオン状態を指令し、第一あるいは第四の主回路ス
イッチングパワー素子のいずれか１つの主回路スイッチ
ングパワー素子のオフ状態を指令し、残る１つの主回路
スイッチングパワー素子のオン状態を指令し、第一の主
回路スイッチングパワー素子のオフ状態を指令し、第四
の主回路スイッチングパワー素子のオン状態を指令して
いる時には、第二の線電流比較結果が大になった時点か
ら次の状態更新タイミングまでの間を第五の主回路スイ
ッチングパワー素子にオフ状態を指令し第二の主回路ス
イッチングパワー素子にオン状態を指令し、第四の主回
路スイッチングパワー素子のオフ状態を指令し、第一の
主回路スイッチングパワー素子のオン状態を指令してい
る時には、第三の線電流比較結果が小になった時点から
次の状態更新タイミングまでの間を第三の主回路スイッ
チングパワー素子にオフ状態を指令し第六の主回路スイ
ッチングパワー素子にオン状態を指令するように構成
し、かつ、前記状態更新タイミングに第一の線電流比較
結果が大かつ第二の線電流比較結果が零かつ第三の線電
流比較結果が小の場合には、第一、第六の主回路スイッ
チングパワー素子にオフ状態を指令し、第三、第四の主
回路スイッチングパワー素子にオン状態を指令し、第二
あるいは第五の主回路スイッチングパワー素子のいずれ
か１つの主回路スイッチングパワー素子のオフ状態を指
令し、残る１つの主回路スイッチングパワー素子のオン
状態を指令し、第二の主回路スイッチングパワー素子の
オフ状態を指令し、第五の主回路スイッチングパワー素
子のオン状態を指令している時には、第三の線電流比較
結果が大になった時点から次の状態更新タイミングまで
の間を第三の主回路スイッチングパワー素子にオフ状態
を指令し第六の主回路スイッチングパワー素子にオン状
態を指令し、第五の主回路スイッチングパワー素子のオ
フ状態を指令し、第二の主回路スイッチングパワー素子
のオン状態を指令している時には、第一の線電流比較結
果が小になった時点から次の状態更新タイミングまでの
間を第四の主回路スイッチングパワー素子にオフ状態を
指令し第一の主回路スイッチングパワー素子にオン状態
を指令するように構成した電流指令型ＰＷＭインバータ
としたものであり、この構成によって、本発明の電流指
令型ＰＷＭインバータは、状態更新タイミングと第一、
第二および第三の線電流比較結果が変化したタイミング
で、それぞれの線電流指令と線電流検出結果の差が減少
する方向に第一、第二、第三、第四、第五、第六の主回
路スイッチングパワー素子をそれぞれオン状態とするか
またはオフ状態とするかを決定するというシンプルな動
作を繰り返すことで、三相電動機の各線電流はそれぞれ
の線電流指令信号に近づき、各線電流誤差を小さくで
き、かつそれぞれの線電流指令と線電流検出結果との比
較結果が零の場合は、電機子短絡の状態とすることで各
線電流を安定化し、主回路スイッチングパワー素子のス
イッチングを減少させることができるためスイッチング
時に発生するスイッチング損失の低減を図れることがわ
かる。
【００３５】本発明の電流指令型ＰＷＭインバータは、
電流誤差アンプを持たない構成のため、電流誤差アンプ
のゲイン調整にまつわる課題が本質的に解決でき、全く
ゲイン調整の必要がない。さらに、三相電動機、電動機
電流検出手段、電流制御手段、主回路パワー制御部の特
性および仕様が変わっても常に各線電流誤差を最も小さ
くするよう動作し、また、特性の製造バラツキ並びに温
度特性等があっても常に各線電流誤差を常に最も小さく
するよう動作するため電流制御応答性にすぐれ、また、
発振現象が生じる心配もない。
【００３６】また、本発明の電流指令型ＰＷＭインバー
タにおける電流制御手段は、第一、第二、第三の比較手
段以外はすべてシンプルなディジタル回路にて構成で
き、ディジタル回路で構成した部分はオフセットやドリ
フトの心配がなく、また安価であるという作用を有す
る。本発明の請求項９に記載の発明は、前記論理回路
が、前記状態更新タイミングに第一の線電流比較結果が
大かつ第二の線電流比較結果が小かつ第三の線電流比較
結果が零の場合には、第一、第五の主回路スイッチング
パワー素子にオフ状態を指令し、第二、第四の主回路ス
イッチングパワー素子にオン状態を指令し、前記状態更
新タイミングの直前において、第三の主回路スイッチン
グパワー素子のオフ状態を指令し、第六の主回路スイッ
チングパワー素子のオン状態を指令している時には、第
三の主回路スイッチングパワー素子のオフ状態を指令
し、第六の主回路スイッチングパワー素子のオン状態を
指令し、第二の線電流比較結果が大になった時点から次
の状態更新タイミングまでの間を第二の主回路スイッチ
ングパワー素子にオフ状態を指令し第五の主回路スイッ
チングパワー素子にオン状態を指令し、前記状態更新タ
イミングの直前において、第六の主回路スイッチングパ
ワー素子のオフ状態を指令し、第三の主回路スイッチン
グパワー素子のオン状態を指令している時には、第六の
主回路スイッチングパワー素子のオフ状態を指令し、第
三の主回路スイッチングパワー素子のオン状態を指令
し、第一の線電流比較結果が小になった時点から次の状
態更新タイミングまでの間を第四の主回路スイッチング
パワー素子にオフ状態を指令し第一の主回路スイッチン
グパワー素子にオン状態を指令するように構成し、か
つ、前記状態更新タイミングに第一の線電流比較結果が
零かつ第二の線電流比較結果が大かつ第三の線電流比較
結果が小の場合には、第二、第六の主回路スイッチング
パワー素子にオフ状態を指令し、第三、第五の主回路ス
イッチングパワー素子にオン状態を指令し、前記状態更
新タイミングの直前において、第一の主回路スイッチン
グパワー素子のオフ状態を指令し、第四の主回路スイッ
チングパワー素子のオン状態を指令している時には、第
一の主回路スイッチングパワー素子のオフ状態を指令
し、第四の主回路スイッチングパワー素子のオン状態を
指令し、第三の線電流比較結果が大になった時点から次
の状態更新タイミングまでの間を第五の主回路スイッチ
ングパワー素子にオフ状態を指令し第二の主回路スイッ
チングパワー素子にオン状態を指令し、前記状態更新タ
イミングの直前において、第四の主回路スイッチングパ
ワー素子のオフ状態を指令し、第一の主回路スイッチン
グパワー素子のオン状態を指令している時には、第四の
主回路スイッチングパワー素子のオフ状態を指令し、第
一の主回路スイッチングパワー素子のオン状態を指令
し、第二の線電流比較結果が小になった時点から次の状
態更新タイミングまでの間を第一の主回路スイッチング
パワー素子にオフ状態を指令し第四の主回路スイッチン
グパワー素子にオン状態を指令するように構成し、か
つ、前記状態更新タイミングに第一の線電流比較結果が
小かつ第二の線電流比較結果が零かつ第三の線電流比較
結果が大の場合には、第三、第四の主回路スイッチング
パワー素子にオフ状態を指令し、第一、第六の主回路ス
イッチングパワー素子にオン状態を指令し、前記状態更
新タイミングの直前において、第二の主回路スイッチン
グパワー素子のオフ状態を指令し、第五の主回路スイッ
チングパワー素子のオン状態を指令している時には、第
二の主回路スイッチングパワー素子のオフ状態を指令
し、第五の主回路スイッチングパワー素子のオン状態を
指令し、第一の線電流比較結果が大になった時点から次
の状態更新タイミングまでの間を第一の主回路スイッチ
ングパワー素子にオフ状態を指令し第四の主回路スイッ
チングパワー素子にオン状態を指令し、前記状態更新タ
イミングの直前において、第五の主回路スイッチングパ
ワー素子のオフ状態を指令し、第二の主回路スイッチン
グパワー素子のオン状態を指令している時には、第五の
主回路スイッチングパワー素子のオフ状態を指令し、第
二の主回路スイッチングパワー素子のオン状態を指令
し、第三の線電流比較結果が小になった時点から次の状
態更新タイミングまでの間を第六の主回路スイッチング
パワー素子にオフ状態を指令し第三の主回路スイッチン
グパワー素子にオン状態を指令するように構成し、か
つ、前記状態更新タイミングに第一の線電流比較結果が
小かつ第二の線電流比較結果が大かつ第三の線電流比較
結果が零の場合には、第二、第四の主回路スイッチング
パワー素子にオフ状態を指令し、第一、第五の主回路ス
イッチングパワー素子にオン状態を指令し、前記状態更
新タイミングの直前において、第三の主回路スイッチン
グパワー素子のオフ状態を指令し、第六の主回路スイッ
チングパワー素子のオン状態を指令している時には、第
三の主回路スイッチングパワー素子のオフ状態を指令
し、第六の主回路スイッチングパワー素子のオン状態を
指令し、第一の線電流比較結果が大になった時点から次
の状態更新タイミングまでの間を第一の主回路スイッチ
ングパワー素子にオフ状態を指令し第四の主回路スイッ
チングパワー素子にオン状態を指令し、前記状態更新タ
イミングの直前において、第六の主回路スイッチングパ
ワー素子のオフ状態を指令し、第三の主回路スイッチン
グパワー素子のオン状態を指令している時には、第六の
主回路スイッチングパワー素子のオフ状態を指令し、第
三の主回路スイッチングパワー素子のオン状態を指令
し、第二の線電流比較結果が小になった時点から次の状
態更新タイミングまでの間を第五の主回路スイッチング
パワー素子にオフ状態を指令し第二の主回路スイッチン
グパワー素子にオン状態を指令するように構成し、か
つ、前記状態更新タイミングに第一の線電流比較結果が
零かつ第二の線電流比較結果が小かつ第三の線電流比較
結果が大の場合には、第三、第五の主回路スイッチング
パワー素子にオフ状態を指令し、第二、第六の主回路ス
イッチングパワー素子にオン状態を指令し、前記状態更
新タイミングの直前において、第一の主回路スイッチン
グパワー素子のオフ状態を指令し、第四の主回路スイッ
チングパワー素子のオン状態を指令している時には、第
一の主回路スイッチングパワー素子のオフ状態を指令
し、第四の主回路スイッチングパワー素子のオン状態を
指令し、第二の線電流比較結果が大になった時点から次
の状態更新タイミングまでの間を第五の主回路スイッチ
ングパワー素子にオフ状態を指令し第二の主回路スイッ
チングパワー素子にオン状態を指令し、前記状態更新タ
イミングの直前において、第四の主回路スイッチングパ
ワー素子のオフ状態を指令し、第一の主回路スイッチン
グパワー素子のオン状態を指令している時には、第四の
主回路スイッチングパワー素子のオフ状態を指令し、第
一の主回路スイッチングパワー素子のオン状態を指令
し、第三の線電流比較結果が小になった時点から次の状
態更新タイミングまでの間を第三の主回路スイッチング
パワー素子にオフ状態を指令し第六の主回路スイッチン
グパワー素子にオン状態を指令するように構成し、か
つ、前記状態更新タイミングに第一の線電流比較結果が
大かつ第二の線電流比較結果が零かつ第三の線電流比較
結果が小の場合には、第一、第六の主回路スイッチング
パワー素子にオフ状態を指令し、第三、第四の主回路ス
イッチングパワー素子にオン状態を指令し、前記状態更
新タイミングの直前において、第二の主回路スイッチン
グパワー素子のオフ状態を指令し、第五の主回路スイッ
チングパワー素子のオン状態を指令している時には、第
二の主回路スイッチングパワー素子のオフ状態を指令
し、第五の主回路スイッチングパワー素子のオン状態を
指令し、第三の線電流比較結果が大になった時点から次
の状態更新タイミングまでの間を第三の主回路スイッチ
ングパワー素子にオフ状態を指令し第六の主回路スイッ
チングパワー素子にオン状態を指令し、前記状態更新タ
イミングの直前において、第五の主回路スイッチングパ
ワー素子のオフ状態を指令し、第二の主回路スイッチン
グパワー素子のオン状態を指令している時には、第五の
主回路スイッチングパワー素子のオフ状態を指令し、第
二の主回路スイッチングパワー素子のオン状態を指令
し、第一の線電流比較結果が小になった時点から次の状
態更新タイミングまでの間を第四の主回路スイッチング
パワー素子にオフ状態を指令し第一の主回路スイッチン
グパワー素子にオン状態を指令するように構成した電流
指令型ＰＷＭインバータとしたものであり、この構成に
よって、本発明の電流指令型ＰＷＭインバータは、状態
更新タイミングと第一、第二および第三の線電流比較結
果が変化したタイミングで、それぞれの線電流指令と線
電流検出結果の差が減少する方向に第一、第二、第三、
第四、第五、第六の主回路スイッチングパワー素子をそ
れぞれオン状態とするかまたはオフ状態とするかを決定
するというシンプルな動作を繰り返すことで、三相電動
機の各線電流はそれぞれの線電流指令信号に近づき、各
線電流誤差を小さくでき、かつそれぞれの線電流指令と
線電流検出結果との比較結果が零の場合は、電機子短絡
の状態とすることで各線電流を安定化し、主回路スイッ
チングパワー素子のスイッチングを減少させることがで
きるためスイッチング時に発生するスイッチング損失の
低減を図れることがわかる。
【００３７】本発明の電流指令型ＰＷＭインバータは、
電流誤差アンプを持たない構成のため、電流誤差アンプ
のゲイン調整にまつわる課題が本質的に解決でき、全く
ゲイン調整の必要がない。さらに、三相電動機、電動機
電流検出手段、電流制御手段、主回路パワー制御部の特
性および仕様が変わっても常に各線電流誤差を最も小さ
くするよう動作し、また、特性の製造バラツキ並びに温
度特性等があっても常に各線電流誤差を常に最も小さく
するよう動作するため電流制御応答性にすぐれ、また、
発振現象が生じる心配もない。
【００３８】また、本発明の電流指令型ＰＷＭインバー
タにおける電流制御手段は、第一、第二、第三の比較手
段以外はすべてシンプルなディジタル回路にて構成で
き、ディジタル回路で構成した部分はオフセットやドリ
フトの心配がなく、また安価であるという作用を有す
る。本発明の請求項１０に記載の発明は、第一の比較手
段が、前記第一の線電流指令と前記第一の線電流検出結
果との大小関係を周期的に比較し、第一の線電流指令と
第一の線電流検出結果との差が少なくとも２回以上連続
して零を含む許容値の範囲内にある場合に第一の線電流
検出結果を零とし、少なくとも２回以上連続して第一の
線電流指令と第一の線電流検出結果との差が前記許容値
の範囲外にあり、かつ、第一の線電流指令よりも第一の
線電流検出結果が大きい場合に第一の線電流比較結果を
大とし、少なくとも２回以上連続して第一の線電流指令
と第一の線電流検出結果との差が前記許容値の範囲外に
あり、かつ、第一の線電流指令よりも第一の線電流検出
結果が小さい場合に第一の線電流比較結果を小とする構
成とし、第二の比較手段が、前記第二の線電流指令と前
記第二の線電流検出結果との大小関係を周期的に比較
し、第二の線電流指令と第二の線電流検出結果との差が
少なくとも２回以上連続して零を含む許容値の範囲内に
ある場合に第二の線電流検出結果を零とし、少なくとも
２回以上連続して第二の線電流指令と第二の線電流検出
結果との差が前記許容値の範囲外にあり、かつ、第二の
線電流指令よりも第二の線電流検出結果が大きい場合に
第二の線電流比較結果を大とし、少なくとも２回以上連
続して第二の線電流指令と第二の線電流検出結果との差
が前記許容値の範囲外にあり、かつ、第二の線電流指令
よりも第二の線電流検出結果が小さい場合に第二の線電
流比較結果を小とする構成とし、第三の比較手段が、前
記第三の線電流指令と前記第三の線電流検出結果との大
小関係を周期的に比較し、第三の線電流指令と第三の線
電流検出結果との差が少なくとも２回以上連続して零を
含む許容値の範囲内にある場合に第三の線電流検出結果
を零とし、少なくとも２回以上連続して第三の線電流指
令と第三の線電流検出結果との差が前記許容値の範囲外
にあり、かつ、第三の線電流指令よりも第三の線電流検
出結果が大きい場合に第三の線電流比較結果を大とし、
少なくとも２回以上連続して第三の線電流指令と第三の
線電流検出結果との差が前記許容値の範囲外にあり、か
つ、第三の線電流指令よりも第三の線電流検出結果が小
さい場合に第三の線電流比較結果を小とする構成とした
電流指令型ＰＷＭインバータとしたものであり、この構
成によって、各線電流検出結果および電流指令等に含ま
れるノイズによる誤動作を防止することができ、ノイズ
の発生しやすい条件においても常に電流誤差を最も小さ
くする動作を行うことができるという作用を有する。
【００３９】請求項１１記載の本発明は、第一の線電流
指令と第一の線電流検出結果との差が零を含む許容値の
範囲内にある場合に第一の線電流比較結果を零とし、前
記第一の線電流指令と前記第一の線電流検出結果との差
が前記許容値の範囲外にあり、かつ第一の線電流指令よ
りも第一の線電流検出結果が大きい場合に第一の線電流
比較結果を大とし、前記第一の線電流指令と前記第一の
線電流検出結果との差が前記許容値の範囲外にあり、か
つ第一の線電流指令よりも第一の線電流検出結果が小さ
い場合に第一の線電流比較結果を小とする第一の比較手
段と、第二の線電流指令と第二の線電流検出結果との差
が零を含む許容値の範囲内にある場合に第二の線電流比
較結果を零とし、前記第二の線電流指令と前記第二の線
電流検出結果との差が前記許容値の範囲外にあり、かつ
第二の線電流指令よりも第二の線電流検出結果が大きい
場合に第二の線電流比較結果を大とし、前記第二の線電
流指令と前記第二の線電流検出結果との差が前記許容値
の範囲外にあり、かつ第二の線電流指令よりも第二の線
電流検出結果が小さい場合に第二の線電流比較結果を小
とする第二の比較手段と、第三の線電流指令と第三の線
電流検出結果との差が零を含む許容値の範囲内にある場
合に第三の線電流比較結果を零とし、前記第三の線電流
指令と前記第三の線電流検出結果との差が前記許容値の
範囲外にあり、かつ第三の線電流指令よりも第一の線電
流検出結果が大きい場合に第三の線電流比較結果を大と
し、前記第三の線電流指令と前記第三の線電流検出結果
との差が前記許容値の範囲外にあり、かつ第三の線電流
指令よりも第三の線電流検出結果が小さい場合に第三の
線電流比較結果を小とする第三の比較手段と、主回路直
流電源のプラス端子に接続され前記三相電動機に第一の
線電流を供給する第一の主回路スイッチングパワー素
子、前記主回路直流電源のプラス端子に接続され前記三
相電動機に第二の線電流を供給する第二の主回路スイッ
チングパワー素子、前記主回路直流電源のプラス端子に
接続され前記三相電動機に第三の線電流を供給する第三
の主回路スイッチングパワー素子、前記主回路直流電源
のマイナス端子に接続され前記三相電動機に第一の線電
流を供給する第四の主回路スイッチングパワー素子、前
記主回路直流電源のマイナス端子に接続され前記三相電
動機に第二の線電流を供給する第五の主回路スイッチン
グパワー素子及び、前記主回路直流電源のマイナス端子
に接続され前記三相電動機に第三の線電流を供給する第
六の主回路スイッチングパワー素子に前記第一の線電流
比較結果と第二の線電流比較結果と第三の線電流比較結
果を入力し、前記第一、第二、第三、第四、第五、第六
の主回路スイッチングパワー素子のスイッチング指令信
号を発生する論理回路と、周期的な状態更新タイミング
を前記論理回路に与えるタイミング発生手段を備え、前
記論理回路が、前記状態更新タイミングに第一の線電流
比較結果が小かつ第二の線電流比較結果が大かつ第三の
線電流比較結果が大の場合には、第二、第三、第四の主
回路スイッチングパワー素子にオフ状態を指令し、第
一、第五、第六の主回路スイッチングパワー素子にオン
状態を指令し、第二の線電流比較結果が小となった時点
から次の状態更新タイミングまで間を第五の主回路スイ
ッチングパワー素子にオフ状態を指令し第二の主回路ス
イッチングパワー素子にオン状態を指令し、また、第三
の線電流比較結果が小となった時点から次の状態更新タ
イミングまでの間を第六の主回路スイッチングパワー素
子にオフ状態を指令し第三の主回路スイッチングパワー
素子にオン状態を指令するよう構成し、かつ、前記状態
更新タイミングに第一の線電流比較結果が大かつ第二の
線電流比較結果が小かつ第三の線電流比較結果が大の場
合には、第一、第三、第五の主回路スイッチングパワー
素子にオフ状態を指令し、第二、第四、第六の主回路ス
イッチングパワー素子にオン状態を指令し、第一の線電
流比較結果が小となった時点から次の状態更新タイミン
グまで間を第四の主回路スイッチングパワー素子にオフ
状態を指令し第一の主回路スイッチングパワー素子にオ
ン状態を指令し、また、第三の線電流比較結果が小とな
った時点から次の状態更新タイミングまで間を第六の主
回路スイッチングパワー素子にオフ状態を指令し第三の
主回路スイッチングパワー素子にオン状態を指令するよ
う構成し、かつ、前記状態更新タイミングに第一の線電
流比較結果が大かつ第二の線電流比較結果が大かつ第三
の線電流比較結果が小の場合には、第一、第二、第六の
主回路スイッチングパワー素子にオフ状態を指令し、前
記第三、第四、第五の主回路スイッチングパワー素子に
オン状態を指令し、第一の線電流比較結果が小となった
時点から次の状態更新タイミングまで間を第四の主回路
スイッチングパワー素子にオフ状態を指令し第一の主回
路スイッチングパワー素子にオン状態を指令し、また、
第二の線電流比較結果が小となった時点から次の状態更
新タイミングまで間を第五の主回路スイッチングパワー
素子にオフ状態を指令し第二の主回路スイッチングパワ
ー素子にオン状態を指令するよう構成し、かつ、前記状
態更新タイミングに第一の線電流比較結果が大かつ第二
の線電流比較結果が小かつ第三の線電流比較結果が小の
場合には、第一、第五、第六の主回路スイッチングパワ
ー素子にオフ状態を指令し、前記第二、第三、第四の主
回路スイッチングパワー素子にオン状態を指令し、第二
の線電流比較結果が大となった時点から次の状態更新タ
イミングまで間を第二の主回路スイッチングパワー素子
にオフ状態を指令し第五の主回路スイッチングパワー素
子にオン状態を指令し、また、第三の線電流比較結果が
大となった時点から次の状態更新タイミングまで間を第
三の主回路スイッチングパワー素子にオフ状態を指令し
第六の主回路スイッチングパワー素子にオン状態を指令
するよう構成し、かつ、前記状態更新タイミングに第一
の線電流比較結果が小かつ第二の線電流比較結果が大か
つ第三の線電流比較結果が小の場合には、第二、第四、
第六の主回路スイッチングパワー素子にオフ状態を指令
し、前記第一、第三、第五の主回路スイッチングパワー
素子にオン状態を指令し、第一の線電流比較結果が大と
なった時点から次の状態更新タイミングまで間を第一の
主回路スイッチングパワー素子にオフ状態を指令し第四
の主回路スイッチングパワー素子にオン状態を指令し、
また、第三の線電流比較結果が大となった時点から次の
状態更新タイミングまで間を第三の主回路スイッチング
パワー素子にオフ状態を指令し第六の主回路スイッチン
グパワー素子にオン状態を指令するよう構成し、かつ、
前記状態更新タイミングに第一の線電流比較結果が小か
つ第二の線電流比較結果が小かつ第三の線電流比較結果
が大の場合には、第三、第四、第五の主回路スイッチン
グパワー素子にオフ状態を指令し、前記第一、第二、第
六の主回路スイッチングパワー素子にオン状態を指令
し、第一の線電流比較結果が大となった時点から次の状
態更新タイミングまで間を第一の主回路スイッチングパ
ワー素子にオフ状態を指令し第四の主回路スイッチング
パワー素子にオン状態を指令し、また、第二の線電流比
較結果が大となった時点から次の状態更新タイミングま
で間を第二の主回路スイッチングパワー素子にオフ状態
を指令し第五の主回路スイッチングパワー素子にオン状
態を指令するように構成した電流指令型ＰＷＭインバー
タの電流制御回路であり、ＰＷＭインバータの電流制御
手段として用いることにより、状態更新タイミングと第
一、第二および第三の線電流比較結果が変化したタイミ
ングで、それぞれの線電流指令と線電流検出結果の差が
減少する方向に第一、第二、第三、第四、第五、第六の
主回路スイッチングパワー素子をそれぞれオン状態とす
るかまたはオフ状態とするかを決定するというシンプル
な動作を繰り返すことで、三相電動機の各線電流はそれ
ぞれの線電流指令信号に近づき、各線電流誤差を小さく
できることがわかる。
【００４０】
【実施例】以下実施例ついて、図１から図８を用いて説
明する。 （実施例１）図８は本発明の第１の実施例の電流指令型
ＰＷＭインバータのシステム構成を示したものである。
【００４１】図８において、まず、電流指令発生手段７
に、三相電動機１に供給する三相交流電流波形の基本波
周波数ｆと実効電流値ｉｐがセットされ、これらの情報
をもとに電流指令発生手段７は内部で三相電動機１に流
入すべき各線電流指令を第一の線電流指令ｉＴＵ、第二
の線電流指令ｉＴＶ、第三の線電流指令ｉＴＷとして出
力する。
【００４２】次に、電動機電流検出手段９は、三相電動
機１の二つの線電流を検出し、残り一つの線電流を検出
した二つの線電流の和を取りかつ符号を反転し求め、第
一の線電流検出結果ｉＦＵ、第二の線電流検出結果ｉＦ
Ｖ、第三の線電流検出結果ｉＦＷとして出力する。な
お、この電動機電流検出手段９は、三相電動機１の三つ
の線電流を検出し、第一の線電流検出結果ｉＦＵ、第二
の線電流検出結果ｉＦＶ、第三の線電流検出結果ｉＦＷ
として出力してもよい。
【００４３】次に、電流制御手段６は、第一の線電流指
令ｉＴＵ、第二の線電流指令ｉＴＶ、第三の線電流指令
ｉＴＷ、第一の線電流検出結果ｉＦＵ、第二の線電流検
出結果ｉＦＶ、第三の線電流検出結果ｉＦＷを入力し、
第一のスイッチング指令信号ＰＵ、第二のスイッチング
指令信号ＰＶ、第三のスイッチング指令信号ＰＷを発生
させる。
【００４４】この電流制御手段６の動作については、後
程詳しい説明を行う。次に、主回路パワー制御部８は、
主回路直流電源３と、三相ブリッジ構成をとる主回路パ
ワー素子群２（主回路直流電源３のプラス端子に接続さ
れ三相電動機に第一の線電流ＩＵを供給する第一の主回
路スイッチングパワー素子Ｑ１と、主回路直流電源３の
プラス端子に接続され三相電動機１に第二の線電流ＩＶ
を供給する第二の主回路スイッチングパワー素子Ｑ２
と、主回路直流電源３のプラス端子に接続され三相電動
機１に第三の線電流ＩＷを供給する第三の主回路スイッ
チングパワー素子Ｑ３と、主回路直流電源３のマイナス
端子に接続され三相電動機１に第一の線電流ＩＵを供給
する第四の主回路スイッチングパワー素子Ｑ４と、主回
路直流電源３のマイナス端子に接続され三相電動機１に
第二の線電流ＩＶを供給する第五の主回路スイッチング
パワー素子Ｑ５と、主回路直流電源３のマイナス端子に
接続され三相電動機１に第三の線電流ＩＷを供給する第
六の主回路スイッチングパワー素子Ｑ６と、各主回路ス
イッチングパワー素子に並列に接続された還流ダイオー
ドで構成）を有し、論理反転手段５及びベースドライブ
手段４を設けて、前記論理反転手段５及びベースドライ
ブ手段４の作用により、第一のスイッチング指令信号Ｐ
Ｕに従って第一の主回路スイッチングパワー素子Ｑ１と
第四の主回路スイッチングパワー素子Ｑ４のいずれかを
ＯＮさせ、第二のスイッチング指令信号ＰＶに従って第
二の主回路スイッチングパワー素子Ｑ２と第五の主回路
スイッチングパワー素子Ｑ５のいずれかをＯＮさせ、第
三のスイッチング指令信号ＰＷに従って第三の主回路ス
イッチングパワー素子Ｑ３と第六の主回路スイッチング
パワー素子Ｑ６のいずれかをＯＮさせるように構成して
いる。
【００４５】ここでは、第一のスイッチング指令信号Ｐ
ＵがＨレベルになると第一の主回路スイッチングパワー
素子Ｑ１をＯＮさせ、また、第一のスイッチング指令信
号ＰＵがＬレベルになると第四の主回路スイッチングパ
ワー素子Ｑ４をＯＮさせ、また、第二のスイッチング指
令信号ＰＶがＨレベルになると第二の主回路スイッチン
グパワー素子Ｑ２をＯＮさせ、第二のスイッチング指令
信号ＰＶがＬレベルになると第五の主回路スイッチング
パワー素子Ｑ５をＯＮさせ、また、第三のスイッチング
指令信号ＰＷがＨレベルになると第三の主回路スイッチ
ングパワー素子Ｑ３をＯＮさせ、第三のスイッチング指
令信号ＰＷがＬレベルになると第六の主回路スイッチン
グパワー素子Ｑ６をＯＮさせる構成として説明する。
【００４６】以上が、本発明の第１の実施例の電流指令
型ＰＷＭインバータのシステム構成である。次に図８に
示した本発明の第１の実施例の電流指令型ＰＷＭインバ
ータのシステム構成における電流制御手段６の構成を図
１に示す。図１において、１７、１８、１９は第一、第
二、第三の比較手段であり、各々反転入力端子にｉＴ
Ｕ、ｉＴＶ、ｉＴＷが入力され、非反転入力端子には、
各々第一、第二、第三の線電流検出結果ｉＦＵ、ｉＦ
Ｖ、ｉＦＷが入力される。そして、各比較手段から、第
一、第二、第三の線電流比較結果ＨＵ、ＨＶ、ＨＷが出
力される。なお、以後の説明の都合上、前記ＨＵ、Ｈ
Ｖ、ＨＷは、線電流指令と線電流検出結果との差が零を
含む許容値の範囲（±Ｖ１）にあれば、（上位ビット、
下位ビット）＝（Ｈ、Ｌ）、線電流指令と線電流検出結
果との差が零を含む許容値の範囲外にあり、かつ線電流
指令の値に対し、線電流検出結果の方が大であれば（上
位ビット、下位ビット）＝（Ｈ、Ｈ）、線電流指令と線
電流検出結果との差が零を含む許容値の範囲外にあり、
かつ線電流指令の値に対し、線電流検出結果の方が小で
あれば（上位ビット、下位ビット）＝（Ｌ、Ｌ）になる
ものとする。この比較手段の具体的な構成としては、例
えば図２に示すような回路で実現できる。
【００４７】図２に示すように、第一の線電流指令ｉＴ
Ｕと第一の線電流検出結果ｉＦＵを抵抗器を介して合成
し、コンパレータ１７０、１７１の（−）端子側に入力
する。それぞれのコンパレータ１７０、１７１の（＋）
側端子は、基準電圧＋Ｖ１、−Ｖ１に接続されており、
コンパレータ１７０、１７１で（−）端子側の基準電圧
と、（＋）端子側の合成した値を比較して、（−）端子
側の方が大きければＬレベルを、（＋）端子側の方が大
きければＨレベルをＨＵとして出力する。
【００４８】次に１０は、論理回路であり、第一、第
二、第三の線電流比較結果ＨＵ、ＨＶ、ＨＷが入力され
るとともに、タイミング発生手段１１からの状態更新タ
イミング信号ＣＬＫ１０が入力され、主回路スイッチン
グパワー素子Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６のＯ
Ｎ、ＯＦＦを指令する第一、第二、第三のスイッチング
指令信号ＰＵ、ＰＶ、ＰＷを出力する。
【００４９】この論理回路１０は、まず、状態更新タイ
ミング信号ＣＬＫ１０の立ち上がりエッジのタイミング
で第一、第二、第三の線電流比較結果ＨＵ、ＨＶ、ＨＷ
の信号レベルに基づき状態変更が行われて、第一、第
二、第三のスイッチング指令信号ＰＵ、ＰＶ、ＰＷが出
力され、次に、第一、第二、第三の線電流比較結果Ｈ
Ｕ、ＨＶ、ＨＷの信号レベルの変化に基づき、第一、第
二、第三のスイッチング指令信号ＰＵ、ＰＶ、ＰＷを変
更する。
【００５０】ここで、前記論理回路１０の真理値表を
（表１）（表２）に示す。なお、（表１）（表２）は連
続した一つの真理値表である。
【００５１】
【表１】
【００５２】
【表２】
【００５３】以下に、表１、表２の読み方について説明
する。表１、表２において、状態Ｎｏ．（Ａ００、ＡＸ
１、ＡＸ２、Ａ００、ＡＹ１、ＡＹ２、Ｂ００、ＢＸ１
等）は、論理回路１０の入出力状態を表し、状態更新タ
イミング信号の↑記号は、状態更新タイミング信号ＣＬ
Ｋ１０の立ち上がりエッジのタイミングを示し、◆記号
はＨレベルまたはＬレベルの安定した状態を示す。
【００５４】また、線電流比較結果の＊記号は、ＤＯ
Ｎ’Ｔ ＣＡＲＥ、すなわちＨレベルでもＬレベルでも
動作に関係がないことを示す。その他は、ＨはＨレベル
を、ＬはＬレベルを示す。リセット信号ＲＥＳＥＴは、
論理回路１０の初期化の為の入力信号であり、通常Ｌレ
ベルで、Ｈレベルの場合において、論理回路１０は直ち
に初期化される。
【００５５】次に、表１、表２を用いて、論理回路１０
の動作を説明すると、まず、状態更新タイミング信号Ｃ
ＬＫ１０が立ち上がる（立ち上がりエッジが入力する）
と、そのときの第一、第二、第三の線電流比較結果Ｈ
Ｕ、ＨＶ、ＨＷのレベルに応じて、状態Ｎｏ．Ａ００、
Ｂ００、Ｃ００、Ｄ００、Ｅ００、Ｆ００、Ｇ００、Ｈ
００、Ｉ００、Ｊ００、Ｋ００、Ｌ００、Ｍ００、Ｎ０
０、Ｏ００、Ｐ００、Ｑ００、Ｒ００、Ｓ００、Ｔ０
０、Ｕ００の８つの状態に推移する。（状態Ｎｏ．の１
桁目に着目し、Ａ〜Ｕの２１つに分岐。説明の都合上、
状態Ｎｏ．の３桁の英数記号については、左から１桁
目、２桁目、３桁目と呼ぶこととする。） ここで、まず、状態Ｎｏ．Ａ００、Ｂ００、Ｃ００、Ｄ
００、Ｅ００、Ｆ００のいずれかに推移した場合につい
て説明する。
【００５６】これらの状態に推移した場合には、状態更
新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイ
ミングの第一、第二、第三の線電流比較結果ＨＵ、Ｈ
Ｖ、ＨＷの内、同一信号レベルの２つの信号に着目し、
その２つの信号の内、どちらが先に変化するかによっ
て、以後の動作が異なる。（状態Ｎｏ．の２桁目に着目
し、ＸとＹの２つに分岐） 例えば、状態Ｎｏ．Ａ００の場合は、第二の線電流比較
結果ＨＶが先に変化すれば状態Ｎｏ．ＡＸ１に推移し、
第三の線電流比較結果ＨＷが先に変化すれば状態Ｎｏ．
ＡＹ１に推移する。
【００５７】その後、状態更新タイミング信号ＣＬＫ１
０の立ち上がりエッジのタイミングの第一、第二、第三
の線電流比較結果ＨＵ、ＨＶ、ＨＷの内、同一信号レベ
ルの２つの信号の内、先に変化した信号でないもう一方
の信号が変化すると、状態Ｎｏ．の１桁目と２桁目が同
一の３桁目が２の状態に推移する。例えば、状態Ｎｏ．
ＡＸ１の状態からは、状態Ｎｏ．ＡＸ２へ、状態Ｎｏ．
ＡＹ１の状態であれば状態Ｎｏ．ＡＹ２へ推移する。
【００５８】その後、その状態を次回の状態更新タイミ
ング信号ＣＬＫ１０の立ち上がりエッジのタイミングま
で保持する。次に、状態更新タイミング信号ＣＬＫ１０
の立ち上がりエッジのタイミングに、状態Ｎｏ．Ｇ００
またはＨ００に推移した場合について説明すると、これ
らの場合は次回の状態更新タイミング信号ＣＬＫ１０の
立ち上がりエッジが入力されるまで、この状態が保持さ
れ、従って第一、第二、第三のスイッチング指令信号Ｐ
Ｕ、ＰＶ、ＰＷはそのレベルを出力し続ける。
【００５９】さらに、状態更新タイミングＣＬＫ１０の
立ち上がりエッジのタイミングに状態Ｎｏ．Ｉ００、Ｊ
００、Ｋ００、Ｌ００、Ｍ００、Ｎ００、Ｏ００に推移
した場合について説明すると、これらの場合は、次回の
状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジ
が入力されるまで、第一、第二、第三のスイッチング指
令信号ＰＵ、ＰＶ、ＰＷを（Ｈ、Ｈ、Ｈ）あるいは
（Ｌ、Ｌ、Ｌ）という状態で保持する。
【００６０】最後に、状態更新タイミング信号ＣＬＫ１
０の立ち上がりエッジのタイミングに状態Ｎｏ．Ｐ０
０、Ｑ００、Ｒ００、Ｓ００、Ｔ００、Ｕ００に推移し
た場合について説明すると、これらの場合は、状態更新
タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミ
ングの直前の第一、第二、第三のスイッチング司令信号
ＰＵ、ＰＶ、PWのレベルによって以後動作が異なる。
（状態Ｎｏ．の２桁目に着目し、Ｘ、Ｙの２つに分岐） 例えば、状態Ｎｏ．Ｐ００の場合は、ＰＷがＬレベルで
あればＰＹ１に推移する。その後、その状態を次回の状
態更新タイミング信号ＣＬＫ１０の立ち上がりエッジの
タイミングまで保持する。
【００６１】以上が表１、表２の読み方の説明である。
以下に、表１、表２の真理値表に基づき前記論理回路１
０の動作について説明を行う。論理回路１０の動作は、
状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジ
のタイミングの、第一、第二、第三の線電流比較結果Ｈ
Ｕ、ＨＶ、ＨＷの信号レベルにより定まる。
【００６２】ここで、このＨＵ、ＨＶ、ＨＷの３つの信
号レベルに着目し、以下の４つの場合に分けて説明す
る。まずは、状態更新タイミング信号ＣＬＫ１０の立ち
上がりエッジのタイミングのＨＵ、ＨＶ、ＨＷが （ＨＵ、ＨＶ、ＨＷ）＝（ＬＬ、ＨＨ、ＨＨ） または＝（ＨＨ、ＬＬ、ＨＨ） または＝（ＨＨ、ＨＨ、ＬＬ） または＝（ＨＨ、ＬＬ、ＬＬ） または＝（ＬＬ、ＨＨ、ＬＬ） または＝（ＬＬ、ＬＬ、ＨＨ） の場合について説明する。
【００６３】まず、状態更新タイミング信号ＣＬＫ１０
の立ち上がりエッジのタイミングにおける動作について
説明する。論理回路１０は、状態更新タイミング信号Ｃ
ＬＫ１０の立ち上がりエッジのタイミングに、第一、第
二、第三の線電流比較結果ＨＵ、ＨＶ、ＨＷの信号レベ
ルを読みとり、その時の第一、第二、第三の線電流検出
結果ｉＦＵ、ｉＦＶ、ｉＦＷをそれぞれの第一、第二、
第三の線電流指令ｉＴＵ、ｉＴＶ、ｉＴＷに近づける方
向、すなわち、ｉＦＵ、ｉＦＶ、ｉＦＷが線電流指令と
一致する変化が生じる様に論理回路１０の出力ＰＵ、Ｐ
Ｖ、ＰＷの信号レベルを決定する。これは結果的に、
ＰＵ、ＰＶ、ＰＷの信号レベルが ＨＵ、ＨＶ、ＨＷを
それぞれ反転したレベルとなる。例えば、ＨＵがＨＨレ
ベルであれば、ＰＵはＬレベルに、ＨＵがＬＬレベルで
あれば、ＰＵはＨレベルに決定される。ＰＶ、ＰＷにつ
いても同様である。
【００６４】次に、状態更新タイミング信号ＣＬＫ１０
の立ち上がりエッジのタイミングの後、次回の状態更新
タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミ
ングまでの論理回路１０の動作について説明する。三相
電動機１の線電流は、３つの線電流の内の２つの線電流
の値の和の極性を反転した値が、残り１つの値になるこ
とは自明の理である。そこで、本発明の第１の実施例に
おける論理回路１０では、状態更新タイミング信号ＣＬ
Ｋ１０の立ち上がりエッジのタイミングにおけるＨＵ、
ＨＶ、ＨＷの３つの信号の内のレベルが同一の２つの信
号に着目し、この２信号に関する線電流を供給する主回
路スイッチングパワー素子のＯＮ、ＯＦＦを制御する様
にスイッチング指令信号ＰＵ、ＰＶ、ＰＷのレベルを決
定する。
【００６５】すなわち、まず、レベルが同一の２つの信
号の内の先にレベルが反転した信号が関わる線電流を供
給する主回路スイッチングパワー素子のＯＮ、ＯＦＦ
を、ＯＮであればＯＦＦ、ＯＦＦであればＯＮという具
合に切り替わる様、該当するスイッチング指令信号のレ
ベルを反転する。続いて、レベルが同一であった２つの
信号の内の残りの１つの信号のレベルが反転した際、同
様に反転した信号の関わる線電流を供給する主回路スイ
ッチングパワー素子のＯＮ、ＯＦＦを切り替える様に該
当するスイッチング指令信号のレベルを反転する。
【００６６】この時点で、論理回路１０の出力である第
一、第二、第三のスイッチング指令信号ＰＵ、ＰＶ、Ｐ
Ｗの３つの信号は同一レベルとなり、状態更新タイミン
グ信号ＣＬＫ１０の立ち上がりエッジのタイミングにお
けるＨＵ、ＨＶ、ＨＷの３つの信号の内のレベルの異な
る１つの信号のレベルと一致し、次回の状態更新タイミ
ング信号ＣＬＫ１０の立ち上がりエッジのタイミングま
で、このＰＵ、ＰＶ、ＰＷはレベルを維持する。そし
て、次回の状態更新タイミング信号ＣＬＫ１０の立ち上
がりエッジのタイミング後も同様の動作を繰り返し行う
よう構成している。
【００６７】次に、状態更新タイミング信号ＣＬＫ１０
の立ち上がりエッジのタイミングにおいて、ＨＵ、Ｈ
Ｖ、ＨＷが （ＨＵ、ＨＶ、ＨＷ）＝（ＨＨ、ＨＨ、ＨＨ） または＝（ＬＬ、ＬＬ、ＬＬ） または＝（ＨＬ、ＨＬ、ＨＬ） または＝（ＨＬ、ＨＬ、ＬＬ） または＝（ＬＬ、ＨＬ、ＨＬ） または＝（ＨＬ、ＬＬ、ＨＬ） または＝（ＨＬ、ＨＬ、ＨＨ） または＝（ＨＨ、ＨＬ、ＨＬ） または＝（ＨＬ、ＨＨ、ＨＬ） である場合には、次回の状態更新タイミング信号ＣＬＫ
１０の立ち上がりエッジのタイミングまで、状態更新タ
イミング信号ＣＬＫ１０の立ち上がりエッジのタイミン
グに定められたＰＵ、ＰＶ、ＰＷの信号レベルが維持さ
れる。
【００６８】最後に、状態更新タイミング信号ＣＬＫ１
０の立ち上がりエッジのタイミングにおいて、ＨＵ、Ｈ
Ｖ、ＨＷが （ＨＵ、ＨＶ、ＨＷ）＝（ＨＨ、ＬＬ、ＨＬ） または＝（ＬＬ、ＨＨ、ＨＬ） または＝（ＨＬ、ＨＨ、ＬＬ） または＝（ＨＬ、ＬＬ、ＨＬ） または＝（ＨＨ、ＨＬ、ＬＬ） または＝（ＬＬ、ＨＬ、ＨＨ） の場合について説明する。
【００６９】論理回路１０は、状態更新タイミング信号
ＣＬＫ１０の立ち上がりエッジのタイミングに、第一、
第二、第三の線電流比較結果ＨＵ、ＨＶ、ＨＷの信号レ
ベルがＨＨあるいはＬＬであるＰＵ、ＰＶ、ＰＷの信号
レベルを ＨＵ、ＨＶ、ＨＷのそれぞれ反転したレベル
とする。例えば、ＨＵがＨＨレベルであれば、ＰＵはＬ
レベルに、ＨＵがＬＬレベルであれば、ＰＵはＨレベル
に決定される。ＰＶ、ＰＷについても同様である。この
時ＨＬレベルであるのこり１つのＰＵまたはＰＶまたは
ＰＷは、状態更新タイミング信号ＣＬＫ１０の立ち上が
りエッジのタイミングの直前の対応するＰＵ、ＰＶ、Ｐ
Ｗの信号レベルを出力し、この状態を次回の状態更新タ
イミング信号ＣＬＫ１０の立ち上がりエッジまで保持す
る。
【００７０】以上が、本発明の第１の実施例における電
流指令型ＰＷＭインバータの電流制御手段６の構成につ
いての説明であるが、以下に、本発明の第１の実施例に
おける電流指令型ＰＷＭインバータの電流制御手段６の
論理回路１０の構成について、さらに詳しい説明を行
う。論理回路１０の内部構成について、図３を用いて以
下説明を行う。図３において、まず、構成要素の動作に
ついて説明する。まず、３６、３７、３８、３９、４
０、４１,１４０、１４１、１４２、１４７、１４８、
１４９は第一、第二、第三、第四、第五、第六、第七、
第八、第九、第十、第十一、第十二のデータセレクタ
で、その動作は、入力端子ＳＥＬがＨレベルの時には出
力端子Ｙに入力端子Ｂのレベルが、入力端子ＳＥＬがＬ
レベルの時には出力端子Ｙに入力端子Ａのレベルが出力
される構成となっている。
【００７１】次に、２６、２７、２８は第一、第二、第
三のリセット優先ＲＳフリップフロップで、入力端子Ｒ
がＨレベルでかつ入力端子ＳがＬレベルの時にリセット
されて出力端子ＱはＬレベルに変化し、入力端子ＲがＬ
レベルでかつ入力端子ＳがＨレベルの時にセットされて
出力端子ＱはＨレベルに変化し、入力端子ＲがＨレベル
でかつ入力端子ＳがＨレベルの時にはリセットが優先さ
れてリセットされ、出力端子ＱはＬレベルに変化する。
【００７２】次に、２９、３０、３１、１２、１３、１
４、１５０、１５１、１５２は第一、第二、第三、第
四、第五、第六、第七、第八、第九のＤラッチで、入力
端子ＣＫに入力される信号の立ち上がりエッジのタイミ
ングで入力端子Ｄのレベルをラッチし、そのレベルを出
力端子Ｑに出力する。ただし、入力端子ＰＲはプリセッ
ト信号を入力する端子で、Ｈレベルが入力された場合に
最優先でプリセットされ、出力端子Ｑには、Ｈレベルが
出力される。
【００７３】次に、２３、２４、２５、１２７、１２
８、１２９、１３０、１３１、１３２は第一、第二、第
三、第四、第五、第六、第七、第八、第九の反転ゲート
で、入力端子にＨレベルが入力されると出力端子にＬレ
ベルを、入力端子にＬレベルが入力されると出力端子に
Ｈレベルを出力する。次に、１４３、１４４、１４５は
第一、第二、第三のＯＲ回路で２つの入力端子にＬレベ
ルが入力されている時のみＬレベルを出力し、それ以外
の時はＨレベルを出力する。２２は、データデコード手
段で、入力端子Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆと出力端子Ｙ、
Ｈ１、Ｓ１、Ｓ２、Ｓ３、ＳＵ、ＳＶ、ＳＷを有し、そ
の真理値表を（表３）に示す。
【００７４】なお、真理値表の表４、表５はＡＮＤ、Ｏ
Ｒ、反転ゲートにより容易に実現できるものである。
【００７５】
【表３】
【００７６】また、表中の＊はＨレベルあるいはＬレベ
ルどちらでよく、■は、（Ｄ、Ｅ、Ｆ）が（Ｈ、Ｈ、
Ｈ）あるいは（Ｌ、Ｌ、Ｌ）でないときの場合という意
味である。３５は、タイミング信号分配手段で、システ
ムクロックＣＬＫ１と状態更新タイミング信号ＣＬＫ１
０を入力し、状態更新タイミング遅延信号ＣＬＫ１１を
出力する。ここで、ＣＬＫ１、ＣＬＫ１０およびＣＬＫ
１１の関係について図４を用いて説明すると、まず、状
態更新タイミング信号ＣＬＫ１０の周期はシステムクロ
ックＣＬＫ１の周期に比べ十分大きいものとし、かつ、
更新タイミング信号ＣＬＫ１０はシステムクロックＣＬ
Ｋ１の立ち下がりエッジに同期して変化するものとす
る。次に、状態更新タイミング遅延信号ＣＬＫ１１は、
状態更新タイミング信号ＣＬＫ１０をシステムクロック
ＣＬＫ１の立ち上がりエッジと立ち下がりエッジ間の時
間の約半分だけ遅延した信号とする。
【００７７】以上が、構成要素の動作についての説明で
あるが、以下に信号の流れを追って論理回路１０の動作
説明を行う。ここでは、説明を簡単にするため、第一、
第二、第三のデータセレクタ３６、３７、３８をまとめ
て第一のデータセレクト手段２０、また、第四、第五、
第六のデータセレクタ３９、４０、４１をまとめて第二
のデータセレクト手段２１と呼ぶことにし、また、第
一、第二、第三のＤラッチ１２、１３、１４をまとめて
第一のＤラッチ手段３４、また、第四、第五、第六のＤ
ラッチ２９、３０、３１をまとめて第二のＤラッチ手段
１５と呼ぶことにする。
【００７８】また、第一、第二、第三のデータセレクタ
３６、３７、３８の入力端子Ａをそれぞれ第一のデータ
セレクト手段２０の入力端子１Ａ、２Ａ、３Ａとし、入
力端子Ｂをそれぞれ第一のデータセレクト手段２０の入
力端子１Ｂ、２Ｂ、３Ｂとし、入力端子ＳＥＬを共通接
続し、かつ第一のデータセレクト手段２０の入力端子Ｓ
ＥＬとすることにし、また、第四、第五、第六のデータ
セレクタ３９、４０、４１の入力端子Ａをそれぞれ第二
のデータセレクト手段２１の入力端子１Ａ、２Ａ、３Ａ
とし、入力端子Ｂをそれぞれ第二のデータセレクト手段
２１の入力端子１Ｂ、２Ｂ、３Ｂとし、入力端子ＳＥＬ
を共通接続し、かつ第二のデータセレクト手段２１の入
力端子ＳＥＬとすることにし、また、第一、第二、第三
のＤラッチの入力端子Ｄはそれぞれ第一のＤラッチ手段
３４の入力端子１Ｄ、２Ｄ、３Ｄとし、入力端子ＣＫは
共通接続し、かつ第一のＤラッチ手段３４の入力端子Ｃ
Ｋとし、入力端子ＰＲは共通接続し、かつ第一のＤラッ
チ手段３４の入力端子ＰＲとし、出力端子Ｑはそれぞれ
第一のＤラッチ手段３４の出力端子１Ｑ、２Ｑ、３Ｑと
することにし、また、第四、第五、第六のＤラッチ２
９、３０、３１の入力端子Ｄはそれぞれ第二のＤラッチ
手段１５の入力端子１Ｄ、２Ｄ、３Ｄとし、入力端子Ｃ
Ｋは共通接続し、かつ第二のＤラッチ手段１５の入力端
子ＣＫとし、入力端子ＰＲは共通接続し、かつ第一のＤ
ラッチ手段１５の入力端子ＰＲとし、出力端子Ｑはそれ
ぞれ第一のＤラッチ手段３４の出力端子１Ｑ、２Ｑ、３
Ｑとすることにする。
【００７９】また、第一のデータセレクト手段２０の出
力を、第一の選択出力信号Ｙ１Ｕ、Ｙ１Ｖ、Ｙ１Ｗ、ま
た、第二のデータセレクト手段２１の出力を、第二の選
択出力信号Ｙ２Ｕ、Ｙ２Ｖ、Ｙ２Ｗと呼ぶことにする。
まず、第一、第二、第三の線電流比較結果ＨＵ、ＨＶ、
ＨＷは、第一のＤラッチ手段３４の入力端子１Ｄ、２
Ｄ、３Ｄに入力され、かつ各上位ビットを第七、第八、
第九のＤラッチ１４０、１４１、１４２の入力端子Ａに
入力され、下位ビットを第七、第八、第九のＤラッチ１
４０、１４１、１４２の入力端子Ｂに入力される。
【００８０】ここで、状態更新タイミング信号ＣＬＫ１
０がＬレベルからＨレベルに変化する、すなわち、立ち
上がりエッジが入力された直後の状態、すなわち、図４
におけるＴＩＭＥ１について説明する。まず、第七、第
八、第九のＤラッチ１５０、１５１、１５２の入力端子
ＤにそれぞれＰＵ、ＰＶ、ＰＷが入力されラッチされ
る。また、第一のＤラッチ手段の入力端子１Ｄ、２Ｄ、
３Ｄの入力レベルがラッチされることにより保持され、
出力端子１Ｑ、２Ｑ、３Ｑに出力される。第一のＤラッ
チ手段３４のこの状態は、次の状態更新タイミング信号
ＣＬＫ１０の立ち上がりエッジが入力されるまで変化し
ない。次に、第七、第八、第九のＤラッチ１５０、１５
１、１５２の出力端子Ｑから出力された信号と、第一の
Ｄラッチ手段３４の出力端子１Ｑ、２Ｑ、３Ｑから出力
された信号は、データデコード手段２２に入力され、表
４、表５に示す真理値表に従って出力端子Ｙ、Ｈ１、Ｓ
１、Ｓ２、Ｓ３、ＳＵ、ＳＶ、ＳＷをＨレベルまたはＬ
レベルとする。以下、この出力端子Ｙ、Ｈ１、Ｓ１、Ｓ
２、Ｓ３、ＳＵ、ＳＶ、ＳＷから出力される信号をモー
ド信号ＹＭ、Ｈ１、Ｓ１、Ｓ２、Ｓ３、ＳＵ、ＳＶ、Ｓ
Ｗと呼ぶことにする。ここで、第七、第八、第九のデー
タセレクタ１４０、１４１、１４２のＳＥＬ端子にはそ
れぞれモード信号Ｓ１、Ｓ２、Ｓ３が入力され、かつそ
れぞれの出力を第一のデータセレクト手段２０の入力端
子１Ｂ、２Ｂ、３Ｂに入力されるとともに、第一、第
二、第三の反転ゲート２３、２４、２５を介して入力端
子１Ａ、２Ａ、３Ａに入力される。
【００８１】第一のデータセレクト手段２０の入力端子
ＳＥＬにはモード信号ＹＭが入力されており、第一のデ
ータセレクト手段２０はモード信号ＹＭに従って、第一
の選択出力信号Ｙ１Ｕ、Ｙ１Ｖ、Ｙ１Ｗを出力する。次
に、状態更新タイミング遅延信号ＣＬＫ１１がＬレベル
からＨレベルに変化する、すなわち、立ち上がりエッジ
が入力されるが、この直後の状態、すなわち、図４にお
けるＴＩＭＥ２について説明する。
【００８２】まず、第一、第二、第三のＲＳフリップフ
ロップ２６、２７、２８のそれぞれの入力端子Ｓに状態
更新タイミング遅延信号ＣＬＫ１１が入力され、その信
号がＨレベルの時にセットされる。しかしながら、前記
の通り、第一、第二、第三のＲＳフリップフロップ２
６、２７、２８はリセット優先ＲＳフリップフロップで
あるため、入力端子ＲがＨレベルである場合には、リセ
ットが優先される。従って、第一、第二、第三のＲＳフ
リップフロップ２６、２７、２８のうち、入力端子Ｒが
Ｌレベルであるもののみが状態更新タイミング遅延信号
ＣＬＫ１１がＨレベルの時にセットされる結果となる。
【００８３】これら第一、第二、第三のＲＳフリップフ
ロップ２６、２７、２８のそれぞれの出力信号は、第二
のデータセレクト手段２１の入力端子１Ａ、２Ａ、３Ａ
に入力されるとともに、第四、第五、第六の反転ゲート
１２７、１２８、１２９を介して入力端子１Ｂ、２Ｂ、
３Ｂに入力される。この第二のデータセレクト手段２１
の入力端子ＳＥＬにはモード信号ＹＭが入力されてお
り、第二のデータセレクト手段２１はモード信号ＹＭに
従って、第二の選択出力信号Ｙ２Ｕ、Ｙ２Ｖ、Ｙ２Ｗを
出力する。
【００８４】次に、システムクロックＣＬＫ１がＬレベ
ルからＨレベルに変化する、すなわち、立ち上がりエッ
ジが入力されるが、この直後の状態、すなわち、図４に
おけるＴＩＭＥ３について説明する。まず、第二のＤラ
ッチ手段１５の入力端子ＣＫにシステムクロックＣＬＫ
１の立ち上がりエッジが入力されると、第二のＤラッチ
手段１５は入力端子１Ｄ、２Ｄ、３Ｄから、第二の選択
出力信号Ｙ２Ｕ、Ｙ２Ｖ、Ｙ２Ｗを入力してラッチし、
第二のＤラッチ手段１５の出力端子１Ｑ、２Ｑ、３Ｑに
は、ラッチされた入力端子１Ｄ、２Ｄ、３Ｄの入力信号
を出力して、次回の状態更新タイミング信号ＣＬＫ１０
の立ち上がりエッジのタイミングまで、各出力信号は保
持される。第二のＤラッチ手段１５の出力端子１Ｑ、２
Ｑ、３Ｑから出力した信号は、第七、第八、第九の反転
ゲート１３０、１３１、１３２、さらに第十、第十一、
第十二のデータセレクタ１４７、１４８、１４９を介し
て第一、第二、第三のスイッチング指令信号ＰＵ、Ｐ
Ｖ、ＰＷとなる。
【００８５】ここで、第一、第二、第三のスイッチング
指令信号ＰＵ、ＰＶ、ＰＷは、第二のＤラッチ手段１５
の入力端子ＣＫにシステムクロックＣＬＫ１の立ち上が
りエッジが入力されたタイミングで更新されるため、Ｔ
ＩＭＥ１やＴＩＭＥ２で変化することはない。以上が、
状態更新タイミング信号ＣＬＫ１０がＬレベルからＨレ
ベルに変化した時点（ＴＩＭＥ１）から、状態更新タイ
ミング遅延信号ＣＬＫ１１がＬレベルからＨレベルに変
化した時点（ＴＩＭＥ２）、並びに、その後のシステム
クロックＣＬＫ１がＬレベルからＨレベルに変化した時
点（ＴＩＭＥ３）の動作説明である。
【００８６】これらは、状態更新タイミング信号ＣＬＫ
１０が立ち上がった（立ち上がりエッジが入力した）際
の動作で、表１、表２における状態Ｎｏ．Ａ００、Ｂ０
０、Ｃ００、Ｄ００、Ｅ００、Ｆ００、Ｇ００、Ｈ０
０、Ｉ００、Ｊ００、Ｋ００、Ｌ００、Ｍ００、Ｎ０
０、Ｏ００、Ｐ００、Ｑ００、Ｒ００、Ｓ００、Ｔ０
０、Ｕ００の２１の状態に推移する動作の説明である。
【００８７】次に、その後の動作、すなわち、次の状態
更新タイミング信号ＣＬＫ１０の立ち上がりエッジが入
力するまでの間の動作について説明する。ここで、ま
ず、表１、表２における状態Ｎｏ．Ａ００、Ｂ００、Ｃ
００、Ｄ００、Ｅ００、Ｆ００のいずれかに推移した場
合について説明する。ここでは、表１、表２のＡ００の
状態を例にとって説明する。
【００８８】状態Ｎｏ．Ａ００の状態においては、線電
流比較結果ＨＵはＬＬレベル、ＨＶはＨＨレベル、ＨＷ
はＨＨレベル、モード信号ＹＭ、Ｈ１、Ｓ１、Ｓ２、Ｓ
３、ＳＵ、ＳＶ、ＳＷはＬレベル、第一のデータセレク
ト手段２０の出力であるＹ１ＵはＨレベル、Ｙ１ＶはＬ
レベル、Ｙ１ＷはＬレベル、第一のＲＳフリップフロッ
プ２６はリセット状態、第二のＲＳフリップフロップ２
７はセット状態、第三のＲＳフリップフロップ２８はセ
ット状態である。
【００８９】また、第二のデータセレクト手段２１の出
力であるＹ２ＵはＬレベル、Ｙ２ＶはＨレベル、Ｙ２Ｗ
はＨレベルである。ここで、まず、第二の線電流比較結
果ＨＶがＨＨレベルからＬＬレベルに変化した場合の動
作、すなわち、表１、表２における状態Ｎｏ．Ａ００か
ら状態Ｎｏ．ＡＸ１に推移する動作について考察する。
【００９０】第二の線電流比較結果ＨＶがＨＨレベルか
らＬＬレベルに変化した場合、第一の選択出力信号Ｙ１
ＶのレベルがＬレベルからＨレベルへ切り替わり、これ
によって第二のＲＳフリップフロップ２７がリセットさ
れることから、第二の選択出力信号Ｙ２Ｖは、Ｈレベル
からＬレベルへ切り替えられる。従って、ＰＵ、ＰＶ、
ＰＷは、次のシステムクロックＣＬＫ１の立ち上がりエ
ッジのタイミングに、 （ＰＵ、ＰＶ、ＰＷ）＝（Ｈ、Ｈ、Ｌ） となる。この第一、第二、第三のスイッチング指令信号
ＰＵ、ＰＶ、ＰＷに従って、次段の主回路パワー制御部
８が動作する。
【００９１】次に、その後、第三の線電流比較結果ＨＷ
がＨＨレベルからＬＬレベルに変化した場合の動作、す
なわち、表１、表２における状態Ｎｏ．ＡＸ１から状態
Ｎｏ．ＡＸ２に推移する動作について考察する。第三の
線電流比較結果ＨＷがＨＨレベルからＬＬレベルに変化
した場合、第一の選択出力信号Ｙ１ＷのレベルがＬレベ
ルからＨレベルへ切り替わり、これによって第三のＲＳ
フリップフロップ２８がリセットされることから、第二
の選択出力信号Ｙ２Ｗは、ＨレベルからＬレベルへ切り
替えられる。
【００９２】従って、ＰＵ、ＰＶ、ＰＷは、次のシステ
ムクロックＣＬＫ１の立ち上がりエッジのタイミング
に、 （ＰＵ、ＰＶ、ＰＷ）＝（Ｈ、Ｈ、Ｈ） となる。この第一、第二、第三のスイッチング指令信号
ＰＵ、ＰＶ、ＰＷに従って、次段の主回路パワー制御部
８が動作する。
【００９３】この状態、すなわち、 （ＰＵ、ＰＶ、ＰＷ）＝（Ｈ、Ｈ、Ｈ） は、次回の状態更新タイミング信号ＣＬＫ１０の立ち上
がりエッジのタイミング後のシステムクロックＣＬＫ１
の立ち上がりエッジのタイミングまで維持される。
【００９４】これまでが、状態更新タイミング信号ＣＬ
Ｋ１０の立ち上がりエッジのタイミングに状態Ｎｏ．Ａ
００、Ｂ００、Ｃ００、Ｄ００、Ｅ００、Ｆ００のいず
れかに推移した場合の動作についての説明であるが、次
に、表１、表２における状態Ｎｏ．Ｇ００、Ｈ００のい
ずれかに推移した場合について説明する。ここでは、表
１、表２の状態Ｎｏ．Ｇ００の状態を例にとって説明す
る。
【００９５】状態Ｎｏ．Ｇ００の状態においては、線電
流比較結果ＨＵはＨＨレベル、ＨＶはＨＨレベル、ＨＷ
はＨＨレベル、モード信号ＹＭ、Ｈ１はＨレベル、Ｓ
１、Ｓ２、Ｓ３、ＳＵ、ＳＶ、ＳＷはＬレベル、第一の
データセレクト手段２０の出力であるＹ１ＵはＨレベ
ル、Ｙ１ＶはＨレベル、Ｙ１ＷはＨレベル、第一、第
二、第三のＲＳフリップフロップ２６、２７、２８は全
てリセット状態である。
【００９６】その結果、第二のデータセレクト手段２１
の出力であるＹ２ＵはＨレベル、Ｙ２ＶはＨレベル、Ｙ
２ＷはＨレベルであり、従って、ＰＵ、ＰＶ、ＰＷは、
次のシステムクロックＣＬＫ１の立ち上がりエッジのタ
イミングに、ＰＵはＬレベル、ＰＶはＬレベル、ＰＷは
Ｌレベルとなり、このＰＵ、ＰＶ、ＰＷに従って、次段
の主回路パワー制御部８が動作する。この状態、すなわ
ち、 （ＰＵ、ＰＶ、ＰＷ）＝（Ｌ、Ｌ、Ｌ） は、次回の状態更新タイミング信号ＣＬＫ１０の立ち上
がりエッジのタイミング後のシステムクロックＣＬＫ１
の立ち上がりエッジのタイミングまで維持される。
【００９７】次に、状態更新タイミング信号ＣＬＫ１０
の立ち上がりエッジのタイミングに状態Ｎｏ．Ｉ００、
Ｊ００、Ｋ００、Ｌ００、Ｍ００、Ｎ００、Ｏ００のい
ずれかに推移した場合の動作について説明する。ここで
は、表１、表２の状態Ｎｏ．Ｉ００の状態を例にとって
説明する。状態Ｎｏ．Ｉ００の状態においては、Ｈ１が
Ｈレベル、ＹＭがＨレベル（あるいはＹＭはＬレベル）
であるので、第一、第二、第三のＲＳフリップフロップ
２６、２７、２８はすべてリセット状態である。
【００９８】その結果、第二のデータセレクト手段２１
の出力であるＹ２Ｕ、Ｙ２Ｖ、Ｙ２ＷはＬレベルである
（ＹＭがＬレベルの時は、Ｙ２Ｕ、Ｙ２Ｖ、Ｙ２ＷはＨ
レベル）。従ってＰＵ、ＰＶ、ＰＷは次のシステムクロ
ックＣＬＫ１の立ち上がりエッジのタイミングにＰＵ、
ＰＶ、ＰＷはＨレベルとなり（ＹＭがＬレベルの時は、
ＰＵ、ＰＶ、ＰＷはＬレベル）、このＰＵ、ＰＶ、ＰＷ
に従って次段の主回路パワー制御部８が動作する。
【００９９】この状態すなわち （ＰＵ、ＰＶ、ＰＷ）＝（Ｈ、Ｈ、Ｈ） （ＹＭがＬレベルの時は（Ｌ、Ｌ、Ｌ））は次回の状態
更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタ
イミング後のシステムクロックＣＬＫ１の立ち上がりエ
ッジのタイミングまで維持される。以上が、表１、表２
における状態Ｎｏ．Ｉ００に推移した場合の動作説明で
ある。
【０１００】次に、状態更新タイミング信号ＣＬＫ１０
の立ち上がりエッジのタイミングに状態Ｎｏ．Ｐ００、
Ｏ００、Ｑ００、Ｒ００、Ｓ００、Ｔ００、Ｕ００のい
ずれかに推移した場合の動作について説明する。ここで
は、表１、表２の状態Ｎｏ．Ｐ００の状態を例にとって
説明する。状態Ｎｏ．Ｐ００の状態においては、ＹＭ、
ＳＷがＨレベル、Ｈ１、Ｓ１、Ｓ２、Ｓ３、ＳＵ、ＳＶ
がＬレベル、また、第九のＤラッチ１５２の出力がＨレ
ベルであるので、第二、第三のＲＳフリップフロップ２
７、２８はリセット状態である。その結果、第二のデー
タセレクト手段２１の出力であるＹ２ＵはＨレベル、Ｙ
２Ｖ、Ｙ２ＷはＬレベルである。
【０１０１】従ってＰＵ、ＰＶ、ＰＷは次のシステムク
ロックＣＬＫ１の立ち上がりエッジのタイミングにＰＵ
はＬレベル、ＰＶ、ＰＷはＨレベルとなり、このＰＵ、
ＰＶ、ＰＷに従って次段の主回路パワー制御部８が動作
する。次に、第一の線電流比較結果ＨＵがＨＨレベルか
らＬＬレベルに変化した場合の動作、すなわち、表１、
表２における状態Ｎｏ．ＰＸ１に推移する動作について
考察する。
【０１０２】第一の線電流比較結果ＨＵがＨＨレベルか
らＬＬレベルに変化した場合、Ｙ１ＵのレベルがＬレベ
ルからＨレベルへ切り替わり、これによって第一のＲＳ
フリップフロップ２６がリセットされることからＹ２Ｕ
はＨレベルからＬレベルへ切り替えられる。従ってＰ
Ｕ、ＰＶ、ＰＷは、次のシステムクロックＣＬＫ１の立
ち上がりエッジのタイミングに （ＰＵ、ＰＶ、ＰＷ）＝（Ｈ、Ｈ、Ｈ） となる。この第一、第二、第三のスイッチング指令信号
ＰＵ、ＰＶ、ＰＷに従って次段の主回路パワー制御部８
が動作する。
【０１０３】この状態、すなわち、 （ＰＵ、ＰＶ、ＰＷ）＝（Ｈ、Ｈ、Ｈ） は、次回の状態更新タイミング信号ＣＬＫ１０の立ち上
がりエッジのタイミング後のシステムクロックＣＬＫ１
の立ち上がりエッジまで維持される。以上が、表１、表
２における状態Ｎｏ．Ａ００から状態Ｎｏ．ＡＸ１、さ
らに状態Ｎｏ．ＡＸ２へと推移する様子と、状態更新タ
イミング信号ＣＬＫ１０の立ち上がりエッジのタイミン
グに状態Ｎｏ．Ｇ００に推移した時と、状態更新タイミ
ング信号ＣＬＫ１０の立ち上がりエッジのタイミングに
状態Ｎｏ．Ｉ００に推移した時と、状態更新タイミング
信号ＣＬＫ１０の立ち上がりエッジのタイミングに状態
Ｎｏ．Ｐ００に推移し、さらに状態Ｎｏ．ＰＸ１に推移
した時との動作説明であるが、これまでの説明により、
表１、表２における他の状態推移についても同様に考察
できるため、説明を省略する。
【０１０４】以上が、本発明の第１の実施例における電
流指令型ＰＷＭインバータの電流制御手段６における論
理回路１０の具体的な動作説明であるが、ここで、図５
を用いて、本発明の第１の実施例における電流指令型Ｐ
ＷＭインバータが、三相電動機１の線電流を制御する様
子を説明する。図５において、（ａ）は第一、第二、第
三の線電流指令ｉＴＵ、ｉＴＶ、ｉＴＷ並びに第一、第
二、第三の線電流検出結果ｉＦＵ、ｉＦＶ、ｉＦＷを示
した図であり、（ｂ）は（ａ）の点線部を拡大した論理
回路１０の作用を示す図であり、（ｃ）は論理回路１０
の出力である第一、第二、第三のスイッチング指令信号
ＰＵ、ＰＶ、ＰＷの出力レベルに基づく第一、第二、第
三、第四、第五、第六の主回路スイッチングパワー素子
Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６のＯＮ、ＯＦＦ動
作を示す図である。
【０１０５】まず、時刻ｔ＝ｔ１において、すなわち、
状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジ
のタイミングの動作説明を行う。状態更新タイミング信
号ＣＬＫ１０の立ち上がりエッジのタイミングのｉＴ
Ｕ、ｉＴＶ、ｉＴＷとｉＦＵ、ｉＦＶ、ｉＦＷの大小関
係が ｉＴＵ−Ｖ１＞ｉＦＵ ｉＴＶ＋Ｖ１＜ｉＦＶ ｉＴＷ＋Ｖ１＜ｉＦＷ である時刻ｔ＝ｔ１において、第一、第二、第三の線電
流比較結果ＨＵ、ＨＶ、ＨＷは、 （ＨＵ、ＨＶ、ＨＷ）＝（ＬＬ、ＨＨ、ＨＨ） となる。
【０１０６】この状態は、（表１、表２）の真理値表に
おける状態Ｎｏ．Ａ００に相当し、論理回路１０より出
力されるスイッチング指令信号ＰＵ、ＰＶ、ＰＷは、 （ＰＵ、ＰＶ、ＰＷ）＝（Ｈ、Ｌ、Ｌ） となり、主回路パワー制御部８へ伝達される。そして、
主回路スイッチングパワー素子Ｑ１、Ｑ２、Ｑ３、Ｑ
４、Ｑ５、Ｑ６は各々ＯＮ、ＯＦＦ、ＯＦＦ、ＯＦＦ、
ＯＮ、ＯＮとなり、各線電流検出結果ｉＦＵ、ｉＦＶ、
ｉＦＷは三相電動機１の電気的時定数に従って各線電流
指令ｉＴＵ、ｉＴＶ、ｉＴＷに近づいていく。以上が、
時刻ｔ＝ｔ１において、状態更新タイミング信号ＣＬＫ
１０の立ち上がりエッジのタイミングの電流指令型ＰＷ
Ｍインバータの動作説明である。
【０１０７】次に、ｉＴＶ−Ｖ１＞ｉＦＶとなり、 （ＨＵ、ＨＶ、ＨＷ）＝（ＬＬ、ＨＨ、ＨＨ）から （ＨＵ、ＨＶ、ＨＷ）＝（＊、ＬＬ、ＨＨ） に変化したタイミング（時刻ｔ＝ｔ１１）における動作
説明を行う。
【０１０８】（ＨＵのレベルは無視するので、説明の都
合上、ＨＵ＝＊はＤＯＮ’Ｔ ＣＡＲＥの意味とする。
また、以後‘＊’はＤＯＮ’Ｔ ＣＡＲＥの意味とす
る。）論理回路１０は、この第一、第二、第三の線電流
比較結果ＨＵ、ＨＶ、ＨＷを入力し、第一、第二、第三
のスイッチング指令信号ＰＵ、ＰＶ、ＰＷを、 （ＰＵ、ＰＶ、ＰＷ）＝（Ｈ、Ｌ、Ｌ）から （ＰＵ、ＰＶ、ＰＷ）＝（Ｈ、Ｈ、Ｌ） に切り替え、主回路スイッチングパワー素子Ｑ２をＯ
Ｎ、Ｑ５をＯＦＦに切り替える。（状態Ｎｏ．ＡＸ１に
推移） 以上が、時刻ｔ＝ｔ１１における動作説明である。
【０１０９】次に、ｉＴＷ−Ｖ１＞ｉＦＷとなり、 （ＨＵ、ＨＶ、ＨＷ）＝（＊、ＬＬ、ＨＨ）から （ＨＵ、ＨＶ、ＨＷ）＝（＊、ＨＨ、ＨＨ） に変化したタイミング（時刻ｔ＝ｔ１２）における動作
説明を行う。
【０１１０】論理回路１０は、この第一、第二、第三の
線電流比較結果ＨＵ、ＨＶ、ＨＷを入力し、第一、第
二、第三のスイッチング指令信号ＰＵ、ＰＶ、ＰＷを、 （ＰＵ、ＰＶ、ＰＷ）＝（Ｈ、Ｈ、Ｌ）から （ＰＵ、ＰＶ、ＰＷ）＝（Ｈ、Ｈ、Ｈ） に切り替え、主回路スイッチングパワー素子Ｑ３をＯ
Ｎ、Ｑ６をＯＦＦに切り替える。（状態Ｎｏ．ＡＸ２に
推移） 以上が、時刻ｔ＝ｔ１２における動作説明である。そし
て、 （ＰＵ、ＰＶ、ＰＷ）＝（Ｈ、Ｈ、Ｈ） の状態は、次回の状態更新タイミング信号ＣＬＫ１０の
立ち上がりエッジのタイミングまで、維持される。
【０１１１】さらに、次回の状態更新タイミング信号Ｃ
ＬＫ１０の立ち上がりエッジのタイミング後も同様の動
作を（表１、表２）に基づいて行うことで、三相電動機
１の各線電流が、第一、第二、第三の線電流指令ｉＴ
Ｕ、ｉＴＶ、ｉＴＷに従うように制御される。また、状
態更新タイミング信号ＣＬＫ１０の立ち上がりエッジの
タイミングに状態Ｎｏ．Ｉ００、Ｊ００、Ｋ００、Ｌ０
０、Ｍ００、Ｎ００、Ｏ００にある時は、三相の内二相
が線電流検出結果と線電流指令がほぼ一致しているため
（線電流比較結果がＨＬレベル）、 （ＰＵ、ＰＶ、ＰＷ）＝（Ｌ、Ｌ、Ｌ） あるいは ＝（Ｈ、Ｈ、Ｈ） とし、電機子短絡（各線間電圧を０とする）の状態とす
ることにより、線電流検出結果と線電流指令をほぼ一致
させることができる。
【０１１２】また、状態更新タイミング信号ＣＬＫ１０
の立ち上がりエッジのタイミングに状態Ｎｏ．Ｐ００、
Ｑ００、Ｒ００、Ｓ００、Ｔ００、Ｕ００にある時は、
三相の線電流比較結果がＨＨレベル、ＬＬレベル、ＨＬ
レベルとなっているため、線電流比較結果がＨＨレベル
であれば、対応するスイッチング指令信号をＬレベルと
し、線電流比較結果がＬＬレベルであれば、対応するス
イッチング指令信号をＨレベルとし、この二相の線電流
検出結果と線電流指令を近づけるよう制御を行うと共
に、線電流比較結果がＨＬレベルであれば、状態更新タ
イミング信号ＣＬＫ１０の立ち上がりの直前のスイッチ
ング指令信号のレベルをそのまま次回の状態更新タイミ
ング信号ＣＬＫ１０の立ち上がりエッジのタイミングま
で維持する。
【０１１３】次に、線電流比較結果がＨＬレベルであっ
たものが、ＨＨレベルあるいはＬＬレベルへと変化した
時に三相すべてを線電流比較結果がＨＬレベルである、
状態更新タイミング信号ＣＬＫ１０の立ち上がりの直前
のスイッチング指令信号のレベルとすることにより、各
相の線電流検出結果と線電流指令とを一致させることが
でき、かつ、スイッチング回数をより減らすことができ
る。
【０１１４】以上が、本発明の第１の実施例における電
流指令型ＰＷＭインバータの三相電動機１の線電流が制
御される様子の説明である。なお、図８において、電流
制御手段６の出力ＰＵ、ＰＶ、ＰＷの出力レベルに基づ
いて、主回路スイッチングパワー素子Ｑ１、Ｑ２、Ｑ
３、Ｑ４、Ｑ５、Ｑ６を制御するベースドライブ回路４
において、主回路スイッチングパワー素子Ｑ１、Ｑ２、
Ｑ３、Ｑ４、Ｑ５、Ｑ６のそれぞれが、ＯＦＦからＯＮ
に移行する際に一定時間の遅延を設け、ＯＮからＯＦＦ
には速やかに移行するような構成としても良い。これ
は、例えば、Ｑ１がＯＮ、Ｑ４がＯＦＦの状態から、Ｑ
１がＯＦＦ、Ｑ４がＯＮの状態に移行する際、まず、Ｑ
１をＯＦＦし、Ｑ１が確実にＯＦＦの完了した後、Ｑ４
をＯＮする様な構成とするもので、これにより、Ｑ１と
Ｑ４が切り替わるタイミングで一瞬同時ＯＮし、主回路
スイッチングパワー素子に大電流が流れる危険性が回避
できる。
【０１１５】また、電流指令型ＰＷＭインバータの過負
荷時の保護として、電流遮断を行う場合や、電動機のフ
リーラン運転を行いたい場合等に、Ｑ１〜Ｑ６を全てＯ
ＦＦ状態とできる状態を４のベースドライブ手段に付加
しても良いことは言うまでもない。また、第一、第二、
第三の比較手段１７、１８、１９をディジタルコンパレ
ータにより作成し、第一、第二、第三の線電流検出結果
ｉＦＵ、ｉＦＶ、ｉＦＷと第一、第二、第三の線電流指
令ｉＴＵ、ｉＴＶ、ｉＴＷをデジタル的に求め、このデ
ジタル的に求めた、ｉＦＵ、ｉＦＶ、ｉＦＷとｉＴＵ、
ｉＴＶ、ｉＴＷを、それぞれ対応する比較手段に入力す
ることにより、線電流比較結果を求めてよいことはいう
までもない。以上の様に本発明の第１の実施例によれ
ば、電流誤差アンプを持たない構成のため、電流誤差ア
ンプのゲイン調整にまつわる課題が本質的に解決でき、
全くゲイン調整の必要がない。
【０１１６】さらに、三相電動機１、電動機電流検出手
段９、電流制御手段６、主回路パワー制御部８の特性お
よび仕様が変わっても常に各線電流誤差を最も小さくす
るよう動作し、また、特性の製造バラツキ並びに温度特
性等があっても常に各線電流誤差を常に最も小さくする
よう動作するため電流制御応答性にすぐれ、また、発振
現象が生じる心配もない。
【０１１７】また、本発明の電流指令型ＰＷＭインバー
タにおける電流制御手段６は、第一、第二、第三の比較
手段以外はすべてシンプルなディジタル回路にて構成で
き、ディジタル回路で構成した部分はオフセットやドリ
フトの心配がなく、また安価である。従って、本発明
は、電流誤差アンプのゲイン調整作業やオフセット調整
作業が不要で、電流制御応答性にすぐれ、安価な電流指
令型ＰＷＭインバータを供給できる。
【０１１８】（実施例２）以下、本発明の第２の実施の
形態について図面を参照しながら説明を行う。本発明の
第２の実施の形態は、図１に示す電流指令型ＰＷＭイン
バータの電流制御手段における論理回路を第１の実施の
形態とは異なる構成としたものである。
【０１１９】論理回路１０を除くその他の構成について
は第１の実施の形態と全く同一あるので、第２の実施の
形態の論理回路を設けた図１に示す電流制御手段９並び
に該電流制御手段９を設けた図８に示す電流指令型ＰＷ
Ｍインバータの構成についての説明は省き、以下論理回
路の構成及び動作についての説明を行う。ここで、図３
を用いて本発明の第２の実施の形態の論理回路の構成に
ついて説明する。図３において本発明の第２の実施の形
態における論理回路１０と第１の実施の形態における論
理回路１０との構成上の異なる点は、論理回路の真理値
表の状態Ｎｏ．Ｉ００、Ｊ００、Ｋ００、Ｌ００、Ｍ０
０、Ｎ００、Ｏ００に推移した時の論理回路の出力を異
なる構成とした点である。
【０１２０】まず、第２の実施の形態における論理回路
の真理値表を（表４）（表５）に示す。なお、（表４）
（表５）は連続した一つの真理値表である。
【０１２１】
【表４】
【０１２２】
【表５】
【０１２３】（表４）（表５）の読み方は、第１の実施
の形態の論理回路１０の真理値表（表１）（表２）と状
態Ｎｏ．Ｉ００、Ｊ００、Ｋ００、Ｌ００、Ｍ００、Ｎ
００、Ｏ００以外は全く同一であるので、状態Ｎｏ．Ｉ
００、Ｊ００、Ｋ００、Ｌ００、Ｍ００、Ｎ００、Ｏ０
０のみ説明を行う。これらの状態に推移した場合には、
状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジ
のタイミングの第七、第八、第九のＤラッチ１５０、１
５１、１５２の出力レベルに着目し、例えば状態Ｎｏ．
Ｉ００ではＩ００−１、Ｉ００−２、Ｉ００−３へ分岐
し、次回の状態更新タイミング信号ＣＬＫ１０の立ち上
がりエッジが入力されるまで、この状態が保持され、従
って第一、第二、第三のスイッチング指令信号ＰＵ、Ｐ
Ｖ、ＰＷはそのレベルを出力し続ける。
【０１２４】以上が（表４）（表５）の読み方の説明で
ある。以下に、（表４）（表５）の真理値表に基づき前
記論理回路１０の動作について説明を行う。ここで、デ
ータデコード手段２２の真理値表を（表６）に示す。
【０１２５】
【表６】
【０１２６】なお、真理値表の（表６）はＡＮＤ、Ｏ
Ｒ、反転ゲートにより容易に実現できるものである。こ
こで、論理回路の動作は第１の実施の形態の論理回路１
０の真理値表（表１）（表２）と状態Ｎｏ．Ｉ００、Ｊ
００、Ｋ００、Ｌ００、Ｍ００、Ｎ００、Ｏ００以外は
全く同一であるので、状態Ｎｏ．Ｉ００−２、Ｉ００−
３、Ｊ００−２、Ｊ００−３、Ｋ００−２、Ｋ００−
３、 Ｌ００−２、Ｌ００−３、Ｍ００−２、Ｍ００−
３、Ｎ００−２、Ｎ００−３、Ｏ００−２、Ｏ００−３
のみ説明を行う。
【０１２７】ここで、状態更新タイミング信号ＣＬＫ１
０がＬレベルからＨレベルに変化する、すなわち、立ち
上がりエッジが入力された直後の状態、すなわち、図４
におけるＴＩＭＥ１について説明する。まず、第七、第
八、第九のＤラッチ１５０、１５１、１５２の入力端子
ＤにそれぞれＰＵ、ＰＶ、ＰＷが入力されラッチされ
る。また、第一のＤラッチ手段の入力端子１Ｄ、２Ｄ、
３Ｄの入力レベルがラッチされることにより保持され、
出力端子１Ｑ、２Ｑ、３Ｑに出力される。第一のＤラッ
チ手段３４のこの状態は、次の状態更新タイミング信号
ＣＬＫ１０の立ち上がりエッジが入力されるまで変化し
ない。次に、第七、第八、第九のＤラッチ１５０、１５
１、１５２の出力端子Ｑから出力された信号と、第一の
Ｄラッチ手段３４の出力端子１Ｑ、２Ｑ、３Ｑから出力
された信号は、データデコード手段２２に入力され、表
４、表５に示す真理値表に従ってモード信号ＹＭ、Ｈ
１、Ｓ１、Ｓ２、Ｓ３をＨレベルまたはＬレベルとし、
ＳＵ、ＳＶ、ＳＷをＨレベルとする。
【０１２８】この時点で、第十、第十一、第十二のデー
タセレクタ１４７、１４８、１４９のＳＥＬ端子にはＨ
レベルが入力されているため、第七、第八、第九のＤラ
ッチ１５０、１５１、１５２の出力レベルをＰＵ、Ｐ
Ｖ、ＰＷとして出力される。この状態は、次回の状態更
新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイ
ミング後のシステムクロックＣＬＫ１の立ち上がりエッ
ジまで維持される。
【０１２９】以上が、本発明の第２の実施の形態におけ
る電流指令型ＰＷＭインバータの電流制御手段における
論理回路の具体的動作説明であるが、本実施の形態にお
いては、第１の実施の形態と第２の実施の形態を比べ
て、状態Ｎｏ．Ｉ００、Ｊ００、Ｋ００、Ｌ００、Ｍ０
０、Ｎ００、Ｏ００に推移したときに、状態更新タイミ
ング信号ＣＬＫ１０の立ち上がりエッジの直前の第一、
第二、第三のスイッチング指令信号ＰＵ、ＰＶ、ＰＷが
全てＨレベルあるいはＬレベルの時の動作が唯一異なっ
ている。
【０１３０】ここで、状態Ｎｏ．Ｉ００、Ｊ００、Ｋ０
０、Ｌ００、Ｍ００、Ｎ００、Ｏ００に推移し、状態更
新タイミング信号ＣＬＫ１０の立ち上がりエッジの直前
の第一、第二、第三のスイッチング指令信号ＰＵ、Ｐ
Ｖ、ＰＷが全てＨレベルあるいはＬレベルの時は、次回
の状態更新タイミング信号ＣＬＫ１０まで、状態更新タ
イミング信号ＣＬＫ１０の立ち上がりエッジの直前の第
一、第二、第三のスイッチング指令信号ＰＵ、ＰＶ、Ｐ
Ｗのレベルを保持する。すなわち、状態更新タイミング
信号ＣＬＫ１０の立ち上がりエッジのタイミングから次
回の立ち上がりエッジのタイミングまで第一、第二、第
三、第四、第五、第六の主回路スイッチングパワー素子
Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６は全くスイッチン
グを行わない。このため、スイッチング時に発生するス
イッチング損失がないため、全体のスイッチング回数が
減りスイッチング損失を低減でき、かつ第２の実施の形
態も第１の実施の形態と全く等価に電動機１の線電流を
制御することができる。
【０１３１】（実施例３）以下、本発明の第３の実施の
形態について図面を参照しながら説明を行う。本発明の
第３の実施の形態は、図１に示す電流指令型ＰＷＭイン
バータの電流制御手段における論理回路を第１の実施の
形態とは異なる構成としたものである。
【０１３２】論理回路１０を除くその他の構成について
は第１の実施の形態と全く同一あるので、第３の実施の
形態の論理回路を設けた図１に示す電流制御手段９並び
に該電流制御手段９を設けた図８に示す電流指令型ＰＷ
Ｍインバータの構成についての説明は省き、以下論理回
路の構成及び動作についての説明を行う。ここで、図３
を用いて本発明の第３の実施の形態の論理回路の構成に
ついて説明する。図３において本発明の第３の実施の形
態における論理回路１０と第１の実施の形態における論
理回路１０との構成上の異なる点は、論理回路の真理値
表の状態Ｎｏ．Ｊ００、Ｋ００、Ｌ００、Ｍ００、Ｎ０
０、Ｏ００に推移した時の論理回路の出力を異なる構成
とした点である。
【０１３３】まず、第３の実施の形態における論理回路
の真理値表を（表７）（表８）に示す。なお、（表７）
（表８）は連続した一つの真理値表である。
【０１３４】
【表７】
【０１３５】
【表８】
【０１３６】（表７）（表８）の読み方は、第１の実施
の形態の論理回路１０の真理値表（表１）（表２）と状
態Ｎｏ．Ｊ００、Ｋ００、Ｌ００、Ｍ００、Ｎ００、Ｏ
００以外は全く同一であるので、状態Ｎｏ．Ｊ００、Ｋ
００、Ｌ００、Ｍ００、Ｎ００、Ｏ００のみ説明を行
う。これらの状態に推移した場合には、状態更新タイミ
ング信号ＣＬＫ１０の立ち上がりエッジのタイミングの
第一、第二、第三の線電流比較結果ＨＵ、ＨＶ、ＨＷの
内のＨＨレベルあるいはＬＬレベルである線電流比較結
果に着目し、第一、第二、第三のスイッチング指令信号
ＰＵ、ＰＶ、ＰＷを定める。
【０１３７】さらに、ＨＵ、ＨＶ、ＨＷのうちのＨＨレ
ベルあるいはＬＬレベルである線電流比較結果がＨＨレ
ベルであればＬＬレベルへ、ＬＬレベルであればＨＨレ
ベルに変化した時に、状態が状態Ｎｏ．ＪＸ１、ＫＸ
１、ＬＸ１、ＭＸ１、ＮＸ１、OＸ１にそれぞれ変化す
る。その後その状態を次回の状態更新タイミング信号Ｃ
ＬＫ１０の立ち上がりエッジのタイミングまで保持す
る。
【０１３８】以上が、（表７（表８）の読み方の説明で
ある。以下に（表７）（表８）の真理値表に基づき、前
記論理回路１０の動作について説明を行う。ここで、論
理回路１０の動作は、第１の実施の形態の論理回路１０
の真理地表（表１）（表２）と状態Ｎｏ．Ｊ００、Ｋ０
０、Ｌ００、Ｍ００、Ｎ００、Ｏ００以外は全く同一で
あるので、状態Ｎｏ．Ｊ００、Ｋ００、Ｌ００、Ｍ０
０、Ｎ００、Ｏ００のみ説明する。
【０１３９】ここで、データデコード手段２２の真理値
表を（表９）に示す。
【０１４０】
【表９】
【０１４１】なお、真理値表の（表９）はＡＮＤ、Ｏ
Ｒ、反転ゲートにより容易に実現できるものである。こ
こで、状態更新タイミング信号ＣＬＫ１０がＬレベルか
らＨレベルに変化する、すなわち、立ち上がりエッジが
入力された直後の状態、すなわち、図４におけるＴＩＭ
Ｅ１について説明する。
【０１４２】ここでは、表７、表８の状態Ｎｏ．Ｊ００
の状態を例にとって説明する。まず、第七、第八、第九
のＤラッチ１５０、１５１、１５２の入力端子Ｄにそれ
ぞれＰＵ、ＰＶ、ＰＷが入力されラッチされる。また、
第一のＤラッチ手段の入力端子１Ｄ、２Ｄ、３Ｄの入力
レベルがラッチされることにより保持され、出力端子１
Ｑ、２Ｑ、３Ｑに出力される。第一のＤラッチ手段３４
のこの状態は、次の状態更新タイミング信号ＣＬＫ１０
の立ち上がりエッジが入力されるまで変化しない。次
に、第七、第八、第九のＤラッチ１５０、１５１、１５
２の出力端子Ｑから出力された信号と、第一のＤラッチ
手段３４の出力端子１Ｑ、２Ｑ、３Ｑから出力された信
号は、データデコード手段２２に入力され、表９に示す
真理値表に従ってモード信号ＹＭ、Ｈ１、Ｓ３をＨレベ
ル、Ｓ１、Ｓ２、ＳＵ、ＳＶ、ＳＷをＬレベルとする。
【０１４３】この時点で、第一の選択出力信号Ｙ１Ｕ、
Ｙ１ＶはＨレベルであるため、第一、第二のＲＳフリッ
プフロップ２６、２７はリセット状態であるため、第二
の選択出力信号Ｙ２Ｕ、Ｙ２ＶはＨレベルが出力され、
Ｙ２ＷはＬレベルが出力される。従って、ＰＵ、ＰＶ、
ＰＷは次のシステムクロックＣＬＫ１の立ち上がりエッ
ジのタイミングに（ＰＵ、ＰＶ、ＰＷ）＝（Ｌ、Ｌ、
Ｈ）となる。この第一、第二、第三のスイッチング指令
信号ＰＵ、ＰＶ、ＰＷに従って、次段の主回路パワー制
御部８が動作する。
【０１４４】次に、第三の線電流比較結果ＨＷがＬＬレ
ベルからＨＨレベルに変化した場合の動作すなわち表
７、表８における状態Ｎｏ．Ｊ００から状態Ｎｏ．ＪＸ
１に推移する動作について考察する。第三の線電流比較
結果ＨＷがＬＬレベルからＨＨレベルに変化した場合、
第一の選択出力信号Ｙ１ＷのレベルがＬレベルからＨレ
ベルへ切り替わり、これによって第三のＲＳフリップフ
ロップ２８がリセットされることから第二の選択出力信
号Ｙ２ＷはＬレベルからＨレベルへと切り替わる。従っ
て、ＰＵ、ＰＶ、ＰＷは次のシステムクロックＣＬＫ１
の立ち上がりエッジのタイミングに（ＰＵ、ＰＶ、Ｐ
Ｗ）＝（Ｌ、Ｌ、Ｌ）となる。
【０１４５】この第一、第二、第三のスイッチング指令
信号ＰＵ、ＰＶ、ＰＷに従って、次段の主回路パワー制
御部８が動作する。この状態、すなわち、（ＰＵ、Ｐ
Ｖ、ＰＷ）＝（Ｌ、Ｌ、Ｌ）は、次回の状態更新タイミ
ング信号ＣＬＫ１０の立ち上がりエッジのタイミング後
のシステムクロックＣＬＫ１の立ち上がりエッジのタイ
ミングまで維持される。
【０１４６】以上が、本発明の第３の実施の形態におけ
る電流指令型ＰＷＭインバータの電流制御手段における
論理回路の具体的動作説明であるが、本実施の形態にお
いては、第１の実施の形態と第３の実施の形態を比べ
て、状態Ｎｏ．Ｊ００、Ｋ００、Ｌ００、Ｍ００、Ｎ０
０、Ｏ００に推移したときの動作が唯一異なっている。
ここで、状態Ｎｏ．Ｊ００、Ｋ００、Ｌ００、Ｍ００、
Ｎ００、Ｏ００に推移したときには、第一、第二、第三
の線電流比較結果ＨＵ、ＨＶ、ＨＷの内のＨＨレベルあ
るいはＬＬレベルにである線電流比較結果に着目し、そ
れに対応する線電流指令と線電流を一致する方向に各主
回路スイッチングパワー素子をオン状態あるいはオフ状
態とする。その後、着目した線電流比較結果がＨＨレベ
ルであればＬＬレベルへ、ＬＬレベルであればＨＨレベ
ルに変化した時に、第一、第二、第三のスイッチング指
令信号を全てＨレベルあるいはＬレベルとする。この状
態を次回の状態更新タイミング信号ＣＬＫ１０の立ち上
がりエッジのタイミングまで保持する。すなわち、状態
Ｎｏ．Ｊ００、Ｋ００、Ｌ００、Ｍ００、Ｎ００、Ｏ０
０に推移したときに、第一、第二、第三の線電流比較結
果ＨＵ、ＨＶ、ＨＷの内のＨＨレベルあるいはＬＬレベ
ルに相当する線電流をより線電流指令に近づけることが
でき、かつ第３の実施の形態も第１の実施の形態と全く
等価に電動機１の線電流を制御することができる。
【０１４７】なお、本実施の形態は、第１の実施の形態
の論理回路１０のデータデコード手段２２の入出力関係
を変えたものであるが、第２の実施の形態の論理回路１
０のデータデコード手段２２にこの状態Ｎｏ．Ｊ００、
Ｋ００、Ｌ００、Ｍ００、Ｎ００、Ｏ００に推移した時
の動作を付加しても同様な効果が得られることはいうま
でもない。
【０１４８】（実施例４）以下、本発明の第４の実施の
形態について図面を参照しながら説明を行う。本発明の
第４の実施の形態は、図１に示す電流指令型ＰＷＭイン
バータの電流制御手段における論理回路を第１の実施の
形態とは異なる構成としたものである。
【０１４９】論理回路１０を除くその他の構成について
は第１の実施の形態と全く同一あるので、第３の実施の
形態の論理回路を設けた図１に示す電流制御手段９並び
に該電流制御手段９を設けた図８に示す電流指令型ＰＷ
Ｍインバータの構成についての説明は省き、以下論理回
路の構成及び動作についての説明を行う。ここで、図３
を用いて本発明の第３の実施の形態の論理回路の構成に
ついて説明する。図３において本発明の第３の実施の形
態における論理回路１０と第１の実施の形態における論
理回路１０との構成上の異なる点は、論理回路の真理値
表の状態Ｎｏ．Ｊ００、Ｋ００、Ｌ００、Ｍ００、Ｎ０
０、Ｏ００に推移した時の論理回路の出力を異なる構成
とした点である。
【０１５０】まず、第３の実施の形態における論理回路
の真理値表を（表１０）（表１１）に示す。なお、（表
１０）（表１１）は連続した一つの真理値表である。
【０１５１】
【表１０】
【０１５２】
【表１１】
【０１５３】（表１０）（表１１）の読み方は、第１の
実施の形態の論理回路１０の真理値表（表１）（表２）
と状態Ｎｏ．Ｊ００、Ｋ００、Ｌ００、Ｍ００、Ｎ０
０、Ｏ００以外は全く同一であるので、状態Ｎｏ．Ｊ０
０、Ｋ００、Ｌ００、Ｍ００、Ｎ００、Ｏ００のみ説明
を行う。これらの状態に推移した場合には、状態更新タ
イミング信号ＣＬＫ１０の立ち上がりエッジのタイミン
グの第一、第二、第三の線電流比較結果ＨＵ、ＨＶ、Ｈ
Ｗの内のＨＨレベルあるいはＬＬレベルである線電流比
較結果に着目し、第一、第二、第三のスイッチング指令
信号ＰＵ、ＰＶ、ＰＷを定める。
【０１５４】さらに、ＨＵ、ＨＶ、ＨＷのうちのＨＨレ
ベルあるいはＬＬレベルである線電流比較結果がＨＬレ
ベルに変化した時に、状態が状態Ｎｏ．ＪＸ１、ＫＸ
１、ＬＸ１、ＭＸ１、ＮＸ１、ＯＸ１にそれぞれ変化す
る。その後その状態を次回の状態更新タイミング信号Ｃ
ＬＫ１０の立ち上がりエッジのタイミングまで保持す
る。
【０１５５】以上が、（表１０）（表１１）の読み方の
説明である。以下に（表１０）（表１１）の真理値表に
基づき、前記論理回路１０の動作について説明を行う。
ここで、論理回路１０の動作は、第１の実施の形態の論
理回路１０の真理地表（表１）（表２）と状態Ｎｏ．Ｊ
００、Ｋ００、Ｌ００、Ｍ００、Ｎ００、Ｏ００以外は
全く同一であるので、状態Ｎｏ．Ｊ００、Ｋ００、Ｌ０
０、Ｍ００、Ｎ００、Ｏ００のみ説明する。
【０１５６】ここで、データデコード手段２２の真理値
表を（表１２）に示す。
【０１５７】
【表１２】
【０１５８】なお、真理値表の表＊はＡＮＤ、ＯＲ、反
転ゲートにより容易に実現できるものである。ここで、
状態更新タイミング信号ＣＬＫ１０がＬレベルからＨレ
ベルに変化する、すなわち、立ち上がりエッジが入力さ
れた直後の状態、すなわち、図４におけるＴＩＭＥ１に
ついて説明する。
【０１５９】ここでは、表１０、表１１の状態Ｎｏ．Ｊ
００の状態を例にとって説明する。まず、第七、第八、
第九のＤラッチ１５０、１５１、１５２の入力端子Ｄに
それぞれＰＵ、ＰＶ、ＰＷが入力されラッチされる。ま
た、第一のＤラッチ手段の入力端子１Ｄ、２Ｄ、３Ｄの
入力レベルがラッチされることにより保持され、出力端
子１Ｑ、２Ｑ、３Ｑに出力される。第一のＤラッチ手段
３４のこの状態は、次の状態更新タイミング信号ＣＬＫ
１０の立ち上がりエッジが入力されるまで変化しない。
次に、第七、第八、第九のＤラッチ１５０、１５１、１
５２の出力端子Ｑから出力された信号と、第一のＤラッ
チ手段３４の出力端子１Ｑ、２Ｑ、３Ｑから出力された
信号は、データデコード手段２２に入力され、表＊に示
す真理値表に従ってモード信号ＹＭをＨレベル、Ｈ１、
Ｓ１、Ｓ２、Ｓ３、ＳＵ、ＳＶ、ＳＷをＬレベルとす
る。
【０１６０】この時点で、第一の選択出力信号Ｙ１Ｕ、
Ｙ１ＶはＨレベルであるため、第一、第二のＲＳフリッ
プフロップ２６、２７はリセット状態であるため、第二
の選択出力信号Ｙ２Ｕ、Ｙ２ＶはＨレベルが出力され、
Ｙ２ＷはＬレベルが出力される。従って、ＰＵ、ＰＶ、
ＰＷは次のシステムクロックＣＬＫ１の立ち上がりエッ
ジのタイミングに（ＰＵ、ＰＶ、ＰＷ）＝（Ｌ、Ｌ、
Ｈ）となる。この第一、第二、第三のスイッチング指令
信号ＰＵ、ＰＶ、ＰＷに従って、次段の主回路パワー制
御部８が動作する。
【０１６１】次に、第三の線電流比較結果ＨＷがＬＬレ
ベルからＨＬレベルに変化した場合の動作すなわち表１
１における状態Ｎｏ．Ｐ００から状態Ｎｏ．ＰＸ１に推
移する動作について考察する。第三の線電流比較結果Ｈ
ＷがＬＬレベルからＨＬレベルに変化した場合、第一の
選択出力信号Ｙ１ＷのレベルがＬレベルからＨレベルへ
切り替わり、これによって第三のＲＳフリップフロップ
２８がリセットされることから第二の選択出力信号Ｙ２
ＷはＬレベルからＨレベルへと切り替わる。従って、Ｐ
Ｕ、ＰＶ、ＰＷは次のシステムクロックＣＬＫ１の立ち
上がりエッジのタイミングに（ＰＵ、ＰＶ、ＰＷ）＝
（Ｌ、Ｌ、Ｌ）となる。この第一、第二、第三のスイッ
チング指令信号ＰＵ、ＰＶ、ＰＷに従って、次段の主回
路パワー制御部８が動作する。
【０１６２】この状態、すなわち、（ＰＵ、ＰＶ、Ｐ
Ｗ）＝（Ｌ、Ｌ、Ｌ）は、次回の状態更新タイミング信
号ＣＬＫ１０の立ち上がりエッジのタイミング後のシス
テムクロックＣＬＫ１の立ち上がりエッジのタイミング
まで維持される。
【０１６３】以上が、本発明の第３の実施の形態におけ
る電流指令型ＰＷＭインバータの電流制御手段における
論理回路の具体的動作説明であるが、本実施の形態にお
いては、第１の実施の形態と第３の実施の形態を比べ
て、状態Ｎｏ．Ｊ００、Ｋ００、Ｌ００、Ｍ００、Ｎ０
０、Ｏ００に推移したときの動作が唯一異なっている。
ここで、状態Ｎｏ．Ｊ００、Ｋ００、Ｌ００、Ｍ００、
Ｎ００、Ｏ００に推移したときには、第一、第二、第三
の線電流比較結果ＨＵ、ＨＶ、ＨＷの内のＨＨレベルあ
るいはＬＬレベルにである線電流比較結果に着目し、そ
れに対応する線電流指令と線電流を一致する方向に各主
回路スイッチングパワー素子をオン状態あるいはオフ状
態とする。その後、着目した線電流比較結果がＨＬレベ
ルに変化した時に、第一、第二、第三のスイッチング指
令信号を全てＨレベルあるいはＬレベルとする。この状
態を次回の状態更新タイミング信号ＣＬＫ１０の立ち上
がりエッジのタイミングまで保持する。すなわち、状態
Ｎｏ．Ｊ００、Ｋ００、Ｌ００、Ｍ００、Ｎ００、Ｏ０
０に推移したときに、第一、第二、第三の線電流比較結
果ＨＵ、ＨＶ、ＨＷの内のＨＨレベルあるいはＬＬレベ
ルに相当する線電流をより線電流指令に近づけることが
でき、かつ第４の実施の形態も第１の実施の形態と全く
等価に電動機１の線電流を制御することができる。
【０１６４】なお、本実施の形態は、第１の実施の形態
の論理回路１０のデータデコード手段２２の入出力関係
を変えたものであるが、第２の実施の形態の論理回路１
０のデータデコード手段２２にこの状態Ｎｏ．Ｊ００、
Ｋ００、Ｌ００、Ｍ００、Ｎ００、Ｏ００に推移した時
の動作を付加しても同様な効果が得られることはいうま
でもない。
【０１６５】（実施例５）以下、本発明の第５の実施例
について図面を参照しながら説明を行う。本発明の第５
の実施例は、図８に示す電流指令型ＰＷＭインバータに
おける電流制御手段６の内部構成を第１の実施の形態ま
たは第２の実施の形態または第３の実施の形態または第
４の実施の形態とは異なる構成としたもので、図６に本
発明の第５の実施例の電流制御手段６の内部構成を示
す。
【０１６６】本発明の第５の実施例は、図６における電
流制御手段６の構成要素として、新たに第一、第二、第
三の２回読み論理回路４８、４９、５０を設けたこと以
外は第１の実施の形態または第２の実施の形態または第
３の実施の形態または第４の実施の形態とと全く同一で
ある。第一、第二、第三の２回読み論理回路４８、４
９、５０は、各々全く同一の構成を有するので、第一の
２回読み論理回路４８の構成および動作を、図７を用い
以下説明する。
【０１６７】図７において、第一の２回読み論理回路４
８の各構成要素の動作について説明すると、まず、１５
３、１５４、１５５、１５６、１５７、１５８は第十、
第十一第十二、第十三、第十四、第十五のＤラッチで、
入力端子ＣＫに入力される信号の立ち上がりエッジのタ
イミングで入力端子Ｄのレベルをラッチし、その入力端
子Ｄのレベルを出力端子Ｑに出力する。ただし、入力端
子ＰＲはプリセット信号を入力する端子で、Ｈレベルが
入力された場合に優先的にプリセットされ、出力端子Ｑ
は、Ｈレベルになる。
【０１６８】また、第十、第十一、第十二、第十三、第
十四、第十五のＤラッチ１５３、１５４、１５５、１５
６、１５７、１５８の入力端子ＣＫおよび入力端子ＰＲ
は共通接続されている。１５９、１６０は第一、第二の
ＥＸ−ＮＯＲ回路であり、２入力端子に同レベルの信号
入力したときにＨレベルを出力し、それ以外ではＬレベ
ルを出力する。１６１は、第四のＡＮＤ回路であり、全
ての入力端子にＨレベルの信号が入力された時にＨレベ
ルの出力信号を出力し、それ以外の入力の時はＬレベル
の出力信号を出力する。
【０１６９】以上が、第一の２回読み論理回路４８の各
構成要素の動作についての説明であるが、以下信号の流
れを追って第一の２回読み論理回路４８の動作説明を行
う。まず、システムクロックＣＬＫ２の立ち上がりエッ
ジのタイミングに、第一の２回読み論理回路４８の入力
端子ＳＩに入力される第一の線電流比較結果ＨＵのレベ
ルが、上位ビットが第十のＤラッチ１５３にラッチされ
て保持され、出力端子Ｑに出力され、また下位ビットが
第十一のＤラッチ１５４にラッチされて保持され、出力
端子Ｑに出力される。
【０１７０】次に、次回のシステムクロックＣＬＫ２の
立ち上がりエッジのタイミングには、第十のＤラッチ１
５３の出力端子Ｑのレベルが第十二のＤラッチ１５５に
ラッチされて保持されてその出力端子Ｑに出力され、第
十一のＤラッチ１５４の出力端子Ｑのレベルが第十三の
Ｄラッチ１５６にラッチされて保持されてその出力端子
Ｑに出力されると共に、この時の比較結果ＨＵのレベル
が上位ビットが第十のＤラッチ１５３にラッチされて保
持され、出力端子Ｑに出力され、また下位ビットが第十
一のＤラッチ１５４にラッチされて保持され、出力端子
Ｑに出力される。
【０１７１】また、第十、第十一のＤラッチ１５３、１
５５の出力端子Ｑの出力レベルは、それぞれ第一のＥＸ
−ＮＯＲ回路１５９に伝達され、その出力レベルは第四
のＡＮＤ回路１６１に入力し、また、第十二、第十三の
のＤラッチ１５４、１５６の出力端子Ｑの出力レベル
は、それぞれ第二のＥＸ−ＮＯＲ回路１６０に伝達さ
れ、その出力レベルは第四のＡＮＤ回路１６１に入力さ
れる。
【０１７２】そして、第四のＡＮＤ回路１６１の出力が
Ｈレベルとなるときに第十四、第十五のＤラッチ１５
７、１５８がそれぞれ第十二、第十三のＤラッチの出力
レベルを入力し、そのレベルを出力端子Ｑに出力する。
そして、第十四、第十五のＤラッチ１５７、１５８の出
力端子Ｑは、第一の２回読み論理回路４８の出力端子と
して、ＨＵ１を出力する。
【０１７３】以上より、第一の２回読み論理回路４８
は、入力信号ＨＵをＣＬＫ２の立ち上がりエッジのタイ
ミング毎にチェックし、その結果が２回連続してＨレベ
ルの場合には出力信号ＨＵ１をＨレベルに、またその結
果が２回連続してＬレベルの場合には出力信号ＨＵ１を
Ｌレベルに変更する動作をすることがわかる。以上が、
第一の２回読み論理回路４８の内部動作についての説明
であり、第二、第三の２回読み論理回路４９、５０につ
いても全く同様である。従って、第一、第二、第三の２
回読み論理回路４８、４９、５０は、ＨＵ、ＨＶ、ＨＷ
の信号に含まれる極めて短時間のノイズ等による信号、
すなわち、 Ｈレベル→Ｌレベル→Ｈレベル または Ｌレベル→Ｈレベル→Ｌレベル という信号変動を除去した信号ＨＵ１、ＨＶ１、ＨＷ１
を生成することができる。
【０１７４】なお、図７において、Ｄラッチ３ヶあるい
はそれ以上設けて、システムクロックＣＬＫ２の立ち上
がりエッジのタイミングを読む回数を３回以上に設定す
ることもできる。以上の様に本発明の第５の実施例によ
れば、第一、第二、第三の２回読み論理回路４８、４
９、５０を設け、電流制御手段６の第一、第二、第三の
比較手段１７、１８、１９の各出力信号ＨＵ、ＨＶ、Ｈ
Ｗを前記第一、第二、第三の２回読み論理回路４８、４
９、５０を介して、論理回路１０へ伝達するよう構成す
ることにより、第一、第二、第三の比較手段１７、１
８、１９の各出力信号に重畳したノイズを除去すること
ができ、ノイズが発生しやすい条件においても三相電動
機１の各線電流を第一、第二、第三の線電流指令ｉＴ
Ｕ、ｉＴＶ、ｉＴＷに正確に一致するよう制御できる。
【０１７５】なお、本実施例の第一、第二、第三の２回
読み論理回路４８、４９、５０は、第１の実施の形態ま
たは第２の実施の形態または第３の実施の形態または第
４の実施の形態のいずれに付加しても同様の効果が得ら
れることは言うまでもない。
【０１７６】
【発明の効果】本願請求項１、６、７、８、９、１１記
載の発明は、電流誤差アンプを持たない構成のため、電
流誤差アンプのゲイン調整にまつわる課題が本質的に解
決でき、全くゲイン調整の必要がない。さらに、電動
機、電動機電流検出手段、電流制御手段、主回路パワー
制御部の特性および仕様が変わっても常に各線電流誤差
を最も小さくするよう動作し、また、特性の製造バラツ
キ並びに温度特性等があっても常に各線電流誤差を常に
最も小さくするよう動作するため電流制御応答性にすぐ
れ、また、発振現象が生じる心配もない。また、本発明
の電流指令型ＰＷＭインバータにおける電流制御手段
は、第一、第二、第三の比較手段以外はすべてシンプル
なディジタル回路にて構成でき、ディジタル回路で構成
した部分はオフセットやドリフトの心配がなく、また安
価である。 従って、本発明は、電流誤差アンプのゲイ
ン調整作業やオフセット調整作業が不要で、電流制御応
答性にすぐれ、安価な電流指令型ＰＷＭインバータを供
給できる。また、請求項２、３記載の発明は、スイッチ
ング損失が少なく、スイッチング損失が減らすことがで
きる。また、請求項４、５記載の発明は、スイッチング
損失が更に少なく、更にスイッチング損失を減らすこと
ができる。また、請求項１０記載の発明は、ノイズによ
る誤動作を防止することができる。
【図面の簡単な説明】
【図１】本発明の実施例１の電流制御手段の構成図
【図２】同比較手段の構成図
【図３】同論理回路の構成図
【図４】同論理回路のタイミング信号分配手段のタイミ
ング図
【図５】本発明の動作説明図
【図６】本発明の実施例５の電流制御手段の構成図
【図７】本発明の２回読み論理回路の構成図
【図８】本発明の電流指令型ＰＷＭインバータのシステ
ム構成図
【図９】従来の一般的な電流指令型ＰＷＭインバータの
システム構成図
【図１０】従来の電流制御手段の構成図
【図１１】従来の電流制御手段の動作図
【図１２】従来の電流誤差アンプの従来技術の構成図
【符号の説明】
１ 三相電動機 ２ 主回路パワー素子群 ３ 主回路直流電源 ４ ベースドライブ手段 ５ 論理反転手段 ６ 電流制御手段 ７ 電流指令発生手段 ８ 主回路パワー制御部 ９ 電動機電流検出手段 １０ 論理回路 １１ タイミング発生手段 １２ 第四のＤラッチ １３ 第五のＤラッチ １４ 第六のＤラッチ １５ 第二のデータラッチ手段 １７ 第一の比較手段 １８ 第二の比較手段 １９ 第三の比較手段 ２０ 第一のデータセレクト手段 ２１ 第二のデータセレクト手段 ２２ データデコード手段 ２３ 第一の反転ゲート ２４ 第二の反転ゲート ２５ 第三の反転ゲート ２６ 第一のＲＳフリップフロップ ２７ 第二のＲＳフリップフロップ ２８ 第三のＲＳフリップフロップ ２９ 第一のＤラッチ ３０ 第二のＤラッチ ３１ 第三のＤラッチ ３４ 第一のデータラッチ手段 ３５ タイミング信号分配手段 ３６ 第一のデータセレクタ ３７ 第二のデータセレクタ ３８ 第三のデータセレクタ ３９ 第四のデータセレクタ ４０ 第五のデータセレクタ ４１ 第六のデータセレクタ ４８ 第一の２回読み論理回路 ４９ 第二の２回読み論理回路 ５０ 第三の２回読み論理回路 ５１ 第八のＤラッチ ５２ 第九のＤラッチ ５３ 第四のＲＳフリップフロップ ５４ 第二のＡＮＤ回路 ５５ 第三のＡＮＤ回路 １０６ 電流制御手段 １１７ 第一の減算手段 １１８ 第二の減算手段 １１９ 第三の減算手段 １２０ 第一の電流誤差アンプ １２１ 第二の電流誤差アンプ １２２ 第三の電流誤差アンプ １２３ 第一の比較器 １２４ 第二の比較器 １２５ 第三の比較器 １２６ 三角波発生手段 １２７ 第四の反転ゲート １２８ 第五の反転ゲート １２９ 第六の反転ゲート １３０ 第七の反転ゲート １３１ 第八の反転ゲート １３２ 第九の反転ゲート １３７ 第十二の反転ゲート １３８ 第十三の反転ゲート １３９ 三相ＰＷＭ信号発生手段 １４０ 第七のデータセレクタ １４１ 第八のデータセレクタ １４２ 第九のデータセレクタ １４３ 第一のＯＲ回路 １４４ 第二のＯＲ回路 １４５ 第三のＯＲ回路 １４７ 第十のデータセレクタ １４８ 第十一のデータセレクタ １４９ 第十二のデータセレクタ １５０ 第七のデータラッチ １５１ 第八のデータラッチ １５２ 第九のデータラッチ １５３ 第十のデータラッチ １５４ 第十一のデータラッチ １５５ 第十二のデータラッチ １５６ 第十三のデータラッチ １５７ 第十四のデータラッチ １５８ 第十五のデータラッチ １５９ 第一のＥＸ−ＮＯＲ回路 １６０ 第二のＥＸ−ＮＯＲ回路 １６１ 第四のＡＮＤ回路 Ｑ１ 第一の主回路スイッチングパワー素子 Ｑ２ 第二の主回路スイッチングパワー素子 Ｑ３ 第三の主回路スイッチングパワー素子 Ｑ４ 第四の主回路スイッチングパワー素子 Ｑ５ 第五の主回路スイッチングパワー素子 Ｑ６ 第六の主回路スイッチングパワー素子
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平９−215338（ＪＰ，Ａ) 特開 平９−37561（ＪＰ，Ａ) 特開 平４−281387（ＪＰ，Ａ) 特開 昭63−299795（ＪＰ，Ａ) 実開 平３−76535（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H02M 7/48

Claims (11)

    (57)【特許請求の範囲】
  1. 【請求項１】三相電動機に各線から流入する線電流を直
    接的または間接的に測定し第一の線電流検出結果および
    第二の線電流検出結果および第三の線電流検出結果を出
    力する電動機電流検出手段と、前記各線から前記三相電
    動機に流入すべき線電流を指令する第一の線電流指令お
    よび第二の線電流指令および第三の線電流指令を出力す
    る電流指令発生手段と、前記第一の線電流指令と前記第
    一の線電流検出結果との差が零を含む許容値の範囲内に
    ある場合に第一の線電流比較結果を零とし、前記第一の
    線電流指令と前記第一の線電流検出結果との差が前記許
    容値の範囲外にあり、かつ第一の線電流指令よりも第一
    の線電流検出結果が大きい場合に第一の線電流比較結果
    を大とし、前記第一の線電流指令と前記第一の線電流検
    出結果との差が前記許容値の範囲外にあり、かつ第一の
    線電流指令よりも第一の線電流検出結果が小さい場合に
    第一の線電流比較結果を小とする第一の比較手段と、前
    記第二の線電流指令と前記第二の線電流検出結果との差
    が零を含む許容値の範囲内にある場合に第二の線電流比
    較結果を零とし、前記第二の線電流指令と前記第二の線
    電流検出結果との差が前記許容値の範囲外にあり、かつ
    第二の線電流指令よりも第二の線電流検出結果が大きい
    場合に第二の線電流比較結果を大とし、前記第二の線電
    流指令と前記第二の線電流検出結果との差が前記許容値
    の範囲外にあり、かつ第二の線電流指令よりも第二の線
    電流検出結果が小さい場合に第二の線電流比較結果を小
    とする第二の比較手段と、前記第三の線電流指令と前記
    第三の線電流検出結果との差が零を含む許容値の範囲内
    にある場合に第三の線電流比較結果を零とし、前記第三
    の線電流指令と前記第三の線電流検出結果との差が前記
    許容値の範囲外にあり、かつ第三の線電流指令よりも第
    一の線電流検出結果が大きい場合に第三の線電流比較結
    果を大とし、前記第三の線電流指令と前記第三の線電流
    検出結果との差が前記許容値の範囲外にあり、かつ第三
    の線電流指令よりも第三の線電流検出結果が小さい場合
    に第三の線電流比較結果を小とする第三の比較手段と、
    主回路直流電源と、前記主回路直流電源のプラス端子に
    接続され前記三相電動機に第一の線電流を供給する第一
    の主回路スイッチングパワー素子と前記主回路直流電源
    のプラス端子に接続され前記三相電動機に第二の線電流
    を供給する第二の主回路スイッチングパワー素子と前記
    主回路直流電源のプラス端子に接続され前記三相電動機
    に第三の線電流を供給する第三の主回路スイッチングパ
    ワー素子と前記主回路直流電源のマイナス端子に接続さ
    れ前記三相電動機に第一の線電流を供給する第四の主回
    路スイッチングパワー素子と前記主回路直流電源のマイ
    ナス端子に接続され前記三相電動機に第二の線電流を供
    給する第五の主回路スイッチングパワー素子と前記主回
    路直流電源のマイナス端子に接続され前記三相電動機に
    第三の線電流を供給する第六の主回路スイッチングパワ
    ー素子と前記各主回路スイッチングパワー素子に並列に
    接続された還流ダイオードで構成され三相ブリッジ構成
    をとる主回路パワー素子群と、前記第一の線電流比較結
    果と第二の線電流比較結果と第三の線電流比較結果を入
    力し、前記第一、第二、第三、第四、第五、第六の主回
    路スイッチングパワー素子のスイッチング指令信号を発
    生する論理回路と、周期的な状態更新タイミングを前記
    論理回路に与えるタイミング発生手段を備え、前記論理
    回路が、前記状態更新タイミングに第一の線電流比較結
    果が小かつ第二の線電流比較結果が大かつ第三の線電流
    比較結果が大の場合には、第二、第三、第四の主回路ス
    イッチングパワー素子にオフ状態を指令し、第一、第
    五、第六の主回路スイッチングパワー素子にオン状態を
    指令し、第二の線電流比較結果が小となった時点から次
    の状態更新タイミングまで間を第五の主回路スイッチン
    グパワー素子にオフ状態を指令し第二の主回路スイッチ
    ングパワー素子にオン状態を指令し、また、第三の線電
    流比較結果が小となった時点から次の状態更新タイミン
    グまでの間を第六の主回路スイッチングパワー素子にオ
    フ状態を指令し第三の主回路スイッチングパワー素子に
    オン状態を指令するよう構成し、かつ、前記状態更新タ
    イミングに第一の線電流比較結果が大かつ第二の線電流
    比較結果が小かつ第三の線電流比較結果が大の場合に
    は、第一、第三、第五の主回路スイッチングパワー素子
    にオフ状態を指令し、第二、第四、第六の主回路スイッ
    チングパワー素子にオン状態を指令し、第一の線電流比
    較結果が小となった時点から次の状態更新タイミングま
    で間を第四の主回路スイッチングパワー素子にオフ状態
    を指令し第一の主回路スイッチングパワー素子にオン状
    態を指令し、また、第三の線電流比較結果が小となった
    時点から次の状態更新タイミングまで間を第六の主回路
    スイッチングパワー素子にオフ状態を指令し第三の主回
    路スイッチングパワー素子にオン状態を指令するよう構
    成し、かつ、前記状態更新タイミングに第一の線電流比
    較結果が大かつ第二の線電流比較結果が大かつ第三の線
    電流比較結果が小の場合には、第一、第二、第六の主回
    路スイッチングパワー素子にオフ状態を指令し、前記第
    三、第四、第五の主回路スイッチングパワー素子にオン
    状態を指令し、第一の線電流比較結果が小となった時点
    から次の状態更新タイミングまで間を第四の主回路スイ
    ッチングパワー素子にオフ状態を指令し第一の主回路ス
    イッチングパワー素子にオン状態を指令し、また、第二
    の線電流比較結果が小となった時点から次の状態更新タ
    イミングまで間を第五の主回路スイッチングパワー素子
    にオフ状態を指令し第二の主回路スイッチングパワー素
    子にオン状態を指令するよう構成し、かつ、前記状態更
    新タイミングに第一の線電流比較結果が大かつ第二の線
    電流比較結果が小かつ第三の線電流比較結果が小の場合
    には、第一、第五、第六の主回路スイッチングパワー素
    子にオフ状態を指令し、前記第二、第三、第四の主回路
    スイッチングパワー素子にオン状態を指令し、第二の線
    電流比較結果が大となった時点から次の状態更新タイミ
    ングまで間を第二の主回路スイッチングパワー素子にオ
    フ状態を指令し第五の主回路スイッチングパワー素子に
    オン状態を指令し、また、第三の線電流比較結果が大と
    なった時点から次の状態更新タイミングまで間を第三の
    主回路スイッチングパワー素子にオフ状態を指令し第六
    の主回路スイッチングパワー素子にオン状態を指令する
    よう構成し、かつ、前記状態更新タイミングに第一の線
    電流比較結果が小かつ第二の線電流比較結果が大かつ第
    三の線電流比較結果が小の場合には、第二、第四、第六
    の主回路スイッチングパワー素子にオフ状態を指令し、
    前記第一、第三、第五の主回路スイッチングパワー素子
    にオン状態を指令し、第一の線電流比較結果が大となっ
    た時点から次の状態更新タイミングまで間を第一の主回
    路スイッチングパワー素子にオフ状態を指令し第四の主
    回路スイッチングパワー素子にオン状態を指令し、ま
    た、第三の線電流比較結果が大となった時点から次の状
    態更新タイミングまで間を第三の主回路スイッチングパ
    ワー素子にオフ状態を指令し第六の主回路スイッチング
    パワー素子にオン状態を指令するよう構成し、かつ、前
    記状態更新タイミングに第一の線電流比較結果が小かつ
    第二の線電流比較結果が小かつ第三の線電流比較結果が
    大の場合には、第三、第四、第五の主回路スイッチング
    パワー素子にオフ状態を指令し、前記第一、第二、第六
    の主回路スイッチングパワー素子にオン状態を指令し、
    第一の線電流比較結果が大となった時点から次の状態更
    新タイミングまで間を第一の主回路スイッチングパワー
    素子にオフ状態を指令し第四の主回路スイッチングパワ
    ー素子にオン状態を指令し、また、第二の線電流比較結
    果が大となった時点から次の状態更新タイミングまで間
    を第二の主回路スイッチングパワー素子にオフ状態を指
    令し第五の主回路スイッチングパワー素子にオン状態を
    指令するように構成した電流指令型ＰＷＭインバータ。
  2. 【請求項２】前記論理回路が、前記状態更新タイミング
    に第一の線電流比較結果が零かつ第二の線電流比較結果
    が零かつ第三の線電流比較結果が零の場合には、次の状
    態更新タイミングまでの間を第一、第二、第三のスイッ
    チングパワー素子あるいは第四、第五、第六の主回路ス
    イッチングパワー素子のいずれか一方の主回路スイッチ
    ングパワー素子のオフ状態を指令し、かつ残りの主回路
    スイッチングパワー素子のオン状態を指令するように構
    成した請求項１記載の電流指令型ＰＷＭインバータ。
  3. 【請求項３】前記論理回路が、前記状態更新タイミング
    に第一の線電流比較結果が零かつ第二の線電流比較結果
    が零かつ第三の線電流比較結果が零の場合には、前記状
    態更新タイミングの直前の主回路スイッチングパワー素
    子のオン状態あるいはオフ状態を次の状態更新タイミン
    グまでの間維持するように構成した請求項１又は請求項
    ２記載の電流指令型ＰＷＭインバータ。
  4. 【請求項４】前記論理回路が、前記状態更新タイミング
    に第一、第二、第三の線電流比較結果の内二つが零の場
    合には、次の状態更新タイミングまでの間を第一、第
    二、第三の主回路スイッチングパワー素子あるいは第
    四、第五、第六の主回路スイッチングパワー素子のいず
    れか一方の主回路スイッチングパワー素子のオフ状態を
    指令し、かつ残りの主回路スイッチングパワー素子のオ
    ン状態を指令するように構成した請求項１〜３いづれか
    １項に記載の電流指令型ＰＷＭインバータ。
  5. 【請求項５】前記論理回路が、前記状態更新タイミング
    に第一、第二、第三の線電流比較結果の内二つが零の場
    合には、前記状態更新タイミングの直前の主回路スイッ
    チングパワー素子のオン状態あるいはオフ状態を次の状
    態更新タイミングまでの間維持するように構成した請求
    項１〜４いづれか１項に記載の電流指令型ＰＷＭインバ
    ータ。
  6. 【請求項６】前記論理回路が、前記状態更新タイミング
    に第一の線電流比較結果が小かつ第二の線電流比較結果
    が零かつ第三の線電流比較結果が零の場合には、第二、
    第三、第四の主回路スイッチングパワー素子にオフ状態
    を指令し、第一、第五、第六の主回路スイッチングパワ
    ー素子にオン状態を指令し、第一の線電流比較結果が大
    となった時点から次の状態更新タイミングまで間を第一
    の主回路スイッチングパワー素子にオフ状態を指令し第
    四の主回路スイッチングパワー素子にオン状態を指令す
    るように構成し、かつ、前記状態更新タイミングに第一
    の線電流比較結果が零かつ第二の線電流比較結果が小か
    つ第三の線電流比較結果が零の場合には、第一、第三、
    第五の主回路スイッチングパワー素子にオフ状態を指令
    し、第二、第四、第六の主回路スイッチングパワー素子
    にオン状態を指令し、第二の線電流比較結果が大となっ
    た時点から次の状態更新タイミングまで間を第二の主回
    路スイッチングパワー素子にオフ状態を指令し第五の主
    回路スイッチングパワー素子にオン状態を指令するよう
    に構成し、かつ、前記状態更新タイミングに第一の線電
    流比較結果が零かつ第二の線電流比較結果が零かつ第三
    の線電流比較結果が小の場合には、第一、第二、第六の
    主回路スイッチングパワー素子にオフ状態を指令し、前
    記第三、第四、第五の主回路スイッチングパワー素子に
    オン状態を指令し、第三の線電流比較結果が大となった
    時点から次の状態更新タイミングまで間を第三の主回路
    スイッチングパワー素子にオフ状態を指令し第六の主回
    路スイッチングパワー素子にオン状態を指令するように
    構成し、かつ、前記状態更新タイミングに第一の線電流
    比較結果が大かつ第二の線電流比較結果が零かつ第三の
    線電流比較結果が零の場合には、第一、第五、第六の主
    回路スイッチングパワー素子にオフ状態を指令し、前記
    第二、第三、第四の主回路スイッチングパワー素子にオ
    ン状態を指令し、第一の線電流比較結果が小となった時
    点から次の状態更新タイミングまで間を第四の主回路ス
    イッチングパワー素子にオフ状態を指令し第一の主回路
    スイッチングパワー素子にオン状態を指令するように構
    成し、かつ、前記状態更新タイミングに第一の線電流比
    較結果が零かつ第二の線電流比較結果が大かつ第三の線
    電流比較結果が零の場合には、第二、第四、第六の主回
    路スイッチングパワー素子にオフ状態を指令し、前記第
    一、第三、第五の主回路スイッチングパワー素子にオン
    状態を指令し、第二の線電流比較結果が小となった時点
    から次の状態更新タイミングまで間を第五の主回路スイ
    ッチングパワー素子にオフ状態を指令し第二の主回路ス
    イッチングパワー素子にオン状態を指令するように構成
    し、かつ、前記状態更新タイミングに第一の線電流比較
    結果が零かつ第二の線電流比較結果が零かつ第三の線電
    流比較結果が大の場合には、第三、第四、第五の主回路
    スイッチングパワー素子にオフ状態を指令し、前記第
    一、第二、第六の主回路スイッチングパワー素子にオン
    状態を指令し、第三の線電流比較結果が大となった時点
    から次の状態更新タイミングまで間を第六の主回路スイ
    ッチングパワー素子にオフ状態を指令し第三の主回路ス
    イッチングパワー素子にオン状態を指令するように構成
    した請求項１〜５いづれか１項に記載の電流指令型ＰＷ
    Ｍインバータ。
  7. 【請求項７】前記論理回路が、前記状態更新タイミング
    に第一の線電流比較結果が小かつ第二の線電流比較結果
    が零かつ第三の線電流比較結果が零の場合には、第二、
    第三、第四の主回路スイッチングパワー素子にオフ状態
    を指令し、第一、第五、第六の主回路スイッチングパワ
    ー素子にオン状態を指令し、第一の線電流比較結果が零
    となった時点から次の状態更新タイミングまで間を第一
    の主回路スイッチングパワー素子にオフ状態を指令し第
    四の主回路スイッチングパワー素子にオン状態を指令す
    るように構成し、かつ、前記状態更新タイミングに第一
    の線電流比較結果が零かつ第二の線電流比較結果が小か
    つ第三の線電流比較結果が零の場合には、第一、第三、
    第五の主回路スイッチングパワー素子にオフ状態を指令
    し、第二、第四、第六の主回路スイッチングパワー素子
    にオン状態を指令し、第二の線電流比較結果が零となっ
    た時点から次の状態更新タイミングまで間を第二の主回
    路スイッチングパワー素子にオフ状態を指令し第五の主
    回路スイッチングパワー素子にオン状態を指令するよう
    に構成し、かつ、前記状態更新タイミングに第一の線電
    流比較結果が零かつ第二の線電流比較結果が零かつ第三
    の線電流比較結果が小の場合には、第一、第二、第六の
    主回路スイッチングパワー素子にオフ状態を指令し、前
    記第三、第四、第五の主回路スイッチングパワー素子に
    オン状態を指令し、第三の線電流比較結果が零となった
    時点から次の状態更新タイミングまで間を第三の主回路
    スイッチングパワー素子にオフ状態を指令し第六の主回
    路スイッチングパワー素子にオン状態を指令するように
    構成し、かつ、前記状態更新タイミングに第一の線電流
    比較結果が大かつ第二の線電流比較結果が零かつ第三の
    線電流比較結果が零の場合には、第一、第五、第六の主
    回路スイッチングパワー素子にオフ状態を指令し、前記
    第二、第三、第四の主回路スイッチングパワー素子にオ
    ン状態を指令し、第一の線電流比較結果が零となった時
    点から次の状態更新タイミングまで間を第四の主回路ス
    イッチングパワー素子にオフ状態を指令し第一の主回路
    スイッチングパワー素子にオン状態を指令するように構
    成し、かつ、前記状態更新タイミングに第一の線電流比
    較結果が零かつ第二の線電流比較結果が大かつ第三の線
    電流比較結果が零の場合には、第二、第四、第六の主回
    路スイッチングパワー素子にオフ状態を指令し、前記第
    一、第三、第五の主回路スイッチングパワー素子にオン
    状態を指令し、第二の線電流比較結果が零となった時点
    から次の状態更新タイミングまで間を第五の主回路スイ
    ッチングパワー素子にオフ状態を指令し第二の主回路ス
    イッチングパワー素子にオン状態を指令するように構成
    し、かつ、前記状態更新タイミングに第一の線電流比較
    結果が零かつ第二の線電流比較結果が零かつ第三の線電
    流比較結果が大の場合には、第三、第四、第五の主回路
    スイッチングパワー素子にオフ状態を指令し、前記第
    一、第二、第六の主回路スイッチングパワー素子にオン
    状態を指令し、第三の線電流比較結果が零となった時点
    から次の状態更新タイミングまで間を第六の主回路スイ
    ッチングパワー素子にオフ状態を指令し第三の主回路ス
    イッチングパワー素子にオン状態を指令するように構成
    した請求項１〜５いづれか１項に記載の電流指令型ＰＷ
    Ｍインバータ。
  8. 【請求項８】前記論理回路が、前記状態更新タイミング
    に第一の線電流比較結果が大かつ第二の線電流比較結果
    が小かつ第三の線電流比較結果が零の場合には、第一、
    第五の主回路スイッチングパワー素子にオフ状態を指令
    し、第二、第四の主回路スイッチングパワー素子にオン
    状態を指令し、第三あるいは第六の主回路スイッチング
    パワー素子のいずれか１つの主回路スイッチングパワー
    素子のオフ状態を指令し、残る１つの主回路スイッチン
    グパワー素子のオン状態を指令し、第三の主回路スイッ
    チングパワー素子のオフ状態を指令し、第六の主回路ス
    イッチングパワー素子のオン状態を指令している時に
    は、第二の線電流比較結果が大になった時点から次の状
    態更新タイミングまでの間を第二の主回路スイッチング
    パワー素子にオフ状態を指令し第五の主回路スイッチン
    グパワー素子にオン状態を指令し、第六の主回路スイッ
    チングパワー素子のオフ状態を指令し、第三の主回路ス
    イッチングパワー素子のオン状態を指令している時に
    は、第一の線電流比較結果が小になった時点から次の状
    態更新タイミングまでの間を第四の主回路スイッチング
    パワー素子にオフ状態を指令し第一の主回路スイッチン
    グパワー素子にオン状態を指令するように構成し、か
    つ、前記状態更新タイミングに第一の線電流比較結果が
    零かつ第二の線電流比較結果が大かつ第三の線電流比較
    結果が小の場合には、第二、第六の主回路スイッチング
    パワー素子にオフ状態を指令し、第三、第五の主回路ス
    イッチングパワー素子にオン状態を指令し、第一あるい
    は第四の主回路スイッチングパワー素子のいずれか１つ
    の主回路スイッチングパワー素子のオフ状態を指令し、
    残る１つの主回路スイッチングパワー素子のオン状態を
    指令し、第一の主回路スイッチングパワー素子のオフ状
    態を指令し、第四の主回路スイッチングパワー素子のオ
    ン状態を指令している時には、第三の線電流比較結果が
    大になった時点から次の状態更新タイミングまでの間を
    第五の主回路スイッチングパワー素子にオフ状態を指令
    し第二の主回路スイッチングパワー素子にオン状態を指
    令し、第四の主回路スイッチングパワー素子のオフ状態
    を指令し、第一の主回路スイッチングパワー素子のオン
    状態を指令している時には、第二の線電流比較結果が小
    になった時点から次の状態更新タイミングまでの間を第
    一の主回路スイッチングパワー素子にオフ状態を指令し
    第四の主回路スイッチングパワー素子にオン状態を指令
    するように構成し、かつ、前記状態更新タイミングに第
    一の線電流比較結果が小かつ第二の線電流比較結果が零
    かつ第三の線電流比較結果が大の場合には、第三、第四
    の主回路スイッチングパワー素子にオフ状態を指令し、
    第一、第六の主回路スイッチングパワー素子にオン状態
    を指令し、第二あるいは第五の主回路スイッチングパワ
    ー素子のいずれか１つの主回路スイッチングパワー素子
    のオフ状態を指令し、残る１つの主回路スイッチングパ
    ワー素子のオン状態を指令し、第二の主回路スイッチン
    グパワー素子のオフ状態を指令し、第五の主回路スイッ
    チングパワー素子のオン状態を指令している時には、第
    一の線電流比較結果が大になった時点から次の状態更新
    タイミングまでの間を第一の主回路スイッチングパワー
    素子にオフ状態を指令し第四の主回路スイッチングパワ
    ー素子にオン状態を指令し、第五の主回路スイッチング
    パワー素子のオフ状態を指令し、第二の主回路スイッチ
    ングパワー素子のオン状態を指令している時には、第三
    の線電流比較結果が小になった時点から次の状態更新タ
    イミングまでの間を第六の主回路スイッチングパワー素
    子にオフ状態を指令し第三の主回路スイッチングパワー
    素子にオン状態を指令するように構成し、かつ、前記状
    態更新タイミングに第一の線電流比較結果が小かつ第二
    の線電流比較結果が大かつ第三の線電流比較結果が零の
    場合には、第二、第四の主回路スイッチングパワー素子
    にオフ状態を指令し、第一、第五の主回路スイッチング
    パワー素子にオン状態を指令し、第三あるいは第六の主
    回路スイッチングパワー素子のいずれか１つの主回路ス
    イッチングパワー素子のオフ状態を指令し、残る１つの
    主回路スイッチングパワー素子のオン状態を指令し、第
    三の主回路スイッチングパワー素子のオフ状態を指令
    し、第六の主回路スイッチングパワー素子のオン状態を
    指令している時には、第一の線電流比較結果が大になっ
    た時点から次の状態更新タイミングまでの間を第一の主
    回路スイッチングパワー素子にオフ状態を指令し第四の
    主回路スイッチングパワー素子にオン状態を指令し、第
    六の主回路スイッチングパワー素子のオフ状態を指令
    し、第三の主回路スイッチングパワー素子のオン状態を
    指令している時には、第二の線電流比較結果が小になっ
    た時点から次の状態更新タイミングまでの間を第五の主
    回路スイッチングパワー素子にオフ状態を指令し第二の
    主回路スイッチングパワー素子にオン状態を指令するよ
    うに構成し、かつ、前記状態更新タイミングに第一の線
    電流比較結果が零かつ第二の線電流比較結果が小かつ第
    三の線電流比較結果が大の場合には、第三、第五の主回
    路スイッチングパワー素子にオフ状態を指令し、第二、
    第六の主回路スイッチングパワー素子にオン状態を指令
    し、第一あるいは第四の主回路スイッチングパワー素子
    のいずれか１つの主回路スイッチングパワー素子のオフ
    状態を指令し、残る１つの主回路スイッチングパワー素
    子のオン状態を指令し、第一の主回路スイッチングパワ
    ー素子のオフ状態を指令し、第四の主回路スイッチング
    パワー素子のオン状態を指令している時には、第二の線
    電流比較結果が大になった時点から次の状態更新タイミ
    ングまでの間を第五の主回路スイッチングパワー素子に
    オフ状態を指令し第二の主回路スイッチングパワー素子
    にオン状態を指令し、第四の主回路スイッチングパワー
    素子のオフ状態を指令し、第一の主回路スイッチングパ
    ワー素子のオン状態を指令している時には、第三の線電
    流比較結果が小になった時点から次の状態更新タイミン
    グまでの間を第三の主回路スイッチングパワー素子にオ
    フ状態を指令し第六の主回路スイッチングパワー素子に
    オン状態を指令するように構成し、かつ、前記状態更新
    タイミングに第一の線電流比較結果が大かつ第二の線電
    流比較結果が零かつ第三の線電流比較結果が小の場合に
    は、第一、第六の主回路スイッチングパワー素子にオフ
    状態を指令し、第三、第四の主回路スイッチングパワー
    素子にオン状態を指令し、第二あるいは第五の主回路ス
    イッチングパワー素子のいずれか１つの主回路スイッチ
    ングパワー素子のオフ状態を指令し、残る１つの主回路
    スイッチングパワー素子のオン状態を指令し、第二の主
    回路スイッチングパワー素子のオフ状態を指令し、第五
    の主回路スイッチングパワー素子のオン状態を指令して
    いる時には、第三の線電流比較結果が大になった時点か
    ら次の状態更新タイミングまでの間を第三の主回路スイ
    ッチングパワー素子にオフ状態を指令し第六の主回路ス
    イッチングパワー素子にオン状態を指令し、第五の主回
    路スイッチングパワー素子のオフ状態を指令し、第二の
    主回路スイッチングパワー素子のオン状態を指令してい
    る時には、第一の線電流比較結果が小になった時点から
    次の状態更新タイミングまでの間を第四の主回路スイッ
    チングパワー素子にオフ状態を指令し第一の主回路スイ
    ッチングパワー素子にオン状態を指令するように構成し
    た請求項１〜７いづれか１項に記載の電流指令型ＰＷＭ
    インバータ。
  9. 【請求項９】前記論理回路が、前記状態更新タイミング
    に第一の線電流比較結果が大かつ第二の線電流比較結果
    が小かつ第三の線電流比較結果が零の場合には、第一、
    第五の主回路スイッチングパワー素子にオフ状態を指令
    し、第二、第四の主回路スイッチングパワー素子にオン
    状態を指令し、前記状態更新タイミングの直前におい
    て、第三の主回路スイッチングパワー素子のオフ状態を
    指令し、第六の主回路スイッチングパワー素子のオン状
    態を指令している時には、第三の主回路スイッチングパ
    ワー素子のオフ状態を指令し、第六の主回路スイッチン
    グパワー素子のオン状態を指令し、第二の線電流比較結
    果が大になった時点から次の状態更新タイミングまでの
    間を第二の主回路スイッチングパワー素子にオフ状態を
    指令し第五の主回路スイッチングパワー素子にオン状態
    を指令し、前記状態更新タイミングの直前において、第
    六の主回路スイッチングパワー素子のオフ状態を指令
    し、第三の主回路スイッチングパワー素子のオン状態を
    指令している時には、第六の主回路スイッチングパワー
    素子のオフ状態を指令し、第三の主回路スイッチングパ
    ワー素子のオン状態を指令し、第一の線電流比較結果が
    小になった時点から次の状態更新タイミングまでの間を
    第四の主回路スイッチングパワー素子にオフ状態を指令
    し第一の主回路スイッチングパワー素子にオン状態を指
    令するように構成し、かつ、前記状態更新タイミングに
    第一の線電流比較結果が零かつ第二の線電流比較結果が
    大かつ第三の線電流比較結果が小の場合には、第二、第
    六の主回路スイッチングパワー素子にオフ状態を指令
    し、第三、第五の主回路スイッチングパワー素子にオン
    状態を指令し、前記状態更新タイミングの直前におい
    て、第一の主回路スイッチングパワー素子のオフ状態を
    指令し、第四の主回路スイッチングパワー素子のオン状
    態を指令している時には、第一の主回路スイッチングパ
    ワー素子のオフ状態を指令し、第四の主回路スイッチン
    グパワー素子のオン状態を指令し、第三の線電流比較結
    果が大になった時点から次の状態更新タイミングまでの
    間を第五の主回路スイッチングパワー素子にオフ状態を
    指令し第二の主回路スイッチングパワー素子にオン状態
    を指令し、前記状態更新タイミングの直前において、第
    四の主回路スイッチングパワー素子のオフ状態を指令
    し、第一の主回路スイッチングパワー素子のオン状態を
    指令している時には、第四の主回路スイッチングパワー
    素子のオフ状態を指令し、第一の主回路スイッチングパ
    ワー素子のオン状態を指令し、第二の線電流比較結果が
    小になった時点から次の状態更新タイミングまでの間を
    第一の主回路スイッチングパワー素子にオフ状態を指令
    し第四の主回路スイッチングパワー素子にオン状態を指
    令するように構成し、かつ、前記状態更新タイミングに
    第一の線電流比較結果が小かつ第二の線電流比較結果が
    零かつ第三の線電流比較結果が大の場合には、第三、第
    四の主回路スイッチングパワー素子にオフ状態を指令
    し、第一、第六の主回路スイッチングパワー素子にオン
    状態を指令し、前記状態更新タイミングの直前におい
    て、第二の主回路スイッチングパワー素子のオフ状態を
    指令し、第五の主回路スイッチングパワー素子のオン状
    態を指令している時には、第二の主回路スイッチングパ
    ワー素子のオフ状態を指令し、第五の主回路スイッチン
    グパワー素子のオン状態を指令し、第一の線電流比較結
    果が大になった時点から次の状態更新タイミングまでの
    間を第一の主回路スイッチングパワー素子にオフ状態を
    指令し第四の主回路スイッチングパワー素子にオン状態
    を指令し、前記状態更新タイミングの直前において、第
    五の主回路スイッチングパワー素子のオフ状態を指令
    し、第二の主回路スイッチングパワー素子のオン状態を
    指令している時には、第五の主回路スイッチングパワー
    素子のオフ状態を指令し、第二の主回路スイッチングパ
    ワー素子のオン状態を指令し、第三の線電流比較結果が
    小になった時点から次の状態更新タイミングまでの間を
    第六の主回路スイッチングパワー素子にオフ状態を指令
    し第三の主回路スイッチングパワー素子にオン状態を指
    令するように構成し、かつ、前記状態更新タイミングに
    第一の線電流比較結果が小かつ第二の線電流比較結果が
    大かつ第三の線電流比較結果が零の場合には、第二、第
    四の主回路スイッチングパワー素子にオフ状態を指令
    し、第一、第五の主回路スイッチングパワー素子にオン
    状態を指令し、前記状態更新タイミングの直前におい
    て、第三の主回路スイッチングパワー素子のオフ状態を
    指令し、第六の主回路スイッチングパワー素子のオン状
    態を指令している時には、第三の主回路スイッチングパ
    ワー素子のオフ状態を指令し、第六の主回路スイッチン
    グパワー素子のオン状態を指令し、第一の線電流比較結
    果が大になった時点から次の状態更新タイミングまでの
    間を第一の主回路スイッチングパワー素子にオフ状態を
    指令し第四の主回路スイッチングパワー素子にオン状態
    を指令し、前記状態更新タイミングの直前において、第
    六の主回路スイッチングパワー素子のオフ状態を指令
    し、第三の主回路スイッチングパワー素子のオン状態を
    指令している時には、第六の主回路スイッチングパワー
    素子のオフ状態を指令し、第三の主回路スイッチングパ
    ワー素子のオン状態を指令し、第二の線電流比較結果が
    小になった時点から次の状態更新タイミングまでの間を
    第五の主回路スイッチングパワー素子にオフ状態を指令
    し第二の主回路スイッチングパワー素子にオン状態を指
    令するように構成し、かつ、前記状態更新タイミングに
    第一の線電流比較結果が零かつ第二の線電流比較結果が
    小かつ第三の線電流比較結果が大の場合には、第三、第
    五の主回路スイッチングパワー素子にオフ状態を指令
    し、第二、第六の主回路スイッチングパワー素子にオン
    状態を指令し、前記状態更新タイミングの直前におい
    て、第一の主回路スイッチングパワー素子のオフ状態を
    指令し、第四の主回路スイッチングパワー素子のオン状
    態を指令している時には、第一の主回路スイッチングパ
    ワー素子のオフ状態を指令し、第四の主回路スイッチン
    グパワー素子のオン状態を指令し、第二の線電流比較結
    果が大になった時点から次の状態更新タイミングまでの
    間を第五の主回路スイッチングパワー素子にオフ状態を
    指令し第二の主回路スイッチングパワー素子にオン状態
    を指令し、前記状態更新タイミングの直前において、第
    四の主回路スイッチングパワー素子のオフ状態を指令
    し、第一の主回路スイッチングパワー素子のオン状態を
    指令している時には、第四の主回路スイッチングパワー
    素子のオフ状態を指令し、第一の主回路スイッチングパ
    ワー素子のオン状態を指令し、第三の線電流比較結果が
    小になった時点から次の状態更新タイミングまでの間を
    第三の主回路スイッチングパワー素子にオフ状態を指令
    し第六の主回路スイッチングパワー素子にオン状態を指
    令するように構成し、かつ、前記状態更新タイミングに
    第一の線電流比較結果が大かつ第二の線電流比較結果が
    零かつ第三の線電流比較結果が小の場合には、第一、第
    六の主回路スイッチングパワー素子にオフ状態を指令
    し、第三、第四の主回路スイッチングパワー素子にオン
    状態を指令し、前記状態更新タイミングの直前におい
    て、第二の主回路スイッチングパワー素子のオフ状態を
    指令し、第五の主回路スイッチングパワー素子のオン状
    態を指令している時には、第二の主回路スイッチングパ
    ワー素子のオフ状態を指令し、第五の主回路スイッチン
    グパワー素子のオン状態を指令し、第三の線電流比較結
    果が大になった時点から次の状態更新タイミングまでの
    間を第三の主回路スイッチングパワー素子にオフ状態を
    指令し第六の主回路スイッチングパワー素子にオン状態
    を指令し、前記状態更新タイミングの直前において、第
    五の主回路スイッチングパワー素子のオフ状態を指令
    し、第二の主回路スイッチングパワー素子のオン状態を
    指令している時には、第五の主回路スイッチングパワー
    素子のオフ状態を指令し、第二の主回路スイッチングパ
    ワー素子のオン状態を指令し、第一の線電流比較結果が
    小になった時点から次の状態更新タイミングまでの間を
    第四の主回路スイッチングパワー素子にオフ状態を指令
    し第一の主回路スイッチングパワー素子にオン状態を指
    令するように構成した請求項１〜７いづれか１項に記載
    の電流指令型ＰＷＭインバータ。
  10. 【請求項１０】第一の比較手段が、前記第一の線電流指
    令と前記第一の線電流検出結果との大小関係を周期的に
    比較し、第一の線電流指令と第一の線電流検出結果との
    差が少なくとも２回以上連続して零を含む許容値の範囲
    内にある場合に第一の線電流検出結果を零とし、少なく
    とも２回以上連続して第一の線電流指令と第一の線電流
    検出結果との差が前記許容値の範囲外にあり、かつ、第
    一の線電流指令よりも第一の線電流検出結果が大きい場
    合に第一の線電流比較結果を大とし、少なくとも２回以
    上連続して第一の線電流指令と第一の線電流検出結果と
    の差が前記許容値の範囲外にあり、かつ、第一の線電流
    指令よりも第一の線電流検出結果が小さい場合に第一の
    線電流比較結果を小とする構成とし、第二の比較手段
    が、前記第二の線電流指令と前記第二の線電流検出結果
    との大小関係を周期的に比較し、第二の線電流指令と第
    二の線電流検出結果との差が少なくとも２回以上連続し
    て零を含む許容値の範囲内にある場合に第二の線電流検
    出結果を零とし、少なくとも２回以上連続して第二の線
    電流指令と第二の線電流検出結果との差が前記許容値の
    範囲外にあり、かつ、第二の線電流指令よりも第二の線
    電流検出結果が大きい場合に第二の線電流比較結果を大
    とし、少なくとも２回以上連続して第二の線電流指令と
    第二の線電流検出結果との差が前記許容値の範囲外にあ
    り、かつ、第二の線電流指令よりも第二の線電流検出結
    果が小さい場合に第二の線電流比較結果を小とする構成
    とし、第三の比較手段が、前記第三の線電流指令と前記
    第三の線電流検出結果との大小関係を周期的に比較し、
    第三の線電流指令と第三の線電流検出結果との差が少な
    くとも２回以上連続して零を含む許容値の範囲内にある
    場合に第三の線電流検出結果を零とし、少なくとも２回
    以上連続して第三の線電流指令と第三の線電流検出結果
    との差が前記許容値の範囲外にあり、かつ、第三の線電
    流指令よりも第三の線電流検出結果が大きい場合に第三
    の線電流比較結果を大とし、少なくとも２回以上連続し
    て第三の線電流指令と第三の線電流検出結果との差が前
    記許容値の範囲外にあり、かつ、第三の線電流指令より
    も第三の線電流検出結果が小さい場合に第三の線電流比
    較結果を小とする構成とした請求項１〜９いづれか１項
    に記載の電流指令型ＰＷＭインバータ。
  11. 【請求項１１】第一の線電流指令と第一の線電流検出結
    果との差が零を含む許容値の範囲内にある場合に第一の
    線電流比較結果を零とし、前記第一の線電流指令と前記
    第一の線電流検出結果との差が前記許容値の範囲外にあ
    り、かつ第一の線電流指令よりも第一の線電流検出結果
    が大きい場合に第一の線電流比較結果を大とし、前記第
    一の線電流指令と前記第一の線電流検出結果との差が前
    記許容値の範囲外にあり、かつ第一の線電流指令よりも
    第一の線電流検出結果が小さい場合に第一の線電流比較
    結果を小とする第一の比較手段と、第二の線電流指令と
    第二の線電流検出結果との差が零を含む許容値の範囲内
    にある場合に第二の線電流比較結果を零とし、前記第二
    の線電流指令と前記第二の線電流検出結果との差が前記
    許容値の範囲外にあり、かつ第二の線電流指令よりも第
    二の線電流検出結果が大きい場合に第二の線電流比較結
    果を大とし、前記第二の線電流指令と前記第二の線電流
    検出結果との差が前記許容値の範囲外にあり、かつ第二
    の線電流指令よりも第二の線電流検出結果が小さい場合
    に第二の線電流比較結果を小とする第二の比較手段と、
    第三の線電流指令と第三の線電流検出結果との差が零を
    含む許容値の範囲内にある場合に第三の線電流比較結果
    を零とし、前記第三の線電流指令と前記第三の線電流検
    出結果との差が前記許容値の範囲外にあり、かつ第三の
    線電流指令よりも第一の線電流検出結果が大きい場合に
    第三の線電流比較結果を大とし、前記第三の線電流指令
    と前記第三の線電流検出結果との差が前記許容値の範囲
    外にあり、かつ第三の線電流指令よりも第三の線電流検
    出結果が小さい場合に第三の線電流比較結果を小とする
    第三の比較手段と、主回路直流電源のプラス端子に接続
    され前記三相電動機に第一の線電流を供給する第一の主
    回路スイッチングパワー素子、前記主回路直流電源のプ
    ラス端子に接続され前記三相電動機に第二の線電流を供
    給する第二の主回路スイッチングパワー素子、前記主回
    路直流電源のプラス端子に接続され前記三相電動機に第
    三の線電流を供給する第三の主回路スイッチングパワー
    素子、前記主回路直流電源のマイナス端子に接続され前
    記三相電動機に第一の線電流を供給する第四の主回路ス
    イッチングパワー素子、前記主回路直流電源のマイナス
    端子に接続され前記三相電動機に第二の線電流を供給す
    る第五の主回路スイッチングパワー素子及び、前記主回
    路直流電源のマイナス端子に接続され前記三相電動機に
    第三の線電流を供給する第六の主回路スイッチングパワ
    ー素子に前記第一の線電流比較結果と第二の線電流比較
    結果と第三の線電流比較結果を入力し、前記第一、第
    二、第三、第四、第五、第六の主回路スイッチングパワ
    ー素子のスイッチング指令信号を発生する論理回路と、
    周期的な状態更新タイミングを前記論理回路に与えるタ
    イミング発生手段を備え、前記論理回路が、前記状態更
    新タイミングに第一の線電流比較結果が小かつ第二の線
    電流比較結果が大かつ第三の線電流比較結果が大の場合
    には、第二、第三、第四の主回路スイッチングパワー素
    子にオフ状態を指令し、第一、第五、第六の主回路スイ
    ッチングパワー素子にオン状態を指令し、第二の線電流
    比較結果が小となった時点から次の状態更新タイミング
    まで間を第五の主回路スイッチングパワー素子にオフ状
    態を指令し第二の主回路スイッチングパワー素子にオン
    状態を指令し、また、第三の線電流比較結果が小となっ
    た時点から次の状態更新タイミングまでの間を第六の主
    回路スイッチングパワー素子にオフ状態を指令し第三の
    主回路スイッチングパワー素子にオン状態を指令するよ
    う構成し、かつ、前記状態更新タイミングに第一の線電
    流比較結果が大かつ第二の線電流比較結果が小かつ第三
    の線電流比較結果が大の場合には、第一、第三、第五の
    主回路スイッチングパワー素子にオフ状態を指令し、第
    二、第四、第六の主回路スイッチングパワー素子にオン
    状態を指令し、第一の線電流比較結果が小となった時点
    から次の状態更新タイミングまで間を第四の主回路スイ
    ッチングパワー素子にオフ状態を指令し第一の主回路ス
    イッチングパワー素子にオン状態を指令し、また、第三
    の線電流比較結果が小となった時点から次の状態更新タ
    イミングまで間を第六の主回路スイッチングパワー素子
    にオフ状態を指令し第三の主回路スイッチングパワー素
    子にオン状態を指令するよう構成し、かつ、前記状態更
    新タイミングに第一の線電流比較結果が大かつ第二の線
    電流比較結果が大かつ第三の線電流比較結果が小の場合
    には、第一、第二、第六の主回路スイッチングパワー素
    子にオフ状態を指令し、前記第三、第四、第五の主回路
    スイッチングパワー素子にオン状態を指令し、第一の線
    電流比較結果が小となった時点から次の状態更新タイミ
    ングまで間を第四の主回路スイッチングパワー素子にオ
    フ状態を指令し第一の主回路スイッチングパワー素子に
    オン状態を指令し、また、第二の線電流比較結果が小と
    なった時点から次の状態更新タイミングまで間を第五の
    主回路スイッチングパワー素子にオフ状態を指令し第二
    の主回路スイッチングパワー素子にオン状態を指令する
    よう構成し、かつ、前記状態更新タイミングに第一の線
    電流比較結果が大かつ第二の線電流比較結果が小かつ第
    三の線電流比較結果が小の場合には、第一、第五、第六
    の主回路スイッチングパワー素子にオフ状態を指令し、
    前記第二、第三、第四の主回路スイッチングパワー素子
    にオン状態を指令し、第二の線電流比較結果が大となっ
    た時点から次の状態更新タイミングまで間を第二の主回
    路スイッチングパワー素子にオフ状態を指令し第五の主
    回路スイッチングパワー素子にオン状態を指令し、ま
    た、第三の線電流比較結果が大となった時点から次の状
    態更新タイミングまで間を第三の主回路スイッチングパ
    ワー素子にオフ状態を指令し第六の主回路スイッチング
    パワー素子にオン状態を指令するよう構成し、かつ、前
    記状態更新タイミングに第一の線電流比較結果が小かつ
    第二の線電流比較結果が大かつ第三の線電流比較結果が
    小の場合には、第二、第四、第六の主回路スイッチング
    パワー素子にオフ状態を指令し、前記第一、第三、第五
    の主回路スイッチングパワー素子にオン状態を指令し、
    第一の線電流比較結果が大となった時点から次の状態更
    新タイミングまで間を第一の主回路スイッチングパワー
    素子にオフ状態を指令し第四の主回路スイッチングパワ
    ー素子にオン状態を指令し、また、第三の線電流比較結
    果が大となった時点から次の状態更新タイミングまで間
    を第三の主回路スイッチングパワー素子にオフ状態を指
    令し第六の主回路スイッチングパワー素子にオン状態を
    指令するよう構成し、かつ、前記状態更新タイミングに
    第一の線電流比較結果が小かつ第二の線電流比較結果が
    小かつ第三の線電流比較結果が大の場合には、第三、第
    四、第五の主回路スイッチングパワー素子にオフ状態を
    指令し、前記第一、第二、第六の主回路スイッチングパ
    ワー素子にオン状態を指令し、第一の線電流比較結果が
    大となった時点から次の状態更新タイミングまで間を第
    一の主回路スイッチングパワー素子にオフ状態を指令し
    第四の主回路スイッチングパワー素子にオン状態を指令
    し、また、第二の線電流比較結果が大となった時点から
    次の状態更新タイミングまで間を第二の主回路スイッチ
    ングパワー素子にオフ状態を指令し第五の主回路スイッ
    チングパワー素子にオン状態を指令するように構成した
    電流指令型ＰＷＭインバータの電流制御回路。
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