JP3551672B2 - Ｐｗｍコンバータ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は三相交流電源を直流電源に変換するＰＷＭコンバータに関わるものである。
【０００２】
【従来の技術】
近年、交流電源から直流電源または直流電源から交流電源の双方向に電力を送受する目的でＰＷＭコンバータが多く用いられている。
また、交流電源の電圧と電流の位相差の低減すなわち力率改善並びに交流電源の電流の歪みの抑制すなわち電源高調波の低減の目的でＰＷＭコンバータが用いられてきている。
【０００３】
ここで、一般的なＰＷＭコンバータのシステム構成を図１２を用いて説明する。図１２において、三相交流電源１の相電圧の最大値よりも、平滑コンデンサ６０のプラス端子とマイナス端子間の電圧が高い時に、まず、電流指令発生手段７に、三相交流電源１から入力すべき三相交流電流波形の位相情報値θと振幅指令値ｉｐがセットされ、これらの情報をもとに電流指令発生手段７は内部で三相交流電源１から入力すべき各線電流指令を第一の線電流指令ｉＴＵ、第二の線電流指令ｉＴＶ、第三の線電流指令ｉＴＷとして出力する。
【０００４】
次に、電源電流検出手段９は、三相交流電源１の二つの線電流を検出し、残り一つの線電流を検出した二つの線電流の和を取りかつ符号を反転し求め、第一の線電流測定結果ｉＦＵ、第二の線電流測定結果ｉＦＶ、第三の線電流測定結果ｉＦＷとして出力する。なお、この電源電流検出手段９は、三相交流電源１の三つの線電流を検出し、第一の線電流測定結果ｉＦＵ、第二の線電流測定結果ｉＦＶ、第三の線電流測定結果ｉＦＷとして出力してもよい。
【０００５】
次に、電流制御手段１０６は、第一の線電流指令ｉＴＵ、第二の線電流指令ｉＴＶ、第三の線電流指令ｉＴＷ、第一の線電流測定結果ｉＦＵ、第二の線電流測定結果ｉＦＶ、第三の線電流測定結果ｉＦＷを入力し、第一の線電流指令ｉＴＵと第一の線電流測定結果ｉＦＵ並びに第二の線電流指令ｉＴＶと第二の線電流測定結果ｉＦＶ並びに第三の線電流指令ｉＴＷと第三の線電流測定結果ｉＦＷをそれぞれなるべく一致させるように第一のスイッチング指令信号ＰＵ、第二のスイッチング指令信号ＰＶ、第三のスイッチング指令信号ＰＷを発生する。
【０００６】
次に、主回路パワー制御部８は、平滑コンデンサ６０と、三相ブリッジ構成をとる主回路パワー素子群２（平滑コンデンサ６０のプラス端子に接続され第一の線電流ＩＵを制御する第一の主回路スイッチングパワー素子Ｑ１と、平滑コンデンサ６０のプラス端子に接続され第二の線電流ＩＶを制御する第二の主回路スイッチングパワー素子Ｑ２と、平滑コンデンサ６０のプラス端子に接続され第三の線電流ＩＷを制御する第三の主回路スイッチングパワー素子Ｑ３と、平滑コンデンサ６０のマイナス端子に接続され三相交流電源１に第一の線電流ＩＵを供給する第四の主回路スイッチングパワー素子Ｑ４と、平滑コンデンサ６０のマイナス端子に接続され第二の線電流ＩＶを制御する第五の主回路スイッチングパワー素子Ｑ５と、平滑コンデンサ６０のマイナス端子に接続され第三の線電流ＩＷを制御する第六の主回路スイッチングパワー素子Ｑ６と、各主回路スイッチングパワー素子に並列に接続された還流ダイオードで構成）を有し、第一のスイッチング指令信号ＰＵに従って第一の主回路スイッチングパワー素子Ｑ１と第四の主回路スイッチングパワー素子Ｑ４のいずれかをＯＮさせ、第二のスイッチング指令信号ＰＶに従って第二の主回路スイッチングパワー素子Ｑ２と第五の主回路スイッチングパワー素子Ｑ５のいずれかをＯＮさせ、第三のスイッチング指令信号ＰＷに従って第三の主回路スイッチングパワー素子Ｑ３と第六の主回路スイッチングパワー素子Ｑ６のいずれかをＯＮさせるよう構成している。
【０００７】
ここでは、第一のスイッチング指令信号ＰＵがＬレベルになると第一の主回路スイッチングパワー素子Ｑ１をＯＮさせ、また、第一のスイッチング指令信号ＰＵがＨレベルになると第四の主回路スイッチングパワー素子Ｑ４をＯＮさせ、また、第二のスイッチング指令信号ＰＶがＬレベルになると第二の主回路スイッチングパワー素子Ｑ２をＯＮさせ、第二のスイッチング指令信号ＰＶがＨレベルになると第五の主回路スイッチングパワー素子Ｑ５をＯＮさせ、また、第三のスイッチング指令信号ＰＷがＬレベルになると第三の主回路スイッチングパワー素子Ｑ３をＯＮさせ、第三のスイッチング指令信号ＰＷがＨレベルになると第六の主回路スイッチングパワー素子Ｑ６をＯＮさせる構成として説明する。
また、平滑コンデンサ６０のプラス端子とマイナス端子間の電圧が三相交流電源１の相電圧の最大値以下の時は、主回路パワー素子群２の還流ダイオードにより三相交流電圧が整流される。
【０００８】
以上が、一般的なＰＷＭコンバータのシステム構成である。
以下に、従来のＰＷＭコンバータの構成について、図１３を用いて説明する。図１３は、ＰＷＭコンバータのシステム構成を示す図１２における電流制御手段１０６について、従来の構成を示すものである。また、図１４は図１３の動作を示す図である。
【０００９】
まず、第一、第二、第三の線電流指令ｉＴＵ、ｉＴＶ、ｉＴＷと第一、第二、第三の線電流測定結果ｉＦＵ、ｉＦＶ、ｉＦＷはそれぞれ減算手段１１７、１１８、１１９で引き算され、第一、第二、第三の線電流誤差信号ｉＥＵ、ｉＥＶ、ｉＥＷが求められる。第一、第二、第三の電流誤差アンプ１２０、１２１、１２２は、それぞれ第一、第二、第三の線電流誤差信号ｉＥＵ、ｉＥＶ、ｉＥＷが入力されて電圧指令信号ＶＵ、ＶＶ、ＶＷを出力する。この電流誤差アンプは、一般的に図１５に示す様にＰＩタイプ（比例・積分タイプ）の増幅器が用いられゲイン特性は次の式で求められる。
【００１０】
Ｇ＝Ｒ２×（Ｒ３×Ｃ１×Ｓ）／［Ｒ１×｛（Ｒ２＋Ｒ３）×Ｃ１×Ｓ＋１｝］
次に１３９は、三相ＰＷＭ信号発生手段であり、第一、第二、第三の比較器１２３、１２４、１２５並びに三角波発生手段１２６により構成され、前記第一、第二、第三の比較器１２３、１２４、１２５は、前記三角波発生手段１２６より出力される三角波信号ＳＣとそれぞれの電圧指令信号ＶＵ、ＶＶ、ＶＷとを比較し、第一、第二、第三のスイッチング指令信号ＰＵ、ＰＶ、ＰＷを出力する。
【００１１】
ここでは第一、第二、第三の比較器１２３、１２４、１２５は、それぞれ三角波信号ＳＣより電圧指令信号ＶＵ、ＶＶ、ＶＷが大きい時にＨレベル、小さい時にＬレベルを出力するものとする。
【００１２】
図１４は、図１３における電流制御手段１０６の動作を示す図で、第一、第二、第三の線電流指令ｉＴＵ、ｉＴＶ、ｉＴＷを三相正弦波とした場合の動作を示す。
【００１３】
【発明が解決しようとする課題】
ここで、図１３、図１４において、電流誤差アンプのゲインについて考察すると、電流誤差アンプのゲインを大きくすることにより、各線電流指令と各線電流測定結果が近づいて各線電流誤差を小さくでき、また、線電流指令に対する線電流測定結果の応答性が良くなることがわかる。
【００１４】
しかしながら、上記従来の構成ではリアクトルによる位相遅れや電流誤差アンプの位相遅れ、並びに三相ＰＷＭ信号発生手段でのむだ時間遅れ等により、あまり電流誤差アンプのゲインを大きくしすぎると発振現象が生じてしまうため、電流誤差アンプのゲインは発振しない範囲内で、しかも最大限大きな値とするのが一般的である。この電流誤差アンプのゲインは、設計時に三相交流電源、リアクトル、電源電流検出手段、電流制御手段、主回路パワー制御部の特性から電流制御ループの一巡伝達関数を検討して決定される。ここでは、これら特性の製造バラツキおよび温度特性を考慮し、最悪の場合でも発振現象が生じないところまでゲインを下げることが必要である。このゲインを決定する作業は設計現場において大きな労力を要し、製造現場での管理に大きな労力が要するという問題点を有している。
【００１５】
また、直流電圧により電流誤差アンプの最適ゲインが変化することから、ゲインを可変できるシステムの構築を行う必要がある。
【００１６】
次に、三角波発生手段および電流誤差アンプそのもののオフセットやドリフトは電流制御誤差の悪化やダイナミックレンジを狭める結果となるため、それら部品のオフセットおよびドリフトの小さなオペアンプを必要とし、また場合によっては製造時にオフセット調整作業が必要となり、高価であるという問題点を有している。
【００１７】
なお、図１３は、電流制御手段１０６をアナログ回路で実現した従来例であるが、第一、第二、第三の線電流測定結果ｉＦＵ、ｉＦＶ、ｉＦＷをＡ／Ｄ変換器でデジタルデータに変換し、同様の構成をマイコン等のディジタル回路で実現したものもある。その場合においても、電流誤差アンプのゲインを三相交流電源、電源電流検出手段、電流制御手段、主回路パワー制御部の特性から電流制御ループの一巡伝達関数を検討して決定する必要があり、その課題はアナログ回路で実現したものと同様である。
【００１８】
さらに、電流誤差アンプをマイコン等のディジタル回路で実現した場合、電流誤差アンプそのもののオフセットやドリフトはディジタル演算であるためなくすことができるが、この演算処理時間が大きいほど位相遅れが大きくなり、発振しやすくなる。これは結果的に処理時間を小さくしなければゲインを高くできないということで、非常に高速の演算処理能力を有するマイコン等を用いる必要があり、高価であるという問題点を有している。
【００１９】
また、第一、第二、第三の線電流測定結果ｉＦＵ、ｉＦＶ、ｉＦＷをディジタルデータに変換するＡ／Ｄ変換器も、変換時間が大きいほど位相遅れが大きくなり、発振しやすくなる。これは結果的に変換時間を小さくしなければゲインを高くできないということで、非常に高速の変換能力を有するＡ／Ｄ変換器を用いる必要があり、高価である。また、Ａ／Ｄ変換でのオフセットやドリフトは、電流制御誤差の悪化やダイナミックレンジを狭める結果となるため、それらが小さなＡ／Ｄ変換器を選定する必要があり、高価であるという問題点を有している。
【００２０】
本発明は、上記従来の問題点を解決するもので、安価で、ゲイン調整が全く不要で、かつ、線電流指令に対する線電流測定結果の応答性が極めて優れたＰＷＭコンバータを提供することを目的とする。
【００２１】
【課題を解決するための手段】
上記の課題を解決するために本発明は、三相交流電源と、前記三相交流電源の各相にそれぞれ接続されたリアクトルと、前記三相交流電源の線電流を直接的または間接的に測定し第一の線電流測定結果および第二の線電流測定結果および第三の線電流測定結果を出力する電源電流検出手段と、前記三相交流電源から入力すべき線電流を指令する第一の線電流指令および第二の線電流指令および第三の線電流指令を出力する電流指令発生手段と、前記第一の線電流指令と前記第一の線電流測定結果との大小関係を比較し、第一の線電流指令よりも第一の線電流測定結果が大きい場合に第一の線電流比較結果を大とし、第一の線電流測定結果が第一の線電流指令よりも小さい場合に前記第一の線電流比較結果を小とする第一の比較手段と、前記第二の線電流指令と前記第二の線電流測定結果との大小関係を比較し、第二の線電流指令よりも第二の線電流測定結果が大きい場合に第二の線電流比較結果を大とし、第二の線電流測定結果が第二の線電流指令よりも小さい場合に前記第二の線電流比較結果を小とする第二の比較手段と、前記第三の線電流指令と前記第三の線電流測定結果との大小関係を比較し、第三の線電流指令よりも第三の線電流測定結果が大きい場合に第三の線電流比較結果を大とし、第三の線電流測定結果が第三の線電流指令よりも小さい場合に前記第三の線電流比較結果を小とする第三の比較手段と、平滑コンデンサと、前記平滑コンデンサのプラス端子に接続され前記第一の線電流を制御する第一の主回路スイッチングパワー素子と、前記平滑コンデンサのプラス端子に接続され前記第二の線電流を制御する第二の主回路スイッチングパワー素子と、前記平滑コンデンサのプラス端子に接続され前記第三の線電流を制御する第三の主回路スイッチングパワー素子と、前記平滑コンデンサのマイナス端子に接続され前記第一の線電流を制御する第四の主回路スイッチングパワー素子と、前記平滑コンデンサのマイナス端子に接続され前記第二の線電流を制御する第五の主回路スイッチングパワー素子と、前記平滑コンデンサのマイナス端子に接続され前記第三の線電流を制御する第六の主回路スイッチングパワー素子と、前記各主回路スイッチングパワー素子に並列に接続されたダイオードで構成され三相ブリッジ構成をとる主回路パワー素子群と、前記第一の線電流比較結果と第二の線電流比較結果と第三の線電流比較結果を入力し、前記第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子のスイッチング指令信号を発生する論理回路と、周期的な状態更新タイミングを前記論理回路に与えるタイミング発生手段を備え、前記論理回路が、前記状態更新タイミングと、第一、第二および第三の線電流比較結果が変化したタイミングで、前記第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子についてそれぞれオン状態とするかまたはオフ状態とするかのスイッチング指令信号を決定するよう構成したＰＷＭコンバータである。上記手段によって、本発明のＰＷＭコンバータは、状態更新タイミングと第一、第二および第三の線電流比較結果が変化したタイミングで、それぞれの線電流指令と線電流測定結果の差が減少する方向に第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子をそれぞれオン状態とするかまたはオフ状態とするかを決定するというシンプルな動作を繰り返すことで、三相交流電源の各線電流はそれぞれの線電流指令信号に近づき、各線電流誤差を小さくできることがわかる。
【００２２】
本発明のＰＷＭコンバータは、電流誤差アンプを持たない構成のため、電流誤差アンプのゲイン調整にまつわる課題が本質的に解決でき、全くゲイン調整の必要がない。
【００２３】
さらに、三相交流電源、電源電流検出手段、電流制御手段、主回路パワー制御部の特性および仕様が変わっても常に各線電流誤差を最も小さくするよう動作し、また、特性の製造バラツキ並びに温度特性等があっても常に各線電流誤差を常に最も小さくするよう動作するため電流制御応答性にすぐれ、また、発振現象が生じる心配もない。
【００２４】
また、本発明のＰＷＭコンバータにおける電流制御手段は、第一、第二、第三の比較手段以外はすべてシンプルなディジタル回路にて構成でき、ディジタル回路で構成した部分はオフセットやドリフトの心配がなく、また安価である。
【００２５】
【発明の実施の形態】
上記の課題を解決するために本発明は、三相交流電源と、前記三相交流電源の各相にそれぞれ接続されたリアクトルと、前記三相交流電源の線電流を直接的または間接的に測定し第一の線電流測定結果および第二の線電流測定結果および第三の線電流測定結果を出力する電源電流検出手段と、前記三相交流電源から入力すべき線電流を指令する第一の線電流指令および第二の線電流指令および第三の線電流指令を出力する電流指令発生手段と、前記第一の線電流指令と前記第一の線電流測定結果との大小関係を比較し、第一の線電流指令よりも第一の線電流測定結果が大きい場合に第一の線電流比較結果を大とし、第一の線電流測定結果が第一の線電流指令よりも小さい場合に前記第一の線電流比較結果を小とする第一の比較手段と、前記第二の線電流指令と前記第二の線電流測定結果との大小関係を比較し、第二の線電流指令よりも第二の線電流測定結果が大きい場合に第二の線電流比較結果を大とし、第二の線電流測定結果が第二の線電流指令よりも小さい場合に前記第二の線電流比較結果を小とする第二の比較手段と、前記第三の線電流指令と前記第三の線電流測定結果との大小関係を比較し、第三の線電流指令よりも第三の線電流測定結果が大きい場合に第三の線電流比較結果を大とし、第三の線電流測定結果が第三の線電流指令よりも小さい場合に前記第三の線電流比較結果を小とする第三の比較手段と、平滑コンデンサと、前記平滑コンデンサのプラス端子に接続され前記第一の線電流を制御する第一の主回路スイッチングパワー素子と、前記平滑コンデンサのプラス端子に接続され前記第二の線電流を制御する第二の主回路スイッチングパワー素子と、前記平滑コンデンサのプラス端子に接続され前記第三の線電流を制御する第三の主回路スイッチングパワー素子と、前記平滑コンデンサのマイナス端子に接続され前記第一の線電流を制御する第四の主回路スイッチングパワー素子と、前記平滑コンデンサのマイナス端子に接続され前記第二の線電流を制御する第五の主回路スイッチングパワー素子と、前記平滑コンデンサのマイナス端子に接続され前記第三の線電流を制御する第六の主回路スイッチングパワー素子と、前記各主回路スイッチングパワー素子に並列に接続されたダイオードで構成され三相ブリッジ構成をとる主回路パワー素子群と、前記第一の線電流比較結果と第二の線電流比較結果と第三の線電流比較結果を入力し、前記第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子のスイッチング指令信号を発生する論理回路と、周期的な状態更新タイミングを前記論理回路に与えるタイミング発生手段を備え、前記論理回路が、前記状態更新タイミングと、第一、第二および第三の線電流比較結果が変化したタイミングで、前記第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子についてそれぞれオン状態とするかまたはオフ状態とするかのスイッチング指令信号を決定するよう構成したＰＷＭコンバータである。
【００２６】
また、前記論理回路が、前記状態更新タイミングに第一の線電流比較結果が大かつ第二の線電流比較結果が小かつ第三の線電流比較結果が小の場合には、第二、第三、第四の主回路スイッチングパワー素子にオフ状態を指令し、第一、第五、第六の主回路スイッチングパワー素子にオン状態を指令し、第二の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第五の主回路スイッチングパワー素子にオフ状態を指令し第二の主回路スイッチングパワー素子にオン状態を指令し、また、第三の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第六の主回路スイッチングパワー素子にオフ状態を指令し第三の主回路スイッチングパワー素子にオン状態を指令するよう構成し、かつ、前記状態更新タイミングに第一の線電流比較結果が小かつ第二の線電流比較結果が大かつ第三の線電流比較結果が小の場合には、第一、第三、第五の主回路スイッチングパワー素子にオフ状態を指令し、第二、第四、第六の主回路スイッチングパワー素子にオン状態を指令し、第一の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第四の主回路スイッチングパワー素子にオフ状態を指令し第一の主回路スイッチングパワー素子にオン状態を指令し、また、第三の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第六の主回路スイッチングパワー素子にオフ状態を指令し第三の主回路スイッチングパワー素子にオン状態を指令するよう構成し、かつ、前記状態更新タイミングに第一の線電流比較結果が小かつ第二の線電流比較結果が大かつ第三の線電流比較結果が大の場合には、第一、第二、第六の主回路スイッチングパワー素子にオフ状態を指令し、前記第三、第四、第五の主回路スイッチングパワー素子にオン状態を指令し、第一の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第四の主回路スイッチングパワー素子にオフ状態を指令し第一の主回路スイッチングパワー素子にオン状態を指令し、また、第二の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第五の主回路スイッチングパワー素子にオフ状態を指令し第二の主回路スイッチングパワー素子にオン状態を指令するよう構成し、かつ、前記状態更新タイミングに第一の線電流比較結果が小かつ第二の線電流比較結果が大かつ第三の線電流比較結果が大の場合には、第一、第五、第六の主回路スイッチングパワー素子にオフ状態を指令し、前記第二、第三、第四の主回路スイッチングパワー素子にオン状態を指令し、第二の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第二の主回路スイッチングパワー素子にオフ状態を指令し第五の主回路スイッチングパワー素子にオン状態を指令し、また、第三の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第三の主回路スイッチングパワー素子にオフ状態を指令し第六の主回路スイッチングパワー素子にオン状態を指令するよう構成し、かつ、前記状態更新タイミングに第一の線電流比較結果が大かつ第二の線電流比較結果が小かつ第三の線電流比較結果が大の場合には、第二、第四、第六の主回路スイッチングパワー素子にオフ状態を指令し、前記第一、第三、第五の主回路スイッチングパワー素子にオン状態を指令し、第一の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第一の主回路スイッチングパワー素子にオフ状態を指令し第四の主回路スイッチングパワー素子にオン状態を指令し、また、第三の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第三の主回路スイッチングパワー素子にオフ状態を指令し第六の主回路スイッチングパワー素子にオン状態を指令するよう構成し、かつ、前記状態更新タイミングに第一の線電流比較結果が大かつ第二の線電流比較結果が大かつ第三の線電流比較結果が小の場合には、第三、第四、第五の主回路スイッチングパワー素子にオフ状態を指令し、前記第一、第二、第六の主回路スイッチングパワー素子にオン状態を指令し、第一の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第一の主回路スイッチングパワー素子にオフ状態を指令し第四の主回路スイッチングパワー素子にオン状態を指令し、また、第二の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第二の主回路スイッチングパワー素子にオフ状態を指令し第五の主回路スイッチングパワー素子にオン状態を指令するよう構成したものである。
【００２７】
また、前記論理回路が、前記状態更新タイミングに第一の線電流比較結果が大かつ第二の線電流比較結果が小かつ第三の線電流比較結果が小の場合には、第二、第三、第四の主回路スイッチングパワー素子にオフ状態を指令し、前記第一、第五、第六の主回路スイッチングパワー素子にオン状態を指令し、次に第三の線電流比較結果が大となる前に第二の線電流比較結果が大となった場合には、その時点から第三の線電流比較結果が大となるまでの間を、第五の主回路スイッチングパワー素子にオフ状態を指令し第二の主回路スイッチングパワー素子にオン状態を指令し、第三の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第一、第二、第三の主回路スイッチングパワー素子にオフ状態を指令し、第四、第五、第六の主回路スイッチングパワー素子にオン状態を指令し、また、第二の線電流比較結果が大となる前に第三の線電流比較結果が大となった場合には、その時点から第二の線電流比較結果が大となるまでの間を、第六の主回路スイッチングパワー素子にオフ状態を指令し第三の主回路スイッチングパワー素子にオン状態を指令し、第二の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第一、第二、第三の主回路スイッチングパワー素子にオフ状態を指令し、第四、第五、第六の主回路スイッチングパワー素子にオン状態を指令するよう構成し、また、前記状態更新タイミングに第一の線電流比較結果が小かつ第二の線電流比較結果が大かつ第三の線電流比較結果が小の場合には、第一、第三、第五の主回路スイッチングパワー素子にオフ状態を指令し、前記第二、第四、第六の主回路スイッチングパワー素子にオン状態を指令し、次に第一の線電流比較結果が大となる前に第三の線電流比較結果が大となった場合には、その時点から第一の線電流比較結果が小となるまでの間を、第六の主回路スイッチングパワー素子にオフ状態を指令し第三の主回路スイッチングパワー素子にオン状態を指令し、第一の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第一、第二、第三の主回路スイッチングパワー素子にオフ状態を指令し、第四、第五、第六の主回路スイッチングパワー素子にオン状態を指令し、また、第三の線電流比較結果が大となる前に第一の線電流比較結果が大となった場合には、その時点から第三の線電流比較結果が大となるまでの間を、第四の主回路スイッチングパワー素子にオフ状態を指令し第一の主回路スイッチングパワー素子にオン状態を指令し、第三の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第一、第二、第三の主回路スイッチングパワー素子にオフ状態を指令し、第四、第五、第六の主回路スイッチングパワー素子にオン状態を指令するよう構成し、また、前記状態更新タイミングに第一の線電流比較結果が小かつ第二の線電流比較結果が小かつ第三の線電流比較結果が大の場合には、第一、第二、第六の主回路スイッチングパワー素子にオフ状態を指令し、前記第三、第四、第五の主回路スイッチングパワー素子にオン状態を指令し、次に第二の線電流比較結果が大となる前に第一の線電流比較結果が大となった場合には、その時点から第二の線電流比較結果が大となるまでの間を、第四の主回路スイッチングパワー素子にオフ状態を指令し第一の主回路スイッチングパワー素子にオン状態を指令し、第二の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第一、第二、第三の主回路スイッチングパワー素子にオフ状態を指令し、第四、第五、第六の主回路スイッチングパワー素子にオン状態を指令し、また、第一の線電流比較結果が大となる前に第二の線電流比較結果が大となった場合には、その時点から第一の線電流比較結果が大となるまでの間を、第五の主回路スイッチングパワー素子にオフ状態を指令し第二の主回路スイッチングパワー素子にオン状態を指令し、第一の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第一、第二、第三の主回路スイッチングパワー素子にオフ状態を指令し、第四、第五、第六の主回路スイッチングパワー素子にオン状態を指令するよう構成し、また、前記状態更新タイミングに第一の線電流比較結果が小かつ第二の線電流比較結果が大かつ第三の線電流比較結果が大の場合には、第一、第五、第六の主回路スイッチングパワー素子にオフ状態を指令し、前記第二、第三、第四の主回路スイッチングパワー素子にオン状態を指令し、次に第三の線電流比較結果が小となる前に第二の線電流比較結果が小となった場合には、その時点から第三の線電流比較結果が小となるまでの間を、第二の主回路スイッチングパワー素子にオフ状態を指令し第五の主回路スイッチングパワー素子にオン状態を指令し、第三の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第四、第五、第六の主回路スイッチングパワー素子にオフ状態を指令し、第一、第二、第三の主回路スイッチングパワー素子にオン状態を指令し、また、第二の線電流比較結果が小となる前に第三の線電流比較結果が小となった場合には、その時点から第二の線電流比較結果が小となるまでの間を、第三の主回路スイッチングパワー素子にオフ状態を指令し第六の主回路スイッチングパワー素子にオン状態を指令し、第二の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第四、第五、第六の主回路スイッチングパワー素子にオフ状態を指令し、第一、第二、第三の主回路スイッチングパワー素子にオン状態を指令するよう構成し、また、前記状態更新タイミングに第一の線電流比較結果が大かつ第二の線電流比較結果が小かつ第三の線電流比較結果が大の場合には、第二、第四、第六の主回路スイッチングパワー素子にオフ状態を指令し、前記第一、第三、第五の主回路スイッチングパワー素子にオン状態を指令し、次に第一の線電流比較結果が小となる前に第三の線電流比較結果が小となった場合には、その時点から第一の線電流比較結果が小となるまでの間を、第三の主回路スイッチングパワー素子にオフ状態を指令し第六の主回路スイッチングパワー素子にオン状態を指令し、第一の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第四、第五、第六の主回路スイッチングパワー素子にオフ状態を指令し、第一、第二、第三の主回路スイッチングパワー素子にオン状態を指令し、また、第三の線電流比較結果が小となる前に第一の線電流比較結果が小となった場合には、その時点から第三の線電流比較結果が小となるまでの間を、第一の主回路スイッチングパワー素子にオフ状態を指令し第四の主回路スイッチングパワー素子にオン状態を指令し、第三の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第四、第五、第六の主回路スイッチングパワー素子にオフ状態を指令し、第一、第二、第三の主回路スイッチングパワー素子にオン状態を指令するよう構成し、また、前記状態更新タイミングに第一の線電流比較結果が大かつ第二の線電流比較結果が大かつ第三の線電流比較結果が小の場合には、第三、第四、第五の主回路スイッチングパワー素子にオフ状態を指令し、前記第一、第二、第六の主回路スイッチングパワー素子にオン状態を指令し、次に第一の線電流比較結果が小となる前に第二の線電流比較結果が小となった場合には、その時点から第一の線電流比較結果が小となるまでの間を、第二の主回路スイッチングパワー素子にオン状態を指令し第五の主回路スイッチングパワー素子にオン状態を指令し、第一の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第四、第五、第六の主回路スイッチングパワー素子にオフ状態を指令し、第一、第二、第三の主回路スイッチングパワー素子にオン状態を指令し、また、第二の線電流比較結果が小となる前に第一の線電流比較結果が小となった場合には、その時点から第二の線電流比較結果が小となるまでの間を、第一の主回路スイッチングパワー素子にオフ状態を指令し第四の主回路スイッチングパワー素子にオン状態を指令し、第二の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第四、第五、第六の主回路スイッチングパワー素子にオフ状態を指令し、第一、第二、第三の主回路スイッチングパワー素子にオン状態を指令するよう構成したものである。
【００２８】
また、本発明は、第一の比較手段が、前記第一の線電流指令と前記第一の線電流測定結果との大小関係を周期的に比較し、第一の線電流指令よりも第一の線電流測定結果が少なくとも２回以上連続して大きい場合に第一の線電流比較結果を大とし、第一の線電流測定結果が第一の線電流指令よりも少なくとも２回以上連続して小さい場合に前記第一の線電流比較結果を小とする構成とし、第二の比較手段が、前記第二の線電流指令と前記第二の線電流測定結果との大小関係を周期的に比較し、第二の線電流指令よりも第二の線電流測定結果が少なくとも２回以上連続して大きい場合に第二の線電流比較結果を大とし、第二の線電流測定結果が第二の線電流指令よりも少なくとも２回以上連続して小さい場合に前記第二の線電流比較結果を小とする構成とし、第三の比較手段が、前記第三の線電流指令と前記第三の線電流測定結果との大小関係を周期的に比較し、第三の線電流指令よりも第三の線電流測定結果が少なくとも２回以上連続して大きい場合に第三の線電流比較結果を大とし、第三の線電流測定結果が第三の線電流指令よりも少なくとも２回以上連続して小さい場合に前記第三の線電流比較結果を小とする構成としたものである。
【００２９】
また、本発明は、前記論理回路が、前記状態更新タイミングと、第一、第二および第三の線電流比較結果が変化したタイミングで、前記第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子についてそれぞれオン状態とするかまたはオフ状態とするかのスイッチング指令信号を決定するよう構成し、第一、第二および第三の線電流比較結果が変化したタイミングでは予め定められた時間だけ遅延させて第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子のスイッチング指令信号を出力する遅延手段を有するものである。
【００３０】
さらに、本発明は、前記電流指令発生手段が、前記三相交流電源の中性点から見た各相電圧とそれぞれ同位相の正弦波信号であるまたは逆位相の正弦波信号である第一の線電流指令、第二の線電流指令、第三の線電流指令を出力する構成としたものである。
【００３１】
このように、本発明のＰＷＭコンバータは、状態更新タイミングと第一、第二および第三の線電流比較結果が変化したタイミングで、それぞれの線電流指令と線電流測定結果の差が減少する方向に第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子をそれぞれオン状態とするかまたはオフ状態とするかを決定するというシンプルな動作を繰り返すことで、三相交流電源の各線電流はそれぞれの線電流指令信号に近づき、各線電流誤差を小さくできることがわかる。本発明のＰＷＭコンバータは、電流誤差アンプを持たない構成のため、電流誤差アンプのゲイン調整にまつわる課題が本質的に解決でき、全くゲイン調整の必要がない。
【００３２】
さらに、リアクトル、電源電流検出手段、電流制御手段、主回路パワー制御部の特性および仕様が変わっても常に各線電流誤差を最も小さくするよう動作し、また、特性の製造バラツキ並びに温度特性等があっても常に各線電流誤差を常に最も小さくするよう動作するため電流制御応答性にすぐれ、また、発振現象が生じる心配もない。
【００３３】
また、直流電圧の値が変化しても、ゲイン調整の必要がなく、常に各線電流誤差を最も小さくするような動作を行う。
【００３４】
また、本発明のＰＷＭコンバータにおける電流制御手段は、第一、第二、第三の比較手段以外はすべてシンプルなディジタル回路にて構成でき、ディジタル回路で構成した部分はオフセットやドリフトの心配がなく、また安価である。
【００３５】
また、第一の比較手段が、前記第一の線電流指令と前記第一の線電流測定結果との大小関係を周期的に比較し、第一の線電流指令よりも第一の線電流測定結果が少なくとも２回以上連続して大きい場合に第一の線電流比較結果を大とし、第一の線電流測定結果が第一の線電流指令よりも少なくとも２回以上連続して小さい場合に前記第一の線電流比較結果を小とする構成とし、第二の比較手段が、前記第二の線電流指令と前記第二の線電流測定結果との大小関係を周期的に比較し、第二の線電流指令よりも第二の線電流測定結果が少なくとも２回以上連続して大きい場合に第二の線電流比較結果を大とし、第二の線電流測定結果が第二の線電流指令よりも少なくとも２回以上連続して小さい場合に前記第二の線電流比較結果を小とする構成とし、第三の比較手段が、前記第三の線電流指令と前記第三の線電流測定結果との大小関係を周期的に比較し、第三の線電流指令よりも第三の線電流測定結果が少なくとも２回以上連続して大きい場合に第三の線電流比較結果を大とし、第三の線電流測定結果が第三の線電流指令よりも少なくとも２回以上連続して小さい場合に前記第三の線電流比較結果を小とする構成としたものでは、比較手段の各出力信号に重畳したノイズを除去することができ、ノイズが発生しやすい条件においても三相交流電源の各線電流を第一、第二、第三の線電流指令に正確に一致するよう制御できる。
【００３６】
また、前記論理回路が、前記状態更新タイミングと、第一、第二および第三の線電流比較結果が変化したタイミングで、前記第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子についてそれぞれオン状態とするかまたはオフ状態とするかのスイッチング指令信号を決定するよう構成し、第一、第二および第三の線電流比較結果が変化したタイミングでは予め定められた時間だけ遅延させて第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子のスイッチング指令信号を出力する遅延手段を有するものでは、三相交流電源の各線電流を、各線電流指令に極めてよく一致させることができる。
【００３７】
さらに、本発明は、前記電流指令発生手段が、前記三相交流電源の中性点から見た各相電圧とそれぞれ同位相の正弦波信号であるまたは逆位相の正弦波信号である第一の線電流指令、第二の線電流指令、第三の線電流指令を出力する構成としたものでは、各相電圧と各線電流との位相差の低減すなわち力率改善を行うことができると同時に、各線電流を正弦波になるように制御できるため線電流の歪みを抑制するすなわち電源高調波を低減することができる。
【００３８】
【実施例】
以下本発明の実施例について、図面を参照しながら説明する。
【００３９】
（実施例１）
図８は本発明の第１の実施例のＰＷＭコンバータのシステム構成を示したものである。図８において、三相交流電源１の相電圧の最大値よりも、平滑コンデンサ６０のプラス端子とマイナス端子間の電圧が高い時に、まず、電流指令発生手段７に、三相交流電源１から入力すべき三相交流電流波形の位相情報値θと振幅指令値ｉｐがセットされ、これらの情報をもとに電流指令発生手段７は内部で三相交流電源１から入力すべき各線電流指令を第一の線電流指令ｉＴＵ、第二の線電流指令ｉＴＶ、第三の線電流指令ｉＴＷとして出力する。
【００４０】
次に、電源電流検出手段９は、三相交流電源１の二つの線電流を検出し、残り一つの線電流を検出した二つの線電流の和を取りかつ符号を反転し求め、第一の線電流測定結果ｉＦＵ、第二の線電流測定結果ｉＦＶ、第三の線電流測定結果ｉＦＷとして出力する。なお、この電源電流検出手段９は、三相交流電源１の三つの線電流を検出し、第一の線電流測定結果ｉＦＵ、第二の線電流測定結果ｉＦＶ、第三の線電流測定結果ｉＦＷとして出力してもよい。
【００４１】
次に、電流制御手段６は、第一の線電流指令ｉＴＵ、第二の線電流指令ｉＴＶ、第三の線電流指令ｉＴＷ、第一の線電流測定結果ｉＦＵ、第二の線電流測定結果ｉＦＶ、第三の線電流測定結果ｉＦＷを入力し、第一のスイッチング指令信号ＰＵ、第二のスイッチング指令信号ＰＶ、第三のスイッチング指令信号ＰＷを発生させる。
【００４２】
この電流制御手段６の動作については、後程詳しい説明を行う。
次に、主回路パワー制御部８は、平滑コンデンサ６０と、三相ブリッジ構成をとる主回路パワー素子群２（平滑コンデンサ６０のプラス端子に接続され第一の線電流ＩＵを制御する第一の主回路スイッチングパワー素子Ｑ１と、平滑コンデンサ６０のプラス端子に接続され第二の線電流ＩＶを制御する第二の主回路スイッチングパワー素子Ｑ２と、平滑コンデンサ６０のプラス端子に接続され第三の線電流ＩＷを制御する第三の主回路スイッチングパワー素子Ｑ３と、平滑コンデンサ６０のマイナス端子に接続され三相交流電源１に第一の線電流ＩＵを供給する第四の主回路スイッチングパワー素子Ｑ４と、平滑コンデンサ６０のマイナス端子に接続され第二の線電流ＩＶを制御する第五の主回路スイッチングパワー素子Ｑ５と、平滑コンデンサ６０のマイナス端子に接続され第三の線電流ＩＷを制御する第六の主回路スイッチングパワー素子Ｑ６と、各主回路スイッチングパワー素子に並列に接続された還流ダイオードで構成）を有し、論理反転手段５及びベースドライブ手段４を設けて、前記論理反転手段５及びベースドライブ手段４の作用により、第一のスイッチング指令信号ＰＵに従って第一の主回路スイッチングパワー素子Ｑ１と第四の主回路スイッチングパワー素子Ｑ４のいずれかをＯＮさせ、第二のスイッチング指令信号ＰＶに従って第二の主回路スイッチングパワー素子Ｑ２と第五の主回路スイッチングパワー素子Ｑ５のいずれかをＯＮさせ、第三のスイッチング指令信号ＰＷに従って第三の主回路スイッチングパワー素子Ｑ３と第六の主回路スイッチングパワー素子Ｑ６のいずれかをＯＮさせるよう構成している。
【００４３】
ここでは、第一のスイッチング指令信号ＰＵがＬレベルになると第一の主回路スイッチングパワー素子Ｑ１をＯＮさせ、また、第一のスイッチング指令信号ＰＵがＨレベルになると第四の主回路スイッチングパワー素子Ｑ４をＯＮさせ、また、第二のスイッチング指令信号ＰＶがＬレベルになると第二の主回路スイッチングパワー素子Ｑ２をＯＮさせ、第二のスイッチング指令信号ＰＶがＨレベルになると第五の主回路スイッチングパワー素子Ｑ５をＯＮさせ、また、第三のスイッチング指令信号ＰＷがＬレベルになると第三の主回路スイッチングパワー素子Ｑ３をＯＮさせ、第三のスイッチング指令信号ＰＷがＨレベルになると第六の主回路スイッチングパワー素子Ｑ６をＯＮさせる構成として説明する。
【００４４】
また、平滑コンデンサ６０のプラス端子とマイナス端子間の電圧が三相交流電源１の相電圧の最大値以下の時は、主回路パワー素子群２の還流ダイオードにより三相交流電圧が整流される。
【００４５】
以上が、本発明の第１の実施例のＰＷＭコンバータのシステム構成である。
次に図８に示した本発明の第１の実施例のＰＷＭコンバータのシステム構成における電流制御手段６の構成を図１に示す。図１において、１７、１８、１９は第一、第二、第三の比較手段であり、各々反転入力端子にｉＴＵ、ｉＴＶ、ｉＴＷが入力され、非反転入力端子には、各々第一、第二、第三の線電流測定結果ｉＦＵ、ｉＦＶ、ｉＦＷが入力される。そして、各比較手段から、第一、第二、第三の線電流比較結果ＨＵ、ＨＶ、ＨＷが出力される。なお、以後の説明の都合上、前記ＨＵ、ＨＶ、ＨＷは、線電流指令の値に対し、線電流測定結果の方が大であればＨレベル、線電流指令の値に対し、線電流測定結果の方が小であればＬレベルになるものとする。
【００４６】
次に１０は、論理回路であり、第一、第二、第三の線電流比較結果ＨＵ、ＨＶ、ＨＷが入力されるとともに、タイミング発生手段１１からの状態更新タイミング信号ＣＬＫ１０が入力され、主回路スイッチングパワー素子Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６のＯＮ、ＯＦＦを指令する第一、第二、第三のスイッチング指令信号ＰＵ、ＰＶ、ＰＷを出力する。
【００４７】
この論理回路１０は、まず、状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングで第一、第二、第三の線電流比較結果ＨＵ、ＨＶ、ＨＷの信号レベルに基づき状態変更が行われて、第一、第二、第三のスイッチング指令信号ＰＵ、ＰＶ、ＰＷが出力され、次に、第一、第二、第三の線電流比較結果ＨＵ、ＨＶ、ＨＷの信号レベルの変化に基づき、第一、第二、第三のスイッチング指令信号ＰＵ、ＰＶ、ＰＷを変更する。
【００４８】
ここで、前記論理回路１０の真理値表を（表１）に示す。
【００４９】
【表１】
【００５０】
以下に、（表１）の読み方について説明する。（表１）において、状態Ｎｏ．（Ａ００、ＡＸ１、ＡＸ２、Ａ００、ＡＹ１、ＡＹ２、Ｂ００、ＢＸ１等）は、論理回路１０の入出力状態を表し、状態更新タイミング信号の↑記号は、状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングを示し、◆記号はＨレベルまたはＬレベルの安定した状態を示す。
【００５１】
また、線電流比較結果の＊記号は、ＤＯＮ’Ｔ ＣＡＲＥ、すなわちＨレベルでもＬレベルでも動作に関係がないことを示す。その他は、ＨはＨレベルを、ＬはＬレベルを示す。リセット信号ＲＥＳＥＴは、論理回路１０の初期化の為の入力信号であり、通常Ｌレベルで、Ｈレベルの場合において、論理回路１０は直ちに初期化される。
【００５２】
次に、（表１）を用いて、論理回路１０の動作を説明すると、まず、状態更新タイミング信号ＣＬＫ１０が立ち上がる（立ち上がりエッジが入力する）と、そのときの第一、第二、第三の線電流比較結果ＨＵ、ＨＶ、ＨＷのレベルに応じて、状態Ｎｏ．Ａ００、Ｂ００、Ｃ００、Ｄ００、Ｅ００、Ｆ００、Ｇ００、Ｈ００の８つの状態に推移する。（状態Ｎｏ．の１桁目に着目し、Ａ〜Ｈの８つに分岐。説明の都合上、状態Ｎｏ．の３桁の英数記号については、左から１桁目、２桁目、３桁目と呼ぶこととする。）
ここで、まず、状態Ｎｏ．Ａ００、Ｂ００、Ｃ００、Ｄ００、Ｅ００、Ｆ００のいずれかに推移した場合について説明する。
【００５３】
これらの状態に推移した場合には、状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングの第一、第二、第三の線電流比較結果ＨＵ、ＨＶ、ＨＷの内、同一信号レベルの２つの信号に着目し、その２つの信号の内、どちらが先に変化するかによって、以後の動作が異なる。（状態Ｎｏ．の２桁目に着目し、ＸとＹの２つに分岐）
例えば、状態Ｎｏ．Ａ００の場合は、第二の線電流比較結果ＨＶが先に変化すれば状態Ｎｏ．ＡＸ１に推移し、第三の線電流比較結果ＨＷが先に変化すれば状態Ｎｏ．ＡＹ１に推移する。その後、状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングの第一、第二、第三の線電流比較結果ＨＵ、ＨＶ、ＨＷの内、同一信号レベルの２つの信号の内、先に変化した信号でないもう一方の信号が変化すると、状態Ｎｏ．の１桁目と２桁目が同一の３桁目が２の状態に推移する。
【００５４】
例えば、状態Ｎｏ．ＡＸ１の状態からは、状態Ｎｏ．ＡＸ２へ、状態Ｎｏ．ＡＹ１の状態であれば状態Ｎｏ．ＡＹ２へ推移する。その後、その状態を次回の状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングまで保持する。
【００５５】
最後に、状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングに、状態Ｎｏ．Ｇ００またはＨ００に推移した場合について説明すると、これらの場合は次回の状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジが入力されるまで、この状態が保持され、従って第一、第二、第三のスイッチング指令信号ＰＵ、ＰＶ、ＰＷはそのレベルを出力し続ける。
【００５６】
以上が（表１）の読み方の説明である。
以下に、（表１）の真理値表に基づき前記論理回路１０の動作について説明を行う。
【００５７】
まず、状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングの動作について説明する。
【００５８】
論理回路１０は、状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングに、第一、第二、第三の線電流比較結果ＨＵ、ＨＶ、ＨＷの信号レベルを読みとり、その時の第一、第二、第三の線電流測定結果ｉＦＵ、ｉＦＶ、ｉＦＷをそれぞれの第一、第二、第三の線電流指令ｉＴＵ、ｉＴＶ、ｉＴＷに近づける方向、すなわち、ｉＦＵ、ｉＦＶ、ｉＦＷが線電流指令と一致する変化が生じる様に論理回路１０の出力ＰＵ、ＰＶ、ＰＷの信号レベルを決定する。これは結果的に、ＰＵ、ＰＶ、ＰＷの信号レベルがＨＵ、ＨＶ、ＨＷをそれぞれ反転したレベルとなる。例えば、ＨＵがＨレベルであれば、ＰＵはＬレベルに、ＨＵがＬレベルであれば、ＰＵはＨレベルに決定される。ＰＶ、ＰＷについても同様である。
【００５９】
次に、状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングの後、次回の状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングまでの論理回路１０の動作について説明する。
この間の動作は、状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングにおける、ＨＵ、ＨＶ、ＨＷの３つの信号のレベルによって定まる。
ここで、このＨＵ、ＨＶ、ＨＷの３つの信号レベルに着目し、３つの信号レベルの内の１つの信号のレベルが異なる場合における動作、すなわち、
（ＨＵ、ＨＶ、ＨＷ）＝（Ｌ、Ｈ、Ｈ）
または＝（Ｈ、Ｌ、Ｈ）
または＝（Ｈ、Ｈ、Ｌ）
または＝（Ｈ、Ｌ、Ｌ）
または＝（Ｌ、Ｈ、Ｌ）
または＝（Ｌ、Ｌ、Ｈ）
の場合と、
３つの信号レベルが全て同一レベルの場合、すなわち、
（ＨＵ、ＨＶ、ＨＷ）＝（Ｈ、Ｈ、Ｈ）
または＝（Ｌ、Ｌ、Ｌ）
の場合とに分けて以下に説明する。
【００６０】
まず、状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングにおいて、ＨＵ、ＨＶ、ＨＷの３つの信号レベルの内の１つの信号のレベルが異なる場合における動作について説明する。
【００６１】
三相交流電源１の線電流は、３つの線電流の内の２つの線電流の値の和の極性を反転した値が、残り１つの値になることは自明の理である。そこで、本発明の第１の実施例における論理回路１０では、状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングにおけるＨＵ、ＨＶ、ＨＷの３つの信号の内のレベルが同一の２つの信号に着目し、この２信号に関する線電流を供給する主回路スイッチングパワー素子のＯＮ、ＯＦＦを制御する様にスイッチング指令信号ＰＵ、ＰＶ、ＰＷのレベルを決定する。
【００６２】
すなわち、まず、レベルが同一の２つの信号の内の先にレベルが反転した信号が関わる線電流を供給する主回路スイッチングパワー素子のＯＮ、ＯＦＦを、ＯＮであればＯＦＦ、ＯＦＦであればＯＮという具合に切り替わる様、該当するスイッチング指令信号のレベルを反転する。続いて、レベルが同一であった２つの信号の内の残りの１つの信号のレベルが反転した際、同様に反転した信号の関わる線電流を供給する主回路スイッチングパワー素子のＯＮ、ＯＦＦを切り替える様に該当するスイッチング指令信号のレベルを反転する。
【００６３】
この時点で、論理回路１０の出力である第一、第二、第三のスイッチング指令信号ＰＵ、ＰＶ、ＰＷの３つの信号は同一レベルとなり、状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングにおけるＨＵ、ＨＶ、ＨＷの３つの信号の内のレベルの異なる１つの信号のレベルと一致し、次回の状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングまで、このＰＵ、ＰＶ、ＰＷはレベルを維持する。そして、次回の状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミング後も同様の動作を繰り返し行うよう構成している。
【００６４】
次に、状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングにおいて、ＨＵ、ＨＶ、ＨＷの３つの信号のレベルが全て同一レベルである場合における動作について説明する。
ＨＵ、ＨＶ、ＨＷの３つの信号のレベルが全て同一レベルである場合には、次回の状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングまで、状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングに定められたＰＵ、ＰＶ、ＰＷの信号レベルが維持される。
【００６５】
以上が、本発明の第１の実施例におけるＰＷＭコンバータの電流制御手段６の構成についての説明であるが、以下に、本発明の第１の実施例におけるＰＷＭコンバータの電流制御手段６の論理回路１０の構成について、さらに詳しい説明を行う。
【００６６】
論理回路１０の内部構成について、図２を用いて以下説明を行う。図２において、構成要素の動作について説明する。まず、３６、３７、３８、３９、４０、４１は第一、第二、第三、第四、第五、第六のデータセレクタで、その動作は、入力端子ＳＥＬがＨレベルの時には出力端子Ｙに入力端子Ｂのレベルが、入力端子ＳＥＬがＬレベルの時には出力端子Ｙに入力端子Ａのレベルが出力される構成となっている。
【００６７】
次に、２６、２７、２８は第一、第二、第三のリセット優先ＲＳフリップフロップで、入力端子ＲがＨレベルでかつ入力端子ＳがＬレベルの時にリセットされて出力端子ＱはＬレベルに変化し、入力端子ＲがＬレベルでかつ入力端子ＳがＨレベルの時にセットされて出力端子ＱはＨレベルに変化し、入力端子ＲがＨレベルでかつ入力端子ＳがＨレベルの時にはリセットが優先されてリセットされ、出力端子ＱはＬレベルに変化する。
【００６８】
次に、２９、３０、３１、１２、１３、１４は第一、第二、第三、第四、第五、第六のＤラッチで、入力端子ＣＫに入力される信号の立ち上がりエッジのタイミングで入力端子Ｄのレベルをラッチし、そのレベルを出力端子Ｑに出力する。ただし、入力端子ＰＲはプリセット信号を入力する端子で、Ｈレベルが入力された場合に最優先でプリセットされ、出力端子Ｑには、Ｈレベルが出力される。
【００６９】
次に、２３、２４、２５、１２７、１２８、１２９、１３０、１３１、１３２は第一、第二、第三、第四、第五、第六、第七、第八、第九の反転ゲートで、入力端子にＨレベルが入力されると出力端子にＬレベルを、入力端子にＬレベルが入力されると出力端子にＨレベルを出力する。２２は、データデコード手段で、入力端子Ａ、Ｂ、Ｃと出力端子Ｙを有し、その真理値表を（表２）に示す。
【００７０】
なお、真理値表の（表２）はＡＮＤ、ＯＲ、反転ゲートにより容易に実現できるものである。
【００７１】
【表２】
【００７２】
３５は、タイミング信号分配手段で、システムクロックＣＬＫ１と状態更新タイミング信号ＣＬＫ１０を入力し、状態更新タイミング遅延信号ＣＬＫ１１を出力する。ここで、ＣＬＫ１、ＣＬＫ１０およびＣＬＫ１１の関係について図４を用いて説明すると、まず、状態更新タイミング信号ＣＬＫ１０の周期はシステムクロックＣＬＫ１の周期に比べ十分大きいものとし、かつ、更新タイミング信号ＣＬＫ１０はシステムクロックＣＬＫ１の立ち下がりエッジに同期して変化するものとする。次に、状態更新タイミング遅延信号ＣＬＫ１１は、状態更新タイミング信号ＣＬＫ１０をシステムクロックＣＬＫ１の立ち上がりエッジと立ち下がりエッジ間の時間の約半分だけ遅延した信号とする。
【００７３】
以上が、構成要素の動作についての説明であるが、以下に信号の流れを追って論理回路１０の動作説明を行う。
【００７４】
ここでは、説明を簡単にするため、第一、第二、第三のデータセレクタ３６、３７、３８をまとめて第一のデータセレクト手段２０、また、第四、第五、第六のデータセレクタ３９、４０、４１をまとめて第二のデータセレクト手段２１と呼ぶことにし、また、第一、第二、第三のＤラッチ１２、１３、１４をまとめて第一のデータラッチ手段３４、また、第四、第五、第六のＤラッチ２９、３０、３１をまとめて第二のデータラッチ手段１５と呼ぶことにする。
【００７５】
また、第一、第二、第三のデータセレクタ３６、３７、３８の入力端子Ａをそれぞれ第一のデータセレクト手段２０の入力端子１Ａ、２Ａ、３Ａとし、入力端子Ｂをそれぞれ第一のデータセレクト手段２０の入力端子１Ｂ、２Ｂ、３Ｂとし、入力端子ＳＥＬを共通接続し、かつ第一のデータセレクト手段２０の入力端子ＳＥＬとすることにし、また、第四、第五、第六のデータセレクタ３９、４０、４１の入力端子Ａをそれぞれ第二のデータセレクト手段２１の入力端子１Ａ、２Ａ、３Ａとし、入力端子Ｂをそれぞれ第二のデータセレクト手段２１の入力端子１Ｂ、２Ｂ、３Ｂとし、入力端子ＳＥＬを共通接続し、かつ第二のデータセレクト手段２１の入力端子ＳＥＬとすることにし、また、第一、第二、第三のＤラッチの入力端子Ｄはそれぞれ第一のデータラッチ手段３４の入力端子１Ｄ、２Ｄ、３Ｄとし、入力端子ＣＫは共通接続し、かつ第一のデータラッチ手段３４の入力端子ＣＫとし、入力端子ＰＲは共通接続し、かつ第一のデータラッチ手段３４の入力端子ＰＲとし、出力端子Ｑはそれぞれ第一のデータラッチ手段３４の出力端子１Ｑ、２Ｑ、３Ｑとすることにし、また、第四、第五、第六のＤラッチ２９、３０、３１の入力端子Ｄはそれぞれ第二のデータラッチ手段１５の入力端子１Ｄ、２Ｄ、３Ｄとし、入力端子ＣＫは共通接続し、かつ第二のデータラッチ手段１５の入力端子ＣＫとし、入力端子ＰＲは共通接続し、かつ第一のデータラッチ手段１５の入力端子ＰＲとし、出力端子Ｑはそれぞれ第一のデータラッチ手段３４の出力端子１Ｑ、２Ｑ、３Ｑとすることにする。
【００７６】
また、第一のデータセレクト手段２０の出力を、第一の選択出力信号Ｙ１Ｕ、Ｙ１Ｖ、Ｙ１Ｗ、また、第二のデータセレクト手段２１の出力を、第二の選択出力信号Ｙ２Ｕ、Ｙ２Ｖ、Ｙ２Ｗと呼ぶことにする。
【００７７】
まず、第一、第二、第三の線電流比較結果ＨＵ、ＨＶ、ＨＷは、第一のデータラッチ手段３４の入力端子１Ｄ、２Ｄ、３Ｄに入力され、かつ、第一のデータセレクト手段２０の入力端子１Ｂ、２Ｂ、３Ｂに入力されるとともに、第一、第二、第三の反転ゲート２３、２４、２５を介して入力端子１Ａ、２Ａ、３Ａに入力される。
【００７８】
ここで、状態更新タイミング信号ＣＬＫ１０がＬレベルからＨレベルに変化する、すなわち、立ち上がりエッジが入力された直後の状態、すなわち、図４におけるＴＩＭＥ１について説明する。
【００７９】
まず、第一のデータラッチ手段の入力端子１Ｄ、２Ｄ、３Ｄの入力レベルがラッチされることにより保持され、出力端子１Ｑ、２Ｑ、３Ｑに出力される。第一のデータラッチ手段３４のこの状態は、次の状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジが入力されるまで変化しない。次に、第一のデータラッチ手段３４の出力端子１Ｑ、２Ｑ、３Ｑから出力された信号は、データデコード手段２２に入力され、表２に示す真理値表に従って出力端子ＹをＨレベルまたはＬレベルとする。以下、この出力端子Ｙから出力される信号をモード信号ＹＭと呼ぶことにする。
【００８０】
ここで、第一のデータセレクト手段２０の入力端子ＳＥＬにはモード信号ＹＭが入力されており、第一のデータセレクト手段２０はモード信号ＹＭに従って、第一の選択出力信号Ｙ１Ｕ、Ｙ１Ｖ、Ｙ１Ｗを出力する。
【００８１】
次に、状態更新タイミング遅延信号ＣＬＫ１１がＬレベルからＨレベルに変化する、すなわち、立ち上がりエッジが入力されるが、この直後の状態、すなわち、図４におけるＴＩＭＥ２について説明する。
【００８２】
まず、第一、第二、第三のＲＳフリップフロップ２６、２７、２８のそれぞれの入力端子Ｓに状態更新タイミング遅延信号ＣＬＫ１１が入力され、その信号がＨレベルの時にセットされる。しかしながら、前記の通り、第一、第二、第三のＲＳフリップフロップ２６、２７、２８はリセット優先ＲＳフリップフロップであるため、入力端子ＲがＨレベルである場合には、リセットが優先される。従って、第一、第二、第三のＲＳフリップフロップ２６、２７、２８のうち、入力端子ＲがＬレベルであるもののみが状態更新タイミング遅延信号ＣＬＫ１１がＨレベルの時にセットされる結果となる。
【００８３】
これら第一、第二、第三のＲＳフリップフロップ２６、２７、２８のそれぞれの出力信号は、第二のデータセレクト手段２１の入力端子１Ａ、２Ａ、３Ａに入力されるとともに、第四、第五、第六の反転ゲート１２７、１２８、１２９を介して入力端子１Ｂ、２Ｂ、３Ｂに入力される。この第二のデータセレクト手段２１の入力端子ＳＥＬにはモード信号ＹＭが入力されており、第二のデータセレクト手段２１はモード信号ＹＭに従って、第二の選択出力信号Ｙ２Ｕ、Ｙ２Ｖ、Ｙ２Ｗを出力する。
【００８４】
次に、システムクロックＣＬＫ１がＬレベルからＨレベルに変化する、すなわち、立ち上がりエッジが入力されるが、この直後の状態、すなわち、図４におけるＴＩＭＥ３について説明する。
まず、第二のデータラッチ手段１５の入力端子ＣＫにシステムクロックＣＬＫ１の立ち上がりエッジが入力されると、第二のデータラッチ手段１５は入力端子１Ｄ、２Ｄ、３Ｄから、第二の選択出力信号Ｙ２Ｕ、Ｙ２Ｖ、Ｙ２Ｗを入力してラッチし、第二のデータラッチ手段１５の出力端子１Ｑ、２Ｑ、３Ｑには、ラッチされた入力端子１Ｄ、２Ｄ、３Ｄの入力信号を出力して、次回の状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングまで、各出力信号は保持される。第二のデータラッチ手段１５の出力端子１Ｑ、２Ｑ、３Ｑから出力した信号は、第七、第八、第九の反転ゲート１３０、１３１、１３２を介して第一、第二、第三のスイッチング指令信号ＰＵ、ＰＶ、ＰＷとなる。
ここで、第一、第二、第三のスイッチング指令信号ＰＵ、ＰＶ、ＰＷは、第二のデータラッチ手段１５の入力端子ＣＫにシステムクロックＣＬＫ１の立ち上がりエッジが入力されたタイミングで更新されるため、ＴＩＭＥ１やＴＩＭＥ２で変化することはない。
【００８５】
以上が、状態更新タイミング信号ＣＬＫ１０がＬレベルからＨレベルに変化した時点（ＴＩＭＥ１）から、状態更新タイミング遅延信号ＣＬＫ１１がＬレベルからＨレベルに変化した時点（ＴＩＭＥ２）、並びに、その後のシステムクロックＣＬＫ１がＬレベルからＨレベルに変化した時点（ＴＩＭＥ３）の動作説明である。これらは、状態更新タイミング信号ＣＬＫ１０が立ち上がった（立ち上がりエッジが入力した）際の動作で、表１における状態Ｎｏ．Ａ００、Ｂ００、Ｃ００、Ｄ００、Ｅ００、Ｆ００、Ｇ００、Ｈ００の８つの状態に推移する動作の説明である。
【００８６】
次に、その後の動作、すなわち、次の状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジが入力するまでの間の動作について説明する。
ここで、まず、（表１）における状態Ｎｏ．Ａ００、Ｂ００、Ｃ００、Ｄ００、Ｅ００、Ｆ００のいずれかに推移した場合、すなわち、状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングの第一、第二、第三の線電流比較結果ＨＵ、ＨＶ、ＨＷの内、同一信号レベルの信号が２つある場合について説明する。
【００８７】
ここでは、（表１）のＡ００の状態を例にとって説明する。
状態Ｎｏ．Ａ００の状態においては、線電流比較結果ＨＵはＬレベル、ＨＶはＨレベル、ＨＷはＨレベル、モード信号ＹＭはＬレベル、第一のデータセレクト手段２０の出力であるＹ１ＵはＨレベル、Ｙ１ＶはＬレベル、Ｙ１ＷはＬレベル、第一のＲＳフリップフロップ２６はリセット状態、第二のＲＳフリップフロップ２７はセット状態、第三のＲＳフリップフロップ２８はセット状態である。
また、第二のデータセレクト手段２１の出力であるＹ２ＵはＬレベル、Ｙ２ＶはＨレベル、Ｙ２ＷはＨレベルである。
【００８８】
ここで、まず、第二の線電流比較結果ＨＶがＨレベルからＬレベルに変化した場合の動作、すなわち、（表１）における状態Ｎｏ．Ａ００から状態Ｎｏ．ＡＸ１に推移する動作について考察する。
【００８９】
第二の線電流比較結果ＨＶがＨレベルからＬレベルに変化した場合、第一の選択出力信号Ｙ１ＶのレベルがＬレベルからＨレベルへ切り替わり、これによって第二のＲＳフリップフロップ２７がリセットされることから、第二の選択出力信号Ｙ２Ｖは、ＨレベルからＬレベルへ切り替えられる。従って、ＰＵ、ＰＶ、ＰＷは、次のシステムクロックＣＬＫ１の立ち上がりエッジのタイミングに、（ＰＵ、ＰＶ、ＰＷ）＝（Ｈ、Ｈ、Ｌ）となる。この第一、第二、第三のスイッチング指令信号ＰＵ、ＰＶ、ＰＷに従って、次段の主回路パワー制御部８が動作する。
【００９０】
次に、その後、第三の線電流比較結果ＨＷがＨレベルからＬレベルに変化した場合の動作、すなわち、（表１）における状態Ｎｏ．ＡＸ１から状態Ｎｏ．ＡＸ２に推移する動作について考察する。
第三の線電流比較結果ＨＷがＨレベルからＬレベルに変化した場合、第一の選択出力信号Ｙ１ＷのレベルがＬレベルからＨレベルへ切り替わり、これによって第三のＲＳフリップフロップ２８がリセットされることから、第二の選択出力信号Ｙ２Ｗは、ＨレベルからＬレベルへ切り替えられる。
【００９１】
従って、ＰＵ、ＰＶ、ＰＷは、次のシステムクロックＣＬＫ１の立ち上がりエッジのタイミングに、（ＰＵ、ＰＶ、ＰＷ）＝（Ｈ、Ｈ、Ｈ）となる。この第一、第二、第三のスイッチング指令信号ＰＵ、ＰＶ、ＰＷに従って、次段の主回路パワー制御部８が動作する。
【００９２】
この状態、すなわち、（ＰＵ、ＰＶ、ＰＷ）＝（Ｈ、Ｈ、Ｈ）は、次回の状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミング後のシステムクロックＣＬＫ１の立ち上がりエッジのタイミングまで維持される。
【００９３】
これまでが、状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングに状態Ｎｏ．Ａ００、Ｂ００、Ｃ００、Ｄ００、Ｅ００、Ｆ００のいずれかに推移した場合、すなわち、状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングの第一、第二、第三の線電流比較結果ＨＵ、ＨＶ、ＨＷの内、同一信号レベルの信号が２つある場合の動作についての説明であるが、次に、表１における状態Ｎｏ．Ｇ００、Ｈ００のいずれかに推移した場合、すなわち、状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングの第一、第二、第三の線電流比較結果ＨＵ、ＨＶ、ＨＷがすべて同一信号レベルであった場合について説明する。
【００９４】
ここでは、（表１）の状態Ｎｏ．Ｇ００の状態を例にとって説明する。
状態Ｎｏ．Ｇ００の状態においては、線電流比較結果ＨＵはＨレベル、ＨＶはＨレベル、ＨＷはＨレベル、モード信号ＹＭはＨレベル、第一のデータセレクト手段２０の出力であるＹ１ＵはＨレベル、Ｙ１ＶはＨレベル、Ｙ１ＷはＨレベル、第一、第二、第三のＲＳフリップフロップ２６、２７、２８は全てリセット状態である。
【００９５】
その結果、第二のデータセレクト手段２１の出力であるＹ２ＵはＨレベル、Ｙ２ＶはＨレベル、Ｙ２ＷはＨレベルであり、従って、ＰＵ、ＰＶ、ＰＷは、次のシステムクロックＣＬＫ１の立ち上がりエッジのタイミングに、ＰＵはＬレベル、ＰＶはＬレベル、ＰＷはＬレベルとなり、このＰＵ、ＰＶ、ＰＷに従って、次段の主回路パワー制御部８が動作する。
【００９６】
この状態、すなわち、（ＰＵ、ＰＶ、ＰＷ）＝（Ｌ、Ｌ、Ｌ）は、次回の状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミング後のシステムクロックＣＬＫ１の立ち上がりエッジのタイミングまで維持される。
【００９７】
以上が、（表１）における状態Ｎｏ．Ａ００から状態Ｎｏ．ＡＸ１、さらに状態Ｎｏ．ＡＸ２へと推移する様子と、状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングに状態Ｎｏ．Ｇ００に推移した時の動作説明であるが、これまでの説明により、（表１）における他の状態推移についても同様に考察できるため、説明を省略する。
【００９８】
以上が、本発明の第１の実施例におけるＰＷＭコンバータの電流制御手段６における論理回路１０の具体的な動作説明であるが、ここで、図３を用いて、各線電流指令が正弦波信号である場合に、本発明の第１の実施例におけるＰＷＭコンバータが、三相交流電源１の線電流を制御する様子を説明する。
【００９９】
図３において、（ａ）は第一、第二、第三の線電流指令ｉＴＵ、ｉＴＶ、ｉＴＷ並びに第一、第二、第三の線電流測定結果ｉＦＵ、ｉＦＶ、ｉＦＷを示した図であり、（ｂ）は（ａ）の点線部を拡大した論理回路１０の作用を示す図であり、（ｃ）は論理回路１０の出力である第一、第二、第三のスイッチング指令信号ＰＵ、ＰＶ、ＰＷの出力レベルに基づく第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６のＯＮ、ＯＦＦ動作を示す図である。
【０１００】
まず、時刻ｔ＝ｔ１において、すなわち、状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングの動作説明を行う。
状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングのｉＴＵ、ｉＴＶ、ｉＴＷとｉＦＵ、ｉＦＶ、ｉＦＷの大小関係が
ｉＴＵ＞ｉＦＵ
ｉＴＶ＜ｉＦＶ
ｉＴＷ＜ｉＦＷ
である時刻ｔ＝ｔ１において、第一、第二、第三の線電流比較結果ＨＵ、ＨＶ、ＨＷは、（ＨＵ、ＨＶ、ＨＷ）＝（Ｌ、Ｈ、Ｈ）となる。
【０１０１】
この状態は、（表１）の真理値表における状態Ｎｏ．Ａ００に相当し、論理回路１０より出力されるスイッチング指令信号ＰＵ、ＰＶ、ＰＷは、（ＰＵ、ＰＶ、ＰＷ）＝（Ｈ、Ｌ、Ｌ）となり、主回路パワー制御部８へ伝達される。そして、主回路スイッチングパワー素子Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６は各々ＯＦＦ、ＯＮ、ＯＮ、ＯＮ、ＯＦＦ、ＯＦＦとなり、各線電流測定結果ｉＦＵ、ｉＦＶ、ｉＦＷは三相交流電源１の電気的時定数に従って各線電流指令ｉＴＵ、ｉＴＶ、ｉＴＷに近づいていく。
【０１０２】
以上が、時刻ｔ＝ｔ１において、状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングのＰＷＭコンバータの動作説明である。
【０１０３】
次に、ｉＴＶ＞ｉＦＶとなり、（ＨＵ、ＨＶ、ＨＷ）＝（Ｌ、Ｈ、Ｈ）から（ＨＵ、ＨＶ、ＨＷ）＝（＊、Ｌ、Ｈ）に変化したタイミング（時刻ｔ＝ｔ１１）における動作説明を行う。
（ＨＵのレベルは無視するので、説明の都合上、ＨＵ＝＊はＤＯＮ’Ｔ ＣＡＲＥの意味とする。また、以後‘＊’はＤＯＮ’Ｔ ＣＡＲＥの意味とする。）
論理回路１０は、この第一、第二、第三の線電流比較結果ＨＵ、ＨＶ、ＨＷを入力し、第一、第二、第三のスイッチング指令信号ＰＵ、ＰＶ、ＰＷを、（ＰＵ、ＰＶ、ＰＷ）＝（Ｈ、Ｌ、Ｌ）から（ＰＵ、ＰＶ、ＰＷ）＝（Ｈ、Ｈ、Ｌ）に切り替え、主回路スイッチングパワー素子Ｑ２をＯＦＦ、Ｑ５をＯＮに切り替える。（状態Ｎｏ．ＡＸ１に推移）
以上が、時刻ｔ＝ｔ１１における動作説明である。
【０１０４】
次に、ｉＴＷ＞ｉＦＷとなり、（ＨＵ、ＨＶ、ＨＷ）＝（＊、Ｌ、Ｈ）から（ＨＵ、ＨＶ、ＨＷ）＝（＊、Ｈ、Ｈ）に変化したタイミング（時刻ｔ＝ｔ１２）における動作説明を行う。
【０１０５】
論理回路１０は、この第一、第二、第三の線電流比較結果ＨＵ、ＨＶ、ＨＷを入力し、第一、第二、第三のスイッチング指令信号ＰＵ、ＰＶ、ＰＷを、（ＰＵ、ＰＶ、ＰＷ）＝（Ｈ、Ｈ、Ｌ）から（ＰＵ、ＰＶ、ＰＷ）＝（Ｈ、Ｈ、Ｈ）に切り替え、主回路スイッチングパワー素子Ｑ３をＯＦＦ、Ｑ６をＯＮに切り替える。（状態Ｎｏ．ＡＸ２に推移）
以上が、時刻ｔ＝ｔ１２における動作説明である。
【０１０６】
そして、（ＰＵ、ＰＶ、ＰＷ）＝（Ｈ、Ｈ、Ｈ）の状態は、次回の状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングまで、維持される。
【０１０７】
さらに、次回の状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミング後も同様の動作を行うことで、三相交流電源１の各線電流が、第一、第二、第三の線電流指令ｉＴＵ、ｉＴＶ、ｉＴＷに従うように制御される。
【０１０８】
以上が、本発明の第１の実施例におけるＰＷＭコンバータの三相交流電源１の線電流が制御される様子の説明である。
【０１０９】
なお、図８において、電流制御手段６の出力ＰＵ、ＰＶ、ＰＷの出力レベルに基づいて、主回路スイッチングパワー素子Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６を制御するベースドライブ回路４において、主回路スイッチングパワー素子Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６のそれぞれが、ＯＦＦからＯＮに移行する際に一定時間の遅延を設け、ＯＮからＯＦＦには速やかに移行するような構成としても良い。これは、例えば、Ｑ１がＯＮ、Ｑ４がＯＦＦの状態から、Ｑ１がＯＦＦ、Ｑ４がＯＮの状態に移行する際、まず、Ｑ１をＯＦＦし、Ｑ１が確実にＯＦＦの完了した後、Ｑ４をＯＮする様な構成とするもので、これにより、Ｑ１とＱ４が切り替わるタイミングで一瞬同時ＯＮし、主回路スイッチングパワー素子に大電流が流れる危険性が回避できる。
【０１１０】
また、図１の比較手段は反転入力端子に線電流指令を入力し、非反転入力端子に線電流測定結果が入力されているが、図５にように構成された比較手段とし、入力すべき線電流に対し逆位相の線電流指令を比較手段に入力してもよいことは言うまでもない。
【０１１１】
また、図８において、電源電流検出手段９を三相交流電源１とリアクトル５９との間に設けたが、リアクトル５９と主回路パワー制御部８との間に設けてもよいことは言うまでもない。
【０１１２】
また、ＰＷＭコンバータの過負荷時の保護として、電流遮断を行う場合等に、Ｑ１〜Ｑ６を全てＯＦＦ状態とできる状態を４のベースドライブ手段に付加しても良いことは言うまでもない。
【０１１３】
また、電源回生時においても同様に動作することは言うまでもない。
以上の様に本発明の第１の実施例によれば、電流誤差アンプを持たない構成のため、電流誤差アンプのゲイン調整にまつわる課題が本質的に解決でき、全くゲイン調整の必要がない。
【０１１４】
さらに、リアクトル５９、電源電流検出手段９、電流制御手段６、主回路パワー制御部８の特性および仕様が変わっても常に各線電流誤差を最も小さくするよう動作し、また、特性の製造バラツキ並びに温度特性等があっても常に各線電流誤差を常に最も小さくするよう動作するため電流制御応答性にすぐれ、また、発振現象が生じる心配もない。また、直流電圧の値が変化しても、ゲイン調整の必要がなく、常に各線電流誤差を最も小さくするような動作を行う。また、本発明のＰＷＭコンバータにおける電流制御手段６は、第一、第二、第三の比較手段以外はすべてシンプルなディジタル回路にて構成でき、ディジタル回路で構成した部分はオフセットやドリフトの心配がなく、また安価である。
【０１１５】
さらに、第一の線電流指令、第二の線電流指令、第三の線電流指令を三相交流電源１の中性点から見た各相電圧とそれぞれ同位相の正弦波信号または逆位相の正弦波信号とすることにより、各相電圧と各線電流との位相差の低減すなわち力率改善を行うことができると同時に、各線電流を正弦波になるように制御できるため線電流の歪みを抑制するすなわち電源高調波の低減ことができる。
【０１１６】
従って、本発明は、電流誤差アンプのゲイン調整作業やオフセット調整作業が不要で、電流制御応答性にすぐれ、安価なＰＷＭコンバータを供給できる。
【０１１７】
（実施例２）
本発明の第２の実施例は、図８に示すＰＷＭコンバータの電流制御手段６において、図１に示す構成を有する電流制御手段６に設けた論理回路１０の内部構成を、 図６に示すように、第１の実施例とは異なる構成としたものである。
論理回路１０の内部構成を除く、その他の構成については、第１の実施例と全く同一であるので、第２の実施例の論理回路１０を設けた図１に示す電流制御手段６並びに該電流制御手段６を設けた図８に示すＰＷＭコンバータの構成についての詳しい説明は省き、以下、論理回路１０の構成および動作についての説明を行う。
【０１１８】
まず、論理回路１０の説明の前に、論理回路１０の真理値表を（表３）に示す。
【０１１９】
【表３】
【０１２０】
（表３）の読み方は、第１の実施例の論理回路１０の真理値表（表１）と全く同一であるので、読み方の説明は省く。
（表３）の真理値表に基づく論理回路１０の動作についてであるが、動作上、第１の実施例の論理回路１０と同じ動作についても説明は省く。
論理回路１０は、状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングに、第一、第二、第三の線電流比較結果ＨＵ、ＨＶ、ＨＷを読みとり、これらＨＵ、ＨＶ、ＨＷに基づき、ＰＵ、ＰＶ、ＰＷの信号レベルを決定することについては、第１の実施例の論理回路１０の動作と全く同一である。
【０１２１】
次に、次回の状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングまでの論理回路１０の動作について、第１の実施例の論理回路１０と動作説明同様、３つの信号レベルの内の１つの信号レベルが異なる場合における動作、すなわち、（ＨＵ、ＨＶ、ＨＷ）＝（Ｌ、Ｈ、Ｈ）
または＝（Ｈ、Ｌ、Ｈ）
または＝（Ｈ、Ｈ、Ｌ）
または＝（Ｈ、Ｌ、Ｌ）
または＝（Ｌ、Ｈ、Ｌ）
または＝（Ｌ、Ｌ、Ｈ）
の場合と、３つの信号レベルが全て同一レベルの場合、すなわち、
（ＨＵ、ＨＶ、ＨＷ）＝（Ｈ、Ｈ、Ｈ）
または＝（Ｌ、Ｌ、Ｌ）
の場合とに分けて以下に説明する。
【０１２２】
まず、状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングにおいて、ＨＵ、ＨＶ、ＨＷの３つの信号レベルの内の１つの信号のレベルが異なる場合における動作について説明する。
【０１２３】
まず、状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングにおいて、ＨＵ、ＨＶ、ＨＷの３つの信号レベルの内、１つの信号のレベルが異なる場合における動作については、レベルが同一の２つの信号の内、先にレベルが反転した信号が関わる線電流を供給する主回路スイッチングパワー素子のＯＮ、ＯＦＦを、ＯＮであればＯＦＦ、ＯＦＦであればＯＮという具合に切り替わる様、該当するスイッチング指令信号のレベルを反転することは、第１の実施例の論理回路１０の動作と全く同一であるが、続いて、レベルが同一であった２つの信号の内の残りの１つの信号のレベルが反転した際には、反転した信号の関わる線電流を供給する主回路スイッチングパワー素子のＯＮ、ＯＦＦを切り替えず、他の２つのスイッチング指令信号のレベルを再び反転する点が、第１の実施例の論理回路１０と動作が異なる。
【０１２４】
この時点で、論理回路１０の出力であるスイッチング指令信号ＰＵ、ＰＶ、ＰＷの３つの信号は同一レベルとなるが、ＰＵ、ＰＶ、ＰＷの３つの信号のレベルは、第１の実施例の場合とは、信号のレベルが互いに反転した関係となって、状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングにおけるＨＵ、ＨＶ、ＨＷの３つの信号の内のレベルの異なる１つの信号のレベルを反転したレベルとなり、次回の状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングまで、このＰＵ、ＰＶ、ＰＷはレベルを維持する。そして、次回の状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミング後も同様の動作を繰り返し行うよう構成している。
【０１２５】
次に、状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングにおいて、ＨＵ、ＨＶ、ＨＷの３つの信号のレベルが全て同一レベルである場合における動作についても、第１の実施例と同じ動作を行うので説明は省く。
【０１２６】
以上が、本発明の第２の実施例におけるＰＷＭコンバータの電流制御手段６の構成についての説明であるが、以下に、本発明の第２の実施例におけるＰＷＭコンバータの電流制御手段６の論理回路１０の構成について、さらに詳しい説明を行う。
【０１２７】
論理回路１０の内部構成について、図６を用いて以下、第１の実施例と異なる箇所について説明する。図６において、まず、第１の実施例の論理回路１０に対し、新たに設けた構成要素の動作について説明する。
【０１２８】
１３５、１３６は第一および第二のＡＮＤ回路で、第一のＡＮＤ回路１３５の３つの入力端子の全て、もしくは第２のＡＮＤ回路１３６の２つの入力端子の全てにＨレベルが入力されると、出力端子にＨレベルを出力する。入力端子の少なくとも１つがＬレベルであれば、出力端子にＬレベルを出力する。
【０１２９】
その他、構成要素として、４２の第七のデータセレクタ、１６の第七のＤラッチ、１３３、１３４の第十、第十一の反転ゲートを新たに設けているが、各構成要素の動作については、第一の実施例と全く同一であるので、動作の説明は省く。
【０１３０】
以上の構成要素により、データデコード手段２２の出力端子Ｙは、第十の反転ゲート１３３を介して、第七のデータセレクタ４２の入力端子Ａに接続されるとともに、入力端子Ｂに直接接続される。第七のデータセレクタ４２の出力端子Ｙは第二のデータセレクト手段２１の入力端子ＳＥＬに接続される。第七のデータセレクタ４２の入力端子ＳＥＬは、第七のＤラッチ１６の出力端子Ｑと接続される。第七のＤラッチ１６の入力端子Ｄは接地され、常にＬレベルであり、入力端子ＣＫは第一のＡＮＤ回路１３５の出力端子と接続され、入力端子ＰＲと第二のＡＮＤ回路１３６の出力端子とが接続される。
【０１３１】
第一のＡＮＤ回路１３５の３つの入力端子には、第一、第二、第三のＲＳフリップフロップ２６、２７、２８の各出力端子Ｑと、第四、第五、第六の反転ゲート１２７、１２８、１２９を介して各々接続されて、第二のＡＮＤ回路１３６の２つの入力端子の一方には、第十一の反転ゲート１３４を介して状態更新タイミング遅延信号ＣＬＫ１１が入力され、他方には状態更新タイミング信号ＣＬＫ１０が入力される。
【０１３２】
以上の構成により、第七のデータセレクタ４２は、第七のＤラッチ１６がプリセットされて、出力端子ＱがＨレベルである時、入力端子Ｂに入力されるレベルが出力端子Ｙに出力され、第七のＤラッチ１６の入力端子ＣＫがＬレベルからＨレベルに切り替わると、出力端子ＱがＬレベルになって、第七のデータセレクタ４２は、入力端子Ａに入力されるレベルが出力端子Ｙに出力される。
第七のＤラッチ１６がプリセットされるのは、状態更新タイミング遅延信号ＣＬＫ１１がＬレベル、状態更新タイミング信号ＣＬＫ１０がＨレベルの時であり、入力端子ＣＫがＬレベルからＨレベルに切り替わるのは、第一、第二、第三のＲＳフリップフロップ２６、２７、２８がすべてリセットされる時である。
【０１３３】
以上のように構成された論理回路１０の動作について以下説明を行う。
図４より、状態更新タイミング遅延信号ＣＬＫ１１の立ち上がりエッジ以前においては状態更新タイミング信号ＣＬＫ１０がＨレベル、状態更新タイミング遅延信号ＣＬＫ１１がＬレベルであって、第七のＤラッチ１６がプリセットされる為、データデコーダ２２のモード信号ＹＭと同じレベルの信号が第二のデータセレクト手段２１の入力端子ＳＥＬに入力される。
【０１３４】
一方、第一、第二、第三のＲＳフリップフロップ２６、２７、２８は全てリセット状態になるまで、データセレクト手段２１の入力端子ＳＥＬのレベルが反転することは無い。
【０１３５】
従って、（表３）におけるＡ００、Ｂ００、Ｃ００、Ｄ００、Ｅ００、Ｆ００のいずれかに推移した場合、すなわち、状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングの第一、第二、第三の線電流比較結果ＨＵ、ＨＶ，ＨＷの内、同一信号レベルの信号が２つある場合においては、状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングに定まったＰＵ、ＰＶ，ＰＷのレベルから、最初にＰＵ、ＰＶ、ＰＷの３つの信号の内、最初にいずれか１つのレベルが反転する動作の推移までは、第一の実施例と動作が全く同一になる。続いて、ＨＵ、ＨＶ，ＨＷの信号のいずれかの残る１つが反転する際には、第一、第二、第三のＲＳフリップフロップ２６、２７、２８が全てリセットされ、第二のデータセレクト手段２１の入力端子ＳＥＬのレベルが反転し、表３の状態Ｎｏ．ＡＸ２、ＡＹ２、ＢＸ２、ＢＹ２等に示すよう、（表１）の状態Ｎｏ．とは反転したレベルに切り換えられる。
切り替わったレベルは、次回の状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミング後のシステムクロックＣＬＫ１の立ち上がりエッジのタイミングまで維持されることについても、第１の実施例と同様である。
【０１３６】
次に、（表１）におけるＧ００、Ｈ００のいずれかに推移した場合、すなわち、状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングの第一、第二、第三の線電流比較結果ＨＵ、ＨＶ、ＨＷがすべて同一レベルであった場合について説明する。
【０１３７】
図４より状態更新タイミング信号ＣＬＫ１０の立ち上がりタイミングにおいて、第一、第二、第三のＲＳフリップフロップ２６、２７、１８は全てリセットされるが、状態更新タイミング遅延信号ＣＬＫ１１の立ち上がりエッジのタイミングまで、第七のＤラッチはプリセット状態にあり、第二のデータセレクト手段２１の入力端子ＳＥＬのレベルは変化が無く、従ってこの場合の動作についても、（表３）の真理値表に示す通り、第１の実施例の動作と全く同一になる。
【０１３８】
以上が、本発明の第２の実施例におけるＰＷＭコンバータの電流制御手段６における論理回路１０の具体的な動作説明であるが、本実施例においては、第１の実施例の（表１）と第２の実施例の（表３）を比べて、状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングにおいて、ＨＵ、ＨＶ、ＨＷの３つの信号の内、１つの信号のレベルが異なる場合のみ、動作の最終的な推移結果である互いにレベルが等しいＰＵ、ＰＶ、ＰＷの信号レベルが第２の実施例は、第１の実施例のＰＵ、ＰＶ、ＰＷのレベルを反転したレベルになっていることが唯一異なっている。
【０１３９】
ＰＵ、ＰＶ、ＰＷのレベルはスイッチング指令信号ＰＵ、ＰＶ、ＰＷが互いに同一である場合、三相交流電源１の各線の線間電圧は０となってしまう為、ＰＵ、ＰＶ、ＰＷがＨ，Ｈ，ＨまたはＬ，Ｌ，Ｌのいずれであっても、次回の状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングまでは、各線の線間電圧に変化は無く、従って第２の実施例は、第１の実施例と全く等価に、三相交流電源１の線電流を制御することができる。なお、（表３）における状態Ｎｏ．Ｇ００で、ＰＵ、ＰＶ、ＰＷをＨ、Ｈ、Ｈとし、状態Ｎｏ．Ｈ００で、ＰＵ、ＰＶ、ＰＷをＬ、Ｌ、Ｌとする構成としても良い。
【０１４０】
（実施例３）
本発明の第３の実施例は、図８に示すＰＷＭコンバータにおける電流制御手段６の内部構成を第１の実施例または第２の実施例とは異なる構成としたもので、図７に本発明の第３の実施例の電流制御手段６の内部構成を示す。
【０１４１】
本発明の第３の実施例は、図７における電流制御手段６の構成要素として、新たに第一、第二、第三の２回読み論理回路４８、４９、５０を設けたこと以外は第１の実施例または第２の実施例と全く同一である。
【０１４２】
第一、第二、第三の２回読み論理回路４８、４９、５０は、各々全く同一の構成を有するので、第一の２回読み論理回路４８の構成および動作を、図９の一般的な２回読み論理回路を用い以下説明する。図９において、第一の２回読み論理回路４８の各構成要素の動作について説明すると、まず、５１、５２、６９は第八、第九、第十のＤラッチで、入力端子ＣＫに入力される信号の立ち上がりエッジのタイミングで入力端子Ｄのレベルをラッチし、その入力端子Ｄのレベルを出力端子Ｑに出力する。ただし、入力端子ＰＲはプリセット信号を入力する端子で、Ｈレベルが入力された場合に優先的にプリセットされ、出力端子Ｑは、Ｈレベルになる。また、第八、第九のＤラッチ５１、５２の入力端子ＣＫは共通接続されている。また、第八、第九、第十のＤラッチ５１、５２、６９の入力端子ＰＲは共通接続されている。
【０１４３】
１３７、１３８、７０は第十二、第十三、第十四の反転ゲートで、入力端子にＨレベルが入力されると出力端子にＬレベルを、入力端子にＬレベルが入力されると出力端子にＨレベルを出力する。５３は第四のＲＳフリップフロップであり、入力端子ＲがＨレベルで、かつ入力端子ＳがＬレベルの時にリセットされて出力端子ＱはＬレベルに変化し、入力端子ＲがＬレベルで、かつ入力端子ＳがＨレベルの時にセットされて出力端子ＱはＨレベルに変化する。５４、５５は第三、第四のＡＮＤ回路であり、全ての入力端子にＨレベルの信号が入力された時にＨレベルの出力信号を出力し、それ以外の入力の時はＬレベルの出力信号を出力する。
【０１４４】
以上が、第一の２回読み論理回路４８の各構成要素の動作についての説明であるが、以下信号の流れを追って第一の２回読み論理回路４８の動作説明を行う。
【０１４５】
まず、システムクロックＣＬＫ２の立ち上がりエッジのタイミングに、第一の２回読み論理回路４８の入力端子ＳＩに入力される第一の線電流比較結果ＨＵのレベルが、第八のＤラッチ５１にラッチされて保持され、出力端子Ｑに出力される。
【０１４６】
次に、次回のシステムクロックＣＬＫ２の立ち上がりエッジのタイミングには、第八のＤラッチ５１の出力端子Ｑのレベルが第九のＤラッチ５２にラッチされて保持されてその出力端子Ｑに出力されると共に、この時の比較結果ＨＵのレベルが第八のＤラッチ５１にラッチされて保持され、出力端子Ｑに出力される。
また、第八、第九のＤラッチ５１、５２の出力端子Ｑの出力レベルは、それぞれ第四のＡＮＤ回路５５に伝達され、かつ第十二、第十三の反転ゲート１３７、１３８を介して第三のＡＮＤ回路５４に伝達される。そして、第三のＡＮＤ回路５４の出力が第四のＲＳフリップフロップ５３の入力端子Ｒに伝達され、第四のＡＮＤ回路５５の出力が第四のＲＳフリップフロップ５３の入力端子Ｓに伝達される。そして、第四のＲＳフリップフロップ５３の出力端子Ｑのレベルは、第十のＤラッチ６９によりシステムクロックＣＬＫ２の立ち下がりエッジのタイミングでラッチされる。ここで、第十のＤラッチ６９の入力端子ＣＫには、システムクロックＣＬＫ２が第十四の反転ゲート７０により論理反転された信号が入力されているため、システムクロックＣＬＫ２の立ち下がりエッジのタイミングでラッチを行っている。そして、第十のＤラッチ６９の出力端子Ｑは第一の２回読み論理回路４８の出力端子として、ＨＵ１を出力する。
【０１４７】
以上より、第一の２回読み論理回路４８は、入力信号ＨＵをＣＬＫ２の立ち上がりエッジのタイミング毎にチェックし、その結果が２回連続してＨレベルの場合には出力信号ＨＵ１をＨレベルに、またその結果が２回連続してＬレベルの場合には出力信号ＨＵ１をＬレベルに変更する動作をすることがわかる。
【０１４８】
以上が、第一の２回読み論理回路４８の内部動作についての説明であり、第二、第三の２回読み論理回路４９、５０についても全く同様である。
【０１４９】
従って、第一、第二、第三の２回読み論理回路４８、４９、５０は、ＨＵ、ＨＶ、ＨＷの信号に含まれる極めて短時間のノイズ等による信号、すなわち、Ｈレベル→Ｌレベル→Ｈレベルまたは、Ｌレベル→Ｈレベル→Ｌレベルという信号変動を除去した信号ＨＵ１、ＨＶ１、ＨＷ１を生成することができる。
【０１５０】
なお、図９において、Ｄラッチ３ヶあるいはそれ以上設けて、各Ｄラッチの出力レベルのＡＮＤをとることにより、システムクロックＣＬＫ２の立ち上がりエッジのタイミングを読む回数を３回以上に設定することもできる。
【０１５１】
以上の様に本発明の第３の実施例によれば、第一、第二、第三の２回読み論理回路４８、４９、５０を設け、電流制御手段６の第一、第二、第三の比較手段１７、１８、１９の各出力信号ＨＵ、ＨＶ、ＨＷを前記第一、第二、第三の２回読み論理回路４８、４９、５０を介して、論理回路１０へ伝達するよう構成することにより、第一、第二、第三の比較手段１７、１８、１９の各出力信号に重畳したノイズを除去することができ、ノイズが発生しやすい条件においても三相交流電源１の各線電流を第一、第二、第三の線電流指令ｉＴＵ、ｉＴＶ、ｉＴＷに正確に一致するよう制御できる。
【０１５２】
なお、本実施例の第一、第二、第三の２回読み論理回路４８、４９、５０は、第１の実施例または第２の実施例のいずれに付加しても同様の効果が得られることは言うまでもない。
【０１５３】
（実施例４）
図１０は、本発明の第４の実施例で、図８に示すＰＷＭコンバータの電流制御手段６の論理回路１０の内部構成を示すものである。
【０１５４】
本発明の第４の実施例の論理回路１０の内部構成（図１０）と、前述の第１の実施例の論理回路１０の内部構成（図３）とを比較すると、第七、第八、第九の反転ゲート１３０、１３１、１３２の出力信号ＰＵ１、ＰＶ１、ＰＷ１を、第一、第二、第三のスイッチング指令信号遅延手段５６、５７、５８に入力し、その出力信号を、第一、第二、第三のスイッチング指令信号ＰＵ、ＰＶ、ＰＷとして主回路パワー制御部８に伝達するよう構成していること以外は、全く同一の構成である。
【０１５５】
ここで、第一、第二、第三のスイッチング指令信号遅延手段５６、５７、５８の動作について説明する。
第一、第二、第三のスイッチング指令信号遅延手段５６、５７、５８は、第七、第八、第九の反転ゲート１３０、１３１、１３２の出力信号ＰＵ１、ＰＶ１、ＰＷ１をそれぞれに入力し、予め定められたルールに従って予め定められた時間だけ遅延した信号を、第一、第二、第三のスイッチング指令信号ＰＵ、ＰＶ、ＰＷとして主回路パワー制御部８に伝達するよう構成している。すなわち、（表１）および（表３）において、状態Ｎｏ．Ａ００、Ｂ００、Ｃ００、Ｄ００、Ｅ００、Ｆ００、Ｇ００、Ｈ００の状態へ推移する場合のみ、遅延時間を０とし、他の状態に推移する場合には、予め定められた時間だけ遅延して第一、第二、第三のスイッチング指令信号ＰＵ、ＰＶ、ＰＷを出力するよう構成している。
【０１５６】
このように構成された本発明の第４の実施例の電流制御型ＰＷＭインバータが、三相交流電源１の線電流を制御する様子を図１１および（表１）を用いて説明する。
【０１５７】
図１１において、（ａ）は第一、第二、第三の線電流指令ｉＴＵ、ｉＴＶ、ｉＴＷ並びに第一、第二、第三の線電流測定結果ｉＦＵ、ｉＦＶ、ｉＦＷを示した図であり、（ｂ）は（ａ）の点線部を拡大した第一、第二、第三のスイッチング指令信号遅延手段５６、５７、５８を設けた論理回路１０の作用を示す図であり、（ｃ）は第一、第二、第三のスイッチング指令信号遅延手段５６、５７、５８の出力である第一、第二、第三のスイッチング指令信号ＰＵ、ＰＶ、ＰＷの出力レベルに基づく主回路スイッチングパワー素子Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６のＯＮ、ＯＦＦ動作を示す図である。
【０１５８】
まず、時刻ｔ＝ｔ１において、すなわち状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミング（図４におけるＴＩＭＥ３の場合）の動作説明を行う。
【０１５９】
状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングのｉＴＵ、ｉＴＶ、ｉＴＷとｉＦＵ、ｉＦＶ、ｉＦＷの大小関係が
ｉＴＵ＞ｉＦＵ
ｉＴＶ＜ｉＦＶ
ｉＴＷ＜ｉＦＷ
である時刻ｔ＝ｔ１において、第一、第二、第三の線電流比較結果ＨＵ、ＨＶ、ＨＷは、（ＨＵ、ＨＶ、ＨＷ）＝（Ｌ、Ｈ、Ｈ）となる。
【０１６０】
この状態は、（表１）の真理値表における、状態Ｎｏ．Ａ００に相当し、（ＨＵ、ＨＶ、ＨＷ）＝（Ｌ、Ｈ、Ｈ）であるので、ＰＵ１、ＰＶ１、ＰＷ１は、（ＰＵ１、ＰＶ１、ＰＷ１）＝（Ｈ、Ｌ、Ｌ）となる。
【０１６１】
この時、第一、第二、第三のスイッチング指令信号遅延手段５６、５７、５８はＰＵ１、ＰＶ１、ＰＷ１の信号レベルの変化をそのままＰＵ、ＰＶ、ＰＷとして出力し、ＰＵ、ＰＶ、ＰＷは主回路パワー制御部８へ伝達する。
【０１６２】
よって、主回路スイッチングパワー素子Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６は各々ＯＦＦ、ＯＮ、ＯＮ、ＯＮ、ＯＦＦ、ＯＦＦとなり、第一、第二、第三の線電流測定結果ｉＦＵ、ｉＦＶ、ｉＦＷは三相交流電源１の電気的時定数に従って第一、第二、第三の線電流指令ｉＴＵ、ｉＴＶ、ｉＴＷに近づいていく以上が、時刻ｔ＝ｔ１において、状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングに状態Ｎｏ．Ａ００へ推移する動作の説明である。
【０１６３】
次に、 ｉＴＶ＞ｉＦＶとなり、（ＨＵ、ＨＶ、ＨＷ）＝（Ｌ、Ｈ、Ｈ）から（ＨＵ、ＨＶ、ＨＷ）＝（＊、Ｌ、Ｈ）に変化したタイミング（時刻ｔ＝ｔ１１）における動作説明を行う。
【０１６４】
論理回路１０は、この信号を入力し、 ＰＵ１、ＰＶ１、ＰＷ１を、（ＰＵ１、ＰＶ１、ＰＷ１）＝（Ｈ、Ｌ、Ｌ）から（ＰＵ１、ＰＶ１、ＰＷ１）＝（Ｈ、Ｈ、Ｌ）に切り替えるが、第二のスイッチング指令信号遅延手段５７は、ＰＶ１のＬレベルからＨレベルへの切り替わりを予め設定された遅延時間ＴＤ経過後の時刻ｔ＝ｔ１１１になった時、（ＰＵ、ＰＶ、ＰＷ）＝（Ｈ、Ｌ、Ｌ）から（ＰＵ、ＰＶ、ＰＷ）＝（Ｈ、Ｈ、Ｌ）に切り替え、主回路スイッチングパワー素子Ｑ２をＯＦＦ、Ｑ５をＯＮに切り替える。
【０１６５】
この動作により、第二の線電流測定結果ｉＦＶの低下は第二の線電流指令ｉＴＶに対し一定時間行き過ぎた後抑制される。（状態Ｎｏ．ＡＸ１に推移）
以上が、時刻ｔ＝ｔ１１における動作説明である。
【０１６６】
次に、ｉＴＷ＞ｉＦＷとなり、（ＨＵ、ＨＶ、ＨＷ）＝（＊、Ｌ、Ｈ）から（ＨＵ、ＨＶ、ＨＷ）＝（＊、Ｌ、Ｌ）に変化したタイミング（時刻ｔ＝ｔ１２）における動作説明を行う。
論理回路１０は、この信号を入力し、ＰＵ１、ＰＶ１、ＰＷ１を、（ＰＵ１、ＰＶ１、ＰＷ１）＝（Ｈ、Ｈ、Ｌ）から（ＰＵ１、ＰＶ１、ＰＷ１）＝（Ｈ、Ｈ、Ｈ）に切り替えるが、第三のスイッチング指令信号遅延手段５８は、ＰＷ１のＬレベルからＨレベルへの切り替わりを予め設定された遅延時間ＴＤ経過後の時刻ｔ＝ｔ１１２になった時、（ＰＵ、ＰＶ、ＰＷ）＝（Ｈ、Ｈ、Ｌ）から（ＰＵ、ＰＶ、ＰＷ）＝（Ｈ、Ｈ、Ｈ）に切り替え、主回路スイッチングパワー素子Ｑ３をＯＦＦ、Ｑ６をＯＮに切り替える。
【０１６７】
この動作により、第三の線電流測定結果ｉＦＷの低下は第三の線電流指令ｉＴＷに対し一定時間行き過ぎた後抑制される。（状態Ｎｏ．ＡＸ２に推移）
以上が、時刻ｔ＝ｔ１２における動作説明である。そして、（ＰＵ、ＰＶ、ＰＷ）＝（Ｈ、Ｈ、Ｈ）の状態は、次回の状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングまで、維持される。
【０１６８】
さらに、次回の状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミング後も同様の動作を行うことで、三相交流電源１の各線電流が第一、第二、第三の線電流指令ｉＴＵ、ｉＴＶ、ｉＴＷに従うように制御される。
【０１６９】
以上が、本発明の第４の実施例の電流制御型ＰＷＭインバータにより、三相交流電源１の線電流を制御する様子の説明である。
【０１７０】
以上の様に本発明の第４の実施例は、論理回路に第一、第二、第三のスイッチング信号遅延手段を設け、第七、第八、第九の反転ゲートからの出力を、前記第一、第二、第三のスイッチング信号遅延手段を介して、主回路パワー制御部へ伝達する様に構成することにより、第一、第二、第三のスイッチング指令信号遅延手段は表１および表３において、状態Ｎｏ．Ａ００、Ｂ００、Ｃ００、Ｄ００、Ｅ００、Ｆ００、Ｇ００、Ｈ００の状態へ推移する場合のみ、遅延時間を０とし、他の状態に推移する場合には、予め定められた時間だけ遅延して第一、第二、第三のスイッチング指令信号ＰＵ、ＰＶ、ＰＷを主回路パワー制御部８へ伝達するよう構成している。
【０１７１】
これにより、三相交流電源１の各線電流を、各線電流指令に極めてよく一致させることができる。
【０１７２】
なお、本実施例は、第１の実施例に第一、第二、第三のスイッチング指令信号遅延手段５６、５７、５８を付加したものであるが、第２の実施例に第一、第二、第三のスイッチング指令信号遅延手段５６、５７、５８を付加しても同様の効果が得られることは言うまでもない。
【０１７３】
【発明の効果】
上記実施例から明らかなように、請求項１記載の発明によれば、電流誤差アンプを持たない構成のため、電流誤差アンプのゲイン調整にまつわる課題が本質的に解決でき、全くゲイン調整の必要がない。
【０１７４】
さらに、リアクトル、電源電流検出手段、電流制御手段、主回路パワー制御部の特性および仕様が変わっても常に各線電流誤差を最も小さくするよう動作し、また、特性の製造バラツキ並びに温度特性等があっても常に各線電流誤差を常に最も小さくするよう動作するため電流制御応答性にすぐれ、また、発振現象が生じる心配もない。
【０１７５】
また、直流電圧が変化しても、ゲイン調整の必要がなく、常に各線電流誤差を最も小さくするような動作を行う。
【０１７６】
また、本発明のＰＷＭコンバータにおける電流制御手段は、第一、第二、第三の比較手段以外はすべてシンプルなディジタル回路にて構成でき、ディジタル回路で構成した部分はオフセットやドリフトの心配がなく、また安価である。
【０１７７】
従って、本発明は、電流誤差アンプのゲイン調整作業やオフセット調整作業が不要で、電流制御応答性にすぐれ、安価なＰＷＭコンバータを供給できる。
【０１７８】
また、請求項４記載の発明のように、第一の比較手段が、前記第一の線電流指令と前記第一の線電流測定結果との大小関係を周期的に比較し、第一の線電流指令よりも第一の線電流測定結果が少なくとも２回以上連続して大きい場合に第一の線電流比較結果を大とし、第一の線電流測定結果が第一の線電流指令よりも少なくとも２回以上連続して小さい場合に前記第一の線電流比較結果を小とする構成とし、第二の比較手段が、前記第二の線電流指令と前記第二の線電流測定結果との大小関係を周期的に比較し、第二の線電流指令よりも第二の線電流測定結果が少なくとも２回以上連続して大きい場合に第二の線電流比較結果を大とし、第二の線電流測定結果が第二の線電流指令よりも少なくとも２回以上連続して小さい場合に前記第二の線電流比較結果を小とする構成とし、第三の比較手段が、前記第三の線電流指令と前記第三の線電流測定結果との大小関係を周期的に比較し、第三の線電流指令よりも第三の線電流測定結果が少なくとも２回以上連続して大きい場合に第三の線電流比較結果を大とし、第三の線電流測定結果が第三の線電流指令よりも少なくとも２回以上連続して小さい場合に前記第三の線電流比較結果を小とする構成とすることにより、第一、第二、第三の比較手段の各出力信号に重畳したノイズを除去することができ、ノイズが発生しやすい条件においても、ノイズによる誤動作が防止でき、三相交流電源の各線電流を第一、第二、第三の線電流指令に正確に一致するよう制御できる。
【０１７９】
また、請求項５記載の発明のように、論理回路が、前記状態更新タイミングと、第一、第二および第三の線電流比較結果が変化したタイミングで、前記第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子についてそれぞれオン状態とするかまたはオフ状態とするかのスイッチング指令信号を決定するよう構成し、第一、第二および第三の線電流比較結果が変化したタイミングでは予め定められた時間だけ遅延させて第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子のスイッチング指令信号を出力する遅延手段を有するものでは、三相交流電源の各線電流を、各線電流指令に極めてよく一致させることができる。
【０１８０】
さらに、請求項６記載の発明のように、前記電流指令発生手段が、前記三相交流電源の中性点から見た各相電圧とそれぞれ同位相の正弦波信であるまたは逆位相の正弦波信号である第一の線電流指令、第二の線電流指令、第三の線電流指令を出力する構成としたものでは、各相電圧と各線電流との位相差の低減すなわち力率改善を行うことができると同時に、各線電流を正弦波に制御できるため線電流の歪みを抑制するすなわち電源高調波を低減することができる。
【図面の簡単な説明】
【図１】図８の本発明の実施例１の電流制御手段の構成図
【図２】図１の論理回路の構成図
【図３】図８および図１の動作説明図
【図４】図１の論理回路のタイミング信号分配手段のタイミング図
【図５】比較手段の構成図
【図６】本発明の第２の実施例の論理回路の構成図
【図７】本発明の第３の実施例の電流制御手段の構成図
【図８】本発明のＰＷＭコンバータのシステム構成図
【図９】図７の２回読み論理回路の構成図
【図１０】本発明の第４の実施例の論理回路の構成図
【図１１】本発明の第４の実施例の電流制御手段及びスイッチング指令信号遅延手段の動作図
【図１２】従来の一般的なＰＷＭコンバータのシステム構成図
【図１３】図１２の従来の電流制御手段の構成図
【図１４】図１３の従来の電流制御手段の動作図
【図１５】図１３の電流誤差アンプの従来技術の構成図
【符号の説明】
１ 三相交流電源
２ 主回路パワー素子群
４ ベースドライブ手段
５ 論理反転手段
６ 電流制御手段
７ 電流指令発生手段
８ 主回路パワー制御部
９ 電源電流検出手段
１０ 論理回路
１１ タイミング発生手段
１２ 第四のＤラッチ
１３ 第五のＤラッチ
１４ 第六のＤラッチ
１５ 第二のデータラッチ手段
１６ 第七のＤラッチ
１７ 第一の比較手段
１８ 第二の比較手段
１９ 第三の比較手段
２０ 第一のデータセレクト手段
２１ 第二のデータセレクト手段
２２ データデコード手段
２３ 第一の反転ゲート
２４ 第二の反転ゲート
２５ 第三の反転ゲート
２６ 第一のＲＳフリップフロップ
２７ 第二のＲＳフリップフロップ
２８ 第三のＲＳフリップフロップ
２９ 第一のＤラッチ
３０ 第二のＤラッチ
３１ 第三のＤラッチ
３４ 第一のデータラッチ手段
３５ タイミング信号分配手段
３６ 第一のデータセレクタ
３７ 第二のデータセレクタ
３８ 第三のデータセレクタ
３９ 第四のデータセレクタ
４０ 第五のデータセレクタ
４１ 第六のデータセレクタ
４２ 第七のデータセレクタ
４８ 第一の２回読み論理回路
４９ 第二の２回読み論理回路
５０ 第三の２回読み論理回路
５１ 第八のＤラッチ
５２ 第九のＤラッチ
５３ 第四のＲＳフリップフロップ
５４ 第二のＡＮＤ回路
５５ 第三のＡＮＤ回路
５６ 第一のスイッチング指令信号遅延手段
５７ 第二のスイッチング指令信号遅延手段
５８ 第三のスイッチング指令信号遅延手段
５９ リアクトル
６０ 平滑コンデンサ
１０６ 電流制御手段
１１７ 第一の減算手段
１１８ 第二の減算手段
１１９ 第三の減算手段
１２０ 第一の電流誤差アンプ
１２１ 第二の電流誤差アンプ
１２２ 第三の電流誤差アンプ
１２３ 第一の比較器
１２４ 第二の比較器
１２５ 第三の比較器
１２６ 三角波発生手段
１２７ 第四の反転ゲート
１２８ 第五の反転ゲート
１２９ 第六の反転ゲート
１３０ 第七の反転ゲート
１３１ 第八の反転ゲート
１３２ 第九の反転ゲート
１３３ 第十の反転ゲート
１３４ 第十一の反転ゲート
１３５ 第一のＡＮＤ回路
１３６ 第二のＡＮＤ回路
１３７ 第十二の反転ゲート
１３８ 第十三の反転ゲート
１３９ 三相ＰＷＭ信号発生手段
【発明の属する技術分野】
本発明は三相交流電源を直流電源に変換するＰＷＭコンバータに関わるものである。
【０００２】
【従来の技術】
近年、交流電源から直流電源または直流電源から交流電源の双方向に電力を送受する目的でＰＷＭコンバータが多く用いられている。
また、交流電源の電圧と電流の位相差の低減すなわち力率改善並びに交流電源の電流の歪みの抑制すなわち電源高調波の低減の目的でＰＷＭコンバータが用いられてきている。
【０００３】
ここで、一般的なＰＷＭコンバータのシステム構成を図１２を用いて説明する。図１２において、三相交流電源１の相電圧の最大値よりも、平滑コンデンサ６０のプラス端子とマイナス端子間の電圧が高い時に、まず、電流指令発生手段７に、三相交流電源１から入力すべき三相交流電流波形の位相情報値θと振幅指令値ｉｐがセットされ、これらの情報をもとに電流指令発生手段７は内部で三相交流電源１から入力すべき各線電流指令を第一の線電流指令ｉＴＵ、第二の線電流指令ｉＴＶ、第三の線電流指令ｉＴＷとして出力する。
【０００４】
次に、電源電流検出手段９は、三相交流電源１の二つの線電流を検出し、残り一つの線電流を検出した二つの線電流の和を取りかつ符号を反転し求め、第一の線電流測定結果ｉＦＵ、第二の線電流測定結果ｉＦＶ、第三の線電流測定結果ｉＦＷとして出力する。なお、この電源電流検出手段９は、三相交流電源１の三つの線電流を検出し、第一の線電流測定結果ｉＦＵ、第二の線電流測定結果ｉＦＶ、第三の線電流測定結果ｉＦＷとして出力してもよい。
【０００５】
次に、電流制御手段１０６は、第一の線電流指令ｉＴＵ、第二の線電流指令ｉＴＶ、第三の線電流指令ｉＴＷ、第一の線電流測定結果ｉＦＵ、第二の線電流測定結果ｉＦＶ、第三の線電流測定結果ｉＦＷを入力し、第一の線電流指令ｉＴＵと第一の線電流測定結果ｉＦＵ並びに第二の線電流指令ｉＴＶと第二の線電流測定結果ｉＦＶ並びに第三の線電流指令ｉＴＷと第三の線電流測定結果ｉＦＷをそれぞれなるべく一致させるように第一のスイッチング指令信号ＰＵ、第二のスイッチング指令信号ＰＶ、第三のスイッチング指令信号ＰＷを発生する。
【０００６】
次に、主回路パワー制御部８は、平滑コンデンサ６０と、三相ブリッジ構成をとる主回路パワー素子群２（平滑コンデンサ６０のプラス端子に接続され第一の線電流ＩＵを制御する第一の主回路スイッチングパワー素子Ｑ１と、平滑コンデンサ６０のプラス端子に接続され第二の線電流ＩＶを制御する第二の主回路スイッチングパワー素子Ｑ２と、平滑コンデンサ６０のプラス端子に接続され第三の線電流ＩＷを制御する第三の主回路スイッチングパワー素子Ｑ３と、平滑コンデンサ６０のマイナス端子に接続され三相交流電源１に第一の線電流ＩＵを供給する第四の主回路スイッチングパワー素子Ｑ４と、平滑コンデンサ６０のマイナス端子に接続され第二の線電流ＩＶを制御する第五の主回路スイッチングパワー素子Ｑ５と、平滑コンデンサ６０のマイナス端子に接続され第三の線電流ＩＷを制御する第六の主回路スイッチングパワー素子Ｑ６と、各主回路スイッチングパワー素子に並列に接続された還流ダイオードで構成）を有し、第一のスイッチング指令信号ＰＵに従って第一の主回路スイッチングパワー素子Ｑ１と第四の主回路スイッチングパワー素子Ｑ４のいずれかをＯＮさせ、第二のスイッチング指令信号ＰＶに従って第二の主回路スイッチングパワー素子Ｑ２と第五の主回路スイッチングパワー素子Ｑ５のいずれかをＯＮさせ、第三のスイッチング指令信号ＰＷに従って第三の主回路スイッチングパワー素子Ｑ３と第六の主回路スイッチングパワー素子Ｑ６のいずれかをＯＮさせるよう構成している。
【０００７】
ここでは、第一のスイッチング指令信号ＰＵがＬレベルになると第一の主回路スイッチングパワー素子Ｑ１をＯＮさせ、また、第一のスイッチング指令信号ＰＵがＨレベルになると第四の主回路スイッチングパワー素子Ｑ４をＯＮさせ、また、第二のスイッチング指令信号ＰＶがＬレベルになると第二の主回路スイッチングパワー素子Ｑ２をＯＮさせ、第二のスイッチング指令信号ＰＶがＨレベルになると第五の主回路スイッチングパワー素子Ｑ５をＯＮさせ、また、第三のスイッチング指令信号ＰＷがＬレベルになると第三の主回路スイッチングパワー素子Ｑ３をＯＮさせ、第三のスイッチング指令信号ＰＷがＨレベルになると第六の主回路スイッチングパワー素子Ｑ６をＯＮさせる構成として説明する。
また、平滑コンデンサ６０のプラス端子とマイナス端子間の電圧が三相交流電源１の相電圧の最大値以下の時は、主回路パワー素子群２の還流ダイオードにより三相交流電圧が整流される。
【０００８】
以上が、一般的なＰＷＭコンバータのシステム構成である。
以下に、従来のＰＷＭコンバータの構成について、図１３を用いて説明する。図１３は、ＰＷＭコンバータのシステム構成を示す図１２における電流制御手段１０６について、従来の構成を示すものである。また、図１４は図１３の動作を示す図である。
【０００９】
まず、第一、第二、第三の線電流指令ｉＴＵ、ｉＴＶ、ｉＴＷと第一、第二、第三の線電流測定結果ｉＦＵ、ｉＦＶ、ｉＦＷはそれぞれ減算手段１１７、１１８、１１９で引き算され、第一、第二、第三の線電流誤差信号ｉＥＵ、ｉＥＶ、ｉＥＷが求められる。第一、第二、第三の電流誤差アンプ１２０、１２１、１２２は、それぞれ第一、第二、第三の線電流誤差信号ｉＥＵ、ｉＥＶ、ｉＥＷが入力されて電圧指令信号ＶＵ、ＶＶ、ＶＷを出力する。この電流誤差アンプは、一般的に図１５に示す様にＰＩタイプ（比例・積分タイプ）の増幅器が用いられゲイン特性は次の式で求められる。
【００１０】
Ｇ＝Ｒ２×（Ｒ３×Ｃ１×Ｓ）／［Ｒ１×｛（Ｒ２＋Ｒ３）×Ｃ１×Ｓ＋１｝］
次に１３９は、三相ＰＷＭ信号発生手段であり、第一、第二、第三の比較器１２３、１２４、１２５並びに三角波発生手段１２６により構成され、前記第一、第二、第三の比較器１２３、１２４、１２５は、前記三角波発生手段１２６より出力される三角波信号ＳＣとそれぞれの電圧指令信号ＶＵ、ＶＶ、ＶＷとを比較し、第一、第二、第三のスイッチング指令信号ＰＵ、ＰＶ、ＰＷを出力する。
【００１１】
ここでは第一、第二、第三の比較器１２３、１２４、１２５は、それぞれ三角波信号ＳＣより電圧指令信号ＶＵ、ＶＶ、ＶＷが大きい時にＨレベル、小さい時にＬレベルを出力するものとする。
【００１２】
図１４は、図１３における電流制御手段１０６の動作を示す図で、第一、第二、第三の線電流指令ｉＴＵ、ｉＴＶ、ｉＴＷを三相正弦波とした場合の動作を示す。
【００１３】
【発明が解決しようとする課題】
ここで、図１３、図１４において、電流誤差アンプのゲインについて考察すると、電流誤差アンプのゲインを大きくすることにより、各線電流指令と各線電流測定結果が近づいて各線電流誤差を小さくでき、また、線電流指令に対する線電流測定結果の応答性が良くなることがわかる。
【００１４】
しかしながら、上記従来の構成ではリアクトルによる位相遅れや電流誤差アンプの位相遅れ、並びに三相ＰＷＭ信号発生手段でのむだ時間遅れ等により、あまり電流誤差アンプのゲインを大きくしすぎると発振現象が生じてしまうため、電流誤差アンプのゲインは発振しない範囲内で、しかも最大限大きな値とするのが一般的である。この電流誤差アンプのゲインは、設計時に三相交流電源、リアクトル、電源電流検出手段、電流制御手段、主回路パワー制御部の特性から電流制御ループの一巡伝達関数を検討して決定される。ここでは、これら特性の製造バラツキおよび温度特性を考慮し、最悪の場合でも発振現象が生じないところまでゲインを下げることが必要である。このゲインを決定する作業は設計現場において大きな労力を要し、製造現場での管理に大きな労力が要するという問題点を有している。
【００１５】
また、直流電圧により電流誤差アンプの最適ゲインが変化することから、ゲインを可変できるシステムの構築を行う必要がある。
【００１６】
次に、三角波発生手段および電流誤差アンプそのもののオフセットやドリフトは電流制御誤差の悪化やダイナミックレンジを狭める結果となるため、それら部品のオフセットおよびドリフトの小さなオペアンプを必要とし、また場合によっては製造時にオフセット調整作業が必要となり、高価であるという問題点を有している。
【００１７】
なお、図１３は、電流制御手段１０６をアナログ回路で実現した従来例であるが、第一、第二、第三の線電流測定結果ｉＦＵ、ｉＦＶ、ｉＦＷをＡ／Ｄ変換器でデジタルデータに変換し、同様の構成をマイコン等のディジタル回路で実現したものもある。その場合においても、電流誤差アンプのゲインを三相交流電源、電源電流検出手段、電流制御手段、主回路パワー制御部の特性から電流制御ループの一巡伝達関数を検討して決定する必要があり、その課題はアナログ回路で実現したものと同様である。
【００１８】
さらに、電流誤差アンプをマイコン等のディジタル回路で実現した場合、電流誤差アンプそのもののオフセットやドリフトはディジタル演算であるためなくすことができるが、この演算処理時間が大きいほど位相遅れが大きくなり、発振しやすくなる。これは結果的に処理時間を小さくしなければゲインを高くできないということで、非常に高速の演算処理能力を有するマイコン等を用いる必要があり、高価であるという問題点を有している。
【００１９】
また、第一、第二、第三の線電流測定結果ｉＦＵ、ｉＦＶ、ｉＦＷをディジタルデータに変換するＡ／Ｄ変換器も、変換時間が大きいほど位相遅れが大きくなり、発振しやすくなる。これは結果的に変換時間を小さくしなければゲインを高くできないということで、非常に高速の変換能力を有するＡ／Ｄ変換器を用いる必要があり、高価である。また、Ａ／Ｄ変換でのオフセットやドリフトは、電流制御誤差の悪化やダイナミックレンジを狭める結果となるため、それらが小さなＡ／Ｄ変換器を選定する必要があり、高価であるという問題点を有している。
【００２０】
本発明は、上記従来の問題点を解決するもので、安価で、ゲイン調整が全く不要で、かつ、線電流指令に対する線電流測定結果の応答性が極めて優れたＰＷＭコンバータを提供することを目的とする。
【００２１】
【課題を解決するための手段】
上記の課題を解決するために本発明は、三相交流電源と、前記三相交流電源の各相にそれぞれ接続されたリアクトルと、前記三相交流電源の線電流を直接的または間接的に測定し第一の線電流測定結果および第二の線電流測定結果および第三の線電流測定結果を出力する電源電流検出手段と、前記三相交流電源から入力すべき線電流を指令する第一の線電流指令および第二の線電流指令および第三の線電流指令を出力する電流指令発生手段と、前記第一の線電流指令と前記第一の線電流測定結果との大小関係を比較し、第一の線電流指令よりも第一の線電流測定結果が大きい場合に第一の線電流比較結果を大とし、第一の線電流測定結果が第一の線電流指令よりも小さい場合に前記第一の線電流比較結果を小とする第一の比較手段と、前記第二の線電流指令と前記第二の線電流測定結果との大小関係を比較し、第二の線電流指令よりも第二の線電流測定結果が大きい場合に第二の線電流比較結果を大とし、第二の線電流測定結果が第二の線電流指令よりも小さい場合に前記第二の線電流比較結果を小とする第二の比較手段と、前記第三の線電流指令と前記第三の線電流測定結果との大小関係を比較し、第三の線電流指令よりも第三の線電流測定結果が大きい場合に第三の線電流比較結果を大とし、第三の線電流測定結果が第三の線電流指令よりも小さい場合に前記第三の線電流比較結果を小とする第三の比較手段と、平滑コンデンサと、前記平滑コンデンサのプラス端子に接続され前記第一の線電流を制御する第一の主回路スイッチングパワー素子と、前記平滑コンデンサのプラス端子に接続され前記第二の線電流を制御する第二の主回路スイッチングパワー素子と、前記平滑コンデンサのプラス端子に接続され前記第三の線電流を制御する第三の主回路スイッチングパワー素子と、前記平滑コンデンサのマイナス端子に接続され前記第一の線電流を制御する第四の主回路スイッチングパワー素子と、前記平滑コンデンサのマイナス端子に接続され前記第二の線電流を制御する第五の主回路スイッチングパワー素子と、前記平滑コンデンサのマイナス端子に接続され前記第三の線電流を制御する第六の主回路スイッチングパワー素子と、前記各主回路スイッチングパワー素子に並列に接続されたダイオードで構成され三相ブリッジ構成をとる主回路パワー素子群と、前記第一の線電流比較結果と第二の線電流比較結果と第三の線電流比較結果を入力し、前記第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子のスイッチング指令信号を発生する論理回路と、周期的な状態更新タイミングを前記論理回路に与えるタイミング発生手段を備え、前記論理回路が、前記状態更新タイミングと、第一、第二および第三の線電流比較結果が変化したタイミングで、前記第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子についてそれぞれオン状態とするかまたはオフ状態とするかのスイッチング指令信号を決定するよう構成したＰＷＭコンバータである。上記手段によって、本発明のＰＷＭコンバータは、状態更新タイミングと第一、第二および第三の線電流比較結果が変化したタイミングで、それぞれの線電流指令と線電流測定結果の差が減少する方向に第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子をそれぞれオン状態とするかまたはオフ状態とするかを決定するというシンプルな動作を繰り返すことで、三相交流電源の各線電流はそれぞれの線電流指令信号に近づき、各線電流誤差を小さくできることがわかる。
【００２２】
本発明のＰＷＭコンバータは、電流誤差アンプを持たない構成のため、電流誤差アンプのゲイン調整にまつわる課題が本質的に解決でき、全くゲイン調整の必要がない。
【００２３】
さらに、三相交流電源、電源電流検出手段、電流制御手段、主回路パワー制御部の特性および仕様が変わっても常に各線電流誤差を最も小さくするよう動作し、また、特性の製造バラツキ並びに温度特性等があっても常に各線電流誤差を常に最も小さくするよう動作するため電流制御応答性にすぐれ、また、発振現象が生じる心配もない。
【００２４】
また、本発明のＰＷＭコンバータにおける電流制御手段は、第一、第二、第三の比較手段以外はすべてシンプルなディジタル回路にて構成でき、ディジタル回路で構成した部分はオフセットやドリフトの心配がなく、また安価である。
【００２５】
【発明の実施の形態】
上記の課題を解決するために本発明は、三相交流電源と、前記三相交流電源の各相にそれぞれ接続されたリアクトルと、前記三相交流電源の線電流を直接的または間接的に測定し第一の線電流測定結果および第二の線電流測定結果および第三の線電流測定結果を出力する電源電流検出手段と、前記三相交流電源から入力すべき線電流を指令する第一の線電流指令および第二の線電流指令および第三の線電流指令を出力する電流指令発生手段と、前記第一の線電流指令と前記第一の線電流測定結果との大小関係を比較し、第一の線電流指令よりも第一の線電流測定結果が大きい場合に第一の線電流比較結果を大とし、第一の線電流測定結果が第一の線電流指令よりも小さい場合に前記第一の線電流比較結果を小とする第一の比較手段と、前記第二の線電流指令と前記第二の線電流測定結果との大小関係を比較し、第二の線電流指令よりも第二の線電流測定結果が大きい場合に第二の線電流比較結果を大とし、第二の線電流測定結果が第二の線電流指令よりも小さい場合に前記第二の線電流比較結果を小とする第二の比較手段と、前記第三の線電流指令と前記第三の線電流測定結果との大小関係を比較し、第三の線電流指令よりも第三の線電流測定結果が大きい場合に第三の線電流比較結果を大とし、第三の線電流測定結果が第三の線電流指令よりも小さい場合に前記第三の線電流比較結果を小とする第三の比較手段と、平滑コンデンサと、前記平滑コンデンサのプラス端子に接続され前記第一の線電流を制御する第一の主回路スイッチングパワー素子と、前記平滑コンデンサのプラス端子に接続され前記第二の線電流を制御する第二の主回路スイッチングパワー素子と、前記平滑コンデンサのプラス端子に接続され前記第三の線電流を制御する第三の主回路スイッチングパワー素子と、前記平滑コンデンサのマイナス端子に接続され前記第一の線電流を制御する第四の主回路スイッチングパワー素子と、前記平滑コンデンサのマイナス端子に接続され前記第二の線電流を制御する第五の主回路スイッチングパワー素子と、前記平滑コンデンサのマイナス端子に接続され前記第三の線電流を制御する第六の主回路スイッチングパワー素子と、前記各主回路スイッチングパワー素子に並列に接続されたダイオードで構成され三相ブリッジ構成をとる主回路パワー素子群と、前記第一の線電流比較結果と第二の線電流比較結果と第三の線電流比較結果を入力し、前記第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子のスイッチング指令信号を発生する論理回路と、周期的な状態更新タイミングを前記論理回路に与えるタイミング発生手段を備え、前記論理回路が、前記状態更新タイミングと、第一、第二および第三の線電流比較結果が変化したタイミングで、前記第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子についてそれぞれオン状態とするかまたはオフ状態とするかのスイッチング指令信号を決定するよう構成したＰＷＭコンバータである。
【００２６】
また、前記論理回路が、前記状態更新タイミングに第一の線電流比較結果が大かつ第二の線電流比較結果が小かつ第三の線電流比較結果が小の場合には、第二、第三、第四の主回路スイッチングパワー素子にオフ状態を指令し、第一、第五、第六の主回路スイッチングパワー素子にオン状態を指令し、第二の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第五の主回路スイッチングパワー素子にオフ状態を指令し第二の主回路スイッチングパワー素子にオン状態を指令し、また、第三の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第六の主回路スイッチングパワー素子にオフ状態を指令し第三の主回路スイッチングパワー素子にオン状態を指令するよう構成し、かつ、前記状態更新タイミングに第一の線電流比較結果が小かつ第二の線電流比較結果が大かつ第三の線電流比較結果が小の場合には、第一、第三、第五の主回路スイッチングパワー素子にオフ状態を指令し、第二、第四、第六の主回路スイッチングパワー素子にオン状態を指令し、第一の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第四の主回路スイッチングパワー素子にオフ状態を指令し第一の主回路スイッチングパワー素子にオン状態を指令し、また、第三の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第六の主回路スイッチングパワー素子にオフ状態を指令し第三の主回路スイッチングパワー素子にオン状態を指令するよう構成し、かつ、前記状態更新タイミングに第一の線電流比較結果が小かつ第二の線電流比較結果が大かつ第三の線電流比較結果が大の場合には、第一、第二、第六の主回路スイッチングパワー素子にオフ状態を指令し、前記第三、第四、第五の主回路スイッチングパワー素子にオン状態を指令し、第一の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第四の主回路スイッチングパワー素子にオフ状態を指令し第一の主回路スイッチングパワー素子にオン状態を指令し、また、第二の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第五の主回路スイッチングパワー素子にオフ状態を指令し第二の主回路スイッチングパワー素子にオン状態を指令するよう構成し、かつ、前記状態更新タイミングに第一の線電流比較結果が小かつ第二の線電流比較結果が大かつ第三の線電流比較結果が大の場合には、第一、第五、第六の主回路スイッチングパワー素子にオフ状態を指令し、前記第二、第三、第四の主回路スイッチングパワー素子にオン状態を指令し、第二の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第二の主回路スイッチングパワー素子にオフ状態を指令し第五の主回路スイッチングパワー素子にオン状態を指令し、また、第三の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第三の主回路スイッチングパワー素子にオフ状態を指令し第六の主回路スイッチングパワー素子にオン状態を指令するよう構成し、かつ、前記状態更新タイミングに第一の線電流比較結果が大かつ第二の線電流比較結果が小かつ第三の線電流比較結果が大の場合には、第二、第四、第六の主回路スイッチングパワー素子にオフ状態を指令し、前記第一、第三、第五の主回路スイッチングパワー素子にオン状態を指令し、第一の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第一の主回路スイッチングパワー素子にオフ状態を指令し第四の主回路スイッチングパワー素子にオン状態を指令し、また、第三の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第三の主回路スイッチングパワー素子にオフ状態を指令し第六の主回路スイッチングパワー素子にオン状態を指令するよう構成し、かつ、前記状態更新タイミングに第一の線電流比較結果が大かつ第二の線電流比較結果が大かつ第三の線電流比較結果が小の場合には、第三、第四、第五の主回路スイッチングパワー素子にオフ状態を指令し、前記第一、第二、第六の主回路スイッチングパワー素子にオン状態を指令し、第一の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第一の主回路スイッチングパワー素子にオフ状態を指令し第四の主回路スイッチングパワー素子にオン状態を指令し、また、第二の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第二の主回路スイッチングパワー素子にオフ状態を指令し第五の主回路スイッチングパワー素子にオン状態を指令するよう構成したものである。
【００２７】
また、前記論理回路が、前記状態更新タイミングに第一の線電流比較結果が大かつ第二の線電流比較結果が小かつ第三の線電流比較結果が小の場合には、第二、第三、第四の主回路スイッチングパワー素子にオフ状態を指令し、前記第一、第五、第六の主回路スイッチングパワー素子にオン状態を指令し、次に第三の線電流比較結果が大となる前に第二の線電流比較結果が大となった場合には、その時点から第三の線電流比較結果が大となるまでの間を、第五の主回路スイッチングパワー素子にオフ状態を指令し第二の主回路スイッチングパワー素子にオン状態を指令し、第三の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第一、第二、第三の主回路スイッチングパワー素子にオフ状態を指令し、第四、第五、第六の主回路スイッチングパワー素子にオン状態を指令し、また、第二の線電流比較結果が大となる前に第三の線電流比較結果が大となった場合には、その時点から第二の線電流比較結果が大となるまでの間を、第六の主回路スイッチングパワー素子にオフ状態を指令し第三の主回路スイッチングパワー素子にオン状態を指令し、第二の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第一、第二、第三の主回路スイッチングパワー素子にオフ状態を指令し、第四、第五、第六の主回路スイッチングパワー素子にオン状態を指令するよう構成し、また、前記状態更新タイミングに第一の線電流比較結果が小かつ第二の線電流比較結果が大かつ第三の線電流比較結果が小の場合には、第一、第三、第五の主回路スイッチングパワー素子にオフ状態を指令し、前記第二、第四、第六の主回路スイッチングパワー素子にオン状態を指令し、次に第一の線電流比較結果が大となる前に第三の線電流比較結果が大となった場合には、その時点から第一の線電流比較結果が小となるまでの間を、第六の主回路スイッチングパワー素子にオフ状態を指令し第三の主回路スイッチングパワー素子にオン状態を指令し、第一の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第一、第二、第三の主回路スイッチングパワー素子にオフ状態を指令し、第四、第五、第六の主回路スイッチングパワー素子にオン状態を指令し、また、第三の線電流比較結果が大となる前に第一の線電流比較結果が大となった場合には、その時点から第三の線電流比較結果が大となるまでの間を、第四の主回路スイッチングパワー素子にオフ状態を指令し第一の主回路スイッチングパワー素子にオン状態を指令し、第三の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第一、第二、第三の主回路スイッチングパワー素子にオフ状態を指令し、第四、第五、第六の主回路スイッチングパワー素子にオン状態を指令するよう構成し、また、前記状態更新タイミングに第一の線電流比較結果が小かつ第二の線電流比較結果が小かつ第三の線電流比較結果が大の場合には、第一、第二、第六の主回路スイッチングパワー素子にオフ状態を指令し、前記第三、第四、第五の主回路スイッチングパワー素子にオン状態を指令し、次に第二の線電流比較結果が大となる前に第一の線電流比較結果が大となった場合には、その時点から第二の線電流比較結果が大となるまでの間を、第四の主回路スイッチングパワー素子にオフ状態を指令し第一の主回路スイッチングパワー素子にオン状態を指令し、第二の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第一、第二、第三の主回路スイッチングパワー素子にオフ状態を指令し、第四、第五、第六の主回路スイッチングパワー素子にオン状態を指令し、また、第一の線電流比較結果が大となる前に第二の線電流比較結果が大となった場合には、その時点から第一の線電流比較結果が大となるまでの間を、第五の主回路スイッチングパワー素子にオフ状態を指令し第二の主回路スイッチングパワー素子にオン状態を指令し、第一の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第一、第二、第三の主回路スイッチングパワー素子にオフ状態を指令し、第四、第五、第六の主回路スイッチングパワー素子にオン状態を指令するよう構成し、また、前記状態更新タイミングに第一の線電流比較結果が小かつ第二の線電流比較結果が大かつ第三の線電流比較結果が大の場合には、第一、第五、第六の主回路スイッチングパワー素子にオフ状態を指令し、前記第二、第三、第四の主回路スイッチングパワー素子にオン状態を指令し、次に第三の線電流比較結果が小となる前に第二の線電流比較結果が小となった場合には、その時点から第三の線電流比較結果が小となるまでの間を、第二の主回路スイッチングパワー素子にオフ状態を指令し第五の主回路スイッチングパワー素子にオン状態を指令し、第三の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第四、第五、第六の主回路スイッチングパワー素子にオフ状態を指令し、第一、第二、第三の主回路スイッチングパワー素子にオン状態を指令し、また、第二の線電流比較結果が小となる前に第三の線電流比較結果が小となった場合には、その時点から第二の線電流比較結果が小となるまでの間を、第三の主回路スイッチングパワー素子にオフ状態を指令し第六の主回路スイッチングパワー素子にオン状態を指令し、第二の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第四、第五、第六の主回路スイッチングパワー素子にオフ状態を指令し、第一、第二、第三の主回路スイッチングパワー素子にオン状態を指令するよう構成し、また、前記状態更新タイミングに第一の線電流比較結果が大かつ第二の線電流比較結果が小かつ第三の線電流比較結果が大の場合には、第二、第四、第六の主回路スイッチングパワー素子にオフ状態を指令し、前記第一、第三、第五の主回路スイッチングパワー素子にオン状態を指令し、次に第一の線電流比較結果が小となる前に第三の線電流比較結果が小となった場合には、その時点から第一の線電流比較結果が小となるまでの間を、第三の主回路スイッチングパワー素子にオフ状態を指令し第六の主回路スイッチングパワー素子にオン状態を指令し、第一の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第四、第五、第六の主回路スイッチングパワー素子にオフ状態を指令し、第一、第二、第三の主回路スイッチングパワー素子にオン状態を指令し、また、第三の線電流比較結果が小となる前に第一の線電流比較結果が小となった場合には、その時点から第三の線電流比較結果が小となるまでの間を、第一の主回路スイッチングパワー素子にオフ状態を指令し第四の主回路スイッチングパワー素子にオン状態を指令し、第三の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第四、第五、第六の主回路スイッチングパワー素子にオフ状態を指令し、第一、第二、第三の主回路スイッチングパワー素子にオン状態を指令するよう構成し、また、前記状態更新タイミングに第一の線電流比較結果が大かつ第二の線電流比較結果が大かつ第三の線電流比較結果が小の場合には、第三、第四、第五の主回路スイッチングパワー素子にオフ状態を指令し、前記第一、第二、第六の主回路スイッチングパワー素子にオン状態を指令し、次に第一の線電流比較結果が小となる前に第二の線電流比較結果が小となった場合には、その時点から第一の線電流比較結果が小となるまでの間を、第二の主回路スイッチングパワー素子にオン状態を指令し第五の主回路スイッチングパワー素子にオン状態を指令し、第一の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第四、第五、第六の主回路スイッチングパワー素子にオフ状態を指令し、第一、第二、第三の主回路スイッチングパワー素子にオン状態を指令し、また、第二の線電流比較結果が小となる前に第一の線電流比較結果が小となった場合には、その時点から第二の線電流比較結果が小となるまでの間を、第一の主回路スイッチングパワー素子にオフ状態を指令し第四の主回路スイッチングパワー素子にオン状態を指令し、第二の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第四、第五、第六の主回路スイッチングパワー素子にオフ状態を指令し、第一、第二、第三の主回路スイッチングパワー素子にオン状態を指令するよう構成したものである。
【００２８】
また、本発明は、第一の比較手段が、前記第一の線電流指令と前記第一の線電流測定結果との大小関係を周期的に比較し、第一の線電流指令よりも第一の線電流測定結果が少なくとも２回以上連続して大きい場合に第一の線電流比較結果を大とし、第一の線電流測定結果が第一の線電流指令よりも少なくとも２回以上連続して小さい場合に前記第一の線電流比較結果を小とする構成とし、第二の比較手段が、前記第二の線電流指令と前記第二の線電流測定結果との大小関係を周期的に比較し、第二の線電流指令よりも第二の線電流測定結果が少なくとも２回以上連続して大きい場合に第二の線電流比較結果を大とし、第二の線電流測定結果が第二の線電流指令よりも少なくとも２回以上連続して小さい場合に前記第二の線電流比較結果を小とする構成とし、第三の比較手段が、前記第三の線電流指令と前記第三の線電流測定結果との大小関係を周期的に比較し、第三の線電流指令よりも第三の線電流測定結果が少なくとも２回以上連続して大きい場合に第三の線電流比較結果を大とし、第三の線電流測定結果が第三の線電流指令よりも少なくとも２回以上連続して小さい場合に前記第三の線電流比較結果を小とする構成としたものである。
【００２９】
また、本発明は、前記論理回路が、前記状態更新タイミングと、第一、第二および第三の線電流比較結果が変化したタイミングで、前記第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子についてそれぞれオン状態とするかまたはオフ状態とするかのスイッチング指令信号を決定するよう構成し、第一、第二および第三の線電流比較結果が変化したタイミングでは予め定められた時間だけ遅延させて第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子のスイッチング指令信号を出力する遅延手段を有するものである。
【００３０】
さらに、本発明は、前記電流指令発生手段が、前記三相交流電源の中性点から見た各相電圧とそれぞれ同位相の正弦波信号であるまたは逆位相の正弦波信号である第一の線電流指令、第二の線電流指令、第三の線電流指令を出力する構成としたものである。
【００３１】
このように、本発明のＰＷＭコンバータは、状態更新タイミングと第一、第二および第三の線電流比較結果が変化したタイミングで、それぞれの線電流指令と線電流測定結果の差が減少する方向に第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子をそれぞれオン状態とするかまたはオフ状態とするかを決定するというシンプルな動作を繰り返すことで、三相交流電源の各線電流はそれぞれの線電流指令信号に近づき、各線電流誤差を小さくできることがわかる。本発明のＰＷＭコンバータは、電流誤差アンプを持たない構成のため、電流誤差アンプのゲイン調整にまつわる課題が本質的に解決でき、全くゲイン調整の必要がない。
【００３２】
さらに、リアクトル、電源電流検出手段、電流制御手段、主回路パワー制御部の特性および仕様が変わっても常に各線電流誤差を最も小さくするよう動作し、また、特性の製造バラツキ並びに温度特性等があっても常に各線電流誤差を常に最も小さくするよう動作するため電流制御応答性にすぐれ、また、発振現象が生じる心配もない。
【００３３】
また、直流電圧の値が変化しても、ゲイン調整の必要がなく、常に各線電流誤差を最も小さくするような動作を行う。
【００３４】
また、本発明のＰＷＭコンバータにおける電流制御手段は、第一、第二、第三の比較手段以外はすべてシンプルなディジタル回路にて構成でき、ディジタル回路で構成した部分はオフセットやドリフトの心配がなく、また安価である。
【００３５】
また、第一の比較手段が、前記第一の線電流指令と前記第一の線電流測定結果との大小関係を周期的に比較し、第一の線電流指令よりも第一の線電流測定結果が少なくとも２回以上連続して大きい場合に第一の線電流比較結果を大とし、第一の線電流測定結果が第一の線電流指令よりも少なくとも２回以上連続して小さい場合に前記第一の線電流比較結果を小とする構成とし、第二の比較手段が、前記第二の線電流指令と前記第二の線電流測定結果との大小関係を周期的に比較し、第二の線電流指令よりも第二の線電流測定結果が少なくとも２回以上連続して大きい場合に第二の線電流比較結果を大とし、第二の線電流測定結果が第二の線電流指令よりも少なくとも２回以上連続して小さい場合に前記第二の線電流比較結果を小とする構成とし、第三の比較手段が、前記第三の線電流指令と前記第三の線電流測定結果との大小関係を周期的に比較し、第三の線電流指令よりも第三の線電流測定結果が少なくとも２回以上連続して大きい場合に第三の線電流比較結果を大とし、第三の線電流測定結果が第三の線電流指令よりも少なくとも２回以上連続して小さい場合に前記第三の線電流比較結果を小とする構成としたものでは、比較手段の各出力信号に重畳したノイズを除去することができ、ノイズが発生しやすい条件においても三相交流電源の各線電流を第一、第二、第三の線電流指令に正確に一致するよう制御できる。
【００３６】
また、前記論理回路が、前記状態更新タイミングと、第一、第二および第三の線電流比較結果が変化したタイミングで、前記第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子についてそれぞれオン状態とするかまたはオフ状態とするかのスイッチング指令信号を決定するよう構成し、第一、第二および第三の線電流比較結果が変化したタイミングでは予め定められた時間だけ遅延させて第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子のスイッチング指令信号を出力する遅延手段を有するものでは、三相交流電源の各線電流を、各線電流指令に極めてよく一致させることができる。
【００３７】
さらに、本発明は、前記電流指令発生手段が、前記三相交流電源の中性点から見た各相電圧とそれぞれ同位相の正弦波信号であるまたは逆位相の正弦波信号である第一の線電流指令、第二の線電流指令、第三の線電流指令を出力する構成としたものでは、各相電圧と各線電流との位相差の低減すなわち力率改善を行うことができると同時に、各線電流を正弦波になるように制御できるため線電流の歪みを抑制するすなわち電源高調波を低減することができる。
【００３８】
【実施例】
以下本発明の実施例について、図面を参照しながら説明する。
【００３９】
（実施例１）
図８は本発明の第１の実施例のＰＷＭコンバータのシステム構成を示したものである。図８において、三相交流電源１の相電圧の最大値よりも、平滑コンデンサ６０のプラス端子とマイナス端子間の電圧が高い時に、まず、電流指令発生手段７に、三相交流電源１から入力すべき三相交流電流波形の位相情報値θと振幅指令値ｉｐがセットされ、これらの情報をもとに電流指令発生手段７は内部で三相交流電源１から入力すべき各線電流指令を第一の線電流指令ｉＴＵ、第二の線電流指令ｉＴＶ、第三の線電流指令ｉＴＷとして出力する。
【００４０】
次に、電源電流検出手段９は、三相交流電源１の二つの線電流を検出し、残り一つの線電流を検出した二つの線電流の和を取りかつ符号を反転し求め、第一の線電流測定結果ｉＦＵ、第二の線電流測定結果ｉＦＶ、第三の線電流測定結果ｉＦＷとして出力する。なお、この電源電流検出手段９は、三相交流電源１の三つの線電流を検出し、第一の線電流測定結果ｉＦＵ、第二の線電流測定結果ｉＦＶ、第三の線電流測定結果ｉＦＷとして出力してもよい。
【００４１】
次に、電流制御手段６は、第一の線電流指令ｉＴＵ、第二の線電流指令ｉＴＶ、第三の線電流指令ｉＴＷ、第一の線電流測定結果ｉＦＵ、第二の線電流測定結果ｉＦＶ、第三の線電流測定結果ｉＦＷを入力し、第一のスイッチング指令信号ＰＵ、第二のスイッチング指令信号ＰＶ、第三のスイッチング指令信号ＰＷを発生させる。
【００４２】
この電流制御手段６の動作については、後程詳しい説明を行う。
次に、主回路パワー制御部８は、平滑コンデンサ６０と、三相ブリッジ構成をとる主回路パワー素子群２（平滑コンデンサ６０のプラス端子に接続され第一の線電流ＩＵを制御する第一の主回路スイッチングパワー素子Ｑ１と、平滑コンデンサ６０のプラス端子に接続され第二の線電流ＩＶを制御する第二の主回路スイッチングパワー素子Ｑ２と、平滑コンデンサ６０のプラス端子に接続され第三の線電流ＩＷを制御する第三の主回路スイッチングパワー素子Ｑ３と、平滑コンデンサ６０のマイナス端子に接続され三相交流電源１に第一の線電流ＩＵを供給する第四の主回路スイッチングパワー素子Ｑ４と、平滑コンデンサ６０のマイナス端子に接続され第二の線電流ＩＶを制御する第五の主回路スイッチングパワー素子Ｑ５と、平滑コンデンサ６０のマイナス端子に接続され第三の線電流ＩＷを制御する第六の主回路スイッチングパワー素子Ｑ６と、各主回路スイッチングパワー素子に並列に接続された還流ダイオードで構成）を有し、論理反転手段５及びベースドライブ手段４を設けて、前記論理反転手段５及びベースドライブ手段４の作用により、第一のスイッチング指令信号ＰＵに従って第一の主回路スイッチングパワー素子Ｑ１と第四の主回路スイッチングパワー素子Ｑ４のいずれかをＯＮさせ、第二のスイッチング指令信号ＰＶに従って第二の主回路スイッチングパワー素子Ｑ２と第五の主回路スイッチングパワー素子Ｑ５のいずれかをＯＮさせ、第三のスイッチング指令信号ＰＷに従って第三の主回路スイッチングパワー素子Ｑ３と第六の主回路スイッチングパワー素子Ｑ６のいずれかをＯＮさせるよう構成している。
【００４３】
ここでは、第一のスイッチング指令信号ＰＵがＬレベルになると第一の主回路スイッチングパワー素子Ｑ１をＯＮさせ、また、第一のスイッチング指令信号ＰＵがＨレベルになると第四の主回路スイッチングパワー素子Ｑ４をＯＮさせ、また、第二のスイッチング指令信号ＰＶがＬレベルになると第二の主回路スイッチングパワー素子Ｑ２をＯＮさせ、第二のスイッチング指令信号ＰＶがＨレベルになると第五の主回路スイッチングパワー素子Ｑ５をＯＮさせ、また、第三のスイッチング指令信号ＰＷがＬレベルになると第三の主回路スイッチングパワー素子Ｑ３をＯＮさせ、第三のスイッチング指令信号ＰＷがＨレベルになると第六の主回路スイッチングパワー素子Ｑ６をＯＮさせる構成として説明する。
【００４４】
また、平滑コンデンサ６０のプラス端子とマイナス端子間の電圧が三相交流電源１の相電圧の最大値以下の時は、主回路パワー素子群２の還流ダイオードにより三相交流電圧が整流される。
【００４５】
以上が、本発明の第１の実施例のＰＷＭコンバータのシステム構成である。
次に図８に示した本発明の第１の実施例のＰＷＭコンバータのシステム構成における電流制御手段６の構成を図１に示す。図１において、１７、１８、１９は第一、第二、第三の比較手段であり、各々反転入力端子にｉＴＵ、ｉＴＶ、ｉＴＷが入力され、非反転入力端子には、各々第一、第二、第三の線電流測定結果ｉＦＵ、ｉＦＶ、ｉＦＷが入力される。そして、各比較手段から、第一、第二、第三の線電流比較結果ＨＵ、ＨＶ、ＨＷが出力される。なお、以後の説明の都合上、前記ＨＵ、ＨＶ、ＨＷは、線電流指令の値に対し、線電流測定結果の方が大であればＨレベル、線電流指令の値に対し、線電流測定結果の方が小であればＬレベルになるものとする。
【００４６】
次に１０は、論理回路であり、第一、第二、第三の線電流比較結果ＨＵ、ＨＶ、ＨＷが入力されるとともに、タイミング発生手段１１からの状態更新タイミング信号ＣＬＫ１０が入力され、主回路スイッチングパワー素子Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６のＯＮ、ＯＦＦを指令する第一、第二、第三のスイッチング指令信号ＰＵ、ＰＶ、ＰＷを出力する。
【００４７】
この論理回路１０は、まず、状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングで第一、第二、第三の線電流比較結果ＨＵ、ＨＶ、ＨＷの信号レベルに基づき状態変更が行われて、第一、第二、第三のスイッチング指令信号ＰＵ、ＰＶ、ＰＷが出力され、次に、第一、第二、第三の線電流比較結果ＨＵ、ＨＶ、ＨＷの信号レベルの変化に基づき、第一、第二、第三のスイッチング指令信号ＰＵ、ＰＶ、ＰＷを変更する。
【００４８】
ここで、前記論理回路１０の真理値表を（表１）に示す。
【００４９】
【表１】
以下に、（表１）の読み方について説明する。（表１）において、状態Ｎｏ．（Ａ００、ＡＸ１、ＡＸ２、Ａ００、ＡＹ１、ＡＹ２、Ｂ００、ＢＸ１等）は、論理回路１０の入出力状態を表し、状態更新タイミング信号の↑記号は、状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングを示し、◆記号はＨレベルまたはＬレベルの安定した状態を示す。
【００５１】
また、線電流比較結果の＊記号は、ＤＯＮ’Ｔ ＣＡＲＥ、すなわちＨレベルでもＬレベルでも動作に関係がないことを示す。その他は、ＨはＨレベルを、ＬはＬレベルを示す。リセット信号ＲＥＳＥＴは、論理回路１０の初期化の為の入力信号であり、通常Ｌレベルで、Ｈレベルの場合において、論理回路１０は直ちに初期化される。
【００５２】
次に、（表１）を用いて、論理回路１０の動作を説明すると、まず、状態更新タイミング信号ＣＬＫ１０が立ち上がる（立ち上がりエッジが入力する）と、そのときの第一、第二、第三の線電流比較結果ＨＵ、ＨＶ、ＨＷのレベルに応じて、状態Ｎｏ．Ａ００、Ｂ００、Ｃ００、Ｄ００、Ｅ００、Ｆ００、Ｇ００、Ｈ００の８つの状態に推移する。（状態Ｎｏ．の１桁目に着目し、Ａ〜Ｈの８つに分岐。説明の都合上、状態Ｎｏ．の３桁の英数記号については、左から１桁目、２桁目、３桁目と呼ぶこととする。）
ここで、まず、状態Ｎｏ．Ａ００、Ｂ００、Ｃ００、Ｄ００、Ｅ００、Ｆ００のいずれかに推移した場合について説明する。
【００５３】
これらの状態に推移した場合には、状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングの第一、第二、第三の線電流比較結果ＨＵ、ＨＶ、ＨＷの内、同一信号レベルの２つの信号に着目し、その２つの信号の内、どちらが先に変化するかによって、以後の動作が異なる。（状態Ｎｏ．の２桁目に着目し、ＸとＹの２つに分岐）
例えば、状態Ｎｏ．Ａ００の場合は、第二の線電流比較結果ＨＶが先に変化すれば状態Ｎｏ．ＡＸ１に推移し、第三の線電流比較結果ＨＷが先に変化すれば状態Ｎｏ．ＡＹ１に推移する。その後、状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングの第一、第二、第三の線電流比較結果ＨＵ、ＨＶ、ＨＷの内、同一信号レベルの２つの信号の内、先に変化した信号でないもう一方の信号が変化すると、状態Ｎｏ．の１桁目と２桁目が同一の３桁目が２の状態に推移する。
【００５４】
例えば、状態Ｎｏ．ＡＸ１の状態からは、状態Ｎｏ．ＡＸ２へ、状態Ｎｏ．ＡＹ１の状態であれば状態Ｎｏ．ＡＹ２へ推移する。その後、その状態を次回の状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングまで保持する。
【００５５】
最後に、状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングに、状態Ｎｏ．Ｇ００またはＨ００に推移した場合について説明すると、これらの場合は次回の状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジが入力されるまで、この状態が保持され、従って第一、第二、第三のスイッチング指令信号ＰＵ、ＰＶ、ＰＷはそのレベルを出力し続ける。
【００５６】
以上が（表１）の読み方の説明である。
以下に、（表１）の真理値表に基づき前記論理回路１０の動作について説明を行う。
【００５７】
まず、状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングの動作について説明する。
【００５８】
論理回路１０は、状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングに、第一、第二、第三の線電流比較結果ＨＵ、ＨＶ、ＨＷの信号レベルを読みとり、その時の第一、第二、第三の線電流測定結果ｉＦＵ、ｉＦＶ、ｉＦＷをそれぞれの第一、第二、第三の線電流指令ｉＴＵ、ｉＴＶ、ｉＴＷに近づける方向、すなわち、ｉＦＵ、ｉＦＶ、ｉＦＷが線電流指令と一致する変化が生じる様に論理回路１０の出力ＰＵ、ＰＶ、ＰＷの信号レベルを決定する。これは結果的に、ＰＵ、ＰＶ、ＰＷの信号レベルがＨＵ、ＨＶ、ＨＷをそれぞれ反転したレベルとなる。例えば、ＨＵがＨレベルであれば、ＰＵはＬレベルに、ＨＵがＬレベルであれば、ＰＵはＨレベルに決定される。ＰＶ、ＰＷについても同様である。
【００５９】
次に、状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングの後、次回の状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングまでの論理回路１０の動作について説明する。
この間の動作は、状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングにおける、ＨＵ、ＨＶ、ＨＷの３つの信号のレベルによって定まる。
ここで、このＨＵ、ＨＶ、ＨＷの３つの信号レベルに着目し、３つの信号レベルの内の１つの信号のレベルが異なる場合における動作、すなわち、
（ＨＵ、ＨＶ、ＨＷ）＝（Ｌ、Ｈ、Ｈ）
または＝（Ｈ、Ｌ、Ｈ）
または＝（Ｈ、Ｈ、Ｌ）
または＝（Ｈ、Ｌ、Ｌ）
または＝（Ｌ、Ｈ、Ｌ）
または＝（Ｌ、Ｌ、Ｈ）
の場合と、
３つの信号レベルが全て同一レベルの場合、すなわち、
（ＨＵ、ＨＶ、ＨＷ）＝（Ｈ、Ｈ、Ｈ）
または＝（Ｌ、Ｌ、Ｌ）
の場合とに分けて以下に説明する。
【００６０】
まず、状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングにおいて、ＨＵ、ＨＶ、ＨＷの３つの信号レベルの内の１つの信号のレベルが異なる場合における動作について説明する。
【００６１】
三相交流電源１の線電流は、３つの線電流の内の２つの線電流の値の和の極性を反転した値が、残り１つの値になることは自明の理である。そこで、本発明の第１の実施例における論理回路１０では、状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングにおけるＨＵ、ＨＶ、ＨＷの３つの信号の内のレベルが同一の２つの信号に着目し、この２信号に関する線電流を供給する主回路スイッチングパワー素子のＯＮ、ＯＦＦを制御する様にスイッチング指令信号ＰＵ、ＰＶ、ＰＷのレベルを決定する。
【００６２】
すなわち、まず、レベルが同一の２つの信号の内の先にレベルが反転した信号が関わる線電流を供給する主回路スイッチングパワー素子のＯＮ、ＯＦＦを、ＯＮであればＯＦＦ、ＯＦＦであればＯＮという具合に切り替わる様、該当するスイッチング指令信号のレベルを反転する。続いて、レベルが同一であった２つの信号の内の残りの１つの信号のレベルが反転した際、同様に反転した信号の関わる線電流を供給する主回路スイッチングパワー素子のＯＮ、ＯＦＦを切り替える様に該当するスイッチング指令信号のレベルを反転する。
【００６３】
この時点で、論理回路１０の出力である第一、第二、第三のスイッチング指令信号ＰＵ、ＰＶ、ＰＷの３つの信号は同一レベルとなり、状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングにおけるＨＵ、ＨＶ、ＨＷの３つの信号の内のレベルの異なる１つの信号のレベルと一致し、次回の状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングまで、このＰＵ、ＰＶ、ＰＷはレベルを維持する。そして、次回の状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミング後も同様の動作を繰り返し行うよう構成している。
【００６４】
次に、状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングにおいて、ＨＵ、ＨＶ、ＨＷの３つの信号のレベルが全て同一レベルである場合における動作について説明する。
ＨＵ、ＨＶ、ＨＷの３つの信号のレベルが全て同一レベルである場合には、次回の状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングまで、状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングに定められたＰＵ、ＰＶ、ＰＷの信号レベルが維持される。
【００６５】
以上が、本発明の第１の実施例におけるＰＷＭコンバータの電流制御手段６の構成についての説明であるが、以下に、本発明の第１の実施例におけるＰＷＭコンバータの電流制御手段６の論理回路１０の構成について、さらに詳しい説明を行う。
【００６６】
論理回路１０の内部構成について、図２を用いて以下説明を行う。図２において、構成要素の動作について説明する。まず、３６、３７、３８、３９、４０、４１は第一、第二、第三、第四、第五、第六のデータセレクタで、その動作は、入力端子ＳＥＬがＨレベルの時には出力端子Ｙに入力端子Ｂのレベルが、入力端子ＳＥＬがＬレベルの時には出力端子Ｙに入力端子Ａのレベルが出力される構成となっている。
【００６７】
次に、２６、２７、２８は第一、第二、第三のリセット優先ＲＳフリップフロップで、入力端子ＲがＨレベルでかつ入力端子ＳがＬレベルの時にリセットされて出力端子ＱはＬレベルに変化し、入力端子ＲがＬレベルでかつ入力端子ＳがＨレベルの時にセットされて出力端子ＱはＨレベルに変化し、入力端子ＲがＨレベルでかつ入力端子ＳがＨレベルの時にはリセットが優先されてリセットされ、出力端子ＱはＬレベルに変化する。
【００６８】
次に、２９、３０、３１、１２、１３、１４は第一、第二、第三、第四、第五、第六のＤラッチで、入力端子ＣＫに入力される信号の立ち上がりエッジのタイミングで入力端子Ｄのレベルをラッチし、そのレベルを出力端子Ｑに出力する。ただし、入力端子ＰＲはプリセット信号を入力する端子で、Ｈレベルが入力された場合に最優先でプリセットされ、出力端子Ｑには、Ｈレベルが出力される。
【００６９】
次に、２３、２４、２５、１２７、１２８、１２９、１３０、１３１、１３２は第一、第二、第三、第四、第五、第六、第七、第八、第九の反転ゲートで、入力端子にＨレベルが入力されると出力端子にＬレベルを、入力端子にＬレベルが入力されると出力端子にＨレベルを出力する。２２は、データデコード手段で、入力端子Ａ、Ｂ、Ｃと出力端子Ｙを有し、その真理値表を（表２）に示す。
【００７０】
なお、真理値表の（表２）はＡＮＤ、ＯＲ、反転ゲートにより容易に実現できるものである。
【００７１】
【表２】
３５は、タイミング信号分配手段で、システムクロックＣＬＫ１と状態更新タイミング信号ＣＬＫ１０を入力し、状態更新タイミング遅延信号ＣＬＫ１１を出力する。ここで、ＣＬＫ１、ＣＬＫ１０およびＣＬＫ１１の関係について図４を用いて説明すると、まず、状態更新タイミング信号ＣＬＫ１０の周期はシステムクロックＣＬＫ１の周期に比べ十分大きいものとし、かつ、更新タイミング信号ＣＬＫ１０はシステムクロックＣＬＫ１の立ち下がりエッジに同期して変化するものとする。次に、状態更新タイミング遅延信号ＣＬＫ１１は、状態更新タイミング信号ＣＬＫ１０をシステムクロックＣＬＫ１の立ち上がりエッジと立ち下がりエッジ間の時間の約半分だけ遅延した信号とする。
【００７３】
以上が、構成要素の動作についての説明であるが、以下に信号の流れを追って論理回路１０の動作説明を行う。
【００７４】
ここでは、説明を簡単にするため、第一、第二、第三のデータセレクタ３６、３７、３８をまとめて第一のデータセレクト手段２０、また、第四、第五、第六のデータセレクタ３９、４０、４１をまとめて第二のデータセレクト手段２１と呼ぶことにし、また、第一、第二、第三のＤラッチ１２、１３、１４をまとめて第一のデータラッチ手段３４、また、第四、第五、第六のＤラッチ２９、３０、３１をまとめて第二のデータラッチ手段１５と呼ぶことにする。
【００７５】
また、第一、第二、第三のデータセレクタ３６、３７、３８の入力端子Ａをそれぞれ第一のデータセレクト手段２０の入力端子１Ａ、２Ａ、３Ａとし、入力端子Ｂをそれぞれ第一のデータセレクト手段２０の入力端子１Ｂ、２Ｂ、３Ｂとし、入力端子ＳＥＬを共通接続し、かつ第一のデータセレクト手段２０の入力端子ＳＥＬとすることにし、また、第四、第五、第六のデータセレクタ３９、４０、４１の入力端子Ａをそれぞれ第二のデータセレクト手段２１の入力端子１Ａ、２Ａ、３Ａとし、入力端子Ｂをそれぞれ第二のデータセレクト手段２１の入力端子１Ｂ、２Ｂ、３Ｂとし、入力端子ＳＥＬを共通接続し、かつ第二のデータセレクト手段２１の入力端子ＳＥＬとすることにし、また、第一、第二、第三のＤラッチの入力端子Ｄはそれぞれ第一のデータラッチ手段３４の入力端子１Ｄ、２Ｄ、３Ｄとし、入力端子ＣＫは共通接続し、かつ第一のデータラッチ手段３４の入力端子ＣＫとし、入力端子ＰＲは共通接続し、かつ第一のデータラッチ手段３４の入力端子ＰＲとし、出力端子Ｑはそれぞれ第一のデータラッチ手段３４の出力端子１Ｑ、２Ｑ、３Ｑとすることにし、また、第四、第五、第六のＤラッチ２９、３０、３１の入力端子Ｄはそれぞれ第二のデータラッチ手段１５の入力端子１Ｄ、２Ｄ、３Ｄとし、入力端子ＣＫは共通接続し、かつ第二のデータラッチ手段１５の入力端子ＣＫとし、入力端子ＰＲは共通接続し、かつ第一のデータラッチ手段１５の入力端子ＰＲとし、出力端子Ｑはそれぞれ第一のデータラッチ手段３４の出力端子１Ｑ、２Ｑ、３Ｑとすることにする。
【００７６】
また、第一のデータセレクト手段２０の出力を、第一の選択出力信号Ｙ１Ｕ、Ｙ１Ｖ、Ｙ１Ｗ、また、第二のデータセレクト手段２１の出力を、第二の選択出力信号Ｙ２Ｕ、Ｙ２Ｖ、Ｙ２Ｗと呼ぶことにする。
【００７７】
まず、第一、第二、第三の線電流比較結果ＨＵ、ＨＶ、ＨＷは、第一のデータラッチ手段３４の入力端子１Ｄ、２Ｄ、３Ｄに入力され、かつ、第一のデータセレクト手段２０の入力端子１Ｂ、２Ｂ、３Ｂに入力されるとともに、第一、第二、第三の反転ゲート２３、２４、２５を介して入力端子１Ａ、２Ａ、３Ａに入力される。
【００７８】
ここで、状態更新タイミング信号ＣＬＫ１０がＬレベルからＨレベルに変化する、すなわち、立ち上がりエッジが入力された直後の状態、すなわち、図４におけるＴＩＭＥ１について説明する。
【００７９】
まず、第一のデータラッチ手段の入力端子１Ｄ、２Ｄ、３Ｄの入力レベルがラッチされることにより保持され、出力端子１Ｑ、２Ｑ、３Ｑに出力される。第一のデータラッチ手段３４のこの状態は、次の状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジが入力されるまで変化しない。次に、第一のデータラッチ手段３４の出力端子１Ｑ、２Ｑ、３Ｑから出力された信号は、データデコード手段２２に入力され、表２に示す真理値表に従って出力端子ＹをＨレベルまたはＬレベルとする。以下、この出力端子Ｙから出力される信号をモード信号ＹＭと呼ぶことにする。
【００８０】
ここで、第一のデータセレクト手段２０の入力端子ＳＥＬにはモード信号ＹＭが入力されており、第一のデータセレクト手段２０はモード信号ＹＭに従って、第一の選択出力信号Ｙ１Ｕ、Ｙ１Ｖ、Ｙ１Ｗを出力する。
【００８１】
次に、状態更新タイミング遅延信号ＣＬＫ１１がＬレベルからＨレベルに変化する、すなわち、立ち上がりエッジが入力されるが、この直後の状態、すなわち、図４におけるＴＩＭＥ２について説明する。
【００８２】
まず、第一、第二、第三のＲＳフリップフロップ２６、２７、２８のそれぞれの入力端子Ｓに状態更新タイミング遅延信号ＣＬＫ１１が入力され、その信号がＨレベルの時にセットされる。しかしながら、前記の通り、第一、第二、第三のＲＳフリップフロップ２６、２７、２８はリセット優先ＲＳフリップフロップであるため、入力端子ＲがＨレベルである場合には、リセットが優先される。従って、第一、第二、第三のＲＳフリップフロップ２６、２７、２８のうち、入力端子ＲがＬレベルであるもののみが状態更新タイミング遅延信号ＣＬＫ１１がＨレベルの時にセットされる結果となる。
【００８３】
これら第一、第二、第三のＲＳフリップフロップ２６、２７、２８のそれぞれの出力信号は、第二のデータセレクト手段２１の入力端子１Ａ、２Ａ、３Ａに入力されるとともに、第四、第五、第六の反転ゲート１２７、１２８、１２９を介して入力端子１Ｂ、２Ｂ、３Ｂに入力される。この第二のデータセレクト手段２１の入力端子ＳＥＬにはモード信号ＹＭが入力されており、第二のデータセレクト手段２１はモード信号ＹＭに従って、第二の選択出力信号Ｙ２Ｕ、Ｙ２Ｖ、Ｙ２Ｗを出力する。
【００８４】
次に、システムクロックＣＬＫ１がＬレベルからＨレベルに変化する、すなわち、立ち上がりエッジが入力されるが、この直後の状態、すなわち、図４におけるＴＩＭＥ３について説明する。
まず、第二のデータラッチ手段１５の入力端子ＣＫにシステムクロックＣＬＫ１の立ち上がりエッジが入力されると、第二のデータラッチ手段１５は入力端子１Ｄ、２Ｄ、３Ｄから、第二の選択出力信号Ｙ２Ｕ、Ｙ２Ｖ、Ｙ２Ｗを入力してラッチし、第二のデータラッチ手段１５の出力端子１Ｑ、２Ｑ、３Ｑには、ラッチされた入力端子１Ｄ、２Ｄ、３Ｄの入力信号を出力して、次回の状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングまで、各出力信号は保持される。第二のデータラッチ手段１５の出力端子１Ｑ、２Ｑ、３Ｑから出力した信号は、第七、第八、第九の反転ゲート１３０、１３１、１３２を介して第一、第二、第三のスイッチング指令信号ＰＵ、ＰＶ、ＰＷとなる。
ここで、第一、第二、第三のスイッチング指令信号ＰＵ、ＰＶ、ＰＷは、第二のデータラッチ手段１５の入力端子ＣＫにシステムクロックＣＬＫ１の立ち上がりエッジが入力されたタイミングで更新されるため、ＴＩＭＥ１やＴＩＭＥ２で変化することはない。
【００８５】
以上が、状態更新タイミング信号ＣＬＫ１０がＬレベルからＨレベルに変化した時点（ＴＩＭＥ１）から、状態更新タイミング遅延信号ＣＬＫ１１がＬレベルからＨレベルに変化した時点（ＴＩＭＥ２）、並びに、その後のシステムクロックＣＬＫ１がＬレベルからＨレベルに変化した時点（ＴＩＭＥ３）の動作説明である。これらは、状態更新タイミング信号ＣＬＫ１０が立ち上がった（立ち上がりエッジが入力した）際の動作で、表１における状態Ｎｏ．Ａ００、Ｂ００、Ｃ００、Ｄ００、Ｅ００、Ｆ００、Ｇ００、Ｈ００の８つの状態に推移する動作の説明である。
【００８６】
次に、その後の動作、すなわち、次の状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジが入力するまでの間の動作について説明する。
ここで、まず、（表１）における状態Ｎｏ．Ａ００、Ｂ００、Ｃ００、Ｄ００、Ｅ００、Ｆ００のいずれかに推移した場合、すなわち、状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングの第一、第二、第三の線電流比較結果ＨＵ、ＨＶ、ＨＷの内、同一信号レベルの信号が２つある場合について説明する。
【００８７】
ここでは、（表１）のＡ００の状態を例にとって説明する。
状態Ｎｏ．Ａ００の状態においては、線電流比較結果ＨＵはＬレベル、ＨＶはＨレベル、ＨＷはＨレベル、モード信号ＹＭはＬレベル、第一のデータセレクト手段２０の出力であるＹ１ＵはＨレベル、Ｙ１ＶはＬレベル、Ｙ１ＷはＬレベル、第一のＲＳフリップフロップ２６はリセット状態、第二のＲＳフリップフロップ２７はセット状態、第三のＲＳフリップフロップ２８はセット状態である。
また、第二のデータセレクト手段２１の出力であるＹ２ＵはＬレベル、Ｙ２ＶはＨレベル、Ｙ２ＷはＨレベルである。
【００８８】
ここで、まず、第二の線電流比較結果ＨＶがＨレベルからＬレベルに変化した場合の動作、すなわち、（表１）における状態Ｎｏ．Ａ００から状態Ｎｏ．ＡＸ１に推移する動作について考察する。
【００８９】
第二の線電流比較結果ＨＶがＨレベルからＬレベルに変化した場合、第一の選択出力信号Ｙ１ＶのレベルがＬレベルからＨレベルへ切り替わり、これによって第二のＲＳフリップフロップ２７がリセットされることから、第二の選択出力信号Ｙ２Ｖは、ＨレベルからＬレベルへ切り替えられる。従って、ＰＵ、ＰＶ、ＰＷは、次のシステムクロックＣＬＫ１の立ち上がりエッジのタイミングに、（ＰＵ、ＰＶ、ＰＷ）＝（Ｈ、Ｈ、Ｌ）となる。この第一、第二、第三のスイッチング指令信号ＰＵ、ＰＶ、ＰＷに従って、次段の主回路パワー制御部８が動作する。
【００９０】
次に、その後、第三の線電流比較結果ＨＷがＨレベルからＬレベルに変化した場合の動作、すなわち、（表１）における状態Ｎｏ．ＡＸ１から状態Ｎｏ．ＡＸ２に推移する動作について考察する。
第三の線電流比較結果ＨＷがＨレベルからＬレベルに変化した場合、第一の選択出力信号Ｙ１ＷのレベルがＬレベルからＨレベルへ切り替わり、これによって第三のＲＳフリップフロップ２８がリセットされることから、第二の選択出力信号Ｙ２Ｗは、ＨレベルからＬレベルへ切り替えられる。
【００９１】
従って、ＰＵ、ＰＶ、ＰＷは、次のシステムクロックＣＬＫ１の立ち上がりエッジのタイミングに、（ＰＵ、ＰＶ、ＰＷ）＝（Ｈ、Ｈ、Ｈ）となる。この第一、第二、第三のスイッチング指令信号ＰＵ、ＰＶ、ＰＷに従って、次段の主回路パワー制御部８が動作する。
【００９２】
この状態、すなわち、（ＰＵ、ＰＶ、ＰＷ）＝（Ｈ、Ｈ、Ｈ）は、次回の状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミング後のシステムクロックＣＬＫ１の立ち上がりエッジのタイミングまで維持される。
【００９３】
これまでが、状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングに状態Ｎｏ．Ａ００、Ｂ００、Ｃ００、Ｄ００、Ｅ００、Ｆ００のいずれかに推移した場合、すなわち、状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングの第一、第二、第三の線電流比較結果ＨＵ、ＨＶ、ＨＷの内、同一信号レベルの信号が２つある場合の動作についての説明であるが、次に、表１における状態Ｎｏ．Ｇ００、Ｈ００のいずれかに推移した場合、すなわち、状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングの第一、第二、第三の線電流比較結果ＨＵ、ＨＶ、ＨＷがすべて同一信号レベルであった場合について説明する。
【００９４】
ここでは、（表１）の状態Ｎｏ．Ｇ００の状態を例にとって説明する。
状態Ｎｏ．Ｇ００の状態においては、線電流比較結果ＨＵはＨレベル、ＨＶはＨレベル、ＨＷはＨレベル、モード信号ＹＭはＨレベル、第一のデータセレクト手段２０の出力であるＹ１ＵはＨレベル、Ｙ１ＶはＨレベル、Ｙ１ＷはＨレベル、第一、第二、第三のＲＳフリップフロップ２６、２７、２８は全てリセット状態である。
【００９５】
その結果、第二のデータセレクト手段２１の出力であるＹ２ＵはＨレベル、Ｙ２ＶはＨレベル、Ｙ２ＷはＨレベルであり、従って、ＰＵ、ＰＶ、ＰＷは、次のシステムクロックＣＬＫ１の立ち上がりエッジのタイミングに、ＰＵはＬレベル、ＰＶはＬレベル、ＰＷはＬレベルとなり、このＰＵ、ＰＶ、ＰＷに従って、次段の主回路パワー制御部８が動作する。
【００９６】
この状態、すなわち、（ＰＵ、ＰＶ、ＰＷ）＝（Ｌ、Ｌ、Ｌ）は、次回の状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミング後のシステムクロックＣＬＫ１の立ち上がりエッジのタイミングまで維持される。
【００９７】
以上が、（表１）における状態Ｎｏ．Ａ００から状態Ｎｏ．ＡＸ１、さらに状態Ｎｏ．ＡＸ２へと推移する様子と、状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングに状態Ｎｏ．Ｇ００に推移した時の動作説明であるが、これまでの説明により、（表１）における他の状態推移についても同様に考察できるため、説明を省略する。
【００９８】
以上が、本発明の第１の実施例におけるＰＷＭコンバータの電流制御手段６における論理回路１０の具体的な動作説明であるが、ここで、図３を用いて、各線電流指令が正弦波信号である場合に、本発明の第１の実施例におけるＰＷＭコンバータが、三相交流電源１の線電流を制御する様子を説明する。
【００９９】
図３において、（ａ）は第一、第二、第三の線電流指令ｉＴＵ、ｉＴＶ、ｉＴＷ並びに第一、第二、第三の線電流測定結果ｉＦＵ、ｉＦＶ、ｉＦＷを示した図であり、（ｂ）は（ａ）の点線部を拡大した論理回路１０の作用を示す図であり、（ｃ）は論理回路１０の出力である第一、第二、第三のスイッチング指令信号ＰＵ、ＰＶ、ＰＷの出力レベルに基づく第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６のＯＮ、ＯＦＦ動作を示す図である。
【０１００】
まず、時刻ｔ＝ｔ１において、すなわち、状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングの動作説明を行う。
状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングのｉＴＵ、ｉＴＶ、ｉＴＷとｉＦＵ、ｉＦＶ、ｉＦＷの大小関係が
ｉＴＵ＞ｉＦＵ
ｉＴＶ＜ｉＦＶ
ｉＴＷ＜ｉＦＷ
である時刻ｔ＝ｔ１において、第一、第二、第三の線電流比較結果ＨＵ、ＨＶ、ＨＷは、（ＨＵ、ＨＶ、ＨＷ）＝（Ｌ、Ｈ、Ｈ）となる。
【０１０１】
この状態は、（表１）の真理値表における状態Ｎｏ．Ａ００に相当し、論理回路１０より出力されるスイッチング指令信号ＰＵ、ＰＶ、ＰＷは、（ＰＵ、ＰＶ、ＰＷ）＝（Ｈ、Ｌ、Ｌ）となり、主回路パワー制御部８へ伝達される。そして、主回路スイッチングパワー素子Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６は各々ＯＦＦ、ＯＮ、ＯＮ、ＯＮ、ＯＦＦ、ＯＦＦとなり、各線電流測定結果ｉＦＵ、ｉＦＶ、ｉＦＷは三相交流電源１の電気的時定数に従って各線電流指令ｉＴＵ、ｉＴＶ、ｉＴＷに近づいていく。
【０１０２】
以上が、時刻ｔ＝ｔ１において、状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングのＰＷＭコンバータの動作説明である。
【０１０３】
次に、ｉＴＶ＞ｉＦＶとなり、（ＨＵ、ＨＶ、ＨＷ）＝（Ｌ、Ｈ、Ｈ）から（ＨＵ、ＨＶ、ＨＷ）＝（＊、Ｌ、Ｈ）に変化したタイミング（時刻ｔ＝ｔ１１）における動作説明を行う。
（ＨＵのレベルは無視するので、説明の都合上、ＨＵ＝＊はＤＯＮ’Ｔ ＣＡＲＥの意味とする。また、以後‘＊’はＤＯＮ’Ｔ ＣＡＲＥの意味とする。）
論理回路１０は、この第一、第二、第三の線電流比較結果ＨＵ、ＨＶ、ＨＷを入力し、第一、第二、第三のスイッチング指令信号ＰＵ、ＰＶ、ＰＷを、（ＰＵ、ＰＶ、ＰＷ）＝（Ｈ、Ｌ、Ｌ）から（ＰＵ、ＰＶ、ＰＷ）＝（Ｈ、Ｈ、Ｌ）に切り替え、主回路スイッチングパワー素子Ｑ２をＯＦＦ、Ｑ５をＯＮに切り替える。（状態Ｎｏ．ＡＸ１に推移）
以上が、時刻ｔ＝ｔ１１における動作説明である。
【０１０４】
次に、ｉＴＷ＞ｉＦＷとなり、（ＨＵ、ＨＶ、ＨＷ）＝（＊、Ｌ、Ｈ）から（ＨＵ、ＨＶ、ＨＷ）＝（＊、Ｈ、Ｈ）に変化したタイミング（時刻ｔ＝ｔ１２）における動作説明を行う。
【０１０５】
論理回路１０は、この第一、第二、第三の線電流比較結果ＨＵ、ＨＶ、ＨＷを入力し、第一、第二、第三のスイッチング指令信号ＰＵ、ＰＶ、ＰＷを、（ＰＵ、ＰＶ、ＰＷ）＝（Ｈ、Ｈ、Ｌ）から（ＰＵ、ＰＶ、ＰＷ）＝（Ｈ、Ｈ、Ｈ）に切り替え、主回路スイッチングパワー素子Ｑ３をＯＦＦ、Ｑ６をＯＮに切り替える。（状態Ｎｏ．ＡＸ２に推移）
以上が、時刻ｔ＝ｔ１２における動作説明である。
【０１０６】
そして、（ＰＵ、ＰＶ、ＰＷ）＝（Ｈ、Ｈ、Ｈ）の状態は、次回の状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングまで、維持される。
【０１０７】
さらに、次回の状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミング後も同様の動作を行うことで、三相交流電源１の各線電流が、第一、第二、第三の線電流指令ｉＴＵ、ｉＴＶ、ｉＴＷに従うように制御される。
【０１０８】
以上が、本発明の第１の実施例におけるＰＷＭコンバータの三相交流電源１の線電流が制御される様子の説明である。
【０１０９】
なお、図８において、電流制御手段６の出力ＰＵ、ＰＶ、ＰＷの出力レベルに基づいて、主回路スイッチングパワー素子Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６を制御するベースドライブ回路４において、主回路スイッチングパワー素子Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６のそれぞれが、ＯＦＦからＯＮに移行する際に一定時間の遅延を設け、ＯＮからＯＦＦには速やかに移行するような構成としても良い。これは、例えば、Ｑ１がＯＮ、Ｑ４がＯＦＦの状態から、Ｑ１がＯＦＦ、Ｑ４がＯＮの状態に移行する際、まず、Ｑ１をＯＦＦし、Ｑ１が確実にＯＦＦの完了した後、Ｑ４をＯＮする様な構成とするもので、これにより、Ｑ１とＱ４が切り替わるタイミングで一瞬同時ＯＮし、主回路スイッチングパワー素子に大電流が流れる危険性が回避できる。
【０１１０】
また、図１の比較手段は反転入力端子に線電流指令を入力し、非反転入力端子に線電流測定結果が入力されているが、図５にように構成された比較手段とし、入力すべき線電流に対し逆位相の線電流指令を比較手段に入力してもよいことは言うまでもない。
【０１１１】
また、図８において、電源電流検出手段９を三相交流電源１とリアクトル５９との間に設けたが、リアクトル５９と主回路パワー制御部８との間に設けてもよいことは言うまでもない。
【０１１２】
また、ＰＷＭコンバータの過負荷時の保護として、電流遮断を行う場合等に、Ｑ１〜Ｑ６を全てＯＦＦ状態とできる状態を４のベースドライブ手段に付加しても良いことは言うまでもない。
【０１１３】
また、電源回生時においても同様に動作することは言うまでもない。
以上の様に本発明の第１の実施例によれば、電流誤差アンプを持たない構成のため、電流誤差アンプのゲイン調整にまつわる課題が本質的に解決でき、全くゲイン調整の必要がない。
【０１１４】
さらに、リアクトル５９、電源電流検出手段９、電流制御手段６、主回路パワー制御部８の特性および仕様が変わっても常に各線電流誤差を最も小さくするよう動作し、また、特性の製造バラツキ並びに温度特性等があっても常に各線電流誤差を常に最も小さくするよう動作するため電流制御応答性にすぐれ、また、発振現象が生じる心配もない。また、直流電圧の値が変化しても、ゲイン調整の必要がなく、常に各線電流誤差を最も小さくするような動作を行う。また、本発明のＰＷＭコンバータにおける電流制御手段６は、第一、第二、第三の比較手段以外はすべてシンプルなディジタル回路にて構成でき、ディジタル回路で構成した部分はオフセットやドリフトの心配がなく、また安価である。
【０１１５】
さらに、第一の線電流指令、第二の線電流指令、第三の線電流指令を三相交流電源１の中性点から見た各相電圧とそれぞれ同位相の正弦波信号または逆位相の正弦波信号とすることにより、各相電圧と各線電流との位相差の低減すなわち力率改善を行うことができると同時に、各線電流を正弦波になるように制御できるため線電流の歪みを抑制するすなわち電源高調波の低減ことができる。
【０１１６】
従って、本発明は、電流誤差アンプのゲイン調整作業やオフセット調整作業が不要で、電流制御応答性にすぐれ、安価なＰＷＭコンバータを供給できる。
【０１１７】
（実施例２）
本発明の第２の実施例は、図８に示すＰＷＭコンバータの電流制御手段６において、図１に示す構成を有する電流制御手段６に設けた論理回路１０の内部構成を、 図６に示すように、第１の実施例とは異なる構成としたものである。
論理回路１０の内部構成を除く、その他の構成については、第１の実施例と全く同一であるので、第２の実施例の論理回路１０を設けた図１に示す電流制御手段６並びに該電流制御手段６を設けた図８に示すＰＷＭコンバータの構成についての詳しい説明は省き、以下、論理回路１０の構成および動作についての説明を行う。
【０１１８】
まず、論理回路１０の説明の前に、論理回路１０の真理値表を（表３）に示す。
【０１１９】
【表３】
（表３）の読み方は、第１の実施例の論理回路１０の真理値表（表１）と全く同一であるので、読み方の説明は省く。
（表３）の真理値表に基づく論理回路１０の動作についてであるが、動作上、第１の実施例の論理回路１０と同じ動作についても説明は省く。
論理回路１０は、状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングに、第一、第二、第三の線電流比較結果ＨＵ、ＨＶ、ＨＷを読みとり、これらＨＵ、ＨＶ、ＨＷに基づき、ＰＵ、ＰＶ、ＰＷの信号レベルを決定することについては、第１の実施例の論理回路１０の動作と全く同一である。
【０１２１】
次に、次回の状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングまでの論理回路１０の動作について、第１の実施例の論理回路１０と動作説明同様、３つの信号レベルの内の１つの信号レベルが異なる場合における動作、すなわち、（ＨＵ、ＨＶ、ＨＷ）＝（Ｌ、Ｈ、Ｈ）
または＝（Ｈ、Ｌ、Ｈ）
または＝（Ｈ、Ｈ、Ｌ）
または＝（Ｈ、Ｌ、Ｌ）
または＝（Ｌ、Ｈ、Ｌ）
または＝（Ｌ、Ｌ、Ｈ）
の場合と、３つの信号レベルが全て同一レベルの場合、すなわち、
（ＨＵ、ＨＶ、ＨＷ）＝（Ｈ、Ｈ、Ｈ）
または＝（Ｌ、Ｌ、Ｌ）
の場合とに分けて以下に説明する。
【０１２２】
まず、状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングにおいて、ＨＵ、ＨＶ、ＨＷの３つの信号レベルの内の１つの信号のレベルが異なる場合における動作について説明する。
【０１２３】
まず、状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングにおいて、ＨＵ、ＨＶ、ＨＷの３つの信号レベルの内、１つの信号のレベルが異なる場合における動作については、レベルが同一の２つの信号の内、先にレベルが反転した信号が関わる線電流を供給する主回路スイッチングパワー素子のＯＮ、ＯＦＦを、ＯＮであればＯＦＦ、ＯＦＦであればＯＮという具合に切り替わる様、該当するスイッチング指令信号のレベルを反転することは、第１の実施例の論理回路１０の動作と全く同一であるが、続いて、レベルが同一であった２つの信号の内の残りの１つの信号のレベルが反転した際には、反転した信号の関わる線電流を供給する主回路スイッチングパワー素子のＯＮ、ＯＦＦを切り替えず、他の２つのスイッチング指令信号のレベルを再び反転する点が、第１の実施例の論理回路１０と動作が異なる。
【０１２４】
この時点で、論理回路１０の出力であるスイッチング指令信号ＰＵ、ＰＶ、ＰＷの３つの信号は同一レベルとなるが、ＰＵ、ＰＶ、ＰＷの３つの信号のレベルは、第１の実施例の場合とは、信号のレベルが互いに反転した関係となって、状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングにおけるＨＵ、ＨＶ、ＨＷの３つの信号の内のレベルの異なる１つの信号のレベルを反転したレベルとなり、次回の状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングまで、このＰＵ、ＰＶ、ＰＷはレベルを維持する。そして、次回の状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミング後も同様の動作を繰り返し行うよう構成している。
【０１２５】
次に、状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングにおいて、ＨＵ、ＨＶ、ＨＷの３つの信号のレベルが全て同一レベルである場合における動作についても、第１の実施例と同じ動作を行うので説明は省く。
【０１２６】
以上が、本発明の第２の実施例におけるＰＷＭコンバータの電流制御手段６の構成についての説明であるが、以下に、本発明の第２の実施例におけるＰＷＭコンバータの電流制御手段６の論理回路１０の構成について、さらに詳しい説明を行う。
【０１２７】
論理回路１０の内部構成について、図６を用いて以下、第１の実施例と異なる箇所について説明する。図６において、まず、第１の実施例の論理回路１０に対し、新たに設けた構成要素の動作について説明する。
【０１２８】
１３５、１３６は第一および第二のＡＮＤ回路で、第一のＡＮＤ回路１３５の３つの入力端子の全て、もしくは第２のＡＮＤ回路１３６の２つの入力端子の全てにＨレベルが入力されると、出力端子にＨレベルを出力する。入力端子の少なくとも１つがＬレベルであれば、出力端子にＬレベルを出力する。
【０１２９】
その他、構成要素として、４２の第七のデータセレクタ、１６の第七のＤラッチ、１３３、１３４の第十、第十一の反転ゲートを新たに設けているが、各構成要素の動作については、第一の実施例と全く同一であるので、動作の説明は省く。
【０１３０】
以上の構成要素により、データデコード手段２２の出力端子Ｙは、第十の反転ゲート１３３を介して、第七のデータセレクタ４２の入力端子Ａに接続されるとともに、入力端子Ｂに直接接続される。第七のデータセレクタ４２の出力端子Ｙは第二のデータセレクト手段２１の入力端子ＳＥＬに接続される。第七のデータセレクタ４２の入力端子ＳＥＬは、第七のＤラッチ１６の出力端子Ｑと接続される。第七のＤラッチ１６の入力端子Ｄは接地され、常にＬレベルであり、入力端子ＣＫは第一のＡＮＤ回路１３５の出力端子と接続され、入力端子ＰＲと第二のＡＮＤ回路１３６の出力端子とが接続される。
【０１３１】
第一のＡＮＤ回路１３５の３つの入力端子には、第一、第二、第三のＲＳフリップフロップ２６、２７、２８の各出力端子Ｑと、第四、第五、第六の反転ゲート１２７、１２８、１２９を介して各々接続されて、第二のＡＮＤ回路１３６の２つの入力端子の一方には、第十一の反転ゲート１３４を介して状態更新タイミング遅延信号ＣＬＫ１１が入力され、他方には状態更新タイミング信号ＣＬＫ１０が入力される。
【０１３２】
以上の構成により、第七のデータセレクタ４２は、第七のＤラッチ１６がプリセットされて、出力端子ＱがＨレベルである時、入力端子Ｂに入力されるレベルが出力端子Ｙに出力され、第七のＤラッチ１６の入力端子ＣＫがＬレベルからＨレベルに切り替わると、出力端子ＱがＬレベルになって、第七のデータセレクタ４２は、入力端子Ａに入力されるレベルが出力端子Ｙに出力される。
第七のＤラッチ１６がプリセットされるのは、状態更新タイミング遅延信号ＣＬＫ１１がＬレベル、状態更新タイミング信号ＣＬＫ１０がＨレベルの時であり、入力端子ＣＫがＬレベルからＨレベルに切り替わるのは、第一、第二、第三のＲＳフリップフロップ２６、２７、２８がすべてリセットされる時である。
【０１３３】
以上のように構成された論理回路１０の動作について以下説明を行う。
図４より、状態更新タイミング遅延信号ＣＬＫ１１の立ち上がりエッジ以前においては状態更新タイミング信号ＣＬＫ１０がＨレベル、状態更新タイミング遅延信号ＣＬＫ１１がＬレベルであって、第七のＤラッチ１６がプリセットされる為、データデコーダ２２のモード信号ＹＭと同じレベルの信号が第二のデータセレクト手段２１の入力端子ＳＥＬに入力される。
【０１３４】
一方、第一、第二、第三のＲＳフリップフロップ２６、２７、２８は全てリセット状態になるまで、データセレクト手段２１の入力端子ＳＥＬのレベルが反転することは無い。
【０１３５】
従って、（表３）におけるＡ００、Ｂ００、Ｃ００、Ｄ００、Ｅ００、Ｆ００のいずれかに推移した場合、すなわち、状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングの第一、第二、第三の線電流比較結果ＨＵ、ＨＶ，ＨＷの内、同一信号レベルの信号が２つある場合においては、状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングに定まったＰＵ、ＰＶ，ＰＷのレベルから、最初にＰＵ、ＰＶ、ＰＷの３つの信号の内、最初にいずれか１つのレベルが反転する動作の推移までは、第一の実施例と動作が全く同一になる。続いて、ＨＵ、ＨＶ，ＨＷの信号のいずれかの残る１つが反転する際には、第一、第二、第三のＲＳフリップフロップ２６、２７、２８が全てリセットされ、第二のデータセレクト手段２１の入力端子ＳＥＬのレベルが反転し、表３の状態Ｎｏ．ＡＸ２、ＡＹ２、ＢＸ２、ＢＹ２等に示すよう、（表１）の状態Ｎｏ．とは反転したレベルに切り換えられる。
切り替わったレベルは、次回の状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミング後のシステムクロックＣＬＫ１の立ち上がりエッジのタイミングまで維持されることについても、第１の実施例と同様である。
【０１３６】
次に、（表１）におけるＧ００、Ｈ００のいずれかに推移した場合、すなわち、状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングの第一、第二、第三の線電流比較結果ＨＵ、ＨＶ、ＨＷがすべて同一レベルであった場合について説明する。
【０１３７】
図４より状態更新タイミング信号ＣＬＫ１０の立ち上がりタイミングにおいて、第一、第二、第三のＲＳフリップフロップ２６、２７、１８は全てリセットされるが、状態更新タイミング遅延信号ＣＬＫ１１の立ち上がりエッジのタイミングまで、第七のＤラッチはプリセット状態にあり、第二のデータセレクト手段２１の入力端子ＳＥＬのレベルは変化が無く、従ってこの場合の動作についても、（表３）の真理値表に示す通り、第１の実施例の動作と全く同一になる。
【０１３８】
以上が、本発明の第２の実施例におけるＰＷＭコンバータの電流制御手段６における論理回路１０の具体的な動作説明であるが、本実施例においては、第１の実施例の（表１）と第２の実施例の（表３）を比べて、状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングにおいて、ＨＵ、ＨＶ、ＨＷの３つの信号の内、１つの信号のレベルが異なる場合のみ、動作の最終的な推移結果である互いにレベルが等しいＰＵ、ＰＶ、ＰＷの信号レベルが第２の実施例は、第１の実施例のＰＵ、ＰＶ、ＰＷのレベルを反転したレベルになっていることが唯一異なっている。
【０１３９】
ＰＵ、ＰＶ、ＰＷのレベルはスイッチング指令信号ＰＵ、ＰＶ、ＰＷが互いに同一である場合、三相交流電源１の各線の線間電圧は０となってしまう為、ＰＵ、ＰＶ、ＰＷがＨ，Ｈ，ＨまたはＬ，Ｌ，Ｌのいずれであっても、次回の状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングまでは、各線の線間電圧に変化は無く、従って第２の実施例は、第１の実施例と全く等価に、三相交流電源１の線電流を制御することができる。なお、（表３）における状態Ｎｏ．Ｇ００で、ＰＵ、ＰＶ、ＰＷをＨ、Ｈ、Ｈとし、状態Ｎｏ．Ｈ００で、ＰＵ、ＰＶ、ＰＷをＬ、Ｌ、Ｌとする構成としても良い。
【０１４０】
（実施例３）
本発明の第３の実施例は、図８に示すＰＷＭコンバータにおける電流制御手段６の内部構成を第１の実施例または第２の実施例とは異なる構成としたもので、図７に本発明の第３の実施例の電流制御手段６の内部構成を示す。
【０１４１】
本発明の第３の実施例は、図７における電流制御手段６の構成要素として、新たに第一、第二、第三の２回読み論理回路４８、４９、５０を設けたこと以外は第１の実施例または第２の実施例と全く同一である。
【０１４２】
第一、第二、第三の２回読み論理回路４８、４９、５０は、各々全く同一の構成を有するので、第一の２回読み論理回路４８の構成および動作を、図９の一般的な２回読み論理回路を用い以下説明する。図９において、第一の２回読み論理回路４８の各構成要素の動作について説明すると、まず、５１、５２、６９は第八、第九、第十のＤラッチで、入力端子ＣＫに入力される信号の立ち上がりエッジのタイミングで入力端子Ｄのレベルをラッチし、その入力端子Ｄのレベルを出力端子Ｑに出力する。ただし、入力端子ＰＲはプリセット信号を入力する端子で、Ｈレベルが入力された場合に優先的にプリセットされ、出力端子Ｑは、Ｈレベルになる。また、第八、第九のＤラッチ５１、５２の入力端子ＣＫは共通接続されている。また、第八、第九、第十のＤラッチ５１、５２、６９の入力端子ＰＲは共通接続されている。
【０１４３】
１３７、１３８、７０は第十二、第十三、第十四の反転ゲートで、入力端子にＨレベルが入力されると出力端子にＬレベルを、入力端子にＬレベルが入力されると出力端子にＨレベルを出力する。５３は第四のＲＳフリップフロップであり、入力端子ＲがＨレベルで、かつ入力端子ＳがＬレベルの時にリセットされて出力端子ＱはＬレベルに変化し、入力端子ＲがＬレベルで、かつ入力端子ＳがＨレベルの時にセットされて出力端子ＱはＨレベルに変化する。５４、５５は第三、第四のＡＮＤ回路であり、全ての入力端子にＨレベルの信号が入力された時にＨレベルの出力信号を出力し、それ以外の入力の時はＬレベルの出力信号を出力する。
【０１４４】
以上が、第一の２回読み論理回路４８の各構成要素の動作についての説明であるが、以下信号の流れを追って第一の２回読み論理回路４８の動作説明を行う。
【０１４５】
まず、システムクロックＣＬＫ２の立ち上がりエッジのタイミングに、第一の２回読み論理回路４８の入力端子ＳＩに入力される第一の線電流比較結果ＨＵのレベルが、第八のＤラッチ５１にラッチされて保持され、出力端子Ｑに出力される。
【０１４６】
次に、次回のシステムクロックＣＬＫ２の立ち上がりエッジのタイミングには、第八のＤラッチ５１の出力端子Ｑのレベルが第九のＤラッチ５２にラッチされて保持されてその出力端子Ｑに出力されると共に、この時の比較結果ＨＵのレベルが第八のＤラッチ５１にラッチされて保持され、出力端子Ｑに出力される。
また、第八、第九のＤラッチ５１、５２の出力端子Ｑの出力レベルは、それぞれ第四のＡＮＤ回路５５に伝達され、かつ第十二、第十三の反転ゲート１３７、１３８を介して第三のＡＮＤ回路５４に伝達される。そして、第三のＡＮＤ回路５４の出力が第四のＲＳフリップフロップ５３の入力端子Ｒに伝達され、第四のＡＮＤ回路５５の出力が第四のＲＳフリップフロップ５３の入力端子Ｓに伝達される。そして、第四のＲＳフリップフロップ５３の出力端子Ｑのレベルは、第十のＤラッチ６９によりシステムクロックＣＬＫ２の立ち下がりエッジのタイミングでラッチされる。ここで、第十のＤラッチ６９の入力端子ＣＫには、システムクロックＣＬＫ２が第十四の反転ゲート７０により論理反転された信号が入力されているため、システムクロックＣＬＫ２の立ち下がりエッジのタイミングでラッチを行っている。そして、第十のＤラッチ６９の出力端子Ｑは第一の２回読み論理回路４８の出力端子として、ＨＵ１を出力する。
【０１４７】
以上より、第一の２回読み論理回路４８は、入力信号ＨＵをＣＬＫ２の立ち上がりエッジのタイミング毎にチェックし、その結果が２回連続してＨレベルの場合には出力信号ＨＵ１をＨレベルに、またその結果が２回連続してＬレベルの場合には出力信号ＨＵ１をＬレベルに変更する動作をすることがわかる。
【０１４８】
以上が、第一の２回読み論理回路４８の内部動作についての説明であり、第二、第三の２回読み論理回路４９、５０についても全く同様である。
【０１４９】
従って、第一、第二、第三の２回読み論理回路４８、４９、５０は、ＨＵ、ＨＶ、ＨＷの信号に含まれる極めて短時間のノイズ等による信号、すなわち、Ｈレベル→Ｌレベル→Ｈレベルまたは、Ｌレベル→Ｈレベル→Ｌレベルという信号変動を除去した信号ＨＵ１、ＨＶ１、ＨＷ１を生成することができる。
【０１５０】
なお、図９において、Ｄラッチ３ヶあるいはそれ以上設けて、各Ｄラッチの出力レベルのＡＮＤをとることにより、システムクロックＣＬＫ２の立ち上がりエッジのタイミングを読む回数を３回以上に設定することもできる。
【０１５１】
以上の様に本発明の第３の実施例によれば、第一、第二、第三の２回読み論理回路４８、４９、５０を設け、電流制御手段６の第一、第二、第三の比較手段１７、１８、１９の各出力信号ＨＵ、ＨＶ、ＨＷを前記第一、第二、第三の２回読み論理回路４８、４９、５０を介して、論理回路１０へ伝達するよう構成することにより、第一、第二、第三の比較手段１７、１８、１９の各出力信号に重畳したノイズを除去することができ、ノイズが発生しやすい条件においても三相交流電源１の各線電流を第一、第二、第三の線電流指令ｉＴＵ、ｉＴＶ、ｉＴＷに正確に一致するよう制御できる。
【０１５２】
なお、本実施例の第一、第二、第三の２回読み論理回路４８、４９、５０は、第１の実施例または第２の実施例のいずれに付加しても同様の効果が得られることは言うまでもない。
【０１５３】
（実施例４）
図１０は、本発明の第４の実施例で、図８に示すＰＷＭコンバータの電流制御手段６の論理回路１０の内部構成を示すものである。
【０１５４】
本発明の第４の実施例の論理回路１０の内部構成（図１０）と、前述の第１の実施例の論理回路１０の内部構成（図３）とを比較すると、第七、第八、第九の反転ゲート１３０、１３１、１３２の出力信号ＰＵ１、ＰＶ１、ＰＷ１を、第一、第二、第三のスイッチング指令信号遅延手段５６、５７、５８に入力し、その出力信号を、第一、第二、第三のスイッチング指令信号ＰＵ、ＰＶ、ＰＷとして主回路パワー制御部８に伝達するよう構成していること以外は、全く同一の構成である。
【０１５５】
ここで、第一、第二、第三のスイッチング指令信号遅延手段５６、５７、５８の動作について説明する。
第一、第二、第三のスイッチング指令信号遅延手段５６、５７、５８は、第七、第八、第九の反転ゲート１３０、１３１、１３２の出力信号ＰＵ１、ＰＶ１、ＰＷ１をそれぞれに入力し、予め定められたルールに従って予め定められた時間だけ遅延した信号を、第一、第二、第三のスイッチング指令信号ＰＵ、ＰＶ、ＰＷとして主回路パワー制御部８に伝達するよう構成している。すなわち、（表１）および（表３）において、状態Ｎｏ．Ａ００、Ｂ００、Ｃ００、Ｄ００、Ｅ００、Ｆ００、Ｇ００、Ｈ００の状態へ推移する場合のみ、遅延時間を０とし、他の状態に推移する場合には、予め定められた時間だけ遅延して第一、第二、第三のスイッチング指令信号ＰＵ、ＰＶ、ＰＷを出力するよう構成している。
【０１５６】
このように構成された本発明の第４の実施例の電流制御型ＰＷＭインバータが、三相交流電源１の線電流を制御する様子を図１１および（表１）を用いて説明する。
【０１５７】
図１１において、（ａ）は第一、第二、第三の線電流指令ｉＴＵ、ｉＴＶ、ｉＴＷ並びに第一、第二、第三の線電流測定結果ｉＦＵ、ｉＦＶ、ｉＦＷを示した図であり、（ｂ）は（ａ）の点線部を拡大した第一、第二、第三のスイッチング指令信号遅延手段５６、５７、５８を設けた論理回路１０の作用を示す図であり、（ｃ）は第一、第二、第三のスイッチング指令信号遅延手段５６、５７、５８の出力である第一、第二、第三のスイッチング指令信号ＰＵ、ＰＶ、ＰＷの出力レベルに基づく主回路スイッチングパワー素子Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６のＯＮ、ＯＦＦ動作を示す図である。
【０１５８】
まず、時刻ｔ＝ｔ１において、すなわち状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミング（図４におけるＴＩＭＥ３の場合）の動作説明を行う。
【０１５９】
状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングのｉＴＵ、ｉＴＶ、ｉＴＷとｉＦＵ、ｉＦＶ、ｉＦＷの大小関係が
ｉＴＵ＞ｉＦＵ
ｉＴＶ＜ｉＦＶ
ｉＴＷ＜ｉＦＷ
である時刻ｔ＝ｔ１において、第一、第二、第三の線電流比較結果ＨＵ、ＨＶ、ＨＷは、（ＨＵ、ＨＶ、ＨＷ）＝（Ｌ、Ｈ、Ｈ）となる。
【０１６０】
この状態は、（表１）の真理値表における、状態Ｎｏ．Ａ００に相当し、（ＨＵ、ＨＶ、ＨＷ）＝（Ｌ、Ｈ、Ｈ）であるので、ＰＵ１、ＰＶ１、ＰＷ１は、（ＰＵ１、ＰＶ１、ＰＷ１）＝（Ｈ、Ｌ、Ｌ）となる。
【０１６１】
この時、第一、第二、第三のスイッチング指令信号遅延手段５６、５７、５８はＰＵ１、ＰＶ１、ＰＷ１の信号レベルの変化をそのままＰＵ、ＰＶ、ＰＷとして出力し、ＰＵ、ＰＶ、ＰＷは主回路パワー制御部８へ伝達する。
【０１６２】
よって、主回路スイッチングパワー素子Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６は各々ＯＦＦ、ＯＮ、ＯＮ、ＯＮ、ＯＦＦ、ＯＦＦとなり、第一、第二、第三の線電流測定結果ｉＦＵ、ｉＦＶ、ｉＦＷは三相交流電源１の電気的時定数に従って第一、第二、第三の線電流指令ｉＴＵ、ｉＴＶ、ｉＴＷに近づいていく以上が、時刻ｔ＝ｔ１において、状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングに状態Ｎｏ．Ａ００へ推移する動作の説明である。
【０１６３】
次に、 ｉＴＶ＞ｉＦＶとなり、（ＨＵ、ＨＶ、ＨＷ）＝（Ｌ、Ｈ、Ｈ）から（ＨＵ、ＨＶ、ＨＷ）＝（＊、Ｌ、Ｈ）に変化したタイミング（時刻ｔ＝ｔ１１）における動作説明を行う。
【０１６４】
論理回路１０は、この信号を入力し、 ＰＵ１、ＰＶ１、ＰＷ１を、（ＰＵ１、ＰＶ１、ＰＷ１）＝（Ｈ、Ｌ、Ｌ）から（ＰＵ１、ＰＶ１、ＰＷ１）＝（Ｈ、Ｈ、Ｌ）に切り替えるが、第二のスイッチング指令信号遅延手段５７は、ＰＶ１のＬレベルからＨレベルへの切り替わりを予め設定された遅延時間ＴＤ経過後の時刻ｔ＝ｔ１１１になった時、（ＰＵ、ＰＶ、ＰＷ）＝（Ｈ、Ｌ、Ｌ）から（ＰＵ、ＰＶ、ＰＷ）＝（Ｈ、Ｈ、Ｌ）に切り替え、主回路スイッチングパワー素子Ｑ２をＯＦＦ、Ｑ５をＯＮに切り替える。
【０１６５】
この動作により、第二の線電流測定結果ｉＦＶの低下は第二の線電流指令ｉＴＶに対し一定時間行き過ぎた後抑制される。（状態Ｎｏ．ＡＸ１に推移）
以上が、時刻ｔ＝ｔ１１における動作説明である。
【０１６６】
次に、ｉＴＷ＞ｉＦＷとなり、（ＨＵ、ＨＶ、ＨＷ）＝（＊、Ｌ、Ｈ）から（ＨＵ、ＨＶ、ＨＷ）＝（＊、Ｌ、Ｌ）に変化したタイミング（時刻ｔ＝ｔ１２）における動作説明を行う。
論理回路１０は、この信号を入力し、ＰＵ１、ＰＶ１、ＰＷ１を、（ＰＵ１、ＰＶ１、ＰＷ１）＝（Ｈ、Ｈ、Ｌ）から（ＰＵ１、ＰＶ１、ＰＷ１）＝（Ｈ、Ｈ、Ｈ）に切り替えるが、第三のスイッチング指令信号遅延手段５８は、ＰＷ１のＬレベルからＨレベルへの切り替わりを予め設定された遅延時間ＴＤ経過後の時刻ｔ＝ｔ１１２になった時、（ＰＵ、ＰＶ、ＰＷ）＝（Ｈ、Ｈ、Ｌ）から（ＰＵ、ＰＶ、ＰＷ）＝（Ｈ、Ｈ、Ｈ）に切り替え、主回路スイッチングパワー素子Ｑ３をＯＦＦ、Ｑ６をＯＮに切り替える。
【０１６７】
この動作により、第三の線電流測定結果ｉＦＷの低下は第三の線電流指令ｉＴＷに対し一定時間行き過ぎた後抑制される。（状態Ｎｏ．ＡＸ２に推移）
以上が、時刻ｔ＝ｔ１２における動作説明である。そして、（ＰＵ、ＰＶ、ＰＷ）＝（Ｈ、Ｈ、Ｈ）の状態は、次回の状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミングまで、維持される。
【０１６８】
さらに、次回の状態更新タイミング信号ＣＬＫ１０の立ち上がりエッジのタイミング後も同様の動作を行うことで、三相交流電源１の各線電流が第一、第二、第三の線電流指令ｉＴＵ、ｉＴＶ、ｉＴＷに従うように制御される。
【０１６９】
以上が、本発明の第４の実施例の電流制御型ＰＷＭインバータにより、三相交流電源１の線電流を制御する様子の説明である。
【０１７０】
以上の様に本発明の第４の実施例は、論理回路に第一、第二、第三のスイッチング信号遅延手段を設け、第七、第八、第九の反転ゲートからの出力を、前記第一、第二、第三のスイッチング信号遅延手段を介して、主回路パワー制御部へ伝達する様に構成することにより、第一、第二、第三のスイッチング指令信号遅延手段は表１および表３において、状態Ｎｏ．Ａ００、Ｂ００、Ｃ００、Ｄ００、Ｅ００、Ｆ００、Ｇ００、Ｈ００の状態へ推移する場合のみ、遅延時間を０とし、他の状態に推移する場合には、予め定められた時間だけ遅延して第一、第二、第三のスイッチング指令信号ＰＵ、ＰＶ、ＰＷを主回路パワー制御部８へ伝達するよう構成している。
【０１７１】
これにより、三相交流電源１の各線電流を、各線電流指令に極めてよく一致させることができる。
【０１７２】
なお、本実施例は、第１の実施例に第一、第二、第三のスイッチング指令信号遅延手段５６、５７、５８を付加したものであるが、第２の実施例に第一、第二、第三のスイッチング指令信号遅延手段５６、５７、５８を付加しても同様の効果が得られることは言うまでもない。
【０１７３】
【発明の効果】
上記実施例から明らかなように、請求項１記載の発明によれば、電流誤差アンプを持たない構成のため、電流誤差アンプのゲイン調整にまつわる課題が本質的に解決でき、全くゲイン調整の必要がない。
【０１７４】
さらに、リアクトル、電源電流検出手段、電流制御手段、主回路パワー制御部の特性および仕様が変わっても常に各線電流誤差を最も小さくするよう動作し、また、特性の製造バラツキ並びに温度特性等があっても常に各線電流誤差を常に最も小さくするよう動作するため電流制御応答性にすぐれ、また、発振現象が生じる心配もない。
【０１７５】
また、直流電圧が変化しても、ゲイン調整の必要がなく、常に各線電流誤差を最も小さくするような動作を行う。
【０１７６】
また、本発明のＰＷＭコンバータにおける電流制御手段は、第一、第二、第三の比較手段以外はすべてシンプルなディジタル回路にて構成でき、ディジタル回路で構成した部分はオフセットやドリフトの心配がなく、また安価である。
【０１７７】
従って、本発明は、電流誤差アンプのゲイン調整作業やオフセット調整作業が不要で、電流制御応答性にすぐれ、安価なＰＷＭコンバータを供給できる。
【０１７８】
また、請求項４記載の発明のように、第一の比較手段が、前記第一の線電流指令と前記第一の線電流測定結果との大小関係を周期的に比較し、第一の線電流指令よりも第一の線電流測定結果が少なくとも２回以上連続して大きい場合に第一の線電流比較結果を大とし、第一の線電流測定結果が第一の線電流指令よりも少なくとも２回以上連続して小さい場合に前記第一の線電流比較結果を小とする構成とし、第二の比較手段が、前記第二の線電流指令と前記第二の線電流測定結果との大小関係を周期的に比較し、第二の線電流指令よりも第二の線電流測定結果が少なくとも２回以上連続して大きい場合に第二の線電流比較結果を大とし、第二の線電流測定結果が第二の線電流指令よりも少なくとも２回以上連続して小さい場合に前記第二の線電流比較結果を小とする構成とし、第三の比較手段が、前記第三の線電流指令と前記第三の線電流測定結果との大小関係を周期的に比較し、第三の線電流指令よりも第三の線電流測定結果が少なくとも２回以上連続して大きい場合に第三の線電流比較結果を大とし、第三の線電流測定結果が第三の線電流指令よりも少なくとも２回以上連続して小さい場合に前記第三の線電流比較結果を小とする構成とすることにより、第一、第二、第三の比較手段の各出力信号に重畳したノイズを除去することができ、ノイズが発生しやすい条件においても、ノイズによる誤動作が防止でき、三相交流電源の各線電流を第一、第二、第三の線電流指令に正確に一致するよう制御できる。
【０１７９】
また、請求項５記載の発明のように、論理回路が、前記状態更新タイミングと、第一、第二および第三の線電流比較結果が変化したタイミングで、前記第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子についてそれぞれオン状態とするかまたはオフ状態とするかのスイッチング指令信号を決定するよう構成し、第一、第二および第三の線電流比較結果が変化したタイミングでは予め定められた時間だけ遅延させて第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子のスイッチング指令信号を出力する遅延手段を有するものでは、三相交流電源の各線電流を、各線電流指令に極めてよく一致させることができる。
【０１８０】
さらに、請求項６記載の発明のように、前記電流指令発生手段が、前記三相交流電源の中性点から見た各相電圧とそれぞれ同位相の正弦波信であるまたは逆位相の正弦波信号である第一の線電流指令、第二の線電流指令、第三の線電流指令を出力する構成としたものでは、各相電圧と各線電流との位相差の低減すなわち力率改善を行うことができると同時に、各線電流を正弦波に制御できるため線電流の歪みを抑制するすなわち電源高調波を低減することができる。
【図面の簡単な説明】
【図１】図８の本発明の実施例１の電流制御手段の構成図
【図２】図１の論理回路の構成図
【図３】図８および図１の動作説明図
【図４】図１の論理回路のタイミング信号分配手段のタイミング図
【図５】比較手段の構成図
【図６】本発明の第２の実施例の論理回路の構成図
【図７】本発明の第３の実施例の電流制御手段の構成図
【図８】本発明のＰＷＭコンバータのシステム構成図
【図９】図７の２回読み論理回路の構成図
【図１０】本発明の第４の実施例の論理回路の構成図
【図１１】本発明の第４の実施例の電流制御手段及びスイッチング指令信号遅延手段の動作図
【図１２】従来の一般的なＰＷＭコンバータのシステム構成図
【図１３】図１２の従来の電流制御手段の構成図
【図１４】図１３の従来の電流制御手段の動作図
【図１５】図１３の電流誤差アンプの従来技術の構成図
【符号の説明】
１ 三相交流電源
２ 主回路パワー素子群
４ ベースドライブ手段
５ 論理反転手段
６ 電流制御手段
７ 電流指令発生手段
８ 主回路パワー制御部
９ 電源電流検出手段
１０ 論理回路
１１ タイミング発生手段
１２ 第四のＤラッチ
１３ 第五のＤラッチ
１４ 第六のＤラッチ
１５ 第二のデータラッチ手段
１６ 第七のＤラッチ
１７ 第一の比較手段
１８ 第二の比較手段
１９ 第三の比較手段
２０ 第一のデータセレクト手段
２１ 第二のデータセレクト手段
２２ データデコード手段
２３ 第一の反転ゲート
２４ 第二の反転ゲート
２５ 第三の反転ゲート
２６ 第一のＲＳフリップフロップ
２７ 第二のＲＳフリップフロップ
２８ 第三のＲＳフリップフロップ
２９ 第一のＤラッチ
３０ 第二のＤラッチ
３１ 第三のＤラッチ
３４ 第一のデータラッチ手段
３５ タイミング信号分配手段
３６ 第一のデータセレクタ
３７ 第二のデータセレクタ
３８ 第三のデータセレクタ
３９ 第四のデータセレクタ
４０ 第五のデータセレクタ
４１ 第六のデータセレクタ
４２ 第七のデータセレクタ
４８ 第一の２回読み論理回路
４９ 第二の２回読み論理回路
５０ 第三の２回読み論理回路
５１ 第八のＤラッチ
５２ 第九のＤラッチ
５３ 第四のＲＳフリップフロップ
５４ 第二のＡＮＤ回路
５５ 第三のＡＮＤ回路
５６ 第一のスイッチング指令信号遅延手段
５７ 第二のスイッチング指令信号遅延手段
５８ 第三のスイッチング指令信号遅延手段
５９ リアクトル
６０ 平滑コンデンサ
１０６ 電流制御手段
１１７ 第一の減算手段
１１８ 第二の減算手段
１１９ 第三の減算手段
１２０ 第一の電流誤差アンプ
１２１ 第二の電流誤差アンプ
１２２ 第三の電流誤差アンプ
１２３ 第一の比較器
１２４ 第二の比較器
１２５ 第三の比較器
１２６ 三角波発生手段
１２７ 第四の反転ゲート
１２８ 第五の反転ゲート
１２９ 第六の反転ゲート
１３０ 第七の反転ゲート
１３１ 第八の反転ゲート
１３２ 第九の反転ゲート
１３３ 第十の反転ゲート
１３４ 第十一の反転ゲート
１３５ 第一のＡＮＤ回路
１３６ 第二のＡＮＤ回路
１３７ 第十二の反転ゲート
１３８ 第十三の反転ゲート
１３９ 三相ＰＷＭ信号発生手段
Claims (6)
- 三相交流電源と、前記三相交流電源の各相にそれぞれ接続されたリアクトルと、前記三相交流電源の線電流を直接的または間接的に測定し第一の線電流測定結果および第二の線電流測定結果および第三の線電流測定結果を出力する電源電流検出手段と、前記三相交流電源から入力すべき線電流を指令する第一の線電流指令および第二の線電流指令および第三の線電流指令を出力する電流指令発生手段と、前記第一の線電流指令と前記第一の線電流測定結果との大小関係を比較し、第一の線電流指令よりも第一の線電流測定結果が大きい場合に第一の線電流比較結果を大とし、第一の線電流測定結果が第一の線電流指令よりも小さい場合に前記第一の線電流比較結果を小とする第一の比較手段と、前記第二の線電流指令と前記第二の線電流測定結果との大小関係を比較し、第二の線電流指令よりも第二の線電流測定結果が大きい場合に第二の線電流比較結果を大とし、第二の線電流測定結果が第二の線電流指令よりも小さい場合に前記第二の線電流比較結果を小とする第二の比較手段と、前記第三の線電流指令と前記第三の線電流測定結果との大小関係を比較し、第三の線電流指令よりも第三の線電流測定結果が大きい場合に第三の線電流比較結果を大とし、第三の線電流測定結果が第三の線電流指令よりも小さい場合に前記第三の線電流比較結果を小とする第三の比較手段と、平滑コンデンサと、前記平滑コンデンサのプラス端子に接続され前記第一の線電流を制御する第一の主回路スイッチングパワー素子と、前記平滑コンデンサのプラス端子に接続され前記第二の線電流を制御する第二の主回路スイッチングパワー素子と、前記平滑コンデンサのプラス端子に接続され前記第三の線電流を制御する第三の主回路スイッチングパワー素子と、前記平滑コンデンサのマイナス端子に接続され前記第一の線電流を制御する第四の主回路スイッチングパワー素子と、前記平滑コンデンサのマイナス端子に接続され前記第二の線電流を制御する第五の主回路スイッチングパワー素子と、前記平滑コンデンサのマイナス端子に接続され前記第三の線電流を制御する第六の主回路スイッチングパワー素子と、前記各主回路スイッチングパワー素子に並列に接続された還流ダイオードで構成され三相ブリッジ構成をとる主回路パワー素子群と、前記第一の線電流比較結果と第二の線電流比較結果と第三の線電流比較結果を入力し、前記第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子のスイッチング指令信号を発生する論理回路と、周期的な状態更新タイミングを前記論理回路に与えるタイミング発生手段を備え、前記論理回路が、前記状態更新タイミングと、第一、第二および第三の線電流比較結果が変化したタイミングで、前記第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子についてそれぞれオン状態とするかまたはオフ状態とするかのスイッチング指令信号を決定するよう構成したＰＷＭコンバータ。
- 三相交流電源と、前記三相交流電源の各相にそれぞれ接続されたリアクトルと、前記三相交流電源の線電流を直接的または間接的に測定し第一の線電流測定結果および第二の線電流測定結果および第三の線電流測定結果を出力する電源電流検出手段と、前記三相交流電源から入力すべき線電流を指令する第一の線電流指令および第二の線電流指令および第三の線電流指令を出力する電流指令発生手段と、前記第一の線電流指令と前記第一の線電流測定結果との大小関係を比較し、第一の線電流指令よりも第一の線電流測定結果が大きい場合に第一の線電流比較結果を大とし、第一の線電流測定結果が第一の線電流指令よりも小さい場合に前記第一の線電流比較結果を小とする第一の比較手段と、前記第二の線電流指令と前記第二の線電流測定結果との大小関係を比較し、第二の線電流指令よりも第二の線電流測定結果が大きい場合に第二の線電流比較結果を大とし、第二の線電流測定結果が第二の線電流指令よりも小さい場合に前記第二の線電流比較結果を小とする第二の比較手段と、前記第三の線電流指令と前記第三の線電流測定結果との大小関係を比較し、第三の線電流指令よりも第三の線電流測定結果が大きい場合に第三の線電流比較結果を大とし、第三の線電流測定結果が第三の線電流指令よりも小さい場合に前記第三の線電流比較結果を小とする第三の比較手段と、平滑コンデンサと、前記平滑コンデンサのプラス端子に接続され前記第一の線電流を制御する第一の主回路スイッチングパワー素子と、前記平滑コンデンサのプラス端子に接続され前記第二の線電流を制御する第二の主回路スイッチングパワー素子と、前記平滑コンデンサのプラス端子に接続され前記第三の線電流を制御する第三の主回路スイッチングパワー素子と、前記平滑コンデンサのマイナス端子に接続され前記第一の線電流を制御する第四の主回路スイッチングパワー素子と、前記平滑コンデンサのマイナス端子に接続され前記第二の線電流を制御する第五の主回路スイッチングパワー素子と、前記平滑コンデンサのマイナス端子に接続され前記第三の線電流を制御する第六の主回路スイッチングパワー素子と、前記各主回路スイッチングパワー素子に並列に接続された還流ダイオードで構成され三相ブリッジ構成をとる主回路パワー素子群と、前記第一の線電流比較結果と第二の線電流比較結果と第三の線電流比較結果を入力し、前記第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子のスイッチング指令信号を発生する論理回路と、周期的な状態更新タイミングを前記論理回路に与えるタイミング発生手段を備え、前記論理回路が、前記状態更新タイミングに第一の線電流比較結果が大かつ第二の線電流比較結果が小かつ第三の線電流比較結果が小の場合には、第二、第三、第四の主回路スイッチングパワー素子にオフ状態を指令し、第一、第五、第六の主回路スイッチングパワー素子にオン状態を指令し、第二の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第五の主回路スイッチングパワー素子にオフ状態を指令し第二の主回路スイッチングパワー素子にオン状態を指令し、また、第三の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第六の主回路スイッチングパワー素子にオフ状態を指令し第三の主回路スイッチングパワー素子にオン状態を指令するよう構成し、かつ、前記状態更新タイミングに第一の線電流比較結果が小かつ第二の線電流比較結果が大かつ第三の線電流比較結果が小の場合には、第一、第三、第五の主回路スイッチングパワー素子にオフ状態を指令し、第二、第四、第六の主回路スイッチングパワー素子にオン状態を指令し、第一の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第四の主回路スイッチングパワー素子にオフ状態を指令し第一の主回路スイッチングパワー素子にオン状態を指令し、また、第三の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第六の主回路スイッチングパワー素子にオフ状態を指令し第三の主回路スイッチングパワー素子にオン状態を指令するよう構成し、かつ、前記状態更新タイミングに第一の線電流比較結果が小かつ第二の線電流比較結果が大かつ第三の線電流比較結果が大の場合には、第一、第二、第六の主回路スイッチングパワー素子にオフ状態を指令し、前記第三、第四、第五の主回路スイッチングパワー素子にオン状態を指令し、第一の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第四の主回路スイッチングパワー素子にオフ状態を指令し第一の主回路スイッチングパワー素子にオン状態を指令し、また、第二の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第五の主回路スイッチングパワー素子にオフ状態を指令し第二の主回路スイッチングパワー素子にオン状態を指令するよう構成し、かつ、前記状態更新タイミングに第一の線電流比較結果が小かつ第二の線電流比較結果が大かつ第三の線電流比較結果が大の場合には、第一、第五、第六の主回路スイッチングパワー素子にオフ状態を指令し、前記第二、第三、第四の主回路スイッチングパワー素子にオン状態を指令し、第二の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第二の主回路スイッチングパワー素子にオフ状態を指令し第五の主回路スイッチングパワー素子にオン状態を指令し、また、第三の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第三の主回路スイッチングパワー素子にオフ状態を指令し第六の主回路スイッチングパワー素子にオン状態を指令するよう構成し、かつ、前記状態更新タイミングに第一の線電流比較結果が大かつ第二の線電流比較結果が小かつ第三の線電流比較結果が大の場合には、第二、第四、第六の主回路スイッチングパワー素子にオフ状態を指令し、前記第一、第三、第五の主回路スイッチングパワー素子にオン状態を指令し、第一の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第一の主回路スイッチングパワー素子にオフ状態を指令し第四の主回路スイッチングパワー素子にオン状態を指令し、また、第三の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第三の主回路スイッチングパワー素子にオフ状態を指令し第六の主回路スイッチングパワー素子にオン状態を指令するよう構成し、かつ、前記状態更新タイミングに第一の線電流比較結果が大かつ第二の線電流比較結果が大かつ第三の線電流比較結果が小の場合には、第三、第四、第五の主回路スイッチングパワー素子にオフ状態を指令し、前記第一、第二、第六の主回路スイッチングパワー素子にオン状態を指令し、第一の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第一の主回路スイッチングパワー素子にオフ状態を指令し第四の主回路スイッチングパワー素子にオン状態を指令し、また、第二の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第二の主回路スイッチングパワー素子にオフ状態を指令し第五の主回路スイッチングパワー素子にオン状態を指令するよう構成した請求項１記載のＰＷＭコンバータ。
- 三相交流電源と、前記三相交流電源の各相にそれぞれ接続されたリアクトルと、前記三相交流電源の線電流を直接的または間接的に測定し第一の線電流測定結果および第二の線電流測定結果および第三の線電流測定結果を出力する電源電流検出手段と、前記三相交流電源から入力すべき線電流を指令する第一の線電流指令および第二の線電流指令および第三の線電流指令を出力する電流指令発生手段と、前記第一の線電流指令と前記第一の線電流測定結果との大小関係を比較し、第一の線電流指令よりも第一の線電流測定結果が大きい場合に第一の線電流比較結果を大とし、第一の線電流測定結果が第一の線電流指令よりも小さい場合に前記第一の線電流比較結果を小とする第一の比較手段と、前記第二の線電流指令と前記第二の線電流測定結果との大小関係を比較し、第二の線電流指令よりも第二の線電流測定結果が大きい場合に第二の線電流比較結果を大とし、第二の線電流測定結果が第二の線電流指令よりも小さい場合に前記第二の線電流比較結果を小とする第二の比較手段と、前記第三の線電流指令と前記第三の線電流測定結果との大小関係を比較し、第三の線電流指令よりも第三の線電流測定結果が大きい場合に第三の線電流比較結果を大とし、第三の線電流測定結果が第三の線電流指令よりも小さい場合に前記第三の線電流比較結果を小とする第三の比較手段と、平滑コンデンサと、前記平滑コンデンサのプラス端子に接続され前記第一の線電流を制御する第一の主回路スイッチングパワー素子と、前記平滑コンデンサのプラス端子に接続され前記第二の線電流を制御する第二の主回路スイッチングパワー素子と、前記平滑コンデンサのプラス端子に接続され前記第三の線電流を制御する第三の主回路スイッチングパワー素子と、前記平滑コンデンサのマイナス端子に接続され前記第一の線電流を制御する第四の主回路スイッチングパワー素子と、前記平滑コンデンサのマイナス端子に接続され前記第二の線電流を制御する第五の主回路スイッチングパワー素子と、前記平滑コンデンサのマイナス端子に接続され前記第三の線電流を制御する第六の主回路スイッチングパワー素子と、前記各主回路スイッチングパワー素子に並列に接続された還流ダイオードで構成され三相ブリッジ構成をとる主回路パワー素子群と、前記第一の線電流比較結果と第二の線電流比較結果と第三の線電流比較結果を入力し、前記第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子のスイッチング指令信号を発生する論理回路と、周期的な状態更新タイミングを前記論理回路に与えるタイミング発生手段を備え、前記論理回路が、前記状態更新タイミングに第一の線電流比較結果が大かつ第二の線電流比較結果が小かつ第三の線電流比較結果が小の場合には、第二、第三、第四の主回路スイッチングパワー素子にオフ状態を指令し、前記第一、第五、第六の主回路スイッチングパワー素子にオン状態を指令し、次に第三の線電流比較結果が大となる前に第二の線電流比較結果が大となった場合には、その時点から第三の線電流比較結果が大となるまでの間を、第五の主回路スイッチングパワー素子にオフ状態を指令し第二の主回路スイッチングパワー素子にオン状態を指令し、第三の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第一、第二、第三の主回路スイッチングパワー素子にオフ状態を指令し、第四、第五、第六の主回路スイッチングパワー素子にオン状態を指令し、また、第二の線電流比較結果が大となる前に第三の線電流比較結果が大となった場合には、その時点から第二の線電流比較結果が大となるまでの間を、第六の主回路スイッチングパワー素子にオフ状態を指令し第三の主回路スイッチングパワー素子にオン状態を指令し、第二の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第一、第二、第三の主回路スイッチングパワー素子にオフ状態を指令し、第四、第五、第六の主回路スイッチングパワー素子にオン状態を指令するよう構成し、また、前記状態更新タイミングに第一の線電流比較結果が小かつ第二の線電流比較結果が大かつ第三の線電流比較結果が小の場合には、第一、第三、第五の主回路スイッチングパワー素子にオフ状態を指令し、前記第二、第四、第六の主回路スイッチングパワー素子にオン状態を指令し、次に第一の線電流比較結果が大となる前に第三の線電流比較結果が大となった場合には、その時点から第一の線電流比較結果が小となるまでの間を、第六の主回路スイッチングパワー素子にオフ状態を指令し第三の主回路スイッチングパワー素子にオン状態を指令し、第一の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第一、第二、第三の主回路スイッチングパワー素子にオフ状態を指令し、第四、第五、第六の主回路スイッチングパワー素子にオン状態を指令し、また、第三の線電流比較結果が大となる前に第一の線電流比較結果が大となった場合には、その時点から第三の線電流比較結果が大となるまでの間を、第四の主回路スイッチングパワー素子にオフ状態を指令し第一の主回路スイッチングパワー素子にオン状態を指令し、第三の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第一、第二、第三の主回路スイッチングパワー素子にオフ状態を指令し、第四、第五、第六の主回路スイッチングパワー素子にオン状態を指令するよう構成し、また、前記状態更新タイミングに第一の線電流比較結果が小かつ第二の線電流比較結果が小かつ第三の線電流比較結果が大の場合には、第一、第二、第六の主回路スイッチングパワー素子にオフ状態を指令し、前記第三、第四、第五の主回路スイッチングパワー素子にオン状態を指令し、次に第二の線電流比較結果が大となる前に第一の線電流比較結果が大となった場合には、その時点から第二の線電流比較結果が大となるまでの間を、第四の主回路スイッチングパワー素子にオフ状態を指令し第一の主回路スイッチングパワー素子にオン状態を指令し、第二の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第一、第二、第三の主回路スイッチングパワー素子にオフ状態を指令し、第四、第五、第六の主回路スイッチングパワー素子にオン状態を指令し、また、第一の線電流比較結果が大となる前に第二の線電流比較結果が大となった場合には、その時点から第一の線電流比較結果が大となるまでの間を、第五の主回路スイッチングパワー素子にオフ状態を指令し第二の主回路スイッチングパワー素子にオン状態を指令し、第一の線電流比較結果が大となった時点から次の状態更新タイミングまでの間を第一、第二、第三の主回路スイッチングパワー素子にオフ状態を指令し、第四、第五、第六の主回路スイッチングパワー素子にオン状態を指令するよう構成し、また、前記状態更新タイミングに第一の線電流比較結果が小かつ第二の線電流比較結果が大かつ第三の線電流比較結果が大の場合には、第一、第五、第六の主回路スイッチングパワー素子にオフ状態を指令し、前記第二、第三、第四の主回路スイッチングパワー素子にオン状態を指令し、次に第三の線電流比較結果が小となる前に第二の線電流比較結果が小となった場合には、その時点から第三の線電流比較結果が小となるまでの間を、第二の主回路スイッチングパワー素子にオフ状態を指令し第五の主回路スイッチングパワー素子にオン状態を指令し、第三の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第四、第五、第六の主回路スイッチングパワー素子にオフ状態を指令し、第一、第二、第三の主回路スイッチングパワー素子にオン状態を指令し、また、第二の線電流比較結果が小となる前に第三の線電流比較結果が小となった場合には、その時点から第二の線電流比較結果が小となるまでの間を、第三の主回路スイッチングパワー素子にオフ状態を指令し第六の主回路スイッチングパワー素子にオン状態を指令し、第二の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第四、第五、第六の主回路スイッチングパワー素子にオフ状態を指令し、第一、第二、第三の主回路スイッチングパワー素子にオン状態を指令するよう構成し、また、前記状態更新タイミングに第一の線電流比較結果が大かつ第二の線電流比較結果が小かつ第三の線電流比較結果が大の場合には、第二、第四、第六の主回路スイッチングパワー素子にオフ状態を指令し、前記第一、第三、第五の主回路スイッチングパワー素子にオン状態を指令し、次に第一の線電流比較結果が小となる前に第三の線電流比較結果が小となった場合には、その時点から第一の線電流比較結果が小となるまでの間を、第三の主回路スイッチングパワー素子にオフ状態を指令し第六の主回路スイッチングパワー素子にオン状態を指令し、第一の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第四、第五、第六の主回路スイッチングパワー素子にオフ状態を指令し、第一、第二、第三の主回路スイッチングパワー素子にオン状態を指令し、また、第三の線電流比較結果が小となる前に第一の線電流比較結果が小となった場合には、その時点から第三の線電流比較結果が小となるまでの間を、第一の主回路スイッチングパワー素子にオフ状態を指令し第四の主回路スイッチングパワー素子にオン状態を指令し、第三の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第四、第五、第六の主回路スイッチングパワー素子にオフ状態を指令し、第一、第二、第三の主回路スイッチングパワー素子にオン状態を指令するよう構成し、また、前記状態更新タイミングに第一の線電流比較結果が大かつ第二の線電流比較結果が大かつ第三の線電流比較結果が小の場合には、第三、第四、第五の主回路スイッチングパワー素子にオフ状態を指令し、前記第一、第二、第六の主回路スイッチングパワー素子にオン状態を指令し、次に第一の線電流比較結果が小となる前に第二の線電流比較結果が小となった場合には、その時点から第一の線電流比較結果が小となるまでの間を、第二の主回路スイッチングパワー素子にオン状態を指令し第五の主回路スイッチングパワー素子にオン状態を指令し、第一の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第四、第五、第六の主回路スイッチングパワー素子にオフ状態を指令し、第一、第二、第三の主回路スイッチングパワー素子にオン状態を指令し、また、第二の線電流比較結果が小となる前に第一の線電流比較結果が小となった場合には、その時点から第二の線電流比較結果が小となるまでの間を、第一の主回路スイッチングパワー素子にオフ状態を指令し第四の主回路スイッチングパワー素子にオン状態を指令し、第二の線電流比較結果が小となった時点から次の状態更新タイミングまでの間を第四、第五、第六の主回路スイッチングパワー素子にオフ状態を指令し、第一、第二、第三の主回路スイッチングパワー素子にオン状態を指令するよう構成した請求項１記載のＰＷＭコンバータ。
- 第一の比較手段が、前記第一の線電流指令と前記第一の線電流測定結果との大小関係を周期的に比較し、第一の線電流指令よりも第一の線電流測定結果が少なくとも２回以上連続して大きい場合に第一の線電流比較結果を大とし、第一の線電流測定結果が第一の線電流指令よりも少なくとも２回以上連続して小さい場合に前記第一の線電流比較結果を小とする構成とし、第二の比較手段が、前記第二の線電流指令と前記第二の線電流測定結果との大小関係を周期的に比較し、第二の線電流指令よりも第二の線電流測定結果が少なくとも２回以上連続して大きい場合に第二の線電流比較結果を大とし、第二の線電流測定結果が第二の線電流指令よりも少なくとも２回以上連続して小さい場合に前記第二の線電流比較結果を小とする構成とし、第三の比較手段が、前記第三の線電流指令と前記第三の線電流測定結果との大小関係を周期的に比較し、第三の線電流指令よりも第三の線電流測定結果が少なくとも２回以上連続して大きい場合に第三の線電流比較結果を大とし、第三の線電流測定結果が第三の線電流指令よりも少なくとも２回以上連続して小さい場合に前記第三の線電流比較結果を小とする構成とした請求項１から３のいずれか１項に記載のＰＷＭコンバータ。
- 論理回路が、前記状態更新タイミングと、第一、第二および第三の線電流比較結果が変化したタイミングで、前記第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子についてそれぞれオン状態とするかまたはオフ状態とするかのスイッチング指令信号を決定するよう構成し、第一、第二および第三の線電流比較結果が変化したタイミングでは予め定められた時間だけ遅延させて第一、第二、第三、第四、第五、第六の主回路スイッチングパワー素子のスイッチング指令信号を出力する遅延手段を有する請求項１から４のいずれか１項に記載のＰＷＭコンバータ。
- 電流指令発生手段が、前記三相交流電源の中性点から見た各相電圧とそれぞれ同位相の正弦波信号であるまたは逆位相の正弦波信号である第一の線電流指令、第二の線電流指令、第三の線電流指令を出力する構成とした請求項１から５のいずれか１項に記載のＰＷＭコンバータ。
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