JP3486993B2

JP3486993B2 - アクティブマトリクス基板、及び液晶表示装置

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Publication number: JP3486993B2
Application number: JP32681294A
Authority: JP
Inventors: 稔松尾
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1994-12-28
Filing date: 1994-12-28
Publication date: 2004-01-13
Anticipated expiration: 2019-01-13
Also published as: JPH08186264A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、薄膜トランジスタが形
成されたアクティブマトリクス基板、及びそのアクティ
ブマトリクス基板を備えた液晶表示装置に関わるもので
ある。

【０００２】

【従来の技術】液晶表示パネルのアクティブマトリクス
基板上に、画素スイッチング用に適した薄膜トランジス
タ（以下、ＴＦＴという。）を形成する場合には、従
来、まず、図１３（ａ）に示すように、石英基板６０１
の表面に、シリコン酸化膜６０６を形成する。次に、シ
リコン酸化膜６０６の表面側にノンドープの多結晶シリ
コン膜を形成した後、それをパタンニングして、多結晶
シリコン膜６０４を形成する。次に、多結晶シリコン膜
６０４の表面側にシリコン酸化膜６０８（ゲート絶縁
膜）を形成した後、シリコン酸化膜６０８の表面側にゲ
ート電極６０９を形成する。

【０００３】次に、図１３（ｂ）に示すように、ゲート
電極６０９をマスクとして低濃度のリンイオンをイオン
注入し、多結晶シリコン膜６０４に低濃度のソース・ド
レイン領域６０４ａを形成する。ここで、不純物が注入
されなかった部分がチャネル形成領域６０７となる。

【０００４】次に、図１３（ｃ）に示すように、ゲート
電極６０９の周囲をマスク６４５で覆い、この状態で、
高濃度のリンイオンをイオン注入する。その結果、低濃
度のソース・ドレイン領域６０４ａのうち、マスク６４
５で覆われていなかった部分は、高濃度コンタクト領域
６４２ａ、６４３ａとなる一方、マスク６４５で覆われ
ていた部分は、低濃度ソース・ドレイン領域６４２ｂ、
６４３ｂとなる。

【０００５】次に、図１３（ｄ）に示すように、ゲート
電極６０９の表面側に層間絶縁膜６１１を形成した後、
コンタクトホール６１１ａ、６１１ｂを形成し、これら
のコンタクトホールを介して、高濃度コンタクト領域６
４２ａ、６４３ａにソース電極６１３およびドレイン電
極６１２をそれぞれ導電接続させると、ＬＤＤ構造のＴ
ＦＴが製造される。

【０００６】

【発明が解決しようとする課題】しかしながら、従来の
ＴＦＴの製造方法では、図１３（ｃ）に示す工程におい
て、高濃度コンタクト領域６４２ａ、６４３ａだけを形
成する目的のために、ゲート電極６０９の周囲を覆うマ
スク６４５を形成する必要があるため、マスクの枚数が
増えるという問題点がある。

【０００７】そこで、以下に説明するように、層間絶縁
膜に形成したコンタクトホールを利用して高濃度コンタ
クト領域を形成する方法が案出されている。かかる方法
では、まず、図１４（ａ）に示すように、石英基板６０
１の表面にシリコン酸化膜６０６を形成した後、多結晶
シリコン膜６０４を形成する。また、多結晶シリコン膜
６０４の表面側にシリコン酸化膜６０８（ゲート絶縁
膜）を形成する。次に、シリコン酸化膜６０８の表面側
にゲート電極６０９を形成する。

【０００８】次に、図１４（ｂ）に示すように、ゲート
電極６０９をマスクとして低濃度のリンイオンをイオン
注入し、低濃度のソース・ドレイン領域６０４ａを形成
する。不純物が注入されなかった部分がチャネル形成領
域６０７となる。

【０００９】次に、図１４（ｃ）に示すように、ゲート
電極６０９の表面側に層間絶縁膜６１１を形成した後、
それにコンタクトホール６１１ａ、６１１ｂを形成す
る。この状態で、コンタクトホール６１１ａ、６１１ｂ
を介して、低濃度のソース・ドレイン領域６０４ａに高
濃度のリンイオンを注入し、高濃度コンタクト領域６３
２ａ、６３３ａを形成する。高濃度のリンイオンが注入
されたなかった部分が低濃度ソース・ドレイン領域６３
２ｂ、６３３ｂとなる。

【００１０】このようにして、ＬＤＤ構造のＴＦＴを形
成すると、高濃度コンタクト領域６３２ａ、６３３ａを
形成することだけを目的とするマスクを省略できるとい
う利点がある。しかながら、この方法では、コンタクト
ホール６１１ａ、６１１ｂを介して高濃度の不純物イオ
ンを注入する際に、多結晶シリコン膜６０４に不純物イ
オンを直接打ち込むため、イオン注入時の打ち込みエネ
ルギーを小さくする必要がある。ここで、イオン注入時
の打ち込みエネルギーを小さくすると、イオン注入時の
ビーム電流が小さくなり、不純物イオンを高濃度に注入
するのに長時間を要し、生産性が低下するという問題点
がある。加えて、イオン注入後の不純物濃度のピーク
は、低濃度のソース・ドレイン領域６０４ａの内部にあ
って、かかる部分では、結晶性が大きく劣化してしま
う。このため、高温で熱処理を行なわなければ、結晶性
を回復させることができず、低温プロセスに不向きであ
るという問題点がある。

【００１１】

【００１２】

【００１３】本発明の課題は、ドレイン電極とドレイン
領域の間に障壁層を形成して、ドレイン領域とドレイン
電極との接続抵抗を低減したアクティブマトリクス基板
を実現することにある。

【００１４】

【課題を解決するための手段】本発明のアクティブマト
リクス基板は、画素電極に導電接続された薄膜トランジ
スタを有する液晶表示パネル用のアクティブマトリクス
基板において、ゲート電極と、該ゲート電極にゲート絶
縁膜を介して対峙するチャネル形成領域、ソース領域及
びドレイン領域を有するシリコン膜と、前記シリコン膜
上に形成され前記ソース領域及び前記ドレイン領域に対
応する部分にコンタクトホールが設けられた絶縁膜と、
前記ソース領域及びドレイン領域とそれぞれ導電接続す
るソース電極及びドレイン電極と、前記ドレイン電極と
前記ドレイン領域の間に介在する障壁層と、を具備し、
前記障壁層は、前記コンタクトホールを埋めることなく
その内壁及び底部に沿って形成され、かつ前記ソース領
域及び前記ドレイン領域となる前記シリコン膜に対して
当該障壁層を介して不純物が導入できる薄い膜厚を有
し、前記ドレイン電極は、前記コンタクトホールを埋め
るように前記薄い障壁層上に形成されるＩＴＯ層からな
り、前記ドレイン電極を前記画素電極として画素領域に
形成し、前記薄い障壁層は、前記ドレイン電極の下層全
体に形成されて液晶表示パネルの反射層として機能する
ことを特徴とする。

【００１５】

【００１６】本発明の液晶表示装置は、上記のアクティ
ブマトリクス基板を具備することを特徴とする。

【００１７】

【００１８】

【００１９】

【００２０】ソース電極またはドレイン電極と、高濃度
コンタクト領域との間における接続抵抗を小さくすると
いう観点からは、高濃度不純物導入工程を行った以降、
障壁層をコンタクトホールの底部に残し、この底部に残
った障壁層を介して、ソース電極またはドレイン電極を
高濃度コンタクト層に導電接続させることができる。か
かる方法により製造されたＴＦＴでは、ソース領域およ
びドレイン領域との間にチャネルを形成可能なチャネル
形成領域と、このチャネル領域にゲート絶縁膜を介して
対峙するゲート電極とを有し、ソース領域およびドレイ
ン領域には、これらの領域の表面側に形成された層間絶
縁膜のコンタクトホールを介してソース電極およびドレ
イン電極が導電接続する高濃度コンタクト領域を備える
とともに、コンタクトホールの底部には、障壁層を有す
る。従って、ソース電極およびドレイン電極は、障壁層
を介してソース領域およびドレイン領域に導電接続して
いる構造となる。

【００２１】また、ドレイン電極（ＩＴＯ層）と、高濃
度コンタクト領域（シリコン膜）との間における接続抵
抗を小さくするという観点からは、高濃度不純物導入工
程を行なった以降、障壁層を少なくともドレイン領域側
のコンタクトホールの底部に残し、この底部に残った障
壁層を介して、ＩＴＯ層からなるドレイン電極をドレイ
ン領域の高濃度コンタクト層に導電接続させることがで
きる。かかる方法により製造したＴＦＴでは、障壁層を
介してインジウム錫酸化物層からなるドレイン電極がド
レイン領域の高濃度コンタクト層に導電接続している構
造となる。

【００２２】

【００２３】

【００２４】

【作用】高濃度不純物導入工程を行なった以降、障壁層
をコンタクトホールの底部に残し、この底部に残った障
壁層を介して、ソース電極またはドレイン電極を高濃度
コンタクト層に導電接続させると、障壁層を介してソー
ス・ドレイン領域に高濃度の不純物を打ち込むときに、
シリコン膜と障壁層との間で境界部分を通じて原子の相
互移動が起こる。従って、障壁層とソース・ドレイン領
域との間で生じる原子のミキシングにより接続抵抗が小
さくなる。一方、これらの金属材料からなる障壁層と、
ソース電極またはドレイン電極を構成する材料との間で
は、もとより接続抵抗が小さい。それ故、ソース電極ま
たはドレイン電極を障壁層を介して高濃度コンタクト領
域（シリコン膜）に接続すれば、この接続部分における
接続抵抗を減じることができる。

【００２５】さらに、高濃度不純物導入工程を行なった
以降、障壁層を少なくともドレイン領域側のコンタクト
ホールの底部に残し、この底部に残った障壁層を介し
て、ＩＴＯ層からなるドレイン電極をドレイン領域の高
濃度コンタクト層に導電接続させると、ドレイン電極
（ＩＴＯ層）と高濃度コンタクト領域（シリコン膜）と
は障壁層を介して導電接続する。このため、ドレイン電
極（ＩＴＯ層）と高濃度コンタクト領域（シリコン膜）
とが直接には導電接続しないので、それらの間における
接続抵抗を大幅に低減することができる。

【００２６】

【実施例】添付図面を参照して、本発明の実施例を説明
する。

【００２７】〔実施例１〕なお、以下に説明するいずれ
のＴＦＴ（薄膜トランジスタ）も、液晶表示パネルのア
クティブマトリクス基板上に画素用ＴＦＴとして製造す
る。そこで、図１を参照して、実施例１、２、３で説明
するトップゲート型の薄膜トランジスタを用いたアクテ
ィブマトリクス基板の構成を説明しておく。

【００２８】図１には、液晶表示パネル用のアクティブ
マトリクス基板において、信号線と走査線とが区画する
画素領域の一つを拡大して示してある。この図におい
て、液晶表示パネル用のアクティブマトリクス基板１で
は、信号線２と走査線３とによって画素領域４が区画さ
れており、この画素領域４には、信号線２から延設され
たソース電極Ｓが導電接続するソース領域と、走査線３
から延設されたゲート電極Ｇとを備える画素用薄膜トラ
ンジスタ（ＴＦＴ）が形成されている。ここで、画素領
域４を覆うＩＴＯ電極６は、その一部がＴＦＴのドレイ
ン電極Ｄになっている。なお、以下の実施例１、２の説
明に用いるＴＦＴの各断面は、図１におけるＸ−Ｘ′断
面に相当する。

【００２９】図２は、実施例１に係るＴＦＴの構成を示
す縦断面図であり、このＴＦＴは、図１に示す画素用薄
膜トランジスタに相当する。

【００３０】図２において、透明な絶縁基板であるガラ
ス基板１０１の表面側には、タンタル、アルミニウム、
またはクロムからなるゲート電極１０９と、ゲート絶縁
膜１０８と、ゲート電極１０９に対してセルフアライン
的に形成されたソース領域１３２およびドレイン領域１
３３と、これらのソース領域１３２とドレイン領域１３
３との間にチャネルを形成するためのチャネル形成領域
１０７とを有する。ＴＦＴ１００は、チャネル形成領域
１０７に対して、その上層側でゲート絶縁膜１０８を介
してゲート電極１０９が対峙するトップゲート型になっ
ている。また、ＴＦＴ１００は、ソース領域１３２およ
びドレイン領域１３３にＮ型の不純物が導入されたＮチ
ャネル型になっている。

【００３１】ＴＦＴ１００は、ＬＤＤ構造を有してお
り、ソース領域１３２およびドレイン領域１３３には、
層間絶縁膜１１１のコンタクトホール１１１ａ、１１１
ｂに対応する領域に高濃度コンタクト領域１３２ａ、１
３３ａを備え、ゲート電極１０９の端部に対峙する位置
には、低濃度ソース領域１３２ｂおよび低濃度ドレイン
領域１３３ｂを備えている。低濃度ソース領域１３２ｂ
および低濃度ドレイン領域１３３ｂのリンイオンのピー
ク濃度は、約１×１０¹⁸ｃｍ^-3から約１×１０¹⁹ｃｍ^-3
までの範囲にあり、高濃度コンタクト領域１３２ａ、１
３３ａにおけるリンイオン濃度は、約１×１０²⁰ｃｍ^-3
である。

【００３２】ＩＴＯ層からなるドレイン電極１１２（画
素電極）、およびアルミニウム合金層からなるソース電
極１１３は、コンタクトホール１１１ａ、１１１ｂを介
して高濃度コンタクト領域１３２ａ、１３３ａに導電接
続されている。

【００３３】このような構造のＴＦＴ１００では、以下
に説明する製造方法によって形成されているため、生産
性が高いとともに、ソース領域１３２およびドレイン領
域１３３への不純物の導入時に発生した結晶性の劣化
は、低温熱処理で充分に修復されている。

【００３４】本例のＴＦＴ１００の製造方法を説明する
前に、その不純物導入工程で用いるイオン注入装置の構
造を説明しておく。

【００３５】図３は、本例のＴＦＴの製造方法に用いた
イオン注入装置の概略構成図である。イオン注入装置５
０には、プラズマ源５１から不純物イオン５２を引き出
すための引出し電極５３と、不純物イオン５２を所定の
エネルギーになるように加速するための加速電極５４と
が設けられている。引出し電極５３および加速電極５４
には、それぞれ所定の電圧が印加されるようになってお
り、プラズマ源５１から引き出された不純物イオン５２
をガラス基板５５の表面側に形成された多結晶シリコン
膜に打ち込めるようになっている。イオン注入装置５０
には、ドーパントガスから発生したイオンに対して質量
分離を行なうための質量分離部が構成されておらず、ド
ーパントガスから発生した全てのイオンを質量分離する
ことなく、多結晶シリコン膜に打ち込むようになってい
る。

【００３６】図４（ａ）〜（ｆ）は、本例のＴＦＴの製
造方法を示す工程断面図である。

【００３７】まず、図４（ａ）に示すように、ガラス基
板１０１の表面に、膜厚が約２０００オングストローム
のシリコン酸化膜１０６を形成する。ガラス基板１０１
に含まれる金属イオンなどの影響を防止するためであ
る。次に、シリコン酸化膜１０６の表面側に、膜厚が約
５００オングストロームのノンドープの多結晶シリコン
膜を形成した後、それをパタンニングして、多結晶シリ
コン膜１０４を形成する。かかる多結晶シリコン膜１０
４は、たとえば、固相成長法や低温低圧ＣＶＤ法（ＬＰ
ＣＶＤ法）などの低温成膜法により形成される。また、
多結晶シリコン膜１０４は、非晶質シリコン膜をレーザ
ーアニール法で多結晶化することにより形成する場合も
ある。

【００３８】次に、多結晶シリコン膜１０４の表面側
に、膜厚が約１２００オングストロームのシリコン酸化
膜１０８（ゲート絶縁膜）を形成する。次に、シリコン
酸化膜１０８の表面側に、アルミニウム、クロム、タン
タルなどの電気的抵抗の小さな金属層をスパッタ法など
により形成した後に、それをパタンニングして、膜厚が
約６０００オングストロームのゲート電極１０９を形成
する。

【００３９】次に、図４（ｂ）に示すように、図３に示
したイオン注入装置５０を用いて、ＰＨ₃ を５％含み、
残部が水素ガスである混合ガスから発生する全てのイオ
ンを、質量分離することなく、約８０ｋｅＶのエネルギ
ーでゲート電極１０９をマスクとしながら多結晶シリコ
ン膜１０４にイオン注入する。なお、水素ガスに代え
て、ヘリウムガスを用いる場合もある。ここで、不純物
の導入量は、リンイオンのドーズ量に換算して１×１０
¹³／ｃｍ² から１×１０¹⁴／ｃｍ² までの範囲である。
その結果、多結晶シリコン膜１０４には、リンイオンの
濃度ピークが１×１０¹⁸ｃｍ^-3から１×１０¹⁹ｃｍ^-3ま
での範囲にある低濃度のソース・ドレイン領域１０４ａ
が形成される。続いて、図３に示したイオン注入装置５
０を用いて、純水素ガスからなるドーピングガスから発
生する全てのイオンを打ち込んで、低濃度ソース・ドレ
イン領域１０４ａに含まれる欠陥を水素によって除去す
る。水素イオンの打ち込みによって、シリコン膜中の不
整結合を終端化して、低濃度領域についても低温熱処理
で活性化できるようにするためである。この場合には、
水素イオンの濃度ピークは、６×１０¹⁸ｃｍ^-3から１×
１０²⁰ｃｍ^-3までの範囲とする。なお、不純物が注入さ
れなかった部分がチャネル形成領域１０７となる。

【００４０】次に、図４（ｃ）に示すように、ゲート電
極１０９の表面側に層間絶縁膜１１１を形成した後に、
それにコンタクトホール１１１ａ、１１１ｂを形成す
る。

【００４１】さらに、本例では、図４（ｄ）に示すよう
に、層間絶縁膜１１１の表面側（ガラス基板１０１の表
面全体）にＴｉＮx 層からなる薄い障壁層１４０（たと
えば、膜厚が約１０００オングストロームの障壁層）を
形成する。その結果、障壁層１４０は、層間絶縁膜１１
１の表面側だけでなく、コンタクトホール１１１ａ、１
１１ｂの底部にも形成される（障壁層形成工程）。

【００４２】次に、図４（ｅ）に示すように、コンタク
トホール１１１ａ、１１１ｂの内部に障壁層１４０を形
成した状態のままで、高濃度の不純物を導入する。この
際には、マスクを用いずに、ガラス基板１０１の表面全
体に不純物を注入する（高濃度不純物導入工程）。

【００４３】この高濃度不純物導入工程においても、図
３に示したイオン注入装置５０を用いる。すなわち、Ｐ
Ｈ₃ を５％含み、残部が水素ガスである混合ガスから発
生する全てのイオンを、質量分離することなく、約８０
ｋｅＶのエネルギーでイオン注入する。このときのイオ
ンの加速電圧などの条件は、不純物濃度のピーク部分
が、ソース領域１３２およびドレイン領域１３３と障壁
層１４０との境界部分に対して障壁層１４０の側に位置
するように設定する。また、不純物導入量は、リンイオ
ンのドーズ量に換算して約１×１０¹⁵／ｃｍ² である。

【００４４】その結果、コンタクトホール１１１ａ、１
１１ｂからは、その底部に位置する障壁層１４０を介し
て高濃度の不純物が選択的に打ち込まれる。従って、ソ
ース領域１３２およびドレイン領域１３３のうち、コン
タクトホール１１１ａ、１１１ｂに対応する領域には、
高濃度コンタクト領域１３２ａ、１３３ａが形成され
る。その他の部分は、低濃度ソース領域１３２ｂおよび
低濃度ドレイン領域１３３ｂとなる。

【００４５】次に、打ち込んだ不純物に対して、窒素雰
囲気中で約３００℃、１時間の低温熱処理を施す。

【００４６】しかる後に、図４（ｆ）に示すように、障
壁層１４０を完全に除去した後、ＩＴＯ層（画素電極）
からなるドレイン電極１１２、およびアルミニウム合金
層からなるソース電極１１３を順次形成する。

【００４７】このように、本例のＴＦＴ１００の製造方
法では、高濃度不純物導入工程において、層間絶縁膜１
１１に形成したコンタクトホール１１１ａ、１１１ｂか
ら不純物を選択的に打ち込むため、それだけを目的とし
たマスクを形成してなくても、所定の領域のみに不純物
を導入することができる。

【００４８】また、かかる高濃度不純物導入工程では、
低濃度のソース・ドレイン領域１０４ａに不純物を直接
打ち込むのでなく、障壁層１４０を介して打ち込む。こ
こで、イオンの加速電圧などは、不純物分布のピークが
障壁層１４０の内部に位置するように設定してあるの
で、不純物濃度のピーク部分では、結晶性が低下する
が、かかる部分は、障壁層１４０の内部に存在する。従
って、ソース領域１３２およびドレイン領域１３３で
は、結晶性が大きく劣化しない。それ故、高温で熱処理
を行なわなくても、比較的低温（たとえば、約３００
℃）で熱処理を行なうことにより、ソース領域１３２お
よびドレイン領域１３３の結晶性を回復させることがで
きるので、製造工程全体を低温プロセスで行なうことが
できる。

【００４９】さらに、低濃度のソース・ドレイン領域１
０４ａには、障壁層１４０を介して不純物を打ち込むた
め、打ち込みエネルギーを大きく設定することができ
る。従って、ビーム電流値を大きく設定できるので、不
純物の導入速度を高めることができる。それ故、本例の
製造方法によれば、高濃度の不純物を短時間で導入でき
るので、生産性が高いという利点もある。

【００５０】しかも、障壁層１４０は、あくまで層間絶
縁膜１１１の表面全体に形成すればよく、それをパタン
ニングする必要がないので、マスク枚数が増えるという
欠点もない。

【００５１】〔実施例２〕図５は、実施例２に係るＴＦ
Ｔの構成を示す縦断面図である。なお、本例のＴＦＴ
は、実施例１のＴＦＴと基本的には同じ構成になってい
るので、対応する部分には、同じ符号を付してある。こ
こで、実施例１は、コプレーナ型であり、実施例２は、
スタガード型であるが、本発明の目的の範囲では、いず
れの構造をも同じように用いることができる。

【００５２】図５において、透明な絶縁基板であるガラ
ス基板１０１の表面側には、タンタル、アルミニウム、
またはクロムからなるゲート電極１０９と、ゲート電極
１０９に対してセルフアライン的に形成されたソース領
域１６２およびドレイン領域１６３と、これらのソース
領域１６２とドレイン領域１６３との間にチャネルを形
成するためのチャネル形成領域１０７とを有する。ここ
で、ＴＦＴ２００は、チャネル形成領域１０７に対し
て、その上層側でゲート絶縁膜１０８を介してゲート電
極１０９が対峙するトップゲート型になっている。ま
た、ＴＦＴ２００は、ソース領域１６２およびドレイン
領域１６３にＮ型の不純物が導入されたＮチャネル型に
なっている。

【００５３】ソース領域１６２およびドレイン領域１６
３には、層間絶縁膜１１１のコンタクトホール１１１
ａ、１１１ｂに対応する領域に高濃度コンタクト領域１
６２ａ、１６３ａを備え、これらの高濃度コンタクト領
域１６２ａ、１６３ａにおけるリンイオン濃度は、約１
×１０²⁰ｃｍ^-3である。

【００５４】ＩＴＯ層からなるドレイン電極１１２（画
素電極）、およびアルミニウム合金層からなるソース電
極１１３は、コンタクトホール１１１ａ、１１１ｂを介
して高濃度コンタクト領域１６２ａ、１６３ａに導電接
続しているが、コンタクトホール１１１ａ、１１１ｂの
底部には、ＴｉＮx 層からなる薄い障壁層２４０ａ、２
４０ｂ（たとえば、膜厚が約１０００オングストローム
の障壁層）がある。従って、ソース電極１１３およびド
レイン電極１１２は、障壁層２４０ａ、２４０ｂを介し
て高濃度コンタクト領域１６２ａ、１６３ａに導電接続
している。

【００５５】なお、ゲート電極１０９の端部に対峙する
位置には、膜厚が約５００オングストロームの低濃度ソ
ース領域１６２ｂ、および膜厚が約５００オングストロ
ームの低濃度ドレイン領域１６３ｂを備えており、ＴＦ
Ｔ２００は、ＬＤＤ構造を有している。低濃度ソース領
域１６２ｂおよび低濃度ドレイン領域１６３ｂのリンイ
オンのピーク濃度は、約１×１０¹⁸ｃｍ^-3から約１×１
０¹⁹ｃｍ^-3までの範囲にある。ここで、低濃度ソース領
域１６２ｂおよび低濃度ドレイン領域１６３ｂの下層側
には、膜厚が約１０００オングストロームの下層側ソー
ス領域１６２ｃ、および下層側ドレイン領域１６３ｃが
形成されている。

【００５６】このように構成したトップゲート型のＴＦ
Ｔ２００は、以下の製造方法によって製造されているた
め、実施例１と同様に、生産性が高いとともに、ソース
領域１６２およびドレイン領域１６３への不純物の導入
時に発生した結晶性の劣化は、低温熱処理で充分に修復
されている。また、ソース電極１１３およびドレイン電
極１１２と、高濃度コンタクト領域１６２ａ、１６３ａ
との間における接続抵抗が小さい。

【００５７】図６は、ＴＦＴ２００の製造方法を示す工
程断面図である。

【００５８】まず、図６（ａ）に示すように、ガラス基
板１０１の表面に、膜厚が約２０００オングストローム
のシリコン酸化膜１０６を形成する。

【００５９】次に、膜厚が約１０００オングストローム
のノンドープの多結晶シリコン膜を形成した後、それを
パタンニングして、下層側の多結晶シリコン膜１０５を
形成する。

【００６０】次に、膜厚が約５００オングストロームの
ノンドープの多結晶シリコン膜を形成した後、それをパ
タンニングして、上層側の多結晶シリコン膜１０４を形
成する。かかる多結晶シリコン膜１０４、１０５は、た
とえば、固相成長法や低温低圧ＣＶＤ法（ＬＰＣＶＤ
法）などにより形成される。また、多結晶シリコン膜１
０４、１０５は、非晶質シリコン膜をレーザーアニール
法で多結晶化することにより形成する場合もある。

【００６１】次に、多結晶シリコン膜１０４の表面側
に、膜厚が約１２００オングストロームのシリコン酸化
膜１０８（ゲート絶縁膜）を形成する。次に、シリコン
酸化膜１０８の表面側に、アルミニウム、クロム、タン
タルなどの電気的抵抗の小さな金属層をスパッタ法など
により形成した後に、それをパタンニングして、膜厚が
約６０００オングストロームのゲート電極１０９を形成
する。

【００６２】次に、図６（ｂ）に示すように、図３に示
したイオン注入装置５０を用いて、ＰＨ₃ を５％含み、
残部が水素ガスである混合ガスから発生する全てのイオ
ンを、質量分離することなく、約８０ｋｅＶのエネルギ
ーでゲート電極１０９をマスクとしながら多結晶シリコ
ン膜１０４、１０５にイオン注入する。なお、水素ガス
に代えて、ヘリウムガスを用いる場合もある。ここで、
不純物の導入量は、リンイオンのドーズ量に換算して１
×１０¹³／ｃｍ² から１×１０¹⁴／ｃｍ² までの範囲で
ある。その結果、多結晶シリコン膜１０４、１０５に
は、リンイオンの濃度ピークが１×１０¹⁸ｃｍ^-3から１
×１０¹⁹ｃｍ^-3までの範囲にある低濃度のソース・ドレ
イン領域１０４ａ、１０５ａが形成される。続いて、図
２に示したイオン注入装置５０を用いて、純水素ガスか
らなるドーピングガスから発生する全てのイオンを打ち
込んで、低濃度のソース・ドレイン領域１０４ａ、１０
５ａに含まれる欠陥を水素によって除去する。この場合
には、水素イオンの濃度ピークは、６×１０¹⁸ｃｍ^-3か
ら１×１０²⁰ｃｍ^-3までの範囲とする。なお、不純物が
注入されなかった部分がチャネル形成領域１０７とな
る。

【００６３】次に、図６（ｃ）に示すように、ゲート電
極１０９の表面側に層間絶縁膜１１１を形成した後に、
それにコンタクトホール１１１ａ、１１１ｂを形成す
る。

【００６４】さらに、本例では、層間絶縁膜１１１の表
面側（ガラス基板１０１の表面全体）にＴｉＮx 層から
なる薄い障壁層２４０（たとえば、膜厚が約１０００オ
ングストロームの障壁層）を形成する。ここで、障壁層
２４０は、層間絶縁膜１１１の表面側だけでなく、コン
タクトホール１１１ａ、１１１ｂの底部にも形成される
（障壁層形成工程）。

【００６５】次に、図６（ｄ）に示すように、コンタク
トホール１１１ａ、１１１ｂの底部に障壁層２４０を形
成した状態のままで、高濃度の不純物を導入する。この
際には、マスクを用いずに、ガラス基板１０１の表面全
体に不純物を注入する（高濃度不純物導入工程）。

【００６６】この高濃度不純物導入工程においても、図
３に示したイオン注入装置５０を用いる。すなわち、Ｐ
Ｈ₃ を５％含み、残部が水素ガスである混合ガスから発
生する全てのイオンを、質量分離することなく、約８０
ｋｅＶのエネルギーでイオン注入する。このときのイオ
ンの加速電圧などの条件は、不純物分布のピークが障壁
層２４０の側に位置するように設定する。また、不純物
導入量は、リンイオンのドーズ量に換算して約１×１０
¹⁵／ｃｍ² である。

【００６７】その結果、低濃度のソース・ドレイン領域
１０４ａ、１０５ａのうち、コンタクトホール１１１
ａ、１１１ｂに対応する領域には、マスクを用いなくて
も、高濃度の不純物が選択的に導入され、高濃度コンタ
クト領域１６２ａ、１６３ａが形成される。その他の部
分は、低濃度ソース領域１６２ｂおよび低濃度ドレイン
領域１６３ｂとなる。

【００６８】次に、打ち込んだ不純物に対して、窒素雰
囲気中で約３００℃、１時間の低温熱処理を施す。

【００６９】次に、図６（ｅ）に示すように、障壁層２
４０をパタンニングして、コンタクトホール１１ａ、１
１１ｂの底部、およびその周囲に障壁層２４０ａ、２４
０ｂを残す。

【００７０】しかる後に、図５に示すように、ＩＴＯ層
（画素電極）からなるドレイン電極１１２、およびアル
ミニウム合金層からなるソース電極１１３を順次形成す
る。その結果、ドレイン電極１１２は、障壁層２４０ｂ
を介して高濃度コンタクト領域１６３ａに導電接続し、
ソース電極１１３は、障壁層２４０ａを介して高濃度コ
ンタクト領域１６２ａに導電接続する。

【００７１】このように、本例のＴＦＴ２００の製造方
法では、高濃度不純物導入工程において、層間絶縁膜１
１１に形成したコンタクトホール１１１ａ、１１１ｂか
ら不純物を打ち込むため、マスクを形成してなくても、
所定の範囲のみに不純物を導入することができる。

【００７２】また、高濃度不純物導入工程では、低濃度
のソース・ドレイン領域１０４ａ、１０５ａに不純物を
直接打ち込むのでなく、障壁層１４０を介して打ち込
む。ここで、イオンの加速電圧などは、不純物分布のピ
ークが障壁層１４０の内部に位置するように設定してあ
る。従って、不純物分布のピーク部分では、結晶性が劣
化するが、かかる部分は、障壁層２４０（障壁層２４０
ａ、２４０ｂ）の内部に存在する。従って、ソース領域
１６２およびドレイン領域１６３では、結晶性が大きく
劣化しない。それ故、高温で熱処理を行なわなくても、
比較的低温（たとえば、約３００℃）で熱処理を行なう
ことにより、ソース領域１６２およびドレイン領域１６
３の結晶性を回復させることができるので、製造工程全
体を低温プロセスで行なうことができるなど、実施例１
と同様な効果を奏する。

【００７３】それに加えて、本例では、高濃度不純物導
入工程において、低濃度のソース・ドレイン領域１０４
ａ、１０５ａに障壁層２４０を介して不純物イオンを打
ち込んだ後、障壁層２４０（障壁層２４０ａ、２４０
ｂ）をコンタクトホール１１１ａ、１１１ｂの底部に残
して利用する。すなわち、高濃度不純物の導入時には、
ソース・ドレイン領域１０４ａ、１０５ａ（シリコン
膜）と障壁層２４０との間で境界部分を通して原子の相
互移動が起こり、原子のミキシングが生じるので、高濃
度コンタクト領域１６２ａ、１６３ａ（シリコン膜）と
障壁層２４０との間における接続抵抗が小さい。ここ
で、障壁層２４０を構成するＴｉＮx 層と、ソース電極
１１３を構成するアルミニウム合金層とは、もとより接
続抵抗が小さい。従って、ソース領域１６２の側での接
続抵抗が低減される。かかる効果は、障壁層２４０とし
て、アルミニウム層、アルミニウム合金層、モリブデン
層、タングステン層、またはクロム層を用いた場合にも
得ることができる。

【００７４】また、ＩＴＯ層からなるドレイン電極１１
２と、高濃度コンタクト領域１６３ａ（シリコン膜）と
の接続抵抗は、従来より大きいという問題があったが、
本例では、コタクトホール１１１ｂの底部に残した障壁
層２４０ｂを介して、ドレイン電極１１２（ＩＴＯ層）
と高濃度コンタクト領域１６３ａ（シリコン膜）とを導
電接続させているので、ドレイン領域１６３の側でも、
接続抵抗が小さい。

【００７５】〔実施例３〕図７は、実施例３に係るＴＦ
Ｔの構成を示す縦断面図である。なお、本例のＴＦＴ
は、実施例１、２のＴＦＴと相違して、オフセットゲー
ト構造になっている。

【００７６】図７において、透明な絶縁基板であるガラ
ス基板３０１の表面側には、タンタル、アルミニウム、
またはクロムからなるゲート電極３０９と、ゲート電極
３０９の端部に対して横方向にずれた領域に位置するソ
ース領域３６２およびドレイン領域３６３と、これらの
ソース領域３６２とドレイン領域３６３との間にチャネ
ルを形成するためのチャネル形成領域３０７とを有す
る。ここで、ＴＦＴ３００は、チャネル形成領域３０７
に対して、その上層側でゲート絶縁膜３０８を介してゲ
ート電極３０９が対峙するトップゲート型になってい
る。また、ＴＦＴ３００は、ソース領域３６２およびド
レイン領域３６３にＮ型の不純物が導入されたＮチャネ
ル型になっている。

【００７７】ソース領域３６２およびドレイン領域３６
３は、層間絶縁膜３１１のコンタクトホール３１１ａ、
３１１ｂが対応する領域のみに形成され、ソース領域３
６２およびドレイン領域３６３自身が、アルミニウム合
金層からなるソース電極３１３、およびＩＴＯ層からな
るドレイン電極３１２が導電接続する高濃度コンタクト
領域になっている。ここで、コンタクトホール３１１
ａ、３１１ｂの底部には、ＴｉＮx 層からなる薄い障壁
層３４０ａ、３４０ｂ（たとえば、膜厚が約１０００オ
ングストロームの障壁層）がある。従って、ソース電極
３１３およびドレイン電極３１２は、障壁層３４０ａ、
３４０ｂを介してソース領域３６２およびドレイン領域
３６３に導電接続されている。

【００７８】このように構成したトップゲート型のＴＦ
Ｔ３００は、以下の製造方法によって製造されているた
め、実施例１と同様に、生産性が高いとともに、ソース
領域３６２およびドレイン領域３６３への不純物の導入
時に発生した結晶性の劣化は、低温熱処理で充分に修復
されている。また、ソース電極３１３およびドレイン電
極３１２と、ソース領域３６２およびドレイン領域３６
３との間における接続抵抗が小さい。

【００７９】図８は、ＴＦＴ３００の製造方法を示す工
程断面図である。

【００８０】まず、図８（ａ）に示すように、ガラス基
板３０１の表面に、膜厚が約２０００オングストローム
のシリコン酸化膜３０６を形成する。

【００８１】次に、膜厚が約５００オングストロームの
ノンドープの多結晶シリコン膜を形成した後、それをパ
タンニングして、多結晶シリコン膜３０４を形成する。
かかる多結晶シリコン膜は、たとえば、固相成長法や低
温低圧ＣＶＤ法（ＬＰＣＶＤ法）などにより形成され
る。また、多結晶シリコン膜３０４は、非晶質シリコン
膜をレーザーアニール法で多結晶化することにより形成
する場合もある。

【００８２】次に、多結晶シリコン膜３０４の表面側
に、膜厚が約１２００オングストロームのシリコン酸化
膜３０８（ゲート絶縁膜）を形成する。次に、シリコン
酸化膜３０８の表面側に、アルミニウム、クロム、タン
タルなどの電気的抵抗の小さな金属層をスパッタ法など
により形成した後に、それをパタンニングして、膜厚が
約６０００オングストロームのゲート電極３０９を形成
する。

【００８３】次に、図８（ｂ）に示すように、ゲート電
極３０９の表面側に層間絶縁膜３１１を形成した後に、
それにコンタクトホール３１１ａ、３１１ｂを形成す
る。

【００８４】さらに、本例では、層間絶縁膜３１１の表
面側（ガラス基板３０１の表面全体）にＴｉＮx 層から
なる薄い障壁層３４０（たとえば、膜厚が約１０００オ
ングストロームの障壁層）を形成する。ここで、障壁層
３４０は、層間絶縁膜３１１の表面側だけでなく、コン
タクトホール３１１ａ、３１１ｂの底部にも形成される
（障壁層形成工程）。

【００８５】次に、図８（ｃ）に示すように、コンタク
トホール３１１ａ、３１１ｂの底部に障壁層３４０を形
成した状態のままで、高濃度の不純物を導入する。この
際には、マスクを用いずに、ガラス基板３０１の表面全
体に不純物を注入する（高濃度不純物導入工程）。

【００８６】この高濃度不純物導入工程においても、図
３に示したイオン注入装置５０を用いる。すなわち、Ｐ
Ｈ₃ を５％含み、残部が水素ガスである混合ガスから発
生する全てのイオンを、質量分離することなく、約８０
ｋｅＶのエネルギーでイオン注入する。なお、水素ガス
に代えて、ヘリウムガスを用いる場合もある。このとき
のイオンの加速電圧などの条件は、不純物濃度のピーク
部分が障壁層３４０の側に位置するように設定する。ま
た、不純物導入量は、リンイオンのドーズ量に換算して
約１×１０¹⁵／ｃｍ² である。

【００８７】その結果、多結晶シリコン膜３０４のう
ち、コンタクトホール３１１ａ、３１１ｂに対応する領
域には、マスクを用いなくても、高濃度の不純物が選択
的に導入され、ソース領域１６２およびドレイン領域１
６３（高濃度コンタクト領域）が形成される。

【００８８】次に、打ち込んだ不純物に対して、窒素雰
囲気中で約３００℃、１時間の低温熱処理を施す。

【００８９】次に、図８（ｄ）に示すように、障壁層３
４０をパタンニングして、コンタクトホール３１１ａ、
３１１ｂの底部、およびその周囲に障壁層３４０ａ、３
４０ｂを残す。

【００９０】しかる後に、図７に示すように、ＩＴＯ層
（画素電極）からなるドレイン電極３１２、およびアル
ミニウム合金層からなるソース電極３１３を順次形成す
る。その結果、ドレイン電極３１２は、障壁層３４０ｂ
を介してドレイン領域３６３に導電接続し、ソース電極
３１３は、障壁層３４０ａを介してソース領域３６２に
導電接続する。

【００９１】このように、本例のＴＦＴ３００の製造方
法では、高濃度不純物導入工程において、層間絶縁膜３
１１に形成したコンタクトホール３１１ａ、３１１ｂか
ら不純物を打ち込むため、マスクを形成してなくても、
所定の範囲のみに不純物を導入することができる。

【００９２】また、高濃度不純物導入工程では、多結晶
シリコン膜３０４に不純物を直接打ち込むのでなく、障
壁層３４０を介して打ち込む。ここで、イオンの加速電
圧などは、不純物分布のピークが障壁層３４０の内部に
位置するように設定してある。従って、不純物濃度のピ
ーク部分では、結晶性が低下するが、かかる部分は、障
壁層３４０（障壁層３４０ａ、３４０ｂ）の内部に存在
する。従って、ソース領域３６２およびドレイン領域３
６３では、結晶性が大きく劣化しない。それ故、高温で
熱処理を行なわなくても、比較的低温（たとえば、約３
００℃）で熱処理を行なうことにより、ソース領域３６
２およびドレイン領域３６３の結晶性を回復させること
ができるので、製造工程全体を低温プロセスで行なうこ
とができるなど、実施例１と同様な効果を奏する。

【００９３】それに加えて、本例では、高濃度不純物導
入工程において、多結晶シリコン膜３０４に障壁層３４
０を介して不純物イオンを打ち込んだ後、障壁層３４０
（障壁層３４０ａ、３４０ｂ）をコンタクトホール３１
１ａ、３１１ｂの底部に残して利用する。すなわち、高
濃度不純物の導入時には、多結晶シリコン膜３０４と障
壁層３４０との間で境界部分を通して原子の相互移動が
起こり、原子のミキシングが生じるので、ソース領域３
６２およびドレイン領域３６３（シリコン膜）と障壁層
３４０との間における接続抵抗が小さい。ここで、障壁
層３４０を構成するＴｉＮx 層と、ソース電極３１３を
構成するアルミニウム合金層とは、もとより接続抵抗が
小さい。従って、ソース領域３６２の側での接続抵抗が
低減される。かかる効果は、障壁層３４０として、アル
ミニウム層、アルミニウム合金層、モリブデン層、タン
グステン層、またはクロム層を用いた場合にも得ること
ができる。

【００９４】また、ＩＴＯ層からなるドレイン電極３１
２と、ドレイン領域３６３（シリコン膜）との接続抵抗
は、従来より大きいという問題があったが、本例では、
コタクトホール３１１ｂの底部に残った障壁層３４０ａ
を介して、ドレイン電極３１２（ＩＴＯ層）と、ドレイ
ン領域３６３（シリコン膜）とを導電接続させているの
で、ドレイン領域３６３の側でも、接続抵抗が小さい。

【００９５】〔実施例４〕図９には、本例のボトムゲー
ト型の薄膜トランジスタを用いた液晶表示パネル用のア
クティブマトリクス基板において、信号線と走査線とが
区画する画素領域の一つを拡大して示してある。なお、
このアクティブマトリクス基板は、機能的には図１に示
したアクティブマトリクス基板と同様であるため、共通
する機能を有する部分には同じ符号を付してある。この
図において、液晶表示パネル用のアクティブマトリクス
基板１には、信号線２と走査線３とによって画素領域４
が区画されており、この画素領域４には、信号線２から
延設されたソース電極Ｓが導電接続するソース領域と、
走査線３から延設されたゲート電極Ｇとを備える画素用
薄膜トランジスタ（ＴＦＴ）が形成されている。ここ
で、画素領域４を覆うＩＴＯ電極６は、その一部がＴＦ
Ｔのドレイン電極Ｄになっている。なお、本例のＴＦＴ
の各断面は、図９におけるＹ−Ｙ′断面に相当する。

【００９６】図１０は、実施例４に係るＴＦＴの構成を
示す縦断面図である。

【００９７】図１０において、本例のＴＦＴ４００で
は、ガラス基板４０１の表面側にゲート電極４０２が形
成され、このゲート電極４０２の表面側にゲート絶縁膜
４０３が形成されている。ゲート絶縁膜４０３の表面側
には、ゲート電極４０２に対峙する領域にチャネル形成
領域４０４を構成するシリコン膜４０６が形成されてい
る。ここで、シリコン膜４０６のうち、チャネル形成領
域４０４の両側は、ソース領域４１１およびドレイン領
域４１２になっている。シリコン膜４０６の表面側に
は、層間絶縁膜４０５が形成されており、それには、コ
ンタクトホール４０５ａ、４０５ｂが形成されている。
また、コンタクトホール４０５ａ、４０５ｂの間には、
チャネル保護膜４０５ｃが形成されている。コンタクト
ホール４０５ａ、４０５ｂの底部に対応するソース領域
４１１およびドレイン領域４１２には、高濃度コンタク
ト領域４１１ａ、４１２ａが形成されている。

【００９８】ソース電極４２２およびドレイン電極４２
１は、コンタクトホール４０５ａ、４０５ｂを介してソ
ース領域４１１およびドレイン領域４１２の高濃度コン
タクト領域４１１ａ、４１１ｂに導電接続している。

【００９９】本例では、コンタクトホール４０５ａ、４
０５ｂのうち、コンタクトホール４０５ｂの底部には、
クロム層からなる薄い障壁層４４０ｂ（たとえば、膜厚
が約１０００オングストロームの障壁層）がある。従っ
て、ドレイン電極４２１は、障壁層４４０ｂを介して高
濃度コンタクト領域４１２ａに導電接続している。ま
た、障壁層４４０ｂは、コンタクトホール４１１ｂの底
部だけでなく、ドレイン電極４２１の下層全体に形成さ
れているので、反射型の液晶表示装置用として用いるこ
とができる。ここで、障壁層４４０ｂの材料や膜厚を、
光透過率が犠牲にならない条件に設定すると、ドレイン
電極４２１の下層全体に障壁層４４０ｂを形成する本例
のような構造も、透過型の液晶表示装置に適用すること
ができる。

【０１００】このように構成したボトムゲート型のＴＦ
Ｔ４００は、以下の製造方法によって製造されているた
め、生産性が高いとともに、ドレイン電極４２１と高濃
度コンタクト領域４１２ａとの間における接続抵抗が小
さい。

【０１０１】図１１（ａ）〜（ｅ）を参照して、本例の
ＴＦＴの製造方法を説明する。

【０１０２】まず、図１１（ａ）に示すように、ガラス
基板４０１の表面にゲート電極４０２を形成する。ゲー
ト電極４０２は、スパッタ法などにより膜厚が３０００
オングストローム程のタンタル層を形成した後、それを
パタンニングすることにより形成する。

【０１０３】次に、ゲート電極４０２を形成したガラス
基板４０１の表面側にゲート絶縁膜４０３を形成する。
このゲート絶縁膜４０３は、プラズマＣＶＤ法などによ
って膜厚が約３０００オングストロームの窒化シリコン
膜（ＳｉＮx ）を形成し、それをパタンニングすること
によって形成する。

【０１０４】次に、ゲート絶縁膜４０３の表面側にプラ
ズマＣＶＤ法などによりアモルファスのシリコン膜４０
６を形成する。このシリコン膜４０６は、ゲート絶縁膜
４０３を形成した後、基板表面全体に対して、アモルフ
ァスのシリコン膜４０６を形成した後、それをパタンニ
ングすることによって形成する。

【０１０５】次に、図１１（ｂ）に示すように、シリコ
ン膜４０６の表面側に対して、層間絶縁膜４０５を形成
する。この層間絶縁膜４０５は、基板表面の全体に窒化
シリコン膜（ＳｉＮx ）を形成した後、パタンニングす
ることによって形成する。このパタンニング工程では、
コンタクトホール４０５ａ、４０５ｂも形成する。その
結果、コンタクトホール４０５ａ、４０５ｂの間には、
チャネル保護膜４０５ｃが形成される。

【０１０６】次に、図１１（ｃ）に示すように、基板表
面の全体にクロム膜からなる薄い障壁層４４０（たとえ
ば、膜厚が約１０００オングストロームの障壁層）を形
成する。その結果、層間絶縁膜４０６およびチャネル保
護膜４０５ｃの表面に障壁層４４０が形成されるととも
に、コンタクトホール４０５ａ、４０５ｂの底部にも、
障壁層４４０が形成される（障壁層形成工程）。

【０１０７】本例では、この状態で不純物の導入を行な
う。すなわち、図１１（ｄ）に示すように、基板表面の
全体にリンイオンをイオン注入すると、シリコン膜４０
６のうち、コンタクトホール４０５ａ、４０５ｂに対応
する部分のみに不純物が選択的に導入される。この際に
は、基板の温度を約２００℃以上にまで高めた状態での
イオン注入、いわゆる高温イオン注入を行う。その結
果、シリコン膜４０６の表面には、所定の深さをもつ高
濃度コンタクト領域４１１ａ、４１１ｂが形成される
（高濃度不純物導入工程）。

【０１０８】次に、打ち込んだ不純物に対して、窒素雰
囲気中で約３００℃、１時間の低温熱処理を施す。

【０１０９】しかる後に、図１１（ｅ）に示すように、
基板表面の全体にＩＴＯ層４２１ａを形成した後、図１
０に示すように、それを所定のマスクによってパタンニ
ングし、ドレイン電極４２１を形成する。続いて、同じ
パターンで障壁層４４０もパタンニングし、ドレイン電
極４２１の下層に障壁層４４０ｂを残す。その結果、Ｉ
ＴＯ層からなるドレイン電極４２１は、クロム膜からな
る障壁層４４０ｂを下層にもつ画素電極となる。また、
図示を省略するが、基板表面の全体にＴｉ層を形成した
後、それをパタンニングして、ソース電極４２２を形成
する。

【０１１０】以上説明したとおり、本例のＴＦＴ４００
の製造方法においても、高濃度コンクタクト領域４１１
ａ、４１２ａを形成するための高濃度不純物導入工程に
おいて、層間絶縁膜４１１に形成したコンタクトホール
４０５ａ、４０５ｂから不純物を打ち込むため、マスク
を形成しなくても、所定の領域のみに不純物を導入する
ことができる。

【０１１１】また、高濃度不純物導入工程では、不純物
をシリコン膜に直接打ち込むのでなく、障壁層４４０を
介して打ち込む。このため、注入エネルギーを大きく設
定することができるので、導入速度を高めることができ
る。それ故、本例の製造方法によれば、高濃度の不純物
を導入する場合でも、所要時間が短くて済む。

【０１１２】さらに、不純物導入時には、不純物濃度の
ピーク部分が障壁層４４０の内部に位置するように、加
速電圧などを設定する。従って、不純物濃度のピーク部
分では、結晶性の劣化が大きくても、かかる部分は、ソ
ース領域４１１およびドレイン領域４１２に無い。それ
故、熱処理を低温で行なっても、ソース領域４１１およ
びドレイン領域４１２の結晶性を回復することができる
ので、製造工程全体を低温プロセスで行なうことができ
る。

【０１１３】しかも、障壁層４４０は、あくまで層間絶
縁膜４０５の表面全体に形成すればよいとともに、高濃
度の不純物を導入した後に障壁層４４０ｂとして残す際
には、ドレイン電極４２１と同じパターンでパタンニン
グするので、マスク枚数が増えるという欠点もない。

【０１１４】それに加えて、本例では、高濃度の不純物
を導入した後の障壁層４４０をパタンニングして、ドレ
イン電極４２１の下層と利用しているため、ドレイン電
極４２１（ＩＴＯ）と高濃度コンタクト領域４１２ａ
（シリコン膜）との間における接続抵抗を低減すること
ができる。

【０１１５】〔その他の実施例〕なお、実施例１ないし
４において、代表的な構造を備える２つのタイプ（トッ
プゲート型およびボトムゲート型）のＴＦＴを用いて、
高濃度不純物導入後の障壁層の形態が異なる４つの例を
説明したが、たとえば、トップゲート型のＴＦＴにおい
て、ドレイン電極の下層全体に障壁層を残してもよいな
ど、各種の組合せが可能である。すなわち、実施例１な
いし実施例４で説明したような障壁層を残す構造、およ
び障壁層を不純物の導入後に除去する構造は、表１に示
すように、ＬＤＤ構造のＴＦＴにおいて、トップゲート
型、およびボトムゲート型のいずれにも適用できる。

【０１１６】

【表１】

【０１１７】同様に、実施例１ないし実施例４で説明し
たような障壁層を残す構造、および障壁層を不純物の導
入後に除去する構造は、表２に示すように、オフセット
ゲート構造のＴＦＴにおいて、トップゲート型、および
ボトムゲート型のいずれにも適用できる。

【０１１８】

【表２】

【０１１９】また、実施例１ないし実施例４で説明した
ような障壁層を残す構造、および障壁層を不純物の導入
後に除去する構造は、表３に示すように、ソース領域お
よびドレイン領域が、ゲート電極の端部が対峙する部分
にオフセット領域や低濃度領域を有しない通常の構造の
ＴＦＴにも適用できる。この場合に、ボトムゲート型で
は、その効果が大であるが、トップゲート型では、その
効果が限られている。その理由は、トップゲート型のＴ
ＦＴにおいて、セルフアライン構造のソース・ドレイン
領域を形成する場合には、層間絶縁膜、およびそのコン
タクトホールを形成する以前の工程で、ゲート電極をマ
スクとしながら高濃度の不純物を導入し終えているた
め、ソース・ドレイン電極と高濃度のソース・ドレイン
領域との接続抵抗を低減することなどを目的として障壁
層を形成する場合に限られるからである。

【０１２０】

【表３】

【０１２１】なお、表１ないし表３に示すいずれの組合
せにおいても、Ｎチャネル型ＴＦＴ、またはＰチャネル
型ＴＦＴとして形成することができる。

【０１２２】また、アクティブマトリクス基板は、透過
型の液晶表示装置用だけでなく、反射型の液晶表示装置
用に構成してもよい。

【０１２３】さらに、各実施例では、障壁層としてＴｉ
Ｎx 層やクロム層を用いたが、その他の障壁層として
は、たとえば、ＩＴＯ層、アルミニウム層、アルミニウ
ム合金層、モリブデン層、またはタングステン層を単層
のままで、またはそれらを積層した状態で用いることが
できる。これらの障壁層の材料のうち、ＩＴＯ層は、透
過型の液晶表示装置に適している。また、透過型の液晶
表示装置において、図１２にアクティブマトリクス基板
の一つの画素領域を拡大して示すように、画素領域の周
りに、モリブデン層やクロム層で構成した障壁層５４０
を画素電極６の下地層として残した場合には、障壁層５
４０が遮光層として機能する。従って、障壁層５４０を
利用して、ソース・ドレイン電極とソース・ドレイン領
域との接続抵抗を下げるとともに、ブラックマトリクス
を形成できるので、透過型の液晶表示装置としては最適
である。また、モリブデン層やクロム層で構成した障壁
層を画素領域全体に残した場合には、障壁層自身が反射
層として機能するので、反射型の液晶表示装置にも最適
である。

【０１２４】

【発明の効果】以上説明した通り、本発明によれば、障
壁層がドレイン電極とドレイン領域の間に形成されるの
で、ドレイン電極とドレイン領域が障壁層を介して導電
接続する構成になって、ドレイン電極とドレイン領域の
間における接続抵抗を大幅に低減することができる。

【０１２５】また、障壁層はドレイン電極の下層全体に
形成されるので、障壁層を液晶表示パネルの反射層とし
て機能させることもできる。

【０１２６】

【０１２７】

【図面の簡単な説明】

【図１】本発明の実施例１、２、３に係るＴＦＴを用い
た液晶表示装置において、アクティブマトリクス基板上
の画素領域を拡大して示す説明図である。

【図２】本発明の実施例１に係るＴＦＴの構造を模式的
に示す断面図である。

【図３】図２に示すＴＦＴの製造方法において、不純物
の導入に用いたイオン注入装置の概略構成図である。

【図４】図２に示すＴＦＴの製造方法を示す工程断面図
である。

【図５】本発明の実施例２に係るＴＦＴの構造を模式的
に示す断面図である。

【図６】図５に示すＴＦＴの製造方法を示す工程断面図
である。

【図７】本発明の実施例３に係るＴＦＴの構造を模式的
に示す断面図である。

【図８】図７に示すＴＦＴの製造方法を示す工程断面図
である。

【図９】本発明の実施例４に係るＴＦＴを用いた液晶表
示パネルにおいて、アクティブマトリクス基板上の画素
領域を拡大して示す説明図である。

【図１０】本発明の実施例４に係るＴＦＴの構造を模式
的に示す断面図である。

【図１１】図１０に示すＴＦＴの製造方法を示す工程断
面図である。

【図１２】本発明の別の実施例において、障壁層を遮光
層として利用したブラックマトリクの説明図である。

【図１３】従来のＴＦＴの製造方法を示す工程断面図で
ある。

【図１４】別の従来のＴＦＴの製造方法を示す工程断面
図である。

【符号の説明】

１・・・液晶表示パネル用のアクティブマトリクス基板２・・・信号線３・・・走査線４・・・画素領域６・・・ＩＴＯ電極（画素電極）１００、２００、３００、４００・・・ＴＦＴ１０１、３０１、４０１・・・ガラス基板１０７、３０４、４０４・・・チャネル形成領域１０８、３０３、４０３・・・ゲート絶縁膜１０９、３０９、４０２・・・ゲート電極１１１、３１１、４０５・・・層間絶縁膜１１１ａ、１１１ｂ、３１１ａ、３１１ｂ、４０５ａ、
４０５ｂ・・・コンタクトホール１１２、３１２、４２１・・・ドレイン電極１１３、３１３、４２２・・・ソース電極１３２、１６２、３６２、４１１・・・ソース領域１３３、１６３、３６３、４１２・・・ドレイン領域１３２ａ、１３３ａ、１６２ａ、１６３ａ、４１１ａ、
４１２ａ・・・高濃度コンタクト領域１４０、２４０、３４０、４４０・・・障壁層２４０ａ、２４０ｂ、３４０ａ、３４０ｂ、４４１ｂ・
・・パタンニングした後の障壁層

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭56−116073（ＪＰ，Ａ) 特開平６−208132（ＪＰ，Ａ) 特開昭63−128661（ＪＰ，Ａ) 特開平６−302546（ＪＰ，Ａ) 特開平５−243579（ＪＰ，Ａ) 特開平５−21796（ＪＰ，Ａ) 特開昭61−183971（ＪＰ，Ａ) 特開平３−129326（ＪＰ，Ａ) 特開平５−335332（ＪＰ，Ａ) 特開平５−95002（ＪＰ，Ａ) 国際公開93／011455（ＷＯ，Ａ１) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/786 H01L 21/336 G02F 1/1368

Claims

(57)【特許請求の範囲】

【請求項１】画素電極に導電接続された薄膜トランジ
スタを有する液晶表示パネル用のアクティブマトリクス
基板において、ゲート電極と、該ゲート電極にゲート絶縁膜を介して対
峙するチャネル形成領域、ソース領域及びドレイン領域
を有するシリコン膜と、前記シリコン膜上に形成され前
記ソース領域及び前記ドレイン領域に対応する部分にコ
ンタクトホールが設けられた絶縁膜と、前記ソース領域
及びドレイン領域とそれぞれ導電接続するソース電極及
びドレイン電極と、前記ドレイン電極と前記ドレイン領
域の間に介在する障壁層と、を具備し、前記障壁層は、前記コンタクトホールを埋めることなく
その内壁及び底部に沿って形成され、かつ前記ソース領
域及び前記ドレイン領域となる前記シリコン膜に対して
当該障壁層を介して不純物が導入できる薄い膜厚を有
し、前記ドレイン電極は、前記コンタクトホールを埋めるよ
うに前記薄い障壁層上に形成されるＩＴＯ層からなり、前記ドレイン電極を前記画素電極として画素領域に形成
し、前記薄い障壁層は、前記ドレイン電極の下層全体に
形成されて液晶表示パネルの反射層として機能すること
を特徴とするアクティブマトリクス基板。
【請求項２】請求項１に記載のアクティブマトリクス
基板を具備することを特徴とする液晶表示装置。