JPH0595002A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH0595002A JPH0595002A JP25552591A JP25552591A JPH0595002A JP H0595002 A JPH0595002 A JP H0595002A JP 25552591 A JP25552591 A JP 25552591A JP 25552591 A JP25552591 A JP 25552591A JP H0595002 A JPH0595002 A JP H0595002A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】 （修正有）
【目的】 薄膜トランジスタにおいてリーク電流の発生
を抑制して特性を良好にする。 【構成】 半導体層４の上に形成されたチャネル保護膜
５に、半導体層４とソース電極７及びドレイン電極８と
のコンタクトを図るコンタクトホール５ａと５ｂが形成
されている。このため、コンタクトホール５ａ、５ｂを
介して半導体層４に不純物が注入され、コンタクトホー
ル５ａ、５ｂの下の半導体層４部分にのみコンタクト部
６ａ、６ｂが形成され、半導体層４のコンタクト部６
ａ、６ｂ以外の部分はチャネル保護膜５で覆われること
になる。したがって、ソース電極７及びドレイン電極８
は、半導体層４のイオン注入されていない部分に対し
て、間に絶縁性のチャネル保護膜５が介在するため接触
しない。
を抑制して特性を良好にする。 【構成】 半導体層４の上に形成されたチャネル保護膜
５に、半導体層４とソース電極７及びドレイン電極８と
のコンタクトを図るコンタクトホール５ａと５ｂが形成
されている。このため、コンタクトホール５ａ、５ｂを
介して半導体層４に不純物が注入され、コンタクトホー
ル５ａ、５ｂの下の半導体層４部分にのみコンタクト部
６ａ、６ｂが形成され、半導体層４のコンタクト部６
ａ、６ｂ以外の部分はチャネル保護膜５で覆われること
になる。したがって、ソース電極７及びドレイン電極８
は、半導体層４のイオン注入されていない部分に対し
て、間に絶縁性のチャネル保護膜５が介在するため接触
しない。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置などにス
イッチング素子として用いられる薄膜トランジスタ（以
下、ＴＦＴと略す）に関する。
イッチング素子として用いられる薄膜トランジスタ（以
下、ＴＦＴと略す）に関する。
【０００２】
【従来の技術】上記ＴＦＴとしては、従来、図３、図４
及び図５に示す構成のものが知られている。このＴＦＴ
は、図３に示すように絶縁性基板１１上に縦横に配線さ
れたゲートバスライン１２とソースバスライン１７とが
交差する近傍部分に設けられ、ゲートバスライン１２か
ら分岐したゲート電極１２ａの上方に形成されている。
図４（図３のＡ−Ａ´線による断面図）に示すように、
このゲート電極１２ａを覆って基板１１上にはゲート絶
縁膜１３が形成され、そのゲート絶縁膜１３の上には、
ゲート電極１２の上方部分に半導体層１４が形成されて
いる。
及び図５に示す構成のものが知られている。このＴＦＴ
は、図３に示すように絶縁性基板１１上に縦横に配線さ
れたゲートバスライン１２とソースバスライン１７とが
交差する近傍部分に設けられ、ゲートバスライン１２か
ら分岐したゲート電極１２ａの上方に形成されている。
図４（図３のＡ−Ａ´線による断面図）に示すように、
このゲート電極１２ａを覆って基板１１上にはゲート絶
縁膜１３が形成され、そのゲート絶縁膜１３の上には、
ゲート電極１２の上方部分に半導体層１４が形成されて
いる。
【０００３】この半導体層１４には、その上にパターン
形成したチャネル保護膜１５の上方よりイオン注入する
ことにより、チャネル保護膜１５の下の部分を半導体層
１４としたまま、その両側にコンタクト層１６ａ、１６
ｂが形成されている。コンタクト層１６ａの上からゲー
ト絶縁膜１３の上にわたり、前記ソースバスライン１７
から分岐したソース電極１７ａが形成され、一方のコン
タクト層１６ｂの上からゲート絶縁膜１３の上にわたり
ドレイン電極１８が形成されている。
形成したチャネル保護膜１５の上方よりイオン注入する
ことにより、チャネル保護膜１５の下の部分を半導体層
１４としたまま、その両側にコンタクト層１６ａ、１６
ｂが形成されている。コンタクト層１６ａの上からゲー
ト絶縁膜１３の上にわたり、前記ソースバスライン１７
から分岐したソース電極１７ａが形成され、一方のコン
タクト層１６ｂの上からゲート絶縁膜１３の上にわたり
ドレイン電極１８が形成されている。
【０００４】
【発明が解決しようとする課題】ところで、従来のＴＦ
Ｔの場合、半導体層１４の上方よりイオン注入を行うた
め、図４に示すように半導体層１４の上部はイオンが打
ち込まれコンタクト層１６ａ、１６ｂが形成されるが、
半導体層４の側面部分はイオンが打ち込まれにくい為に
コンタクト層が形成されにくい。
Ｔの場合、半導体層１４の上方よりイオン注入を行うた
め、図４に示すように半導体層１４の上部はイオンが打
ち込まれコンタクト層１６ａ、１６ｂが形成されるが、
半導体層４の側面部分はイオンが打ち込まれにくい為に
コンタクト層が形成されにくい。
【０００５】したがって、イオン注入を行った後、コン
タクト層１６ａ及び１６ｂのそれぞれの上に、ソース電
極１７ａ及びドレイン電極１８をパターン形成した場
合、コンタクト層が形成されていない部分を介して、半
導体層４に対しソース電極１７ａ及びドレイン電極１８
が接触する。このため、ソース電極１７ａとドレイン電
極１８との間にリーク電流が流れるので、ＴＦＴとして
はオフ電流（Ｉoff）が高くなって良好な特性が得られ
ない。
タクト層１６ａ及び１６ｂのそれぞれの上に、ソース電
極１７ａ及びドレイン電極１８をパターン形成した場
合、コンタクト層が形成されていない部分を介して、半
導体層４に対しソース電極１７ａ及びドレイン電極１８
が接触する。このため、ソース電極１７ａとドレイン電
極１８との間にリーク電流が流れるので、ＴＦＴとして
はオフ電流（Ｉoff）が高くなって良好な特性が得られ
ない。
【０００６】また、図４とは直交する方向の断面図を示
す図５（図３のＢ−Ｂ´線による断面図）のように、イ
オン注入の際、半導体層１４のチャネル保護膜１５から
はみ出した部分１６ｃにもイオンが打ち込まれる。その
ため、イオン注入を行った後、ソース電極１７ａ及びド
レイン電極１８をパターン形成した場合、半導体層１４
のチャネル保護膜１５からはみ出した部分１６ｃに打ち
込まれたイオンを通して、ソース電極１７ａとドレイン
電極１８との間にリーク電流が流れ、良好な特性のＴＦ
Ｔが得られない。
す図５（図３のＢ−Ｂ´線による断面図）のように、イ
オン注入の際、半導体層１４のチャネル保護膜１５から
はみ出した部分１６ｃにもイオンが打ち込まれる。その
ため、イオン注入を行った後、ソース電極１７ａ及びド
レイン電極１８をパターン形成した場合、半導体層１４
のチャネル保護膜１５からはみ出した部分１６ｃに打ち
込まれたイオンを通して、ソース電極１７ａとドレイン
電極１８との間にリーク電流が流れ、良好な特性のＴＦ
Ｔが得られない。
【０００７】本発明はこのような従来技術の問題点を解
決するためになされたものであり、リーク電流の発生を
抑制して良好な特性をもつ薄膜トランジスタを提供する
ことを目的とする。
決するためになされたものであり、リーク電流の発生を
抑制して良好な特性をもつ薄膜トランジスタを提供する
ことを目的とする。
【０００８】
【課題を解決するための手段】本発明の薄膜トランジス
タは、絶縁性基板上にゲート電極、第１絶縁膜及び半導
体層が、この順に、かつ、ゲート電極と半導体層とが第
１絶縁膜にて絶縁されて積層形成され、更に該半導体層
の上にソース電極とドレイン電極とが、横に並んで、か
つ半導体層との間に第２絶縁膜を介在させて形成されて
いると共に、ソース電極及びドレイン電極がそれぞれ該
第２絶縁膜に設けたコンタクトホールを介して半導体層
にコンタクトされ、該半導体層のソース電極とのコンタ
クト部及び該ドレイン電極とのコンタクト部に不純物が
注入されており、そのことによって上記目的を達成する
ことができる。
タは、絶縁性基板上にゲート電極、第１絶縁膜及び半導
体層が、この順に、かつ、ゲート電極と半導体層とが第
１絶縁膜にて絶縁されて積層形成され、更に該半導体層
の上にソース電極とドレイン電極とが、横に並んで、か
つ半導体層との間に第２絶縁膜を介在させて形成されて
いると共に、ソース電極及びドレイン電極がそれぞれ該
第２絶縁膜に設けたコンタクトホールを介して半導体層
にコンタクトされ、該半導体層のソース電極とのコンタ
クト部及び該ドレイン電極とのコンタクト部に不純物が
注入されており、そのことによって上記目的を達成する
ことができる。
【０００９】また、前記半導体層は、アモルファスシリ
コン又は微結晶状態のシリコンで形成することができ
る。
コン又は微結晶状態のシリコンで形成することができ
る。
【００１０】
【作用】本発明にあっては、半導体層の上に形成された
第２絶縁膜に、半導体層とソース電極とのコンタクトを
図るコンタクトホールが形成され、また半導体層とドレ
イン電極とのコンタクトを図るコンタクトホールが形成
されている。このため、かかるコンタクトホールを介し
て半導体層に不純物が注入され、コンタクトホールの下
の半導体層部分にのみコンタクト部が形成され、半導体
層のコンタクト部以外の部分は第２絶縁膜で覆われるこ
とになる。
第２絶縁膜に、半導体層とソース電極とのコンタクトを
図るコンタクトホールが形成され、また半導体層とドレ
イン電極とのコンタクトを図るコンタクトホールが形成
されている。このため、かかるコンタクトホールを介し
て半導体層に不純物が注入され、コンタクトホールの下
の半導体層部分にのみコンタクト部が形成され、半導体
層のコンタクト部以外の部分は第２絶縁膜で覆われるこ
とになる。
【００１１】したがって、ソース電極及びドレイン電極
は、半導体層のイオン注入されていない部分に対して、
間に第２絶縁膜が介在するため接触しない。また、半導
体層は第２絶縁膜からはみ出すこともない。このため、
リーク電流の発生を抑制することができる。
は、半導体層のイオン注入されていない部分に対して、
間に第２絶縁膜が介在するため接触しない。また、半導
体層は第２絶縁膜からはみ出すこともない。このため、
リーク電流の発生を抑制することができる。
【００１２】
【実施例】以下、本発明の実施例について説明する。
【００１３】図１に本実施例のＴＦＴの断面図を示す。
このＴＦＴは、絶縁基板１上に縦横に配線された図示し
ないゲートバスラインとソースバスラインとが交差する
近傍部分に設けられ、ゲートバスラインから分岐したゲ
ート電極２の上方に形成されている。このゲート電極２
を覆って基板１上にはゲート絶縁膜３が形成され、その
ゲート絶縁膜３の上には、ゲート電極２の上方部分に半
導体層４が形成されている。
このＴＦＴは、絶縁基板１上に縦横に配線された図示し
ないゲートバスラインとソースバスラインとが交差する
近傍部分に設けられ、ゲートバスラインから分岐したゲ
ート電極２の上方に形成されている。このゲート電極２
を覆って基板１上にはゲート絶縁膜３が形成され、その
ゲート絶縁膜３の上には、ゲート電極２の上方部分に半
導体層４が形成されている。
【００１４】この半導体層４には、その上にパターン形
成した絶縁性材料からなるチャネル保護膜５の上方より
イオン注入することにより、チャネル保護膜５の下の部
分を半導体層４としたまま、２箇所にコンタクト層６
ａ、６ｂが形成されている。これらコンタクト層６ａ、
６ｂは、チャネル保護膜５の２箇所に形成したコンタク
トホール５ａ、５ｂの下の部分に位置する。一方のコン
タクトホール５ａに充填し、かつチャネル保護膜５及び
ゲート絶縁膜３の一部の上にわたり、前記ソースバスラ
インから分岐したソース電極７が形成されている。残る
一方のコンタクトホール５ｂに充填し、かつチャネル保
護膜５及びゲート絶縁膜３の一部の上にわたり、ドレイ
ン電極８が形成されている。
成した絶縁性材料からなるチャネル保護膜５の上方より
イオン注入することにより、チャネル保護膜５の下の部
分を半導体層４としたまま、２箇所にコンタクト層６
ａ、６ｂが形成されている。これらコンタクト層６ａ、
６ｂは、チャネル保護膜５の２箇所に形成したコンタク
トホール５ａ、５ｂの下の部分に位置する。一方のコン
タクトホール５ａに充填し、かつチャネル保護膜５及び
ゲート絶縁膜３の一部の上にわたり、前記ソースバスラ
インから分岐したソース電極７が形成されている。残る
一方のコンタクトホール５ｂに充填し、かつチャネル保
護膜５及びゲート絶縁膜３の一部の上にわたり、ドレイ
ン電極８が形成されている。
【００１５】次に、このＴＦＴの詳細な構成について、
図２に基づいて説明する。
図２に基づいて説明する。
【００１６】先ず、図２（ａ）に示すように絶縁基板１
上にゲート電極２を形成する。このゲート電極２は、例
えばスパッタリング法によってＴａを１０００〜５００
０オングストローム、望ましくは３０００オングストロ
ームの厚さに堆積させ、パターニングすることにより行
う。
上にゲート電極２を形成する。このゲート電極２は、例
えばスパッタリング法によってＴａを１０００〜５００
０オングストローム、望ましくは３０００オングストロ
ームの厚さに堆積させ、パターニングすることにより行
う。
【００１７】次に、ゲート電極２が形成された絶縁基板
１上の全面に、ゲート絶縁膜３を形成する。このゲート
絶縁膜３は、例えばプラズマＣＶＤ法によって、ＳｉＮ
x等を厚さ１０００〜５０００オングストローム、望ま
しくは３０００オングストローム堆積して行う。
１上の全面に、ゲート絶縁膜３を形成する。このゲート
絶縁膜３は、例えばプラズマＣＶＤ法によって、ＳｉＮ
x等を厚さ１０００〜５０００オングストローム、望ま
しくは３０００オングストローム堆積して行う。
【００１８】次に、そのゲート絶縁膜３の上であってゲ
ート電極２の上方部分に、アモルファスシリコン（以
下、「ａ−Ｓｉ」と称する。）からなる半導体層４を形
成する。この半導体層４は、例えばプラズマＣＶＤ法に
よって、ａ−Ｓｉを厚さ１００〜５００オングストロー
ム、望ましくは３００オングストローム堆積しパターニ
ングして行う。
ート電極２の上方部分に、アモルファスシリコン（以
下、「ａ−Ｓｉ」と称する。）からなる半導体層４を形
成する。この半導体層４は、例えばプラズマＣＶＤ法に
よって、ａ−Ｓｉを厚さ１００〜５００オングストロー
ム、望ましくは３００オングストローム堆積しパターニ
ングして行う。
【００１９】次に、図２（ｂ）に示すように、絶縁基板
１上の全面にチャネル保護膜５を形成し、チャネル保護
膜５の２箇所にコンタクトホール５ａ、５ｂを形成す
る。チャネル保護膜５は、例えばプラズマＣＶＤ法を用
いて、ＳｉＮx等の絶縁性材料を厚さ１０００〜５００
０オングストローム、望ましくは２０００オングストロ
ーム堆積させて形成してある。
１上の全面にチャネル保護膜５を形成し、チャネル保護
膜５の２箇所にコンタクトホール５ａ、５ｂを形成す
る。チャネル保護膜５は、例えばプラズマＣＶＤ法を用
いて、ＳｉＮx等の絶縁性材料を厚さ１０００〜５００
０オングストローム、望ましくは２０００オングストロ
ーム堆積させて形成してある。
【００２０】次に、図２（ｃ）に示すように絶縁基板１
の上方より、チャネル保護膜５をマスクとして、例えば
Ｐ（リン）又はＢ（ボロン）等の不純物イオンを半導体
層４に注入する。これにより、コンタクトホール５ａ、
５ｂの下側にある半導体層４部分にはコンタクト層６ａ
及び６ｂが形成される。
の上方より、チャネル保護膜５をマスクとして、例えば
Ｐ（リン）又はＢ（ボロン）等の不純物イオンを半導体
層４に注入する。これにより、コンタクトホール５ａ、
５ｂの下側にある半導体層４部分にはコンタクト層６ａ
及び６ｂが形成される。
【００２１】続いて、一方のコンタクトホール５ａに充
填し、かつチャネル保護膜５及びゲート絶縁膜３の一部
の上にわたりソース電極７を形成する。このとき同時
に、残る一方のコンタクトホール５ｂに充填し、かつチ
ャネル保護膜５及びゲート絶縁膜３の一部の上にわたり
ドレイン電極８を形成する。これらソース電極７とドレ
イン電極８は、例えばスパッタリング法により、Ｔｉ又
はＭｏ等の金属を厚さ３０００オングストローム形成
し、パターニングして行う。
填し、かつチャネル保護膜５及びゲート絶縁膜３の一部
の上にわたりソース電極７を形成する。このとき同時
に、残る一方のコンタクトホール５ｂに充填し、かつチ
ャネル保護膜５及びゲート絶縁膜３の一部の上にわたり
ドレイン電極８を形成する。これらソース電極７とドレ
イン電極８は、例えばスパッタリング法により、Ｔｉ又
はＭｏ等の金属を厚さ３０００オングストローム形成
し、パターニングして行う。
【００２２】したがって、このような構成のＴＦＴは、
半導体層４の上に形成されたチャネル保護膜５に、半導
体層４とソース電極７とのコンタクトを図るコンタクト
ホール５ａが形成され、また半導体層４とドレイン電極
８とのコンタクトを図るコンタクトホール５ｂが形成さ
れている。このため、かかるコンタクトホール５ａ、５
ｂを介して半導体層４に不純物が注入され、コンタクト
ホール５ａ、５ｂの下の半導体層４部分にのみコンタク
ト部６ａ、６ｂが形成され、半導体層４のコンタクト部
６ａ、６ｂ以外の部分はチャネル保護膜５で覆われるこ
とになる。
半導体層４の上に形成されたチャネル保護膜５に、半導
体層４とソース電極７とのコンタクトを図るコンタクト
ホール５ａが形成され、また半導体層４とドレイン電極
８とのコンタクトを図るコンタクトホール５ｂが形成さ
れている。このため、かかるコンタクトホール５ａ、５
ｂを介して半導体層４に不純物が注入され、コンタクト
ホール５ａ、５ｂの下の半導体層４部分にのみコンタク
ト部６ａ、６ｂが形成され、半導体層４のコンタクト部
６ａ、６ｂ以外の部分はチャネル保護膜５で覆われるこ
とになる。
【００２３】したがって、ソース電極７及びドレイン電
極８は、半導体層４のイオン注入されていない部分に対
して、間に絶縁性のチャネル保護膜５が介在するため接
触しない。このため、コンタクト層６ａとソース電極７
との間、及びコンタクト層６ｂとドレイン電極８との間
において、リーク電流の発生を抑制することができる。
また、半導体層４は従来のようにチャネル保護膜５から
はみ出すこともない。このため、ソース電極７とドレイ
ン電極８との間において、注入イオンを介してのリーク
電流の発生を抑制することができる。
極８は、半導体層４のイオン注入されていない部分に対
して、間に絶縁性のチャネル保護膜５が介在するため接
触しない。このため、コンタクト層６ａとソース電極７
との間、及びコンタクト層６ｂとドレイン電極８との間
において、リーク電流の発生を抑制することができる。
また、半導体層４は従来のようにチャネル保護膜５から
はみ出すこともない。このため、ソース電極７とドレイ
ン電極８との間において、注入イオンを介してのリーク
電流の発生を抑制することができる。
【００２４】また、ＴＦＴは製造工程の途中で加熱を受
けるが、半導体層４の材質として本実施例のようにアモ
ルファスシリコンを用いた場合には、加熱温度を低くす
ることができ、これにより基板１としては耐熱温度の低
い安価なガラス基板を用いることが可能となってコスト
の低廉化を図れる。このことは、アモルファスシリコン
に代えて微結晶状態のシリコンを用いる場合においても
同様な利点がある。ここで、微結晶状態のシリコンと
は、結晶がアモルファス状態の中に点在するような状態
にあるものを言う。
けるが、半導体層４の材質として本実施例のようにアモ
ルファスシリコンを用いた場合には、加熱温度を低くす
ることができ、これにより基板１としては耐熱温度の低
い安価なガラス基板を用いることが可能となってコスト
の低廉化を図れる。このことは、アモルファスシリコン
に代えて微結晶状態のシリコンを用いる場合においても
同様な利点がある。ここで、微結晶状態のシリコンと
は、結晶がアモルファス状態の中に点在するような状態
にあるものを言う。
【００２５】
【発明の効果】本発明の薄膜トランジスタにあっては、
リーク電流を低減できるので、オフ電流（Ｉoff）を低
減することが可能となり、特性を良好にできる。また、
半導体層にアモルファスシリコンや微結晶状態のシリコ
ンを用いることにより、安価なガラス基板を用いること
が可能となってコストの低廉化を図れる。
リーク電流を低減できるので、オフ電流（Ｉoff）を低
減することが可能となり、特性を良好にできる。また、
半導体層にアモルファスシリコンや微結晶状態のシリコ
ンを用いることにより、安価なガラス基板を用いること
が可能となってコストの低廉化を図れる。
【図１】本実施例の薄膜トランジスタを示す断面図であ
る。
る。
【図２】その薄膜トランジスタの製造プロセスを示す工
程断面図である。
程断面図である。
【図３】従来の薄膜トランジスタを示す平面図である。
【図４】図３のＡ〜Ａ´線による断面図である。
【図５】図３のＢ〜Ｂ´線による断面図である。
１ 基板 ２ ゲート電極 ３ ゲート絶縁膜 ４ 半導体層 ５ チャネル保護膜 ６ａ、６ｂ コンタクト層 ７ ソース電極 ８ ドレイン電極
フロントページの続き (72)発明者 森本 弘 大阪市阿倍野区長池町22番22号 シヤープ 株式会社内
Claims (2)
- 【請求項１】 絶縁性基板上にゲート電極、第１絶縁膜
及び半導体層が、この順に、かつ、ゲート電極と半導体
層とが第１絶縁膜にて絶縁されて積層形成され、更に該
半導体層の上にソース電極とドレイン電極とが、横に並
んで、かつ半導体層との間に第２絶縁膜を介在させて形
成されていると共に、ソース電極及びドレイン電極がそ
れぞれ該第２絶縁膜に設けたコンタクトホールを介して
半導体層にコンタクトされ、該半導体層のソース電極と
のコンタクト部及び該ドレイン電極とのコンタクト部に
不純物が注入されている薄膜トランジスタ。 - 【請求項２】 前記半導体層がアモルファスシリコン又
は微結晶状態のシリコンからなる請求項１記載の薄膜ト
ランジスタ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25552591A JPH0595002A (ja) | 1991-10-02 | 1991-10-02 | 薄膜トランジスタ |
| EP19920309018 EP0535979A3 (en) | 1991-10-02 | 1992-10-02 | A thin film transistor and a method for producing the same |
| KR1019920018118A KR930009116A (ko) | 1991-10-02 | 1992-10-02 | 박막트랜지스터와 그의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25552591A JPH0595002A (ja) | 1991-10-02 | 1991-10-02 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0595002A true JPH0595002A (ja) | 1993-04-16 |
Family
ID=17279953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25552591A Pending JPH0595002A (ja) | 1991-10-02 | 1991-10-02 | 薄膜トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0595002A (ja) |
| KR (1) | KR930009116A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05129608A (ja) * | 1991-10-31 | 1993-05-25 | Sharp Corp | 半導体装置 |
| JPH08186264A (ja) * | 1994-12-28 | 1996-07-16 | Seiko Epson Corp | 薄膜トランジスタおよびその製造方法 |
| US6888160B1 (en) * | 1997-10-07 | 2005-05-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and fabrication method thereof |
| US7851792B2 (en) | 2005-11-08 | 2010-12-14 | Canon Kabushiki Kaisha | Field-effect transistor |
| JP2012109516A (ja) * | 2010-11-15 | 2012-06-07 | Samsung Mobile Display Co Ltd | 酸化物半導体薄膜トランジスタ及びその製造方法 |
Citations (4)
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| JPS59150478A (ja) * | 1983-02-16 | 1984-08-28 | Matsushita Electronics Corp | 薄膜回路装置 |
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| JPS63157476A (ja) * | 1986-12-22 | 1988-06-30 | Seiko Instr & Electronics Ltd | 薄膜トランジスタ |
-
1991
- 1991-10-02 JP JP25552591A patent/JPH0595002A/ja active Pending
-
1992
- 1992-10-02 KR KR1019920018118A patent/KR930009116A/ko not_active Application Discontinuation
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Also Published As
| Publication number | Publication date |
|---|---|
| KR930009116A (ko) | 1993-05-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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