JP3463807B2 - Ｄｃ−ｄｃコンバータ - Google Patents
Ｄｃ−ｄｃコンバータInfo
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- JP3463807B2 JP3463807B2 JP2001016019A JP2001016019A JP3463807B2 JP 3463807 B2 JP3463807 B2 JP 3463807B2 JP 2001016019 A JP2001016019 A JP 2001016019A JP 2001016019 A JP2001016019 A JP 2001016019A JP 3463807 B2 JP3463807 B2 JP 3463807B2
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Description
【０００１】
【発明の属する技術分野】本発明はＤＣ−ＤＣコンバー
タに関し、詳しくは、直流電源回路に使用され、直流電
源の電源電圧を、異なった直流電圧に変換するＤＣ−Ｄ
Ｃコンバータに関する。
タに関し、詳しくは、直流電源回路に使用され、直流電
源の電源電圧を、異なった直流電圧に変換するＤＣ−Ｄ
Ｃコンバータに関する。
【０００２】
【従来の技術】例えば、直流電源回路に使用されるＤＣ
−ＤＣコンバータの一例を図７に示し、そのＤＣ−ＤＣ
コンバータの各スイッチング素子Ｑ1〜Ｑ4をオンオフさ
せるゲート信号Ｇのタイミングチャートを図８に示す。
−ＤＣコンバータの一例を図７に示し、そのＤＣ−ＤＣ
コンバータの各スイッチング素子Ｑ1〜Ｑ4をオンオフさ
せるゲート信号Ｇのタイミングチャートを図８に示す。
【０００３】図７に示すＤＣ−ＤＣコンバータは、二対
のスイッチング素子Ｑ1，Ｑ4とＱ2，Ｑ3（ＭＯＳ−ＦＥ
Ｔ）をフルブリッジ構成で直流電源Ｅに接続した変換回
路部１と、その変換回路部１の出力側に接続されたトラ
ンスＴｒと、そのトランスＴｒの二次側出力に接続さ
れ、二対のダイオードＤ1，Ｄ4とＤ2，Ｄ3からなる整流
回路２と、その整流回路２の出力側に接続されたＬＣ平
滑回路３とで構成されている。
のスイッチング素子Ｑ1，Ｑ4とＱ2，Ｑ3（ＭＯＳ−ＦＥ
Ｔ）をフルブリッジ構成で直流電源Ｅに接続した変換回
路部１と、その変換回路部１の出力側に接続されたトラ
ンスＴｒと、そのトランスＴｒの二次側出力に接続さ
れ、二対のダイオードＤ1，Ｄ4とＤ2，Ｄ3からなる整流
回路２と、その整流回路２の出力側に接続されたＬＣ平
滑回路３とで構成されている。
【０００４】このＤＣ−ＤＣコンバータでは、図８のタ
イミングチャートで示すように変換回路部１のスイッチ
ング素子Ｑ1，Ｑ4とＱ2，Ｑ3を交互にオンオフさせて交
流波形出力を得る。この変換回路部１の交流波形出力を
トランスＴｒにより変成し、そのトランスＴｒの二次側
出力を整流回路２により整流すると共にＬＣ平滑回路３
により平滑することにより、所望の直流電圧を生成す
る。
イミングチャートで示すように変換回路部１のスイッチ
ング素子Ｑ1，Ｑ4とＱ2，Ｑ3を交互にオンオフさせて交
流波形出力を得る。この変換回路部１の交流波形出力を
トランスＴｒにより変成し、そのトランスＴｒの二次側
出力を整流回路２により整流すると共にＬＣ平滑回路３
により平滑することにより、所望の直流電圧を生成す
る。
【０００５】
【発明が解決しようとする課題】ところで、前述したＤ
Ｃ−ＤＣコンバータのトランス入力側から負荷側を見る
と、一般的に誘導性負荷（遅れ負荷）に見え、その場
合、スイッチング素子Ｑ1〜Ｑ4の電圧、つまり、ドレイ
ン−ソース間電圧Ｖds及びドレイン電流Ｉdは図９に示
すような波形となる。図１０（ａ）は図９に示すスイッ
チング素子Ｑ1〜Ｑ4のドレイン−ソース間電圧Ｖds及び
ドレイン電流Ｉdの各波形を模式的に表したものであ
り、同図（ｂ）はターンオン時のスイッチング損失Ｐ1
とターンオフ時のスイッチング損失Ｐ3、および導通損
失Ｐ2を示す。
Ｃ−ＤＣコンバータのトランス入力側から負荷側を見る
と、一般的に誘導性負荷（遅れ負荷）に見え、その場
合、スイッチング素子Ｑ1〜Ｑ4の電圧、つまり、ドレイ
ン−ソース間電圧Ｖds及びドレイン電流Ｉdは図９に示
すような波形となる。図１０（ａ）は図９に示すスイッ
チング素子Ｑ1〜Ｑ4のドレイン−ソース間電圧Ｖds及び
ドレイン電流Ｉdの各波形を模式的に表したものであ
り、同図（ｂ）はターンオン時のスイッチング損失Ｐ1
とターンオフ時のスイッチング損失Ｐ3、および導通損
失Ｐ2を示す。
【０００６】スイッチング素子Ｑ1〜Ｑ4（ＭＯＳ−ＦＥ
Ｔ）における損失には、図１０（ｂ）に示すようにスイ
ッチング損失Ｐ1，Ｐ3と導通損失Ｐ2とがあり、そのス
イッチング損失には、スイッチング素子Ｑ1〜Ｑ4のター
ンオン時に生じるターンオンスイッチング損失Ｐ1と、
スイッチング素子Ｑ1〜Ｑ4のターンオフ時に生じるター
ンオフスイッチング損失Ｐ3とがある。スイッチング損
失は、スイッチング素子Ｑ1〜Ｑ4がオンからオフ及びオ
フからオンに変化する短時間の過渡状態において、ドレ
イン電流Ｉdが流れながらドレイン−ソース間電圧Ｖds
が印加されることで発生する。一方、導通損失Ｐ2は、
スイッチング素子Ｑ1〜Ｑ4のオン時に生じ、オン抵抗と
ドレイン電流による抵抗損である。
Ｔ）における損失には、図１０（ｂ）に示すようにスイ
ッチング損失Ｐ1，Ｐ3と導通損失Ｐ2とがあり、そのス
イッチング損失には、スイッチング素子Ｑ1〜Ｑ4のター
ンオン時に生じるターンオンスイッチング損失Ｐ1と、
スイッチング素子Ｑ1〜Ｑ4のターンオフ時に生じるター
ンオフスイッチング損失Ｐ3とがある。スイッチング損
失は、スイッチング素子Ｑ1〜Ｑ4がオンからオフ及びオ
フからオンに変化する短時間の過渡状態において、ドレ
イン電流Ｉdが流れながらドレイン−ソース間電圧Ｖds
が印加されることで発生する。一方、導通損失Ｐ2は、
スイッチング素子Ｑ1〜Ｑ4のオン時に生じ、オン抵抗と
ドレイン電流による抵抗損である。
【０００７】なお、スイッチング損失については、誘導
性負荷（遅れ負荷）の場合、ターンオフスイッチング損
失Ｐ3の方がターンオンスイッチング損失Ｐ1よりも大き
いのが一般的であり、ターンオンスイッチング損失Ｐ1
は、回路定数の設定によっては発生しない場合もある。
性負荷（遅れ負荷）の場合、ターンオフスイッチング損
失Ｐ3の方がターンオンスイッチング損失Ｐ1よりも大き
いのが一般的であり、ターンオンスイッチング損失Ｐ1
は、回路定数の設定によっては発生しない場合もある。
【０００８】このＤＣ−ＤＣコンバータを小型化しよう
とする場合、スイッチング周波数を高周波化すれば、ト
ランスＴｒの小型化が図れることから、スイッチング周
波数の高周波化は有効な手段である。しかしながら、ス
イッチング周波数が高くなると、そのスイッチング周波
数に比例するスイッチング損失も増加することになり、
スイッチング損失を低減するためには、スイッチング周
波数の高周波化は好適な手段とはならない。
とする場合、スイッチング周波数を高周波化すれば、ト
ランスＴｒの小型化が図れることから、スイッチング周
波数の高周波化は有効な手段である。しかしながら、ス
イッチング周波数が高くなると、そのスイッチング周波
数に比例するスイッチング損失も増加することになり、
スイッチング損失を低減するためには、スイッチング周
波数の高周波化は好適な手段とはならない。
【０００９】一方、スイッチング素子Ｑ1〜Ｑ4にＭＯＳ
−ＦＥＴを使用した場合、そのＭＯＳ−ＦＥＴは、バイ
ポーラトランジスタやＩＧＢＴに比べてターンオンやタ
ーンオフが速く高速スイッチングが可能であるが、高耐
圧のものであってもオン電圧があまり増加しないバイポ
ーラトランジスタやＩＧＢＴと比較して、ＭＯＳ−ＦＥ
Ｔのオン抵抗は素子耐圧の２．５乗に比例して増大する
という特性を持っている。このＭＯＳ−ＦＥＴの導通損
失は、オン抵抗とドレイン電流によって決まる抵抗損で
あることから、そのオン抵抗が素子耐圧の２．５乗に比
例して増大するという特性により高耐圧のＭＯＳ−ＦＥ
Ｔを使用することは、導通損失の指数関数的な増加を招
来し、ＤＣ−ＤＣコンバータの効率を低下させる原因と
なっている。
−ＦＥＴを使用した場合、そのＭＯＳ−ＦＥＴは、バイ
ポーラトランジスタやＩＧＢＴに比べてターンオンやタ
ーンオフが速く高速スイッチングが可能であるが、高耐
圧のものであってもオン電圧があまり増加しないバイポ
ーラトランジスタやＩＧＢＴと比較して、ＭＯＳ−ＦＥ
Ｔのオン抵抗は素子耐圧の２．５乗に比例して増大する
という特性を持っている。このＭＯＳ−ＦＥＴの導通損
失は、オン抵抗とドレイン電流によって決まる抵抗損で
あることから、そのオン抵抗が素子耐圧の２．５乗に比
例して増大するという特性により高耐圧のＭＯＳ−ＦＥ
Ｔを使用することは、導通損失の指数関数的な増加を招
来し、ＤＣ−ＤＣコンバータの効率を低下させる原因と
なっている。
【００１０】そこで、本発明は前記問題点に鑑みて提案
されたもので、その目的とするところは、スイッチング
損失の低減化を図り、スイッチング素子にＭＯＳ−ＦＥ
Ｔを使用した場合、オン抵抗が低い低耐圧のＭＯＳ−Ｆ
ＥＴの使用を可能とするＤＣ−ＤＣコンバータを提供す
ることにある。
されたもので、その目的とするところは、スイッチング
損失の低減化を図り、スイッチング素子にＭＯＳ−ＦＥ
Ｔを使用した場合、オン抵抗が低い低耐圧のＭＯＳ−Ｆ
ＥＴの使用を可能とするＤＣ−ＤＣコンバータを提供す
ることにある。
【００１１】
【課題を解決するための手段】前記目的を達成するため
の技術的手段として、請求項１の発明は、直流電源の電
源電圧を交流に変換する変換回路部の出力側にトランス
を介して整流回路部を設けたＤＣ−ＤＣコンバータにお
いて、二対のスイッチング素子をフルブリッジ構成で接
続した変換回路部を前記直流電源に対してｎ群設け、そ
れら各変換回路部とトランスとの間に直列コンデンサを
挿入接続すると共に、前記トランスに接続された整流回
路部を並列に接続し、各変換回路部で対をなすスイッチ
ング素子のうち、一方のスイッチング素子に対して他方
のスイッチング素子のスイッチング位相を１／３ｎ周期
ずらすと共に、前記各変換回路部間で対応するスイッチ
ング素子のスイッチング位相を１／２ｎ周期ずらすこと
を特徴とする。
の技術的手段として、請求項１の発明は、直流電源の電
源電圧を交流に変換する変換回路部の出力側にトランス
を介して整流回路部を設けたＤＣ−ＤＣコンバータにお
いて、二対のスイッチング素子をフルブリッジ構成で接
続した変換回路部を前記直流電源に対してｎ群設け、そ
れら各変換回路部とトランスとの間に直列コンデンサを
挿入接続すると共に、前記トランスに接続された整流回
路部を並列に接続し、各変換回路部で対をなすスイッチ
ング素子のうち、一方のスイッチング素子に対して他方
のスイッチング素子のスイッチング位相を１／３ｎ周期
ずらすと共に、前記各変換回路部間で対応するスイッチ
ング素子のスイッチング位相を１／２ｎ周期ずらすこと
を特徴とする。
【００１２】請求項１の発明では、ｎ群の変換回路部に
おいて、各変換回路部で対をなすスイッチング素子のう
ち、一方のスイッチング素子に対して他方のスイッチン
グ素子のスイッチング位相を１／３ｎ周期ずらすと共
に、前記各変換回路部間で対応するスイッチング素子の
スイッチング位相を１／２ｎ周期ずらすことにより、転
流によりスイッチング素子にスイッチング電流が流れな
がらスイッチング電圧が印加される状態がなくなるので
スイッチング損失が発生することはない。また、変換回
路部とトランスとの間に直列コンデンサを挿入接続した
ことにより、変換回路部の出力電圧の平坦部にドループ
（傾き）をつけ、立ち上がり部分の高い電圧波形とする
ことで、転流タイミング時の前後で電圧差を大きくして
転流動作を確実に行う。なお、この請求項１の発明は、
スイッチング素子として、ＭＯＳ−ＦＥＴ以外に、バイ
ポーラトランジスタやＩＧＢＴにも適用可能である。
おいて、各変換回路部で対をなすスイッチング素子のう
ち、一方のスイッチング素子に対して他方のスイッチン
グ素子のスイッチング位相を１／３ｎ周期ずらすと共
に、前記各変換回路部間で対応するスイッチング素子の
スイッチング位相を１／２ｎ周期ずらすことにより、転
流によりスイッチング素子にスイッチング電流が流れな
がらスイッチング電圧が印加される状態がなくなるので
スイッチング損失が発生することはない。また、変換回
路部とトランスとの間に直列コンデンサを挿入接続した
ことにより、変換回路部の出力電圧の平坦部にドループ
（傾き）をつけ、立ち上がり部分の高い電圧波形とする
ことで、転流タイミング時の前後で電圧差を大きくして
転流動作を確実に行う。なお、この請求項１の発明は、
スイッチング素子として、ＭＯＳ−ＦＥＴ以外に、バイ
ポーラトランジスタやＩＧＢＴにも適用可能である。
【００１３】請求項２の発明は、前記スイッチング素子
をＭＯＳ−ＦＥＴとし、ｎ群の変換回路部を直流電源に
対して直列に接続したことを特徴とする。この発明で
は、変換回路部の各ＭＯＳ−ＦＥＴにかかる電圧を直流
電源の電源電圧の１／ｎに低減することができ、これに
よって、スイッチング素子に使用するＭＯＳ−ＦＥＴの
耐圧も１／ｎに低減することができ、この耐圧の２．５
乗に比例して増大するオン抵抗による導通損失を抑制す
ることができる。
をＭＯＳ−ＦＥＴとし、ｎ群の変換回路部を直流電源に
対して直列に接続したことを特徴とする。この発明で
は、変換回路部の各ＭＯＳ−ＦＥＴにかかる電圧を直流
電源の電源電圧の１／ｎに低減することができ、これに
よって、スイッチング素子に使用するＭＯＳ−ＦＥＴの
耐圧も１／ｎに低減することができ、この耐圧の２．５
乗に比例して増大するオン抵抗による導通損失を抑制す
ることができる。
【００１４】請求項３の発明は、前記各変換回路部で対
をなすスイッチング素子のうち、一方のスイッチング素
子をコンデンサに置き換えることにより各変換回路部を
ハーフブリッジ構成としたことを特徴とする。この請求
項３の発明では、各変換回路部間で対応するスイッチン
グ素子のスイッチング位相を１／２ｎ周期ずらすことに
より、各変換回路部で対をなすスイッチング素子のうち
のいずれか一方のスイッチング素子を転流のトリガとし
ていることから、各変換回路部で対をなすスイッチング
素子のうちのいずれか一方のスイッチング素子のみでハ
ーフブリッジ構成が可能となる。
をなすスイッチング素子のうち、一方のスイッチング素
子をコンデンサに置き換えることにより各変換回路部を
ハーフブリッジ構成としたことを特徴とする。この請求
項３の発明では、各変換回路部間で対応するスイッチン
グ素子のスイッチング位相を１／２ｎ周期ずらすことに
より、各変換回路部で対をなすスイッチング素子のうち
のいずれか一方のスイッチング素子を転流のトリガとし
ていることから、各変換回路部で対をなすスイッチング
素子のうちのいずれか一方のスイッチング素子のみでハ
ーフブリッジ構成が可能となる。
【００１５】なお、請求項４に記載したように、前記ｎ
群の変換回路部を直流電源に対して並列に接続した構成
とすることも可能である。
群の変換回路部を直流電源に対して並列に接続した構成
とすることも可能である。
【００１６】
【発明の実施の形態】本発明に係るＤＣ−ＤＣコンバー
タの実施形態を以下に詳述する。図１は本発明の実施形
態におけるＤＣ−ＤＣコンバータの回路図、図２はその
ＤＣ−ＤＣコンバータの各スイッチング素子Ｑ1〜Ｑ8を
オンオフさせるゲート信号Ｇのタイミングチャート、図
３は整流回路部２１，２２の出力電圧Ｖ1，Ｖ2、トラン
スＴｒ 1，Ｔｒ2の一次側電圧、各スイッチング素子Ｑ1
〜Ｑ8のドレイン−ソース間電圧Ｖdsおよびドレイン電
流Ｉdの波形図である。
タの実施形態を以下に詳述する。図１は本発明の実施形
態におけるＤＣ−ＤＣコンバータの回路図、図２はその
ＤＣ−ＤＣコンバータの各スイッチング素子Ｑ1〜Ｑ8を
オンオフさせるゲート信号Ｇのタイミングチャート、図
３は整流回路部２１，２２の出力電圧Ｖ1，Ｖ2、トラン
スＴｒ 1，Ｔｒ2の一次側電圧、各スイッチング素子Ｑ1
〜Ｑ8のドレイン−ソース間電圧Ｖdsおよびドレイン電
流Ｉdの波形図である。
【００１７】この実施形態のＤＣ−ＤＣコンバータは、
二対のスイッチング素子Ｑ1，Ｑ4とＱ2，Ｑ3および
Ｑ5，Ｑ8とＱ6，Ｑ7（例えば、ＭＯＳ−ＦＥＴ、バイポ
ーラトランジスタやＩＧＢＴ）をフルブリッジ構成で接
続したｎ群、例えば二群の変換回路部１１，１２と、そ
の変換回路部１１，１２の出力側に接続された二つのト
ランスＴｒ1，Ｔｒ2と、そのトランスＴｒ1，Ｔｒ2の二
次側出力に接続され、二対のダイオードＤ1，Ｄ4と
Ｄ2，Ｄ3およびＤ5，Ｄ8とＤ6，Ｄ7からなる二群の整流
回路２１，２２と、その整流回路２１，２２の出力側に
共通して接続されたＬＣ平滑回路３３とで構成されてい
る。このＤＣ−ＤＣコンバータにおいて、二群の変換回
路部１１，１２は直流電源Ｅに対して直列に接続されて
いる。また、各変換回路部１１，１２の出力側とトラン
スＴｒ1，Ｔｒ2の一次側との間には直列コンデンサ
Ｃ1，Ｃ2が挿入接続されている。
二対のスイッチング素子Ｑ1，Ｑ4とＱ2，Ｑ3および
Ｑ5，Ｑ8とＱ6，Ｑ7（例えば、ＭＯＳ−ＦＥＴ、バイポ
ーラトランジスタやＩＧＢＴ）をフルブリッジ構成で接
続したｎ群、例えば二群の変換回路部１１，１２と、そ
の変換回路部１１，１２の出力側に接続された二つのト
ランスＴｒ1，Ｔｒ2と、そのトランスＴｒ1，Ｔｒ2の二
次側出力に接続され、二対のダイオードＤ1，Ｄ4と
Ｄ2，Ｄ3およびＤ5，Ｄ8とＤ6，Ｄ7からなる二群の整流
回路２１，２２と、その整流回路２１，２２の出力側に
共通して接続されたＬＣ平滑回路３３とで構成されてい
る。このＤＣ−ＤＣコンバータにおいて、二群の変換回
路部１１，１２は直流電源Ｅに対して直列に接続されて
いる。また、各変換回路部１１，１２の出力側とトラン
スＴｒ1，Ｔｒ2の一次側との間には直列コンデンサ
Ｃ1，Ｃ2が挿入接続されている。
【００１８】このＤＣ−ＤＣコンバータでは、図２のタ
イミングチャートで示すように変換回路部１１，１２の
スイッチング素子Ｑ1，Ｑ4とＱ2，Ｑ3およびＱ5，Ｑ8と
Ｑ6，Ｑ7を交互にオンオフさせて交流波形出力を得る。
この変換回路部１１，１２の交流波形出力をトランスＴ
ｒ1，Ｔｒ2により変成し、そのトランスＴｒ1，Ｔｒ2の
二次側出力を整流回路２１，２２により整流すると共に
ＬＣ平滑回路３３により平滑することにより、所望の直
流電圧を生成する。
イミングチャートで示すように変換回路部１１，１２の
スイッチング素子Ｑ1，Ｑ4とＱ2，Ｑ3およびＱ5，Ｑ8と
Ｑ6，Ｑ7を交互にオンオフさせて交流波形出力を得る。
この変換回路部１１，１２の交流波形出力をトランスＴ
ｒ1，Ｔｒ2により変成し、そのトランスＴｒ1，Ｔｒ2の
二次側出力を整流回路２１，２２により整流すると共に
ＬＣ平滑回路３３により平滑することにより、所望の直
流電圧を生成する。
【００１９】二群の変換回路部１１，１２では、図２の
タイミングチャートで示すように一方の変換回路部１１
で対をなすスイッチング素子Ｑ1，Ｑ4のうち、一方のス
イッチング素子Ｑ1（スイッチング素子Ｑ2はスイッチン
グ素子Ｑ1の反転）に対して他方のスイッチング素子Ｑ4
（スイッチング素子Ｑ3はスイッチング素子Ｑ4の反転）
のスイッチング位相を１／３ｎ周期、例えば１／６周期
遅らせる。また、変換回路部１１と１２間で対応するス
イッチング素子Ｑ1，Ｑ5について、他方の変換回路部１
２のスイッチング素子Ｑ5（スイッチング素子Ｑ6はスイ
ッチング素子Ｑ5の反転）のスイッチング位相をスイッ
チング素子Ｑ1に対して１／２ｎ周期、例えば１／４周
期遅らせる。さらに、他方の変換回路部１２で対をなす
スイッチング素子Ｑ5，Ｑ8のうち、一方のスイッチング
素子Ｑ5に対して他方のスイッチング素子Ｑ8（スイッチ
ング素子Ｑ7はスイッチング素子Ｑ8の反転）のスイッチ
ング位相を１／６周期遅らせる。
タイミングチャートで示すように一方の変換回路部１１
で対をなすスイッチング素子Ｑ1，Ｑ4のうち、一方のス
イッチング素子Ｑ1（スイッチング素子Ｑ2はスイッチン
グ素子Ｑ1の反転）に対して他方のスイッチング素子Ｑ4
（スイッチング素子Ｑ3はスイッチング素子Ｑ4の反転）
のスイッチング位相を１／３ｎ周期、例えば１／６周期
遅らせる。また、変換回路部１１と１２間で対応するス
イッチング素子Ｑ1，Ｑ5について、他方の変換回路部１
２のスイッチング素子Ｑ5（スイッチング素子Ｑ6はスイ
ッチング素子Ｑ5の反転）のスイッチング位相をスイッ
チング素子Ｑ1に対して１／２ｎ周期、例えば１／４周
期遅らせる。さらに、他方の変換回路部１２で対をなす
スイッチング素子Ｑ5，Ｑ8のうち、一方のスイッチング
素子Ｑ5に対して他方のスイッチング素子Ｑ8（スイッチ
ング素子Ｑ7はスイッチング素子Ｑ8の反転）のスイッチ
ング位相を１／６周期遅らせる。
【００２０】前記変換回路部１１，１２のスイッチング
素子Ｑ1〜Ｑ4，Ｑ5〜Ｑ8は、図３に示すようなドレイン
−ソース間電圧Ｖdsおよびドレイン電流Ｉdでもってス
イッチング動作する（図４の表参照）。ここで、図４の
表は、各スイッチング素子Ｑ 1〜Ｑ4，Ｑ5〜Ｑ8の電流値
の変化・推移を示す。負荷に一定電力を供給、つまり定
電圧出力のもとで一定電流を供給するため、スイッチン
グ素子Ｑ1〜Ｑ4，Ｑ5〜Ｑ8からの出力電流の合計は、い
ずれのタイミングにおいても電流値１ｐｕとなる。すな
わち、いずれかのタイミングで一方の変換回路部１１の
スイッチング素子Ｑ1〜Ｑ4からの出力電流が０→１ｐｕ
に変化していれば、他方の変換回路部１２のスイッチン
グ素子Ｑ5〜Ｑ8からの出力電流は１→０ｐｕに変化して
いる。また、別のタイミングで一方の変換回路部１１の
スイッチング素子Ｑ1〜Ｑ4からの出力電流が１ｐｕであ
れば、他方の変換回路部１２のスイッチング素子Ｑ5〜
Ｑ8からの出力電流は０ｐｕである。
素子Ｑ1〜Ｑ4，Ｑ5〜Ｑ8は、図３に示すようなドレイン
−ソース間電圧Ｖdsおよびドレイン電流Ｉdでもってス
イッチング動作する（図４の表参照）。ここで、図４の
表は、各スイッチング素子Ｑ 1〜Ｑ4，Ｑ5〜Ｑ8の電流値
の変化・推移を示す。負荷に一定電力を供給、つまり定
電圧出力のもとで一定電流を供給するため、スイッチン
グ素子Ｑ1〜Ｑ4，Ｑ5〜Ｑ8からの出力電流の合計は、い
ずれのタイミングにおいても電流値１ｐｕとなる。すな
わち、いずれかのタイミングで一方の変換回路部１１の
スイッチング素子Ｑ1〜Ｑ4からの出力電流が０→１ｐｕ
に変化していれば、他方の変換回路部１２のスイッチン
グ素子Ｑ5〜Ｑ8からの出力電流は１→０ｐｕに変化して
いる。また、別のタイミングで一方の変換回路部１１の
スイッチング素子Ｑ1〜Ｑ4からの出力電流が１ｐｕであ
れば、他方の変換回路部１２のスイッチング素子Ｑ5〜
Ｑ8からの出力電流は０ｐｕである。
【００２１】なお、区間ｔ1〜ｔ8は、０＜ｔ1≦１／４
・Ｔ、０≦ｔ2＜１／４・Ｔ、０＜ｔ 3≦１／４・Ｔ、０
≦ｔ4＜１／４・Ｔ、０＜ｔ5≦１／４・Ｔ、０≦ｔ6＜
１／４・Ｔ、０＜ｔ7≦１／４・Ｔ、０≦ｔ8＜１／４・
Ｔの条件の範囲内で自由に変更可能である。この８つの
条件はｏｒ条件であるが、ｔ1＋ｔ2＋ｔ3＋ｔ4＋ｔ5＋
ｔ6＋ｔ7＋ｔ8＝Ｔを満たすことが必要である。電流が
増減する区間ｔ1，ｔ3，ｔ5，ｔ7は回路定数により波形
が異なるので、実際上、スイッチング損失が発生しない
範囲に限られる。
・Ｔ、０≦ｔ2＜１／４・Ｔ、０＜ｔ 3≦１／４・Ｔ、０
≦ｔ4＜１／４・Ｔ、０＜ｔ5≦１／４・Ｔ、０≦ｔ6＜
１／４・Ｔ、０＜ｔ7≦１／４・Ｔ、０≦ｔ8＜１／４・
Ｔの条件の範囲内で自由に変更可能である。この８つの
条件はｏｒ条件であるが、ｔ1＋ｔ2＋ｔ3＋ｔ4＋ｔ5＋
ｔ6＋ｔ7＋ｔ8＝Ｔを満たすことが必要である。電流が
増減する区間ｔ1，ｔ3，ｔ5，ｔ7は回路定数により波形
が異なるので、実際上、スイッチング損失が発生しない
範囲に限られる。
【００２２】各スイッチング素子Ｑ1〜Ｑ4，Ｑ5〜Ｑ8の
スイッチング動作により、トランスＴｒ1，Ｔｒ2の一次
側電圧（図３の最上段から二番目）にトランスＴｒ1，
Ｔｒ2の変成比をかけてその絶対値をとったもの、つま
り、一次側電圧の波形を零点で折り返したもの（図３の
最上段）が、トランスＴｒ1，Ｔｒ2の二次側電圧を整流
回路部２１，２２により整流した結果に得られる出力電
圧Ｖ1，Ｖ2となる。この整流回路部２１，２２の出力電
圧Ｖ1，Ｖ2を転流により最も電圧値の高いところでトレ
ースすることにより負荷電圧Ｖoutが生成される。この
転流は、図３の矢印で示すタイミングでもって、スイッ
チング素子Ｑ1，Ｑ4→スイッチング素子Ｑ 5，Ｑ8→スイ
ッチング素子Ｑ2，Ｑ3→スイッチング素子Ｑ6，Ｑ7→ス
イッチング素子Ｑ1，Ｑ4の順で繰り返し行われる。
スイッチング動作により、トランスＴｒ1，Ｔｒ2の一次
側電圧（図３の最上段から二番目）にトランスＴｒ1，
Ｔｒ2の変成比をかけてその絶対値をとったもの、つま
り、一次側電圧の波形を零点で折り返したもの（図３の
最上段）が、トランスＴｒ1，Ｔｒ2の二次側電圧を整流
回路部２１，２２により整流した結果に得られる出力電
圧Ｖ1，Ｖ2となる。この整流回路部２１，２２の出力電
圧Ｖ1，Ｖ2を転流により最も電圧値の高いところでトレ
ースすることにより負荷電圧Ｖoutが生成される。この
転流は、図３の矢印で示すタイミングでもって、スイッ
チング素子Ｑ1，Ｑ4→スイッチング素子Ｑ 5，Ｑ8→スイ
ッチング素子Ｑ2，Ｑ3→スイッチング素子Ｑ6，Ｑ7→ス
イッチング素子Ｑ1，Ｑ4の順で繰り返し行われる。
【００２３】この変換回路部１１，１２では、スイッチ
ング素子Ｑ1（Ｑ2）に対してスイッチング素子Ｑ
4（Ｑ3）を１／６周期遅らせたタイミングでオンオフさ
せ、また、スイッチング素子Ｑ5（Ｑ6）を前記スイッチ
ング素子Ｑ1（Ｑ2）に対して１／４周期遅らせたタイミ
ングでオンオフさせ、さらに、スイッチング素子Ｑ
8（Ｑ7）をスイッチング素子Ｑ5（Ｑ6）に対して１／６
周期遅らせたタイミングでオンオフさせる。
ング素子Ｑ1（Ｑ2）に対してスイッチング素子Ｑ
4（Ｑ3）を１／６周期遅らせたタイミングでオンオフさ
せ、また、スイッチング素子Ｑ5（Ｑ6）を前記スイッチ
ング素子Ｑ1（Ｑ2）に対して１／４周期遅らせたタイミ
ングでオンオフさせ、さらに、スイッチング素子Ｑ
8（Ｑ7）をスイッチング素子Ｑ5（Ｑ6）に対して１／６
周期遅らせたタイミングでオンオフさせる。
【００２４】これにより、整流回路部２１，２２の出力
電圧Ｖ1，Ｖ2は、転流によりスイッチング素子Ｑ1〜Ｑ8
にドレイン電流Ｉdが流れながらドレイン−ソース間電
圧Ｖd sが印加される状態がなくなるのでスイッチング損
失が発生することはない。また、転流のタイミングを決
定するのは、転流のトリガとなっているスイッチング素
子Ｑ3，Ｑ4，Ｑ7，Ｑ8であるが、これらのスイッチング
素子Ｑ3，Ｑ4，Ｑ7，Ｑ8は、ゲート信号Ｇが付与されて
ターンオンしてもドレイン電流ＩdがトランスＴｒ1，Ｔ
ｒ2の漏れリアクタンスのために転流後瞬時にピーク電
流に達するのではなく、電流の立ち上がりが抑制される
ことから、ターンオンスイッチング損失が発生すること
はない。
電圧Ｖ1，Ｖ2は、転流によりスイッチング素子Ｑ1〜Ｑ8
にドレイン電流Ｉdが流れながらドレイン−ソース間電
圧Ｖd sが印加される状態がなくなるのでスイッチング損
失が発生することはない。また、転流のタイミングを決
定するのは、転流のトリガとなっているスイッチング素
子Ｑ3，Ｑ4，Ｑ7，Ｑ8であるが、これらのスイッチング
素子Ｑ3，Ｑ4，Ｑ7，Ｑ8は、ゲート信号Ｇが付与されて
ターンオンしてもドレイン電流ＩdがトランスＴｒ1，Ｔ
ｒ2の漏れリアクタンスのために転流後瞬時にピーク電
流に達するのではなく、電流の立ち上がりが抑制される
ことから、ターンオンスイッチング損失が発生すること
はない。
【００２５】また、変換回路部１１，１２とトランスＴ
ｒ1，Ｔｒ2との間に直列コンデンサＣ1，Ｃ2を挿入接続
したことにより、変換回路部１１，１２の出力電圧の平
坦部にドループ（傾き）をつけ、立ち上がり部分の高い
電圧波形とすることで、転流タイミング時の前後で電圧
差を大きくして転流動作を確実に行う。さらに、スイッ
チング素子Ｑ1〜Ｑ4，Ｑ5〜Ｑ8の個体差によるオン抵抗
やスイッチング速度のばらつきによって含まれる直流成
分をカットしてトランスＴｒ1，Ｔｒ2の直流偏励磁を防
止することも可能である。
ｒ1，Ｔｒ2との間に直列コンデンサＣ1，Ｃ2を挿入接続
したことにより、変換回路部１１，１２の出力電圧の平
坦部にドループ（傾き）をつけ、立ち上がり部分の高い
電圧波形とすることで、転流タイミング時の前後で電圧
差を大きくして転流動作を確実に行う。さらに、スイッ
チング素子Ｑ1〜Ｑ4，Ｑ5〜Ｑ8の個体差によるオン抵抗
やスイッチング速度のばらつきによって含まれる直流成
分をカットしてトランスＴｒ1，Ｔｒ2の直流偏励磁を防
止することも可能である。
【００２６】前記構成からなる前記スイッチング素子Ｑ
1〜Ｑ4，Ｑ5〜Ｑ8をＭＯＳ−ＦＥＴとした実施形態にお
いては、二群の変換回路部１１，１２を直流電源Ｅに対
して直列に接続することにより、スイッチング時におい
ても、変換回路部１１，１２の各ＭＯＳ−ＦＥＴにかか
る電圧（サージ電圧を除く）を直流電源Ｅの電源電圧の
１／２に低減することができ、これによって、スイッチ
ング素子Ｑ1〜Ｑ4，Ｑ 5〜Ｑ8に使用するＭＯＳ−ＦＥＴ
の耐圧も、従来例のＤＣ−ＤＣコンバータ（図７参照）
と比較して１／２に低減することができ、この耐圧の
２．５乗に比例して増大するオン抵抗による導通損失を
抑制することができる。
1〜Ｑ4，Ｑ5〜Ｑ8をＭＯＳ−ＦＥＴとした実施形態にお
いては、二群の変換回路部１１，１２を直流電源Ｅに対
して直列に接続することにより、スイッチング時におい
ても、変換回路部１１，１２の各ＭＯＳ−ＦＥＴにかか
る電圧（サージ電圧を除く）を直流電源Ｅの電源電圧の
１／２に低減することができ、これによって、スイッチ
ング素子Ｑ1〜Ｑ4，Ｑ 5〜Ｑ8に使用するＭＯＳ−ＦＥＴ
の耐圧も、従来例のＤＣ−ＤＣコンバータ（図７参照）
と比較して１／２に低減することができ、この耐圧の
２．５乗に比例して増大するオン抵抗による導通損失を
抑制することができる。
【００２７】つまり、スイッチング素子Ｑ1〜Ｑ4，Ｑ5
〜Ｑ8の耐圧が１／２に低減されれば、そのオン抵抗
は、（１／２）2.5％、約２０％（８０％減）にまで低
減されることになる。スイッチングパターンを１パルス
／１周期として、各スイッチング素子Ｑ1〜Ｑ4，Ｑ5〜
Ｑ8の導通損失を以下に求めて比較する。
〜Ｑ8の耐圧が１／２に低減されれば、そのオン抵抗
は、（１／２）2.5％、約２０％（８０％減）にまで低
減されることになる。スイッチングパターンを１パルス
／１周期として、各スイッチング素子Ｑ1〜Ｑ4，Ｑ5〜
Ｑ8の導通損失を以下に求めて比較する。
【００２８】従来例のＤＣ−ＤＣコンバータにおいて、
スイッチング素子Ｑ1〜Ｑ4のオン抵抗をｒ1、ドレイン
電流をｉd1、スイッチング周期をｔswとし、スイッチン
グ素子の導通率を５０％とすれば、スイッチング素子１
ｐｃの１周期（１パルス）あたりの導通損失Ｐ
loss1は、Ｐloss1＝ｒ1×ｉd1 2×ｔsw／２となる。
スイッチング素子Ｑ1〜Ｑ4のオン抵抗をｒ1、ドレイン
電流をｉd1、スイッチング周期をｔswとし、スイッチン
グ素子の導通率を５０％とすれば、スイッチング素子１
ｐｃの１周期（１パルス）あたりの導通損失Ｐ
loss1は、Ｐloss1＝ｒ1×ｉd1 2×ｔsw／２となる。
【００２９】これに対して、実施形態のＤＣ−ＤＣコン
バータにおいて、スイッチング素子Ｑ1〜Ｑ4，Ｑ5〜Ｑ8
のオン抵抗をｒ2、ドレイン電流をｉd2、スイッチング
周期を従来例と同様、ｔswとする。この実施形態におけ
るスイッチングパターン（図２参照）に示すように１周
期での電流の転流は、スイッチング素子Ｑ1，Ｑ4に１／
４周期、次の１／４周期はスイッチング素子Ｑ5，Ｑ8、
次の１／４周期はスイッチング素子Ｑ2，Ｑ3、次の１／
４周期はスイッチング素子Ｑ6，Ｑ7に流れることにな
る。また、一群の変換回路部の出力電圧は従来例の場合
の半分であるため、最終出力を従来の場合と同じにする
ためにはスイッチング素子１ｐｃ当たりのドレイン電流
ｉd2は従来の場合のドレイン電流ｉd1の二倍、スイッチ
ング素子Ｑ 1〜Ｑ4，Ｑ5〜Ｑ8の導通率は従来の場合の１
／２で２５％となる。
バータにおいて、スイッチング素子Ｑ1〜Ｑ4，Ｑ5〜Ｑ8
のオン抵抗をｒ2、ドレイン電流をｉd2、スイッチング
周期を従来例と同様、ｔswとする。この実施形態におけ
るスイッチングパターン（図２参照）に示すように１周
期での電流の転流は、スイッチング素子Ｑ1，Ｑ4に１／
４周期、次の１／４周期はスイッチング素子Ｑ5，Ｑ8、
次の１／４周期はスイッチング素子Ｑ2，Ｑ3、次の１／
４周期はスイッチング素子Ｑ6，Ｑ7に流れることにな
る。また、一群の変換回路部の出力電圧は従来例の場合
の半分であるため、最終出力を従来の場合と同じにする
ためにはスイッチング素子１ｐｃ当たりのドレイン電流
ｉd2は従来の場合のドレイン電流ｉd1の二倍、スイッチ
ング素子Ｑ 1〜Ｑ4，Ｑ5〜Ｑ8の導通率は従来の場合の１
／２で２５％となる。
【００３０】これにより、スイッチング素子１ｐｃの１
周期（１パルス）当たりの導通損失Ｐloss2は、Ｐloss2
＝ｒ2×ｉd2 2×ｔsw／４となる。ここで、ｉd2＝２×ｉ
d1、ｒ2がｒ1の２０％程度であることからｒ2／ｒ1＝
０．２であることから、 Ｐloss2＝（０．２×ｒ1）×（２×ｉd1）2×ｔsw／４ ＝０．４×ｒ1×ｉd1 2×ｔsw／２ ＝０．４×Ｐloss1 となる。これは、実施形態の場合の導通損失が、従来例
の場合の４０％（−６０％）に低減されることを示して
いる。これに基づいて、変換回路部１１，１２でフルブ
リッジ接続されたスイッチング素子全ての合計を考える
と、従来例の場合、スイッチング素子４ｐｃに対して実
施形態の場合、スイッチング素子８ｐｃで構成されてい
ることから、従来例での全てのスイッチング素子（４ｐ
ｃ）での導通損失合計を１００％とすると、実施形態で
の全てのスイッチング素子（８ｐｃ）での導通損失合計
は８０％（−２０％）となり、２０％分の損失が低減さ
れる。
周期（１パルス）当たりの導通損失Ｐloss2は、Ｐloss2
＝ｒ2×ｉd2 2×ｔsw／４となる。ここで、ｉd2＝２×ｉ
d1、ｒ2がｒ1の２０％程度であることからｒ2／ｒ1＝
０．２であることから、 Ｐloss2＝（０．２×ｒ1）×（２×ｉd1）2×ｔsw／４ ＝０．４×ｒ1×ｉd1 2×ｔsw／２ ＝０．４×Ｐloss1 となる。これは、実施形態の場合の導通損失が、従来例
の場合の４０％（−６０％）に低減されることを示して
いる。これに基づいて、変換回路部１１，１２でフルブ
リッジ接続されたスイッチング素子全ての合計を考える
と、従来例の場合、スイッチング素子４ｐｃに対して実
施形態の場合、スイッチング素子８ｐｃで構成されてい
ることから、従来例での全てのスイッチング素子（４ｐ
ｃ）での導通損失合計を１００％とすると、実施形態で
の全てのスイッチング素子（８ｐｃ）での導通損失合計
は８０％（−２０％）となり、２０％分の損失が低減さ
れる。
【００３１】本発明の他の実施形態として、図５に示す
ように二群の変換回路部１１’，１２’のそれぞれをハ
ーフブリッジ構成とすることが可能である。この二群の
変換回路部１１’，１２’において、転流のタイミング
を決定するため、転流のトリガとなっているのはスイッ
チング素子Ｑ3，Ｑ4，Ｑ7，Ｑ8であることから、それら
以外のスイッチング素子Ｑ1，Ｑ2，Ｑ5，Ｑ6をコンデン
サＣ11，Ｃ12，Ｃ21，Ｃ22に置き換えてハーフブリッジ
構成とすることが可能である。この実施形態におけるス
イッチング素子Ｑ3，Ｑ4，Ｑ7，Ｑ8をスイッチングさせ
るタイミング（位相）は、フルブリッジ構成の場合と同
様である。
ように二群の変換回路部１１’，１２’のそれぞれをハ
ーフブリッジ構成とすることが可能である。この二群の
変換回路部１１’，１２’において、転流のタイミング
を決定するため、転流のトリガとなっているのはスイッ
チング素子Ｑ3，Ｑ4，Ｑ7，Ｑ8であることから、それら
以外のスイッチング素子Ｑ1，Ｑ2，Ｑ5，Ｑ6をコンデン
サＣ11，Ｃ12，Ｃ21，Ｃ22に置き換えてハーフブリッジ
構成とすることが可能である。この実施形態におけるス
イッチング素子Ｑ3，Ｑ4，Ｑ7，Ｑ8をスイッチングさせ
るタイミング（位相）は、フルブリッジ構成の場合と同
様である。
【００３２】また、他の実施形態として、図６に示すよ
うに二群の変換回路部１１’’，１２’’を直流電源Ｅ
に並列に接続した構成とすることも可能であり、その場
合、スイッチング損失の発生を抑止することができる。
この実施形態においてもスイッチング素子Ｑ1〜Ｑ4，Ｑ
5〜Ｑ8をスイッチングさせるタイミング（位相）は、フ
ルブリッジ構成の場合と同様である。
うに二群の変換回路部１１’’，１２’’を直流電源Ｅ
に並列に接続した構成とすることも可能であり、その場
合、スイッチング損失の発生を抑止することができる。
この実施形態においてもスイッチング素子Ｑ1〜Ｑ4，Ｑ
5〜Ｑ8をスイッチングさせるタイミング（位相）は、フ
ルブリッジ構成の場合と同様である。
【００３３】
【発明の効果】本発明によれば、ｎ群の変換回路部にお
いて、各変換回路部で対をなすスイッチング素子のう
ち、一方のスイッチング素子に対して他方のスイッチン
グ素子のスイッチング位相を１／３ｎ周期ずらすと共
に、前記各変換回路部間で対応するスイッチング素子の
スイッチング位相を１／２ｎ周期ずらすことにより、転
流によりスイッチング素子にスイッチング電流が流れな
がらスイッチング電圧が印加される状態がなくなるので
スイッチング損失が発生することはない。
いて、各変換回路部で対をなすスイッチング素子のう
ち、一方のスイッチング素子に対して他方のスイッチン
グ素子のスイッチング位相を１／３ｎ周期ずらすと共
に、前記各変換回路部間で対応するスイッチング素子の
スイッチング位相を１／２ｎ周期ずらすことにより、転
流によりスイッチング素子にスイッチング電流が流れな
がらスイッチング電圧が印加される状態がなくなるので
スイッチング損失が発生することはない。
【００３４】また、前記スイッチング素子をＭＯＳ−Ｆ
ＥＴとした場合、ｎ群の変換回路部を直流電源に対して
直列に接続したことにより、変換回路部の各ＭＯＳ−Ｆ
ＥＴにかかる電圧を直流電源の電源電圧の１／ｎに低減
することができ、これによって、スイッチング素子に使
用するＭＯＳ−ＦＥＴの耐圧も１／ｎに低減することが
でき、この耐圧の２．５乗に比例して増大するオン抵抗
による導通損失を抑制することができる。
ＥＴとした場合、ｎ群の変換回路部を直流電源に対して
直列に接続したことにより、変換回路部の各ＭＯＳ−Ｆ
ＥＴにかかる電圧を直流電源の電源電圧の１／ｎに低減
することができ、これによって、スイッチング素子に使
用するＭＯＳ−ＦＥＴの耐圧も１／ｎに低減することが
でき、この耐圧の２．５乗に比例して増大するオン抵抗
による導通損失を抑制することができる。
【００３５】従って、スイッチング損失の低減化を図
り、スイッチング素子にＭＯＳ−ＦＥＴを使用した場
合、オン抵抗が低い低耐圧のＭＯＳ−ＦＥＴの使用を可
能とする高効率のＤＣ−ＤＣコンバータを提供すること
ができる。
り、スイッチング素子にＭＯＳ−ＦＥＴを使用した場
合、オン抵抗が低い低耐圧のＭＯＳ−ＦＥＴの使用を可
能とする高効率のＤＣ−ＤＣコンバータを提供すること
ができる。
【図１】本発明の実施形態におけるＤＣ−ＤＣコンバー
タの回路図である。
タの回路図である。
【図２】図１のＤＣ−ＤＣコンバータの各スイッチング
素子をオンオフさせるゲート信号のタイミングチャート
である。
素子をオンオフさせるゲート信号のタイミングチャート
である。
【図３】図１の整流回路部の出力電圧、トランスの一次
側電圧、各スイッチング素子のドレイン−ソース間電圧
およびドレイン電流の波形図である。
側電圧、各スイッチング素子のドレイン−ソース間電圧
およびドレイン電流の波形図である。
【図４】図３のトランスの一次側電圧波形の１周期にお
ける各スイッチング素子のオンオフ状態を示す表であ
る。
ける各スイッチング素子のオンオフ状態を示す表であ
る。
【図５】本発明の他の実施形態で、変換回路部をハーフ
ブリッジ構成したＤＣ−ＤＣコンバータを示す回路図で
ある。
ブリッジ構成したＤＣ−ＤＣコンバータを示す回路図で
ある。
【図６】本発明の他の実施形態で、二群の変換回路部を
直流電源に並列接続したＤＣ−ＤＣコンバータを示す回
路図である。
直流電源に並列接続したＤＣ−ＤＣコンバータを示す回
路図である。
【図７】ＤＣ−ＤＣコンバータの従来例を示す回路図で
ある。
ある。
【図８】図７のＤＣ−ＤＣコンバータの各スイッチング
素子をオンオフさせるゲート信号のタイミングチャート
である。
素子をオンオフさせるゲート信号のタイミングチャート
である。
【図９】図７の各スイッチング素子のドレイン−ソース
間電圧およびドレイン電流の波形図である。
間電圧およびドレイン電流の波形図である。
【図１０】（ａ）は図９に示すスイッチング素子のドレ
イン−ソース間電圧及びドレイン電流の各波形を示す模
式図、（ｂ）はターンオン時とターンオフ時のスイッチ
ング損失および導通損失を示す模式図である。
イン−ソース間電圧及びドレイン電流の各波形を示す模
式図、（ｂ）はターンオン時とターンオフ時のスイッチ
ング損失および導通損失を示す模式図である。
１１，１２ 変換回路部
２１，２２ 整流回路部
Ｃ1，Ｃ2 直列コンデンサ
Ｅ 直流電源
Ｔｒ1，Ｔｒ2 トランス
Ｑ1〜Ｑ4，Ｑ5〜Ｑ8 スイッチング素子
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平１−215465（ＪＰ，Ａ)
特開 平１−177871（ＪＰ，Ａ)
特開 平３−178558（ＪＰ，Ａ)
米国特許5157592（ＵＳ，Ａ)
米国特許5132889（ＵＳ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H02M 3/28
Claims (4)
- 【請求項１】 直流電源の電源電圧を交流に変換する変
換回路部の出力側にトランスを介して整流回路部を設け
たＤＣ−ＤＣコンバータにおいて、 二対のスイッチング素子をフルブリッジ構成で接続した
変換回路部を前記直流電源に対してｎ群設け、それら各
変換回路部とトランスとの間に直列コンデンサを挿入接
続すると共に、前記トランスに接続された整流回路部を
並列に接続し、各変換回路部で対をなすスイッチング素
子のうち、一方のスイッチング素子に対して他方のスイ
ッチング素子のスイッチング位相を１／３ｎ周期ずらす
と共に、前記各変換回路部間で対応するスイッチング素
子のスイッチング位相を１／２ｎ周期ずらすことを特徴
とするＤＣ−ＤＣコンバータ。 - 【請求項２】 前記スイッチング素子をＭＯＳ−ＦＥＴ
とし、ｎ群の変換回路部を直流電源に対して直列に接続
したことを特徴とする請求項１に記載のＤＣ−ＤＣコン
バータ。 - 【請求項３】 前記各変換回路部で対をなすスイッチン
グ素子のうち、一方のスイッチング素子をコンデンサに
置き換えることにより各変換回路部をハーフブリッジ構
成としたことを特徴とする請求項１又は２に記載のＤＣ
−ＤＣコンバータ。 - 【請求項４】 前記ｎ群の変換回路部を直流電源に対し
て並列に接続したことを特徴とする請求項１又は３に記
載のＤＣ−ＤＣコンバータ。
Priority Applications (4)
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|---|---|---|---|
| JP2001016019A JP3463807B2 (ja) | 2001-01-24 | 2001-01-24 | Ｄｃ−ｄｃコンバータ |
| CA002369060A CA2369060C (en) | 2001-01-24 | 2002-01-22 | Dc-dc-converter and bi-directional dc-dc converter and method of controlling the same |
| US10/052,414 US6574125B2 (en) | 2001-01-24 | 2002-01-23 | DC-DC converter and bi-directional DC-DC converter and method of controlling the same |
| EP02001712A EP1227571A3 (en) | 2001-01-24 | 2002-01-24 | DC-DC converter and bi-directional DC-DC converter and method of controlling the same |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Publications (2)
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|---|---|
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ID=18882473
Family Applications (1)
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|---|---|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011142723A (ja) * | 2010-01-06 | 2011-07-21 | Nissin Electric Co Ltd | Ｄｃ−ｄｃコンバータ |
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| JP2005224069A (ja) * | 2004-02-09 | 2005-08-18 | Matsushita Electric Ind Co Ltd | スイッチング電源装置およびそれを用いた電子機器 |
| US9166415B2 (en) | 2005-11-24 | 2015-10-20 | Komatsu Ltd. | AC link bidirectional DC-DC converter, hybrid power supply system using the same and hybrid vehicle |
| JP2008011665A (ja) * | 2006-06-30 | 2008-01-17 | Mitsubishi Heavy Ind Ltd | 電力変換装置 |
| JP2009060747A (ja) * | 2007-09-03 | 2009-03-19 | Tdk-Lambda Corp | Ｄｃ−ｄｃコンバータ |
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| CN102301577B (zh) | 2009-01-29 | 2014-10-01 | 布鲁萨电子公司 | 用于单相和三相操作的转换器、直流电压源及电池充电器 |
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| JP2011072076A (ja) * | 2009-09-24 | 2011-04-07 | Sanken Electric Co Ltd | 直流変換装置 |
| KR20130126580A (ko) | 2010-06-29 | 2013-11-20 | 브루사 일렉트로닉 아게 | 전압 컨버터 |
| WO2014141353A1 (ja) * | 2013-03-11 | 2014-09-18 | 株式会社 日立製作所 | Ｄｃ／ｄｃコンバータ |
| JP6272438B1 (ja) * | 2016-10-27 | 2018-01-31 | 三菱電機株式会社 | 電力変換装置 |
| KR102105149B1 (ko) | 2017-05-26 | 2020-04-28 | 주식회사 솔루엠 | Llc 공진형 컨버터 및 전자장치 |
| KR102329733B1 (ko) * | 2019-11-25 | 2021-11-23 | 서울과학기술대학교 산학협력단 | 소프트 스위칭 컨버터 |
| CN111245263A (zh) * | 2020-01-20 | 2020-06-05 | 中国科学院电工研究所 | 高变比宽输入范围电力电子变换拓扑 |
-
2001
- 2001-01-24 JP JP2001016019A patent/JP3463807B2/ja not_active Expired - Lifetime
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|---|---|---|---|---|
| JP2011142723A (ja) * | 2010-01-06 | 2011-07-21 | Nissin Electric Co Ltd | Ｄｃ−ｄｃコンバータ |
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