JP3459658B2 - 局所的埋込み注入及び分離構成体へ適用可能な超高エネルギ注入用の自己整合型マスキング - Google Patents
局所的埋込み注入及び分離構成体へ適用可能な超高エネルギ注入用の自己整合型マスキングInfo
- Publication number
- JP3459658B2 JP3459658B2 JP22811291A JP22811291A JP3459658B2 JP 3459658 B2 JP3459658 B2 JP 3459658B2 JP 22811291 A JP22811291 A JP 22811291A JP 22811291 A JP22811291 A JP 22811291A JP 3459658 B2 JP3459658 B2 JP 3459658B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- polysilicon
- silicon substrate
- forming
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000007943 implant Substances 0.000 title claims description 38
- 230000000873 masking effect Effects 0.000 title claims description 25
- 238000002955 isolation Methods 0.000 title claims description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 59
- 229910052710 silicon Inorganic materials 0.000 claims description 56
- 239000010703 silicon Substances 0.000 claims description 56
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 50
- 229920005591 polysilicon Polymers 0.000 claims description 50
- 239000000758 substrate Substances 0.000 claims description 40
- 238000000034 method Methods 0.000 claims description 38
- 239000002019 doping agent Substances 0.000 claims description 33
- 238000002513 implantation Methods 0.000 claims description 26
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 17
- 229910021332 silicide Inorganic materials 0.000 claims description 17
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 16
- 235000012239 silicon dioxide Nutrition 0.000 claims description 8
- 239000000377 silicon dioxide Substances 0.000 claims description 8
- 238000004519 manufacturing process Methods 0.000 claims description 6
- 239000011810 insulating material Substances 0.000 claims 6
- 239000002184 metal Substances 0.000 claims 5
- 239000004020 conductor Substances 0.000 claims 2
- 238000007792 addition Methods 0.000 claims 1
- 230000001590 oxidative effect Effects 0.000 claims 1
- 239000000463 material Substances 0.000 description 14
- 229920002120 photoresistant polymer Polymers 0.000 description 13
- 230000003647 oxidation Effects 0.000 description 9
- 238000007254 oxidation reaction Methods 0.000 description 9
- 238000005468 ion implantation Methods 0.000 description 7
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 229910021419 crystalline silicon Inorganic materials 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 4
- 238000004088 simulation Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 238000005280 amorphization Methods 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 230000003993 interaction Effects 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 238000000342 Monte Carlo simulation Methods 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000001953 recrystallisation Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
- H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
- H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
- H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
- H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
- H01L21/3165—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation
- H01L21/31654—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself
- H01L21/31658—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe
- H01L21/31662—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe of silicon in uncombined form
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/942—Masking
- Y10S438/945—Special, e.g. metal
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/942—Masking
- Y10S438/948—Radiation resist
- Y10S438/95—Multilayer mask including nonradiation sensitive layer
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/966—Selective oxidation of ion-amorphousized layer
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- High Energy & Nuclear Physics (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Element Separation (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路の製造に
関するものであって、更に詳細には、超高エネルギ注
入、即ち１ＭｅＶ以上の注入において使用する自己整合
型マスキング技術に関するものである。本発明技術は、
局所化させた埋込み型注入及び局所化させた埋込み型分
離構成体の両方を形成するために適用可能である。
関するものであって、更に詳細には、超高エネルギ注
入、即ち１ＭｅＶ以上の注入において使用する自己整合
型マスキング技術に関するものである。本発明技術は、
局所化させた埋込み型注入及び局所化させた埋込み型分
離構成体の両方を形成するために適用可能である。
【０００２】
【従来の技術】集積回路技術は、半導体物質の表面領域
における電荷を制御することに基づいている。典型的に
は、この半導体物質は結晶シリコンである。結晶シリコ
ン格子における電荷の制御は、該格子の選択した領域内
に不純物即ち「ドーパント」原子を導入することによっ
て行なわれる。
における電荷を制御することに基づいている。典型的に
は、この半導体物質は結晶シリコンである。結晶シリコ
ン格子における電荷の制御は、該格子の選択した領域内
に不純物即ち「ドーパント」原子を導入することによっ
て行なわれる。
【０００３】ドーパント原子が導入されるべきシリコン
格子基板の領域は、フォトリソグラフィ、乃至は「フォ
トマスク」プロセスによって、光学的な「マスク」から
基板表面へ対応するパターンを転移することによって画
定される。フォトマスキングプロセスにおける典型的な
一連のステップにおいては、最初に、シリコン基板の表
面上に二酸化シリコン層を成長させる。フォトレジスト
として知られる感光性物質からなる薄いコーティングを
該酸化物層上に形成する。次いで、「ネガティブ」フォ
トレジストを該マスクを介して光に露光させる。該マス
クの不透明部分によって被覆されているフォトレジスト
の部分は、この露光の結果として、重合し且つ硬化す
る。（「ポジティブ」フォトレジストの場合には、その
結果は逆である）。次いで、未露光部分を洗い流し、マ
スクパターンに対応するフォトレジストパターンを酸化
物表面上に残存させる。次いで、フォトレジストマスク
によって被覆されていないシリコン酸化物の部分を、適
宜の化学手順を使用してエッチングする。次いで、その
フォトレジストを剥離し、シリコン表面ヘ該酸化物を介
して「窓」の所望のパターンを有する酸化物層を残存さ
せる。次いで、拡散か又はイオン注入の何れかによっ
て、該窓を介して露出されたシリコンヘドーパント原子
を導入させる。該シリコン基板を炉内に配置させること
によりドーパント拡散を行ない、該炉を介して所望のド
ーパント原子を有する不活性ガスを流動させ、該ドーパ
ント原子をシリコン表面の露出領域内に拡散させる。
格子基板の領域は、フォトリソグラフィ、乃至は「フォ
トマスク」プロセスによって、光学的な「マスク」から
基板表面へ対応するパターンを転移することによって画
定される。フォトマスキングプロセスにおける典型的な
一連のステップにおいては、最初に、シリコン基板の表
面上に二酸化シリコン層を成長させる。フォトレジスト
として知られる感光性物質からなる薄いコーティングを
該酸化物層上に形成する。次いで、「ネガティブ」フォ
トレジストを該マスクを介して光に露光させる。該マス
クの不透明部分によって被覆されているフォトレジスト
の部分は、この露光の結果として、重合し且つ硬化す
る。（「ポジティブ」フォトレジストの場合には、その
結果は逆である）。次いで、未露光部分を洗い流し、マ
スクパターンに対応するフォトレジストパターンを酸化
物表面上に残存させる。次いで、フォトレジストマスク
によって被覆されていないシリコン酸化物の部分を、適
宜の化学手順を使用してエッチングする。次いで、その
フォトレジストを剥離し、シリコン表面ヘ該酸化物を介
して「窓」の所望のパターンを有する酸化物層を残存さ
せる。次いで、拡散か又はイオン注入の何れかによっ
て、該窓を介して露出されたシリコンヘドーパント原子
を導入させる。該シリコン基板を炉内に配置させること
によりドーパント拡散を行ない、該炉を介して所望のド
ーパント原子を有する不活性ガスを流動させ、該ドーパ
ント原子をシリコン表面の露出領域内に拡散させる。
【０００４】イオン注入プロセスにおいては、高エネル
ギドーパントイオンで露出されたシリコン領域を衝撃す
ることによりドーパント原子をシリコン内に導入する。
注入プロセス期間中、シリコン格子内へのドーパントイ
オンの浸透深さは、加速用フィールドによって設定され
るイオン注入エネルギによって制御される。注入される
イオンの密度は、注入ビーム電流によって制御される。
典型的な商用の注入エネルギレベルは、３２−２００Ｋ
ｅＶの範囲内である。一般的には、これらのエネルギレ
ベルの注入に対しての停止物質としては、１ミクロンの
厚さのポリシリコン、酸化物又は窒化物の層で充分であ
る。
ギドーパントイオンで露出されたシリコン領域を衝撃す
ることによりドーパント原子をシリコン内に導入する。
注入プロセス期間中、シリコン格子内へのドーパントイ
オンの浸透深さは、加速用フィールドによって設定され
るイオン注入エネルギによって制御される。注入される
イオンの密度は、注入ビーム電流によって制御される。
典型的な商用の注入エネルギレベルは、３２−２００Ｋ
ｅＶの範囲内である。一般的には、これらのエネルギレ
ベルの注入に対しての停止物質としては、１ミクロンの
厚さのポリシリコン、酸化物又は窒化物の層で充分であ
る。
【０００５】注入したドーパントイオンがシリコン表面
を浸透する場合、欠陥及び転移を発生することにより格
子に損傷を与え、その結果、結晶シリコン構成をアモル
ファス化させる。これらの局所的にアモルファス化され
た領域は、イオン注入ステップに続いて５００乃至６０
０℃の程度の温度へシリコンをアニールすることによっ
て再結晶化される。
を浸透する場合、欠陥及び転移を発生することにより格
子に損傷を与え、その結果、結晶シリコン構成をアモル
ファス化させる。これらの局所的にアモルファス化され
た領域は、イオン注入ステップに続いて５００乃至６０
０℃の程度の温度へシリコンをアニールすることによっ
て再結晶化される。
【０００６】最近、１００万電子ボルト（ＭｅＶ）範囲
で動作する超高エネルギ注入装置が市販されるようにな
っている。ＭｅＶ範囲の注入エネルギを印加する能力
は、非常に高い濃度でシリコン基板深くにドーパント物
質を配置させることが可能であるという事実を利用する
集積回路技術を形成する能力へ変化する。しかしなが
ら、これ等の超高エネルギ（即ち、１ＭｅＶ以上）の注
入を完全に使用することは、注入ストッパとして使用す
ることが可能であると共に所望によりシリコン基板ター
ゲットを効果的にパターン形成することが可能なマスク
を形成する新たな技術を必要とする。
で動作する超高エネルギ注入装置が市販されるようにな
っている。ＭｅＶ範囲の注入エネルギを印加する能力
は、非常に高い濃度でシリコン基板深くにドーパント物
質を配置させることが可能であるという事実を利用する
集積回路技術を形成する能力へ変化する。しかしなが
ら、これ等の超高エネルギ（即ち、１ＭｅＶ以上）の注
入を完全に使用することは、注入ストッパとして使用す
ることが可能であると共に所望によりシリコン基板ター
ゲットを効果的にパターン形成することが可能なマスク
を形成する新たな技術を必要とする。
【０００７】例えば、シリコン内へのＭｅＶ注入をマス
クするアプローチは、ＫｅＶ注入とは種類が異なる。マ
スクによって画定される所望領域以外の基板に超高エネ
ルギドーパントイオンが到達することを適切にストップ
するために比較的大量の構造的に堅牢な物質を使用せね
ばならないという事実に基づいてこのような差異が発生
する。更に、超高エネルギマスキングのために使用され
る物質は、特別目的の注入構成体を形成するために差動
的エッチングを可能とする特性を有するものであるべき
である。
クするアプローチは、ＫｅＶ注入とは種類が異なる。マ
スクによって画定される所望領域以外の基板に超高エネ
ルギドーパントイオンが到達することを適切にストップ
するために比較的大量の構造的に堅牢な物質を使用せね
ばならないという事実に基づいてこのような差異が発生
する。更に、超高エネルギマスキングのために使用され
る物質は、特別目的の注入構成体を形成するために差動
的エッチングを可能とする特性を有するものであるべき
である。
【０００８】
【課題を解決するための手段】本発明は、局所化した埋
込み注入及び局所化した埋込み分離構成体へ適用可能な
超高エネルギ注入に対する自己整合型マスキング技術を
提供している。
込み注入及び局所化した埋込み分離構成体へ適用可能な
超高エネルギ注入に対する自己整合型マスキング技術を
提供している。
【０００９】本発明に基づく一般的なマスキング手順に
おいては、一連の交互のポリシリコン層と薄いシリサイ
ド層とを使用して高範囲のＭｅＶ注入エネルギに亘って
ドーパントをマスクする。ポリシリコンとシリサイドの
層からなる構成体は最終的なポリシリコン層で終端して
おり、該最終的ポリシリコン層は二酸化シリコン層によ
って下側に存在するシリコン基板から分離されている。
該酸化物層は、部分的に、超高エネルギドーパント物質
との相互作用に起因してマスキング物質からの二次的注
入をブロックするために存在している。
おいては、一連の交互のポリシリコン層と薄いシリサイ
ド層とを使用して高範囲のＭｅＶ注入エネルギに亘って
ドーパントをマスクする。ポリシリコンとシリサイドの
層からなる構成体は最終的なポリシリコン層で終端して
おり、該最終的ポリシリコン層は二酸化シリコン層によ
って下側に存在するシリコン基板から分離されている。
該酸化物層は、部分的に、超高エネルギドーパント物質
との相互作用に起因してマスキング物質からの二次的注
入をブロックするために存在している。
【００１０】適宜の半導体基板内深くにドーパントを配
置させる能力は、局所化した埋込み領域を形成するため
に使用することが可能である。従って、本発明の一般化
したマスキングプロセスは、超高エネルギ注入と結合さ
れた場合、局所化した埋込み注入及び局所化した埋込み
分離構成体に基づいて新しいタイプの集積回路構成体を
製造するために使用することが可能である。
置させる能力は、局所化した埋込み領域を形成するため
に使用することが可能である。従って、本発明の一般化
したマスキングプロセスは、超高エネルギ注入と結合さ
れた場合、局所化した埋込み注入及び局所化した埋込み
分離構成体に基づいて新しいタイプの集積回路構成体を
製造するために使用することが可能である。
【００１１】
【実施例】適宜の注入停止用厚さを調べるために、種々
の停止用物質を介して超高エネルギイオン注入のシュミ
レーション（即ち、１００万電子ボルト（ＭｅＶ）以上
の範囲におけるイオン注入）を使用した。１組のシュミ
レーションでは、ＳＵＰＲＥＭ−３におけるボルツマン
輸送モデルを使用し、一方第二の組においては、三次元
モンテカルロ注入プログラム（ＭＡＲＬＯＷＥ）を使用
した。ＳＵＰＲＥＭ−３及びＭＡＲＬＯＷＥの両方共公
知のシュミレーションプログラムである。これらのシュ
ミレーションの結果示されたことは、２ＭｅＶで注入し
たシリコン又は燐の１０１６／ｃｍ２ドーズを実効的に
シールドするために約２ミクロンのタングステンが必要
であり、層の厚さを２５％増加して２．５ミクロンとす
る場合には、ポリシリコンを使用することが可能であ
る。
の停止用物質を介して超高エネルギイオン注入のシュミ
レーション（即ち、１００万電子ボルト（ＭｅＶ）以上
の範囲におけるイオン注入）を使用した。１組のシュミ
レーションでは、ＳＵＰＲＥＭ−３におけるボルツマン
輸送モデルを使用し、一方第二の組においては、三次元
モンテカルロ注入プログラム（ＭＡＲＬＯＷＥ）を使用
した。ＳＵＰＲＥＭ−３及びＭＡＲＬＯＷＥの両方共公
知のシュミレーションプログラムである。これらのシュ
ミレーションの結果示されたことは、２ＭｅＶで注入し
たシリコン又は燐の１０１６／ｃｍ２ドーズを実効的に
シールドするために約２ミクロンのタングステンが必要
であり、層の厚さを２５％増加して２．５ミクロンとす
る場合には、ポリシリコンを使用することが可能であ
る。
【００１２】本発明者等は、更に、注入エネルギにおい
て１ＭｅＶ増分当たり約１．０−１．２５ミクロンの厚
さを有するポリシリコン層は、シリコン注入に対するブ
ロッキング即ち阻止用の層として充分であることを知得
した。従って、原子量ＷＤを有するドーパント物質Ｄの
場合、注入エネルギにおける１ＭｅＶ増分当たり以下の
厚さを有するポリシリコン層は、Ｄドーパント注入に対
するブロック（阻止）層として充分である。
て１ＭｅＶ増分当たり約１．０−１．２５ミクロンの厚
さを有するポリシリコン層は、シリコン注入に対するブ
ロッキング即ち阻止用の層として充分であることを知得
した。従って、原子量ＷＤを有するドーパント物質Ｄの
場合、注入エネルギにおける１ＭｅＶ増分当たり以下の
厚さを有するポリシリコン層は、Ｄドーパント注入に対
するブロック（阻止）層として充分である。
【００１３】（１．０−１．２５）×ＳＱＲＴ（ＷS／
ＷD）ミクロン 尚、ＷSはシリコンの原子量であり、且つＳＱＲＴは括
弧内のパラメータの平方根であることを表しており、且
つ１．０−１．２５は１．０乃至１．２５と同意義であ
る。図１に示したごとく、２．０−２．５ミクロンのポ
リシリコン層（１０ａ，１０ｂ，１０ｃ）と薄いチタン
又はタングステンのシリサイド層（１２ａ，１２ｂ）の
交互の組合せを、広範囲のＭｅＶ注入エネルギに亘って
のドーパントをマスクするために使用することが可能で
ある。この多層化アプローチは、単一のポリシリコン層
が２．５ミクロンを超える厚さの場合に発生することが
ある歪問題を減少させ且つ装置構成体において便利な深
さにおいて導電性のシリサイド層を提供するために使用
される。
ＷD）ミクロン 尚、ＷSはシリコンの原子量であり、且つＳＱＲＴは括
弧内のパラメータの平方根であることを表しており、且
つ１．０−１．２５は１．０乃至１．２５と同意義であ
る。図１に示したごとく、２．０−２．５ミクロンのポ
リシリコン層（１０ａ，１０ｂ，１０ｃ）と薄いチタン
又はタングステンのシリサイド層（１２ａ，１２ｂ）の
交互の組合せを、広範囲のＭｅＶ注入エネルギに亘って
のドーパントをマスクするために使用することが可能で
ある。この多層化アプローチは、単一のポリシリコン層
が２．５ミクロンを超える厚さの場合に発生することが
ある歪問題を減少させ且つ装置構成体において便利な深
さにおいて導電性のシリサイド層を提供するために使用
される。
【００１４】ポリシリコン−シリサイド多層化は、約
０．１ミクロンの厚さで好適には約０．５ミクロンの厚
さよりも大きな二酸化シリコン層１６によって基板１４
から分離されている底部ポリシリコン層１０ｃで終端し
ている。酸化物層１６は、超高エネルギドーパント物質
との相互作用に起因して上側に存在するマスキング物質
からの二次的注入を阻止し、且つ以下に説明する如く、
隣接するポリシリコン層のパターニング期間中にプラズ
マエッチストッパを与えるために存在している。
０．１ミクロンの厚さで好適には約０．５ミクロンの厚
さよりも大きな二酸化シリコン層１６によって基板１４
から分離されている底部ポリシリコン層１０ｃで終端し
ている。酸化物層１６は、超高エネルギドーパント物質
との相互作用に起因して上側に存在するマスキング物質
からの二次的注入を阻止し、且つ以下に説明する如く、
隣接するポリシリコン層のパターニング期間中にプラズ
マエッチストッパを与えるために存在している。
【００１５】６ＭｅＶシリコン又は燐注入をマスクする
のに適した詳細なプロセスを図１乃至図５に概略示して
ある。図示したマスキングプロセスは、上述した如き図
１の構成を形成することから開始される。注入エネルギ
において各１ＭｅＶ増分に対し約１．０−１．２５ミク
ロンのポリシリコン厚さが必要であるという本発明者等
の知見と一貫し、図１の構成体は、３層のポリシリコン
（１０ａ，１０ｂ，１０ｃ）で各々が約２．０−２．５
ミクロンの厚さを有し、且つ約０．０５−０．３ミクロ
ンで好適には約０．２ミクロンの厚さのシリサイド（タ
ングステン又はチタン）層（１２ａ，１２ｂ）によって
分離されている。
のに適した詳細なプロセスを図１乃至図５に概略示して
ある。図示したマスキングプロセスは、上述した如き図
１の構成を形成することから開始される。注入エネルギ
において各１ＭｅＶ増分に対し約１．０−１．２５ミク
ロンのポリシリコン厚さが必要であるという本発明者等
の知見と一貫し、図１の構成体は、３層のポリシリコン
（１０ａ，１０ｂ，１０ｃ）で各々が約２．０−２．５
ミクロンの厚さを有し、且つ約０．０５−０．３ミクロ
ンで好適には約０．２ミクロンの厚さのシリサイド（タ
ングステン又はチタン）層（１２ａ，１２ｂ）によって
分離されている。
【００１６】図２を参照すると、シリコン基板１４への
窓を与える溝１１の初期的段階が、最初に上部ポリシリ
コン層１０ａ上に酸化物層１８を形成することによって
形成される。次いで、上部酸化物層１８上にフォトレジ
スト層２０を形成する。次いで、このフォトレジスト層
２０をパターン形成し且つエッチングして酸化物１８を
露出させ、次いで、該酸化物を、弗化水素酸を使用して
エッチングし、下側に存在するポリシリコン層１０ａを
露出させる。次いで、その露出されたポリシリコン層１
０ａを、下側に存在するシリサイド層１２ａ迄エッチン
グさせる。
窓を与える溝１１の初期的段階が、最初に上部ポリシリ
コン層１０ａ上に酸化物層１８を形成することによって
形成される。次いで、上部酸化物層１８上にフォトレジ
スト層２０を形成する。次いで、このフォトレジスト層
２０をパターン形成し且つエッチングして酸化物１８を
露出させ、次いで、該酸化物を、弗化水素酸を使用して
エッチングし、下側に存在するポリシリコン層１０ａを
露出させる。次いで、その露出されたポリシリコン層１
０ａを、下側に存在するシリサイド層１２ａ迄エッチン
グさせる。
【００１７】次いで、図３に示した如く、上側に存在す
るフォトレジスト層２０を剥離し、且つ酸化ステップを
実施して、溝１１の露出されたポリシリコン壁に沿って
酸化物２２を成長させる。次いで、露出されたシリサイ
ド層１２ａ上に選択的にエッチングした酸化物を形成し
且つ酸化したシリサイドを選択的にエッチングして中間
のポリシリコン層１０ｂを露出させる。次いで、ポリシ
リコンの中間層１０ｂをプラズマエッチングして、下側
のシリサイド層１２ｂを露出させる。
るフォトレジスト層２０を剥離し、且つ酸化ステップを
実施して、溝１１の露出されたポリシリコン壁に沿って
酸化物２２を成長させる。次いで、露出されたシリサイ
ド層１２ａ上に選択的にエッチングした酸化物を形成し
且つ酸化したシリサイドを選択的にエッチングして中間
のポリシリコン層１０ｂを露出させる。次いで、ポリシ
リコンの中間層１０ｂをプラズマエッチングして、下側
のシリサイド層１２ｂを露出させる。
【００１８】図４を参照すると、次いで、酸化ステップ
を実施して、中間ポリシリコン層１０ｂの側壁上で溝１
１の壁に沿って酸化物２２ａを延在させる。次いで、シ
リサイド１０ｂから選択的にエッチングした酸化物を形
成し、且つシリサイドの下側層１２ｂを選択的にエッチ
ングする。次いで、下側のポリシリコン層１０ｃを酸化
物層１６迄エッチングさせる。最後に、図５に示した如
く、酸化物層１６及び溝１１内の側壁酸化物の両方を包
含する酸化物を、弗化水素酸を使用して剥離し、下側に
存在するシリコン基板１４の所望の領域２４を露出させ
る。
を実施して、中間ポリシリコン層１０ｂの側壁上で溝１
１の壁に沿って酸化物２２ａを延在させる。次いで、シ
リサイド１０ｂから選択的にエッチングした酸化物を形
成し、且つシリサイドの下側層１２ｂを選択的にエッチ
ングする。次いで、下側のポリシリコン層１０ｃを酸化
物層１６迄エッチングさせる。最後に、図５に示した如
く、酸化物層１６及び溝１１内の側壁酸化物の両方を包
含する酸化物を、弗化水素酸を使用して剥離し、下側に
存在するシリコン基板１４の所望の領域２４を露出させ
る。
【００１９】図６乃至９は、上述した一般的な超高エネ
ルギ自己整合型マスキング手順を適用して局所的に深い
埋込みドーパント領域を形成する技術を示している。図
６は、約０．０５乃至０．２ミクロンの厚さの薄い酸化
物の上側に存在する層とシリコン基板１０６上に形成さ
れている０．２乃至０．５ミクロンの酸化物層１０４と
の間にサンドイッチされている２．０−２．５ミクロン
のポリシリコン停止層１００を示しており、図６の構成
は、図１乃至５に関して上述したポリシリコン／酸化物
／基板構成体と一致している。
ルギ自己整合型マスキング手順を適用して局所的に深い
埋込みドーパント領域を形成する技術を示している。図
６は、約０．０５乃至０．２ミクロンの厚さの薄い酸化
物の上側に存在する層とシリコン基板１０６上に形成さ
れている０．２乃至０．５ミクロンの酸化物層１０４と
の間にサンドイッチされている２．０−２．５ミクロン
のポリシリコン停止層１００を示しており、図６の構成
は、図１乃至５に関して上述したポリシリコン／酸化物
／基板構成体と一致している。
【００２０】以下に説明する実施例においては、その目
的とするところは、２ＭｅＶ燐注入を使用して、比較的
深く、局所化されており、埋込まれた（約２ミクロン）
高密度Ｎ型領域を形成することである。上述した如く、
モンテカルロシュミレーションによれば、このエネルギ
においての燐注入に対してストッパとして作用するのに
は、２．０−２．５ミクロンのポリシリコン層１００で
充分であることが示されている。
的とするところは、２ＭｅＶ燐注入を使用して、比較的
深く、局所化されており、埋込まれた（約２ミクロン）
高密度Ｎ型領域を形成することである。上述した如く、
モンテカルロシュミレーションによれば、このエネルギ
においての燐注入に対してストッパとして作用するのに
は、２．０−２．５ミクロンのポリシリコン層１００で
充分であることが示されている。
【００２１】図７を参照すると、このプロセスにおける
最初のステップは、前述した一般化手順に従って注入溝
１０８を形成することである。即ち、最初に、上部酸化
物層１０２上にフォトレジスト層１０３を付着させる。
次いで、該フォトレジスト層１０３をパターン形成し下
側に存在する酸化物１０２を露出させ、その露出された
酸化物を弗化水素酸でエッチングして、下側に存在する
ポリシリコン１００を露出させる。次いで、このポリシ
リコン１００を下部酸化物層１０４へプラズマエッチさ
せる。次いで、酸化物１０４をエッチングして溝１０８
を完成し、且つ下側に存在するシリコン基板１０６の領
域１１０を露出させる。
最初のステップは、前述した一般化手順に従って注入溝
１０８を形成することである。即ち、最初に、上部酸化
物層１０２上にフォトレジスト層１０３を付着させる。
次いで、該フォトレジスト層１０３をパターン形成し下
側に存在する酸化物１０２を露出させ、その露出された
酸化物を弗化水素酸でエッチングして、下側に存在する
ポリシリコン１００を露出させる。次いで、このポリシ
リコン１００を下部酸化物層１０４へプラズマエッチさ
せる。次いで、酸化物１０４をエッチングして溝１０８
を完成し、且つ下側に存在するシリコン基板１０６の領
域１１０を露出させる。
【００２２】次いで、図８を参照すると、フォトレジス
ト１０３を剥離し且つ上部酸化物１０２をＨＦディップ
で除去する。次いで、約２ＭｅＶの注入エネルギで且つ
１０13／ｃｍ2を超えたドーズで基板１０６の露出領域
１１０内に燐を注入する。その結果、ピークの注入濃度
が約２ミクロンの深さである埋込み領域１１２が形成さ
れる。ピーク注入濃度領域１１２は、格子の損傷が最大
の領域でもある。
ト１０３を剥離し且つ上部酸化物１０２をＨＦディップ
で除去する。次いで、約２ＭｅＶの注入エネルギで且つ
１０13／ｃｍ2を超えたドーズで基板１０６の露出領域
１１０内に燐を注入する。その結果、ピークの注入濃度
が約２ミクロンの深さである埋込み領域１１２が形成さ
れる。ピーク注入濃度領域１１２は、格子の損傷が最大
の領域でもある。
【００２３】図９を参照すると、本プロセスにおける最
終的なステップは、損傷された格子領域１１２を再結晶
化させてシリコン基板１０６内に所望のＮ型埋込み領域
を与えることである。このことは、最初に下側に存在す
るシリコン基板１０６を保護するために露出された表面
領域１１０へ全体の上にレジストを付着させることによ
って行われる。次いで、このレジストをパターン形成し
てポリシリコン１００を露出させ、露出されたポリシリ
コンをプラズマエッチングステップで除去する。次い
で、該レジストを領域１１０から剥離し且つ酸化物１０
４をＨＦディップで除去する。最終的に、本構成体を９
００℃において高温ＲＴＡ又は炉アニールへ露呈させ
て、損傷された格子領域１１２の再結晶化を行いＮ型埋
込み領域１１４を形成する。
終的なステップは、損傷された格子領域１１２を再結晶
化させてシリコン基板１０６内に所望のＮ型埋込み領域
を与えることである。このことは、最初に下側に存在す
るシリコン基板１０６を保護するために露出された表面
領域１１０へ全体の上にレジストを付着させることによ
って行われる。次いで、このレジストをパターン形成し
てポリシリコン１００を露出させ、露出されたポリシリ
コンをプラズマエッチングステップで除去する。次い
で、該レジストを領域１１０から剥離し且つ酸化物１０
４をＨＦディップで除去する。最終的に、本構成体を９
００℃において高温ＲＴＡ又は炉アニールへ露呈させ
て、損傷された格子領域１１２の再結晶化を行いＮ型埋
込み領域１１４を形成する。
【００２４】本発明の別の側面によれば、図１乃至５に
関して上述した一般化プロセスを使用して埋込み分離構
成体を形成することが可能である。実験的に示されたこ
とであるが、イオン注入がピークであるシリコン格子領
域において広範囲の損傷乃至は完全なアモルファス化が
行なわれる。しかしながら、この格子損傷は、高エネル
ギドーパントの経路全体に亘って分布されている訳でな
い。従って、高エネルギＭｅＶ注入は、シリコン内の埋
込み領域をアモルファス化させるために使用することが
可能である。シリコンがアモルファス化剤として使用さ
れる場合、基板は究極的に変更されることはない。しか
しながら、シリコンがアモルファス化剤として使用され
る場合には、結晶シリコンに関して酸化は約２の係数だ
け向上されるに過ぎない。Ｎ型ドーパント物質を使用す
ることは、相対的な酸化速度を著しく向上させる。
関して上述した一般化プロセスを使用して埋込み分離構
成体を形成することが可能である。実験的に示されたこ
とであるが、イオン注入がピークであるシリコン格子領
域において広範囲の損傷乃至は完全なアモルファス化が
行なわれる。しかしながら、この格子損傷は、高エネル
ギドーパントの経路全体に亘って分布されている訳でな
い。従って、高エネルギＭｅＶ注入は、シリコン内の埋
込み領域をアモルファス化させるために使用することが
可能である。シリコンがアモルファス化剤として使用さ
れる場合、基板は究極的に変更されることはない。しか
しながら、シリコンがアモルファス化剤として使用され
る場合には、結晶シリコンに関して酸化は約２の係数だ
け向上されるに過ぎない。Ｎ型ドーパント物質を使用す
ることは、相対的な酸化速度を著しく向上させる。
【００２５】本発明によって意図された手順の一実施例
を図１０乃至１３に概略示してある。図１０は結晶シリ
コン基板２００を示している。図１１に示した如く、局
所化した埋込み分離構成体の製造における第一ステップ
は、シリコン基板２００の全表面上にパッド酸化物層２
０２を付着乃至は成長させることである。次いで、５×
１０１５／ｃｍ２を超えるドーズでシリコン又は燐の２
ＭｅＶ注入を実施する。これにより、シリコン表面の約
２ミクロン下側にピーク注入ノードを有し且つ格子損傷
が最大の領域２０４が形成される。次いで、レジスト層
２０６を付着形成し且つパターン形成してパッド酸化物
２０２の所望の領域を露出させる。
を図１０乃至１３に概略示してある。図１０は結晶シリ
コン基板２００を示している。図１１に示した如く、局
所化した埋込み分離構成体の製造における第一ステップ
は、シリコン基板２００の全表面上にパッド酸化物層２
０２を付着乃至は成長させることである。次いで、５×
１０１５／ｃｍ２を超えるドーズでシリコン又は燐の２
ＭｅＶ注入を実施する。これにより、シリコン表面の約
２ミクロン下側にピーク注入ノードを有し且つ格子損傷
が最大の領域２０４が形成される。次いで、レジスト層
２０６を付着形成し且つパターン形成してパッド酸化物
２０２の所望の領域を露出させる。
【００２６】次いで、図１２を参照すると、本構成体を
プラズマエッチしてピーク注入ノードの領域２０４下側
の深さへ溝２０８を形成する。次いで、レジスト２０６
を除去し、且つ高圧酸化ステップを実施して、露出され
たシリコン面積全ての上に酸化物コーティング２１０を
形成し、且つアモルファス化したシリコン領域２０４を
分離酸化物２１２へ変換させる。その結果、基板２００
の選択した領域内に分離されたシリコン領域２１４が形
成される。高圧酸化を使用して、格子のアモルファス化
領域へ酸素の迅速な分布を与えて酸化速度を増加させ
る。なぜならば、該アモルファス領域の自然的な傾向
は、再結晶化の方向だからである。図１３に示した如
く、選択的酸化物エッチングにより、最終的な局所化さ
れた埋込み分離構成体が形成される。
プラズマエッチしてピーク注入ノードの領域２０４下側
の深さへ溝２０８を形成する。次いで、レジスト２０６
を除去し、且つ高圧酸化ステップを実施して、露出され
たシリコン面積全ての上に酸化物コーティング２１０を
形成し、且つアモルファス化したシリコン領域２０４を
分離酸化物２１２へ変換させる。その結果、基板２００
の選択した領域内に分離されたシリコン領域２１４が形
成される。高圧酸化を使用して、格子のアモルファス化
領域へ酸素の迅速な分布を与えて酸化速度を増加させ
る。なぜならば、該アモルファス領域の自然的な傾向
は、再結晶化の方向だからである。図１３に示した如
く、選択的酸化物エッチングにより、最終的な局所化さ
れた埋込み分離構成体が形成される。
【００２７】分離構成体を形成する場合、溝２０８は、
高圧酸化プロセスの導入を可能とさせるために適宜分布
されている。溝２０８は、更に、埋込みアモルファス層
の酸化から発生する歪みを緩和させるための手法を提供
している。図１０乃至１３の実施例は、シリコン基板２
００の全表面下側にアモルファス化領域２０４（図１
１）を形成することを目的としている、即ちウエハ幅に
亘っている。当業者にとって明らかな如く、図１乃至５
に関して上述したマスキング手順は、所望により、より
局所化した分離構成体を形成するために使用することが
可能である。
高圧酸化プロセスの導入を可能とさせるために適宜分布
されている。溝２０８は、更に、埋込みアモルファス層
の酸化から発生する歪みを緩和させるための手法を提供
している。図１０乃至１３の実施例は、シリコン基板２
００の全表面下側にアモルファス化領域２０４（図１
１）を形成することを目的としている、即ちウエハ幅に
亘っている。当業者にとって明らかな如く、図１乃至５
に関して上述したマスキング手順は、所望により、より
局所化した分離構成体を形成するために使用することが
可能である。
【００２８】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 本発明に基づき超高エネルギ注入において使
用する一般的自己整合型マスキング手順の１ステップを
示した概略断面図。
用する一般的自己整合型マスキング手順の１ステップを
示した概略断面図。
【図２】 本発明に基づき超高エネルギ注入において使
用する一般的自己整合型マスキング手順の１ステップを
示した概略断面図。
用する一般的自己整合型マスキング手順の１ステップを
示した概略断面図。
【図３】 本発明に基づき超高エネルギ注入において使
用する一般的自己整合型マスキング手順の１ステップを
示した概略断面図。
用する一般的自己整合型マスキング手順の１ステップを
示した概略断面図。
【図４】 本発明に基づき超高エネルギ注入において使
用する一般的自己整合型マスキング手順の１ステップを
示した概略断面図。
用する一般的自己整合型マスキング手順の１ステップを
示した概略断面図。
【図５】 本発明に基づき超高エネルギ注入において使
用する一般的自己整合型マスキング手順の１ステップを
示した概略断面図。
用する一般的自己整合型マスキング手順の１ステップを
示した概略断面図。
【図６】 局所的に深い埋込み型ドーパント領域を形成
するための超高エネルギ自己整合型マスキング手順の１
ステップを示した概略断面図。
するための超高エネルギ自己整合型マスキング手順の１
ステップを示した概略断面図。
【図７】 局所的に深い埋込み型ドーパント領域を形成
するための超高エネルギ自己整合型マスキング手順の１
ステップを示した概略断面図。
するための超高エネルギ自己整合型マスキング手順の１
ステップを示した概略断面図。
【図８】 局所的に深い埋込み型ドーパント領域を形成
するための超高エネルギ自己整合型マスキング手順の１
ステップを示した概略断面図。
するための超高エネルギ自己整合型マスキング手順の１
ステップを示した概略断面図。
【図９】 局所的に深い埋込み型ドーパント領域を形成
するための超高エネルギ自己整合型マスキング手順の１
ステップを示した概略断面図。
するための超高エネルギ自己整合型マスキング手順の１
ステップを示した概略断面図。
【図１０】 本発明に基づいて埋込み型の局所化分離構
成体を形成するための超高エネルギ注入の方法における
１ステップを示した概略断面図。
成体を形成するための超高エネルギ注入の方法における
１ステップを示した概略断面図。
【図１１】 本発明に基づいて埋込み型の局所化分離構
成体を形成するための超高エネルギ注入の方法における
１ステップを示した概略断面図。
成体を形成するための超高エネルギ注入の方法における
１ステップを示した概略断面図。
【図１２】 本発明に基づいて埋込み型の局所化分離構
成体を形成するための超高エネルギ注入の方法における
１ステップを示した概略断面図。
成体を形成するための超高エネルギ注入の方法における
１ステップを示した概略断面図。
【図１３】 本発明に基づいて埋込み型の局所化分離構
成体を形成するための超高エネルギ注入の方法における
１ステップを示した概略断面図。
成体を形成するための超高エネルギ注入の方法における
１ステップを示した概略断面図。
１０ ポリシリコン層
１２ シリサイド層
１４ 基板
１６ 二酸化シリコン層
２４ 所望領域
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 コートニイ エル． ハート
アメリカ合衆国， カリフォルニア
95030，ロス ガトス， オールド サ
ンタ クルツ ハイウエイ 23400
(72)発明者 マシュー ブイノスキー
アメリカ合衆国， カリフォルニア
94306，パロ アルト， エマーソン
ストリート 2607
(56)参考文献 特開 昭62−14459（ＪＰ，Ａ)
特開 平１−173713（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/762
H01L 21/266
H01L 21/76
Claims (6)
- 【請求項１】１ＭｅＶ以上の注入エネルギでのシリコン
基板内へのドーパント原子の注入を阻止するマスキング
構成体の製造方法において、 （ａ）シリコン基板上に絶縁物質層を形成し、 （ｂ）前記絶縁物質層の上側にポリシリコンを形成し、
前記ポリシリコンの厚さは注入エネルギにおける各１Ｍ
ｅＶ増分に対し以下の厚さよりも大きく、 （１．０乃至１．２５）×ＳＱＲＴ（ＷS／ＷD）ミクロ
ン 尚、ＷSはシリコンの原子量であり且つＷDはドーパント
原子の原子量であり、 （ｃ）上記ステップ（ａ）及び（ｂ）において記載した
各層を介して溝を形成し、前記シリコン基板の表面領域
を露出させる、 上記各ステップを有することを特徴とする方法。 - 【請求項２】請求項１において、前記ポリシリコン形成
ステップが、前記絶縁物質層上に第一ポリシリコン層を
形成し且つ前記第一ポリシリコン層の上側に少なくとも
１個の付加的なポリシリコン層を形成し、前記少なくと
も１つの付加的なポリシリコン層はそれらの間に形成し
た導電物質層によって前記第一ポリシリコン層から分離
されていることを特徴とする方法。 - 【請求項３】請求項２において、前記導電性物質が金属
シリサイドであることを特徴とする方法。 - 【請求項４】１ＭｅＶ以上の注入エネルギでのシリコン
基板内へのドーパント原子の注入を阻止するためのマス
キング構成体の製造方法において、 （ａ）シリコン基板上に二酸化シリコン層を形成し、 （ｂ）二酸化シリコン層上に第一ポリシリコン層を形成
し、 （ｃ）前記第一ポリシリコン層上に金属シリサイド層を
形成し、 （ｄ）前記金属シリサイド層の上側に１つ又はそれ以上
の付加的なポリシリコン層を形成し、前記１つ又はそれ
以上の付加的なポリシリコン層の各々は間に形成された
金属シリサイド層によって上側に存在する隣接するポリ
シリコン層から分離されており、全てのポリシリコン層
の全体的な厚さが注入エネルギにおける各１ＭｅＶ増分
に対し次の厚さよりも大きく、 （１．０乃至１．２５）×ＳＱＲＴ（ＷS／ＷD）ミクロ
ン 尚、ＷSはシリコンの原子量であり且つＷDはドーパント
原子の原子量であり、 （ｅ）上記ステップ（ａ）−（ｄ）において記載した各
層を介して溝を形成し、前記シリコン基板の表面領域を
露出させる、 上記各ステップを有することを特徴とする方法。 - 【請求項５】１ＭｅＶ以上の注入エネルギにおいてシリ
コン基板内へシリコン原子の注入を阻止するためのマス
キング構成体の製造方法において、 （ａ）シリコン基板上に二酸化シリコン層を形成し、 （ｂ）前記二酸化シリコン層上に２．０乃至２．５ミク
ロンの厚さの第一ポリシリコン層を形成し、 （ｃ）２ＭｅＶを超えて注入エネルギが増加する毎に前
記第一ポリシリコン層の上側に２．０乃至２．５ミクロ
ンの厚さの少なくとも１個の付加的なポリシリコン層を
形成し、各付加的なポリシリコン層は金属シリサイド層
によって上側に存在するポリシリコン層から分離されて
おり、 （ｄ）上記ステップ（ａ）−（ｃ）において記載した各
層を介して溝を形成し、前記シリコン基板の表面領域を
露出し、 （ｅ）２ＭｅＶ以上の注入エネルギで前記表面領域内に
シリコン原子を注入する、 上記各ステップを有することを特徴とする方法。 - 【請求項６】ドーパント原子を注入してシリコン基板内
に局所的埋込み分離構成体を製造する方法において、 （ａ）シリコン基板上に絶縁物質層を形成し、 （ｂ）前記絶縁物質層の上側にポリシリコンを形成し、
前記ポリシリコンの厚さは注入エネルギにおける各１Ｍ
ｅＶ増分に対し以下の厚さよりも大きなものであり、 （１．０乃至１．２５）×ＳＱＲＴ（ＷS／ＷD）ミクロ
ン 尚、ＷSはシリコンの原子量であり且つＷDはドーパント
原子の原子量であり、 （ｃ）上記ステップ（ａ）及び（ｂ）において記載した
各層を介して複数個の溝を形成し、前記シリコン基板の
複数個の表面領域を露出させ、 （ｄ）前記シリコン基板の露出表面領域上に絶縁物質層
を形成し、 （ｅ）２ＭｅＶ以上の注入エネルギで前記シリコン基板
の露出表面領域内にドーパント原子を注入して、前記シ
リコン基板の表面下側に複数個の埋込み型アモルファス
領域を画定し、 （ｆ）少なくとも２つの溝が前記アモルファス埋込み領
域の各々と交差するように前記アモルファス埋込み領域
の深さより下側の深さへ前記シリコン基板内に溝を形成
し、 （ｇ）前記アモルファス埋込み領域を酸化して前記アモ
ルファス埋込み領域を局所化した埋込み型酸化物分離構
成体へ変換させる、 上記各ステップを有することを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/531,509 US5043292A (en) | 1990-05-31 | 1990-05-31 | Self-aligned masking for ultra-high energy implants with application to localized buried implants and insolation structures |
| US531509 | 1990-05-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04253357A JPH04253357A (ja) | 1992-09-09 |
| JP3459658B2 true JP3459658B2 (ja) | 2003-10-20 |
Family
ID=24117919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22811291A Expired - Fee Related JP3459658B2 (ja) | 1990-05-31 | 1991-05-31 | 局所的埋込み注入及び分離構成体へ適用可能な超高エネルギ注入用の自己整合型マスキング |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5043292A (ja) |
| EP (1) | EP0460440B1 (ja) |
| JP (1) | JP3459658B2 (ja) |
| KR (1) | KR100196087B1 (ja) |
| DE (1) | DE69127028T2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0534530B1 (en) * | 1991-09-23 | 2000-05-03 | Koninklijke Philips Electronics N.V. | Method of manufacturing a device whereby a substance is implanted into a body |
| US5372952A (en) * | 1992-04-03 | 1994-12-13 | National Semiconductor Corporation | Method for forming isolated semiconductor structures |
| EP0635884A1 (de) * | 1993-07-13 | 1995-01-25 | Siemens Aktiengesellschaft | Verfahren zur Herstellung eines Grabens in einem Substrat und dessen Verwendung in der Smart-Power-Technologie |
| DE69408671T2 (de) * | 1994-09-23 | 1998-06-18 | Cons Ric Microelettronica | Verfahren zur Herstellung begrabener Oxidschichten in einem Silizium-Wafer |
| TW344897B (en) * | 1994-11-30 | 1998-11-11 | At&T Tcorporation | A process for forming gate oxides possessing different thicknesses on a semiconductor substrate |
| US5880515A (en) | 1996-09-30 | 1999-03-09 | Lsi Logic Corporation | Circuit isolation utilizing MeV implantation |
| JP3221376B2 (ja) * | 1997-11-07 | 2001-10-22 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2002217123A (ja) * | 2001-01-18 | 2002-08-02 | Sony Corp | イオン注入方法 |
| US6656815B2 (en) * | 2001-04-04 | 2003-12-02 | International Business Machines Corporation | Process for implanting a deep subcollector with self-aligned photo registration marks |
| US20180175008A1 (en) * | 2015-01-09 | 2018-06-21 | Silicon Genesis Corporation | Three dimensional integrated circuit |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0048288B1 (de) * | 1980-09-19 | 1985-12-11 | Ibm Deutschland Gmbh | Verfahren zur Dotierung von Halbleiterbauelementen mittels Ionenimplantation |
| US4597163A (en) * | 1984-12-21 | 1986-07-01 | Zilog, Inc. | Method of improving film adhesion between metallic silicide and polysilicon in thin film integrated circuit structures |
| JPS61191070A (ja) * | 1985-02-20 | 1986-08-25 | Toshiba Corp | 半導体装置の製造方法 |
| US4655875A (en) * | 1985-03-04 | 1987-04-07 | Hitachi, Ltd. | Ion implantation process |
| JPS61288462A (ja) * | 1985-06-17 | 1986-12-18 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS62122227A (ja) * | 1985-11-22 | 1987-06-03 | Hitachi Ltd | 不純物ド−プ層の評価方法 |
| US4735911A (en) * | 1985-12-17 | 1988-04-05 | Siemens Aktiengesellschaft | Process for the simultaneous production of bipolar and complementary MOS transistors on a common silicon substrate |
| US4810667A (en) * | 1987-04-28 | 1989-03-07 | Texas Instruments Incorporated | Dielectric isolation using isolated silicon by limited anodization of an N+ epitaxially defined sublayer in the presence of a diffusion under film layer |
| EP0295121A1 (en) * | 1987-06-11 | 1988-12-14 | General Electric Company | Method for fabricating a self-aligned lightly doped drain semiconductor device with silicide |
| US4956306A (en) * | 1988-11-03 | 1990-09-11 | Harris Corporation | Method for forming complementary patterns in a semiconductor material while using a single masking step |
| US4992390A (en) * | 1989-07-06 | 1991-02-12 | General Electric Company | Trench gate structure with thick bottom oxide |
-
1990
- 1990-05-31 US US07/531,509 patent/US5043292A/en not_active Expired - Lifetime
-
1991
- 1991-05-17 EP EP91108017A patent/EP0460440B1/en not_active Expired - Lifetime
- 1991-05-17 DE DE69127028T patent/DE69127028T2/de not_active Expired - Fee Related
- 1991-05-30 KR KR1019910008845A patent/KR100196087B1/ko not_active IP Right Cessation
- 1991-05-31 JP JP22811291A patent/JP3459658B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69127028D1 (de) | 1997-09-04 |
| US5043292A (en) | 1991-08-27 |
| EP0460440A2 (en) | 1991-12-11 |
| JPH04253357A (ja) | 1992-09-09 |
| KR100196087B1 (ko) | 1999-06-15 |
| DE69127028T2 (de) | 1998-03-05 |
| EP0460440B1 (en) | 1997-07-30 |
| EP0460440A3 (en) | 1994-05-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5372952A (en) | Method for forming isolated semiconductor structures | |
| EP0146895B1 (en) | Method of manufacturing semiconductor device | |
| EP0442144B1 (en) | Manufacturing high speed low leakage radiation hardened CMOS/SOI devices | |
| JPH01125935A (ja) | 半導体装置の製造方法 | |
| EP0136632B1 (en) | A single mask process for implanting self-aligned source and drain electrodes to form a cmos structure | |
| JP3459658B2 (ja) | 局所的埋込み注入及び分離構成体へ適用可能な超高エネルギ注入用の自己整合型マスキング | |
| EP1052686A2 (en) | Oxidation of silicon using fluorine implants | |
| US6057214A (en) | Silicon-on-insulation trench isolation structure and method for forming | |
| US6593205B1 (en) | Patterned SOI by formation and annihilation of buried oxide regions during processing | |
| US6258693B1 (en) | Ion implantation for scalability of isolation in an integrated circuit | |
| JPS63299328A (ja) | 不純物導入方法 | |
| JP2000183068A (ja) | 半導体装置の製造方法 | |
| US20010018258A1 (en) | Method for fabricating semiconductor device | |
| KR100275111B1 (ko) | 반도체소자의게이트산화막형성방법 | |
| EP0111097B1 (en) | Method for making semiconductor devices having a thick field dielectric and a self-aligned channel stopper | |
| EP1052685A2 (en) | Integrated circuit device having a fluorine implanted oxide layer | |
| JPH03191529A (ja) | 半導体装置の製造方法 | |
| US6977207B2 (en) | Method for fabricating dual-gate semiconductor device | |
| JP2001265011A (ja) | 半導体装置の製造方法 | |
| RU2198451C2 (ru) | Способ диэлектрической изоляции элементов интегральных схем | |
| KR930000876B1 (ko) | 질화막을 이용한 고에너지 이온 주입 저지방법 | |
| JPH04199706A (ja) | 半導体装置の製造方法 | |
| CN115188664A (zh) | 半导体结构及其制备方法 | |
| KR100372651B1 (ko) | 플래쉬메모리소자제조방법 | |
| US20040191999A1 (en) | Semiconductor structure and method of fabrication |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080808 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |