JP3435844B2 - 半導体加速度センサ及びその製造方法 - Google Patents
半導体加速度センサ及びその製造方法Info
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- G01P—MEASURING LINEAR OR ANGULAR SPEED, ACCELERATION, DECELERATION, OR SHOCK; INDICATING PRESENCE, ABSENCE, OR DIRECTION, OF MOVEMENT
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- Y10S73/01—Vibration
Description
【０００１】
【産業上の利用分野】この発明は半導体加速度センサ及
びその製造方法に関するものである。
びその製造方法に関するものである。
【０００２】
【従来の技術】半導体加速度センサとして、特表平４−
５０４００３号公報にてポリシリコンを電極として用い
た差動容量式半導体加速度センサが示されている。この
種のセンサを図１８，１９を用いて説明する。図１８に
センサの平面を示すとともに、図１９に図１８のＥ−Ｅ
断面を示す。
５０４００３号公報にてポリシリコンを電極として用い
た差動容量式半導体加速度センサが示されている。この
種のセンサを図１８，１９を用いて説明する。図１８に
センサの平面を示すとともに、図１９に図１８のＥ−Ｅ
断面を示す。
【０００３】シリコン基板４１の上には梁構造体６３が
配置されている。ポリシリコンよりなる梁構造体６３
は、アンカー部４３，４４，４５，４６と、シリコン基
板４１の上方に所定間隔を隔てて配置された可動部４２
にて構成されている。さらに、可動部４２は、梁部４
７，４８と質量部４９と可動電極部５０とからなる。つ
まり、アンカー部４３，４４，４５，４６から梁部４
７，４８が延設され、この梁部４７，４８に質量部４９
が支持されている。この質量部４９の一部に可動電極部
５０が形成されている。一方、シリコン基板４１上に
は、１つの可動電極部５０に対し固定電極５１が２つ対
向するように配置されている。そして、シリコン基板４
１の表面に平行な方向（図１８にＹで示す）に加速度が
加わった場合、可動電極部５０と固定電極５１との間の
静電容量において片側の静電容量は増え、もう一方は減
る構造となっている。又、シリコン基板４１における可
動部４２と対向した領域において不純物拡散層よりなる
下部電極５２が形成され、この下部電極５２の電位を可
動部４２の電位と等電位にすることにより、シリコン基
板４１と可動部４２との間で発生する静電気力により可
動部４２がシリコン基板４１に引き寄せられるのを防止
している。
配置されている。ポリシリコンよりなる梁構造体６３
は、アンカー部４３，４４，４５，４６と、シリコン基
板４１の上方に所定間隔を隔てて配置された可動部４２
にて構成されている。さらに、可動部４２は、梁部４
７，４８と質量部４９と可動電極部５０とからなる。つ
まり、アンカー部４３，４４，４５，４６から梁部４
７，４８が延設され、この梁部４７，４８に質量部４９
が支持されている。この質量部４９の一部に可動電極部
５０が形成されている。一方、シリコン基板４１上に
は、１つの可動電極部５０に対し固定電極５１が２つ対
向するように配置されている。そして、シリコン基板４
１の表面に平行な方向（図１８にＹで示す）に加速度が
加わった場合、可動電極部５０と固定電極５１との間の
静電容量において片側の静電容量は増え、もう一方は減
る構造となっている。又、シリコン基板４１における可
動部４２と対向した領域において不純物拡散層よりなる
下部電極５２が形成され、この下部電極５２の電位を可
動部４２の電位と等電位にすることにより、シリコン基
板４１と可動部４２との間で発生する静電気力により可
動部４２がシリコン基板４１に引き寄せられるのを防止
している。
【０００４】さらに、この差動容量式半導体加速度セン
サを改良したＭＩＳトランジスタ式半導体加速度センサ
が考えられている。このＭＩＳトランジスタ式半導体加
速度センサを図２０，２１，２２，２３を用いて説明す
る。図２０にセンサの平面を示すとともに、図２１に図
２０のＦ−Ｆ断面を、図２２に図２０のＧ−Ｇ断面を、
図２３に図２０のＨ−Ｈ断面を示す。
サを改良したＭＩＳトランジスタ式半導体加速度センサ
が考えられている。このＭＩＳトランジスタ式半導体加
速度センサを図２０，２１，２２，２３を用いて説明す
る。図２０にセンサの平面を示すとともに、図２１に図
２０のＦ−Ｆ断面を、図２２に図２０のＧ−Ｇ断面を、
図２３に図２０のＨ−Ｈ断面を示す。
【０００５】このセンサの説明において、前述した差動
容量式半導体加速度センサと同じ機能を果たす部材につ
いては同一の番号を付すことによりその説明を省略す
る。図２０に示すように、可動部４２にはゲート電極と
なる可動電極部５３，５４が形成されている。一方、図
２０，２２に示すように、シリコン基板４１には、可動
電極部５３，５４の両側に不純物拡散層よりなる固定電
極（ソース・ドレイン電極）５５，５６，５７，５８が
形成されている。又、図２０，２１に示すように、シリ
コン基板４１には周辺回路５９が形成されている。この
周辺回路５９と梁構造体６３とが電気的に接続されると
ともに、周辺回路５９と固定電極５５〜５８とが電気的
に接続され、さらに、周辺回路５９と下部電極５２とが
電気的に接続されている。より具体的には、周辺回路５
９と梁構造体６３との電気的接続は、図２４に示すよう
に、周辺回路５９からＡｌ−Ｓｉ等の配線材料６０が延
び、この配線材料６０と梁構造体６３とが不純物拡散領
域６１にて接続されている。この周辺回路５９で生成さ
れた電圧が梁構造体６３に印加されている。
容量式半導体加速度センサと同じ機能を果たす部材につ
いては同一の番号を付すことによりその説明を省略す
る。図２０に示すように、可動部４２にはゲート電極と
なる可動電極部５３，５４が形成されている。一方、図
２０，２２に示すように、シリコン基板４１には、可動
電極部５３，５４の両側に不純物拡散層よりなる固定電
極（ソース・ドレイン電極）５５，５６，５７，５８が
形成されている。又、図２０，２１に示すように、シリ
コン基板４１には周辺回路５９が形成されている。この
周辺回路５９と梁構造体６３とが電気的に接続されると
ともに、周辺回路５９と固定電極５５〜５８とが電気的
に接続され、さらに、周辺回路５９と下部電極５２とが
電気的に接続されている。より具体的には、周辺回路５
９と梁構造体６３との電気的接続は、図２４に示すよう
に、周辺回路５９からＡｌ−Ｓｉ等の配線材料６０が延
び、この配線材料６０と梁構造体６３とが不純物拡散領
域６１にて接続されている。この周辺回路５９で生成さ
れた電圧が梁構造体６３に印加されている。
【０００６】そして、梁構造体６３とシリコン基板４１
との間に電圧を印加するとともに、固定電極５５，５６
間および固定電極５７，５８間に電圧を印加する。この
状態で、シリコン基板４１の表面に平行な方向（図２０
でＺで示す）に加速度が加わると、可動電極部５３，５
４の変位によって固定電極５５，５６間および固定電極
５７，５８間の電流（ドレイン電流）の変化が生じる。
この電流変化を周辺回路５９により計測して加速度を検
出するようになっている。
との間に電圧を印加するとともに、固定電極５５，５６
間および固定電極５７，５８間に電圧を印加する。この
状態で、シリコン基板４１の表面に平行な方向（図２０
でＺで示す）に加速度が加わると、可動電極部５３，５
４の変位によって固定電極５５，５６間および固定電極
５７，５８間の電流（ドレイン電流）の変化が生じる。
この電流変化を周辺回路５９により計測して加速度を検
出するようになっている。
【０００７】
【発明が解決しようとする課題】ところが、周辺回路５
９と梁構造体６３との電気的接続は、図２４に示すよう
に、不純物拡散領域６１にて接続されていたために、不
純物拡散領域６１から基板４１側にリーク電流が発生し
てしまい梁構造体６３への印加電圧の低下を招いてい
た。つまり、周辺回路５９で所定電圧を生成しても梁構
造体６３にはリーク電流により低下した電圧しか印加さ
れなかった。又、図２３に示すように、固定電極（ソー
ス・ドレイン電極）５５〜５８と下部電極５２との間で
チャネル６２が形成され、リーク電流が発生してセンサ
特性が劣化してしまっていた。
９と梁構造体６３との電気的接続は、図２４に示すよう
に、不純物拡散領域６１にて接続されていたために、不
純物拡散領域６１から基板４１側にリーク電流が発生し
てしまい梁構造体６３への印加電圧の低下を招いてい
た。つまり、周辺回路５９で所定電圧を生成しても梁構
造体６３にはリーク電流により低下した電圧しか印加さ
れなかった。又、図２３に示すように、固定電極（ソー
ス・ドレイン電極）５５〜５８と下部電極５２との間で
チャネル６２が形成され、リーク電流が発生してセンサ
特性が劣化してしまっていた。
【０００８】そこで、この発明の目的は、リーク電流を
低減することができる半導体加速度センサ及びその製造
方法を提供することにある。
低減することができる半導体加速度センサ及びその製造
方法を提供することにある。
【０００９】
【課題を解決するための手段】請求項１に記載の発明
は、半導体基板と、前記半導体基板の上方に所定間隔を
隔てて配置された可動部を有する梁構造体と、前記半導
体基板に形成され、かつ、前記梁構造体と電気的に接続
された周辺回路とを備え、加速度の作用に伴う前記可動
部の変位から加速度を検出するようにした半導体加速度
センサにおいて、前記梁構造体と周辺回路とを、該周辺
回路から延びる一層よりなる配線膜である導電性薄膜に
て電気的に接続し、前記梁構造体の一部に、その他の部
分に比べ厚さが薄い接続部が形成され、当該接続部が絶
縁膜上に配置され、前記接続部の上に前記周辺回路から
延びる配線膜が配置され、前記半導体基板における前記
梁構造体が形成された領域と前記周辺回路が形成された
領域との間は絶縁分離されている半導体加速度センサを
その要旨とする。
は、半導体基板と、前記半導体基板の上方に所定間隔を
隔てて配置された可動部を有する梁構造体と、前記半導
体基板に形成され、かつ、前記梁構造体と電気的に接続
された周辺回路とを備え、加速度の作用に伴う前記可動
部の変位から加速度を検出するようにした半導体加速度
センサにおいて、前記梁構造体と周辺回路とを、該周辺
回路から延びる一層よりなる配線膜である導電性薄膜に
て電気的に接続し、前記梁構造体の一部に、その他の部
分に比べ厚さが薄い接続部が形成され、当該接続部が絶
縁膜上に配置され、前記接続部の上に前記周辺回路から
延びる配線膜が配置され、前記半導体基板における前記
梁構造体が形成された領域と前記周辺回路が形成された
領域との間は絶縁分離されている半導体加速度センサを
その要旨とする。
【００１０】請求項２に記載の発明は、請求項１に記載
の発明における前記導電性薄膜を、周辺回路に形成した
ＭＯＳトランジスタのゲート電極と同じ材料とした半導
体加速度センサをその要旨とする。
の発明における前記導電性薄膜を、周辺回路に形成した
ＭＯＳトランジスタのゲート電極と同じ材料とした半導
体加速度センサをその要旨とする。
【００１１】
【００１２】
【００１３】請求項３に記載の発明は、半導体基板と、
前記半導体基板の上方に所定間隔を隔てて配置された可
動部を有し、かつ、その一部にその他の部分に比べ厚さ
が薄い接続部が形成された梁構造体と、前記半導体基板
に形成され、かつ、一層よりなる薄膜の配線膜により前
記梁構造体の接続部と電気的に接続された周辺回路とを
備え、前記半導体基板における前記梁構造体が形成され
た領域と前記周辺回路が形成された領域との間は絶縁分
離され、加速度の作用に伴う前記可動部の変位から加速
度を検出するようにした半導体加速度センサの製造方法
であって、半導体基板上に絶縁膜を形成するとともに、
この絶縁膜上に梁構造体形成用膜を形成する第１工程
と、前記梁構造体形成用膜における接続部となる箇所以
外の梁構造体の形成箇所をマスクした状態で梁構造体形
成用膜を所定の膜厚となるまでエッチングする第２工程
と、前記梁構造体形成用膜における梁構造体の形成箇所
をマスクした状態で梁構造体形成用膜をエッチング除去
する第３工程と、前記梁構造体形成用膜における接続部
となる箇所と周辺回路とを電気的に接続する薄膜の配線
膜を形成する第４工程と、少なくとも前記配線膜の配置
箇所以外の前記梁構造体形成用膜の下の絶縁膜をエッチ
ング除去して梁構造体を形成する第５工程とを備えた半
導体加速度センサの製造方法をその要旨とする。
前記半導体基板の上方に所定間隔を隔てて配置された可
動部を有し、かつ、その一部にその他の部分に比べ厚さ
が薄い接続部が形成された梁構造体と、前記半導体基板
に形成され、かつ、一層よりなる薄膜の配線膜により前
記梁構造体の接続部と電気的に接続された周辺回路とを
備え、前記半導体基板における前記梁構造体が形成され
た領域と前記周辺回路が形成された領域との間は絶縁分
離され、加速度の作用に伴う前記可動部の変位から加速
度を検出するようにした半導体加速度センサの製造方法
であって、半導体基板上に絶縁膜を形成するとともに、
この絶縁膜上に梁構造体形成用膜を形成する第１工程
と、前記梁構造体形成用膜における接続部となる箇所以
外の梁構造体の形成箇所をマスクした状態で梁構造体形
成用膜を所定の膜厚となるまでエッチングする第２工程
と、前記梁構造体形成用膜における梁構造体の形成箇所
をマスクした状態で梁構造体形成用膜をエッチング除去
する第３工程と、前記梁構造体形成用膜における接続部
となる箇所と周辺回路とを電気的に接続する薄膜の配線
膜を形成する第４工程と、少なくとも前記配線膜の配置
箇所以外の前記梁構造体形成用膜の下の絶縁膜をエッチ
ング除去して梁構造体を形成する第５工程とを備えた半
導体加速度センサの製造方法をその要旨とする。
【００１４】
【００１５】
【００１６】
【００１７】
【００１８】
【作用】請求項１に記載の発明は、梁構造体と周辺回路
とが導電性薄膜にて電気的に接続される。よって、梁構
造体と周辺回路とを、半導体基板に形成した不純物拡散
層を介して接続した場合には不純物拡散層からリーク電
流が発生するが、導電性薄膜にて電気的に接続している
ので、リーク電流は発生しない。また、周辺回路から延
びる一層よりなる配線膜にて、梁構造体と周辺回路とが
電気的に接続接続される。よって、配線における電気的
接続箇所（接合箇所）が配線膜と梁構造体との間の１箇
所のみとなり、電気的接続箇所（接合箇所）が最小限に
抑えられる。さらに、梁構造体における厚さが薄い接続
部の上に周辺回路から延びる配線膜が配置される。この
とき、厚さが薄い接続部ではない箇所において配線膜が
配置された場合には、段差が大きくステップカバレッジ
が悪いことにより配線膜に段切れが発生するおそれがあ
るが、本構成では厚さが薄い接続部の上に配線膜が配置
されているので段差が小さくなり配線膜の段切れが生じ
ない。
とが導電性薄膜にて電気的に接続される。よって、梁構
造体と周辺回路とを、半導体基板に形成した不純物拡散
層を介して接続した場合には不純物拡散層からリーク電
流が発生するが、導電性薄膜にて電気的に接続している
ので、リーク電流は発生しない。また、周辺回路から延
びる一層よりなる配線膜にて、梁構造体と周辺回路とが
電気的に接続接続される。よって、配線における電気的
接続箇所（接合箇所）が配線膜と梁構造体との間の１箇
所のみとなり、電気的接続箇所（接合箇所）が最小限に
抑えられる。さらに、梁構造体における厚さが薄い接続
部の上に周辺回路から延びる配線膜が配置される。この
とき、厚さが薄い接続部ではない箇所において配線膜が
配置された場合には、段差が大きくステップカバレッジ
が悪いことにより配線膜に段切れが発生するおそれがあ
るが、本構成では厚さが薄い接続部の上に配線膜が配置
されているので段差が小さくなり配線膜の段切れが生じ
ない。
【００１９】請求項２に記載の発明は、請求項１に記載
の発明の作用に加え、導電性薄膜を、周辺回路のＭＯＳ
トランジスタのゲート電極と同時に形成でき、導電性薄
膜の形成のために製造工程数が増えることはない。
の発明の作用に加え、導電性薄膜を、周辺回路のＭＯＳ
トランジスタのゲート電極と同時に形成でき、導電性薄
膜の形成のために製造工程数が増えることはない。
【００２０】
【００２１】
【００２２】請求項３に記載の発明は、第１工程により
半導体基板上に絶縁膜が形成されるとともに、この絶縁
膜上に梁構造体形成用膜が形成され、第２工程により梁
構造体形成用膜における接続部となる箇所以外の梁構造
体の形成箇所をマスクした状態で梁構造体形成用膜が所
定の膜厚となるまでエッチングされる。そして、第３工
程により梁構造体形成用膜における梁構造体の形成箇所
をマスクした状態で梁構造体形成用膜がエッチング除去
され、第４工程により梁構造体形成用膜における接続部
となる箇所と周辺回路とを電気的に接続する薄膜の配線
膜が形成される。
半導体基板上に絶縁膜が形成されるとともに、この絶縁
膜上に梁構造体形成用膜が形成され、第２工程により梁
構造体形成用膜における接続部となる箇所以外の梁構造
体の形成箇所をマスクした状態で梁構造体形成用膜が所
定の膜厚となるまでエッチングされる。そして、第３工
程により梁構造体形成用膜における梁構造体の形成箇所
をマスクした状態で梁構造体形成用膜がエッチング除去
され、第４工程により梁構造体形成用膜における接続部
となる箇所と周辺回路とを電気的に接続する薄膜の配線
膜が形成される。
【００２３】このとき、厚さが薄い接続部となる箇所の
上に配線膜が配置されるので段差が小さく配線膜の段切
れが生じない。さらに、第５工程により少なくとも配線
膜の配置箇所以外の梁構造体形成用膜の下の絶縁膜がエ
ッチング除去されて梁構造体が形成される。
上に配線膜が配置されるので段差が小さく配線膜の段切
れが生じない。さらに、第５工程により少なくとも配線
膜の配置箇所以外の梁構造体形成用膜の下の絶縁膜がエ
ッチング除去されて梁構造体が形成される。
【００２４】その結果、請求項１に記載の半導体加速度
センサが製造される。
センサが製造される。
【００２５】
【００２６】
【００２７】
【００２８】
【実施例】（参考例）
以下、この発明に関連する技術の参考例を図面に従って
説明する。
説明する。
【００２９】図１は、本参考例の半導体加速度センサの
平面図を示す。又、図２には図１のＡ−Ａ断面を示し、
図３には図１のＢ−Ｂ断面を示し、図４には図１のＣ−
Ｃ断面を示す。
平面図を示す。又、図２には図１のＡ−Ａ断面を示し、
図３には図１のＢ−Ｂ断面を示し、図４には図１のＣ−
Ｃ断面を示す。
【００３０】本参考例は、ＭＩＳトランジスタ式の半導
体加速度センサとなっている。半導体基板としてのＮ−
型シリコン基板１にはＰウェル領域３５が形成され、こ
のＰウェル領域３５の上面にはポリシリコン薄膜よりな
る梁構造体６４が設けられている。この梁構造体６４
は、アンカー部３，４，５，６と、シリコン基板１の上
方に所定間隔を隔てて配置された可動部２にて構成され
ている。さらに、可動部２は、梁部７，８と質量部９と
可動電極部１０，１１とからなる。
体加速度センサとなっている。半導体基板としてのＮ−
型シリコン基板１にはＰウェル領域３５が形成され、こ
のＰウェル領域３５の上面にはポリシリコン薄膜よりな
る梁構造体６４が設けられている。この梁構造体６４
は、アンカー部３，４，５，６と、シリコン基板１の上
方に所定間隔を隔てて配置された可動部２にて構成され
ている。さらに、可動部２は、梁部７，８と質量部９と
可動電極部１０，１１とからなる。
【００３１】より具体的には、シリコン基板１には４つ
のアンカー部３，４，５，６が突設されている。そし
て、アンカー部３とアンカー部４とを結ぶようにシリコ
ン基板１の上方に所定間隔を隔てて帯状の梁部７が延設
されている。又、アンカー部５とアンカー部６とを結ぶ
ようにシリコン基板１の上方に所定間隔を隔てて帯状の
梁部８が延設されている。両梁部７，８の長さ方向にお
ける中央部分には、シリコン基板１の上方に所定間隔を
隔てて質量部９が形成されている。
のアンカー部３，４，５，６が突設されている。そし
て、アンカー部３とアンカー部４とを結ぶようにシリコ
ン基板１の上方に所定間隔を隔てて帯状の梁部７が延設
されている。又、アンカー部５とアンカー部６とを結ぶ
ようにシリコン基板１の上方に所定間隔を隔てて帯状の
梁部８が延設されている。両梁部７，８の長さ方向にお
ける中央部分には、シリコン基板１の上方に所定間隔を
隔てて質量部９が形成されている。
【００３２】又、梁部７の長さ方向における中央部分に
は、長方形状の可動電極部１０が突設されている。同様
に、梁部８の長さ方向における中央部分には、長方形状
の可動電極部１１が突設されている。図３に示すよう
に、シリコン基板１の表面における可動電極部１１の両
側には不純物拡散層よりなる固定電極１２，１３が形成
され、この固定電極１２，１３はシリコン基板１にイオ
ン注入等によりＮ+ 型不純物を導入することにより形成
されたものである。同様に、図１に示すようにシリコン
基板１の表面における可動電極部１０の両側には不純物
拡散層よりなる固定電極１４，１５が形成されている。
は、長方形状の可動電極部１０が突設されている。同様
に、梁部８の長さ方向における中央部分には、長方形状
の可動電極部１１が突設されている。図３に示すよう
に、シリコン基板１の表面における可動電極部１１の両
側には不純物拡散層よりなる固定電極１２，１３が形成
され、この固定電極１２，１３はシリコン基板１にイオ
ン注入等によりＮ+ 型不純物を導入することにより形成
されたものである。同様に、図１に示すようにシリコン
基板１の表面における可動電極部１０の両側には不純物
拡散層よりなる固定電極１４，１５が形成されている。
【００３３】又、図３に示すように、シリコン基板１に
おける固定電極１２，１３間には反転層１６が形成さ
れ、同反転層１６はシリコン基板１と可動電極部１１と
の間に電圧を印加することにより生じたものである。同
様に、シリコン基板１における固定電極１４，１５間に
も反転層（図示略）が形成され、同反転層はシリコン基
板１と可動電極部１０との間に電圧を印加することによ
り生じる。
おける固定電極１２，１３間には反転層１６が形成さ
れ、同反転層１６はシリコン基板１と可動電極部１１と
の間に電圧を印加することにより生じたものである。同
様に、シリコン基板１における固定電極１４，１５間に
も反転層（図示略）が形成され、同反転層はシリコン基
板１と可動電極部１０との間に電圧を印加することによ
り生じる。
【００３４】又、図１，２に示すように、シリコン基板
１における可動部２と対向した部分での少なくとも固定
電極１２，１３，１４，１５のない領域においてＮ+ 不
純物拡散層よりなる下部電極１７が形成されている。こ
の下部電極１７は、その電位を可動部２（可動電極部１
０，１１）と等電位にすることによりシリコン基板１と
可動部２との間で発生する静電気力を小さくするための
ものである。
１における可動部２と対向した部分での少なくとも固定
電極１２，１３，１４，１５のない領域においてＮ+ 不
純物拡散層よりなる下部電極１７が形成されている。こ
の下部電極１７は、その電位を可動部２（可動電極部１
０，１１）と等電位にすることによりシリコン基板１と
可動部２との間で発生する静電気力を小さくするための
ものである。
【００３５】図３，４に示すように、固定電極１２，１
３および固定電極１４，１５の周囲にはＬＯＣＯＳ酸化
膜１８が設けられるとともに、ＬＯＣＯＳ酸化膜１８の
下部にはチャネルストップ層１９が設けられている。チ
ャネルストップ層１９はＢ（ボロン）イオンを注入する
ことにより形成したものである。
３および固定電極１４，１５の周囲にはＬＯＣＯＳ酸化
膜１８が設けられるとともに、ＬＯＣＯＳ酸化膜１８の
下部にはチャネルストップ層１９が設けられている。チ
ャネルストップ層１９はＢ（ボロン）イオンを注入する
ことにより形成したものである。
【００３６】又、図１に示すように、シリコン基板１に
は周辺回路２０が形成され、この周辺回路２０と梁構造
体６４とが電気的に接続されるとともに、周辺回路２０
と固定電極１２，１３，１４，１５とが電気的に接続さ
れ、さらに、周辺回路２０と下部電極１７とが電気的に
接続されている。
は周辺回路２０が形成され、この周辺回路２０と梁構造
体６４とが電気的に接続されるとともに、周辺回路２０
と固定電極１２，１３，１４，１５とが電気的に接続さ
れ、さらに、周辺回路２０と下部電極１７とが電気的に
接続されている。
【００３７】周辺回路２０と梁構造体６４との電気的接
続構造を図５に示す。周辺回路２０にはＭＯＳトランジ
スタが形成されている。つまり、シリコン基板１におい
てＮウェル領域２１が形成され、このＮウェル領域２１
にＰ+ ソース領域２２とＰ+ドレイン領域２３が形成さ
れるとともにゲート酸化膜としてのシリコン酸化膜２４
を介してポリシリコンゲート電極２５が形成されてい
る。一方、梁構造体形成領域においてシリコン基板１の
表面にはシリコン酸化膜２６が形成され、その上にポリ
シリコンよりなる導電性薄膜２７が形成されている。こ
の導電性薄膜２７上に梁構造体６４のアンカー部５が配
置されている。導電性薄膜２７はシリコン基板１上に形
成されたＬＯＣＯＳ酸化膜２８上に延設されている。こ
の導電性薄膜２７の端部がＡｌ−Ｓｉ膜２９にてＭＯＳ
トランジスタのドレイン領域２３と接続されている。
続構造を図５に示す。周辺回路２０にはＭＯＳトランジ
スタが形成されている。つまり、シリコン基板１におい
てＮウェル領域２１が形成され、このＮウェル領域２１
にＰ+ ソース領域２２とＰ+ドレイン領域２３が形成さ
れるとともにゲート酸化膜としてのシリコン酸化膜２４
を介してポリシリコンゲート電極２５が形成されてい
る。一方、梁構造体形成領域においてシリコン基板１の
表面にはシリコン酸化膜２６が形成され、その上にポリ
シリコンよりなる導電性薄膜２７が形成されている。こ
の導電性薄膜２７上に梁構造体６４のアンカー部５が配
置されている。導電性薄膜２７はシリコン基板１上に形
成されたＬＯＣＯＳ酸化膜２８上に延設されている。こ
の導電性薄膜２７の端部がＡｌ−Ｓｉ膜２９にてＭＯＳ
トランジスタのドレイン領域２３と接続されている。
【００３８】この構造は次のようにして形成される。ま
ず、シリコン基板１の表面に公知の半導体加工技術を用
いてＭＯＳトランジスタのソース領域２２とドレイン領
域２３を形成する。その後、ポリシリコンゲート電極２
５となるポリシリコン薄膜を堆積し、所望のパターンに
加工してポリシリコンゲート電極２５を形成する。この
とき、梁構造体６４と周辺回路２０の配線箇所にもポリ
シリコン薄膜を残し導電性薄膜２７を形成する。その
後、ＢＰＳＧ膜３０をＣＶＤ法にて堆積し、梁構造体６
４と接続される箇所のＢＰＳＧ膜３０を開口し、梁構造
体６４となるポリシリコン膜を約６００℃前後で堆積
し、所望のパターンに加工する。その後、Ａｌ−Ｓｉ膜
２９と接続する箇所のＢＰＳＧ膜３０を開口し、Ａｌ−
Ｓｉ膜２９をスパッタ法にて堆積し、所望のパターンに
加工する。その後、可動部２の下のＢＰＳＧ膜３０をエ
ッチング除去して変位可能な状態にする。最後に、アニ
ールを行ってオーミックを確保する。
ず、シリコン基板１の表面に公知の半導体加工技術を用
いてＭＯＳトランジスタのソース領域２２とドレイン領
域２３を形成する。その後、ポリシリコンゲート電極２
５となるポリシリコン薄膜を堆積し、所望のパターンに
加工してポリシリコンゲート電極２５を形成する。この
とき、梁構造体６４と周辺回路２０の配線箇所にもポリ
シリコン薄膜を残し導電性薄膜２７を形成する。その
後、ＢＰＳＧ膜３０をＣＶＤ法にて堆積し、梁構造体６
４と接続される箇所のＢＰＳＧ膜３０を開口し、梁構造
体６４となるポリシリコン膜を約６００℃前後で堆積
し、所望のパターンに加工する。その後、Ａｌ−Ｓｉ膜
２９と接続する箇所のＢＰＳＧ膜３０を開口し、Ａｌ−
Ｓｉ膜２９をスパッタ法にて堆積し、所望のパターンに
加工する。その後、可動部２の下のＢＰＳＧ膜３０をエ
ッチング除去して変位可能な状態にする。最後に、アニ
ールを行ってオーミックを確保する。
【００３９】尚、周辺回路２０にＭＯＳトランジスタの
他にも、ＢｉＣＭＯＳを集積してもよい。次に、加速度
センサの動作を説明する。
他にも、ＢｉＣＭＯＳを集積してもよい。次に、加速度
センサの動作を説明する。
【００４０】周辺回路２０により所定電圧が生成され、
図５のＡｌ−Ｓｉ膜２９と導電性薄膜２７を通して梁構
造体６４に所定の電圧が印加される。このとき、配線材
としてポリシリコンよりなる導電性薄膜２７を使用する
ことによりリーク電流が防止される。
図５のＡｌ−Ｓｉ膜２９と導電性薄膜２７を通して梁構
造体６４に所定の電圧が印加される。このとき、配線材
としてポリシリコンよりなる導電性薄膜２７を使用する
ことによりリーク電流が防止される。
【００４１】このようにして周辺回路２０により梁構造
体６４（可動電極部１０，１１）とシリコン基板１との
間に電圧を印加するとともに、固定電極１２，１３間、
及び固定電極１４，１５間に電圧を印加すると、反転層
１６が形成され、固定電極１２，１３間、及び固定電極
１４，１５間に電流が流れる。本加速度センサが加速度
を受けて、図１に示すＸ方向（基板１の表面に平行な方
向）に可動部２が変位した場合には、固定電極１２，１
３間、及び固定電極１４，１５間の反転層領域の面積
（トランジスタでいうゲート幅）が変わる。その結果、
固定電極１２，１３に流れる電流は減少し、固定電極１
４，１５に流れる電流は逆に増大する。周辺回路２０は
この固定電極間の電流を測定することにより加速度を検
出する。
体６４（可動電極部１０，１１）とシリコン基板１との
間に電圧を印加するとともに、固定電極１２，１３間、
及び固定電極１４，１５間に電圧を印加すると、反転層
１６が形成され、固定電極１２，１３間、及び固定電極
１４，１５間に電流が流れる。本加速度センサが加速度
を受けて、図１に示すＸ方向（基板１の表面に平行な方
向）に可動部２が変位した場合には、固定電極１２，１
３間、及び固定電極１４，１５間の反転層領域の面積
（トランジスタでいうゲート幅）が変わる。その結果、
固定電極１２，１３に流れる電流は減少し、固定電極１
４，１５に流れる電流は逆に増大する。周辺回路２０は
この固定電極間の電流を測定することにより加速度を検
出する。
【００４２】又、周辺回路２０は下部電極１７の電位を
梁構造体６４（可動電極部１０，１１）と等電位にする
ことによりシリコン基板１と可動部２との間で発生する
静電気力を小さくする。
梁構造体６４（可動電極部１０，１１）と等電位にする
ことによりシリコン基板１と可動部２との間で発生する
静電気力を小さくする。
【００４３】この一連の加速度検出の際に、固定電極１
２，１３および固定電極１４，１５の周囲に設けられた
ＬＯＣＯＳ酸化膜１８およびチャネルストップ層１９に
より、梁構造体６４に電圧を印加しても固定電極（ソー
ス・ドレイン電極）１２，１３，１４，１５と下部電極
１７との間のリーク電流の発生はなく、安定したセンサ
特性を得ることができる。
２，１３および固定電極１４，１５の周囲に設けられた
ＬＯＣＯＳ酸化膜１８およびチャネルストップ層１９に
より、梁構造体６４に電圧を印加しても固定電極（ソー
ス・ドレイン電極）１２，１３，１４，１５と下部電極
１７との間のリーク電流の発生はなく、安定したセンサ
特性を得ることができる。
【００４４】このように本参考例では、図５に示すよう
に、梁構造体６４と周辺回路２０とをポリシリコンより
なる導電性薄膜２７にて電気接続したので、図２４に示
したように不純物拡散領域６１を用いた場合にはリーク
電流が発生していたが、本参考例ではリーク電流の発生
が防止される。その結果、梁構造体６４に所定の電圧を
印加させることができる。
に、梁構造体６４と周辺回路２０とをポリシリコンより
なる導電性薄膜２７にて電気接続したので、図２４に示
したように不純物拡散領域６１を用いた場合にはリーク
電流が発生していたが、本参考例ではリーク電流の発生
が防止される。その結果、梁構造体６４に所定の電圧を
印加させることができる。
【００４５】又、導電性薄膜２７は、周辺回路に形成し
たＭＯＳトランジスタのゲート電極２５と同じポリシリ
コンであるので、ゲート電極２５の形成と同時に導電性
薄膜２７を形成することができ導電性薄膜２７の形成の
ために製造工程数の増加を招くこともない。
たＭＯＳトランジスタのゲート電極２５と同じポリシリ
コンであるので、ゲート電極２５の形成と同時に導電性
薄膜２７を形成することができ導電性薄膜２７の形成の
ために製造工程数の増加を招くこともない。
【００４６】さらに、シリコン基板１における固定電極
１２〜１５と下部電極１７との間に、ＬＯＣＯＳ酸化膜
１８とチャネルストップ層１９を配置した。よって、ゲ
ート部となっている可動部２に電圧を印加しても固定電
極（ソース・ドレイン電極）１２〜１５と下部電極１７
との間のリーク電流の発生が抑制でき、安定したセンサ
特性を得ることができる。
１２〜１５と下部電極１７との間に、ＬＯＣＯＳ酸化膜
１８とチャネルストップ層１９を配置した。よって、ゲ
ート部となっている可動部２に電圧を印加しても固定電
極（ソース・ドレイン電極）１２〜１５と下部電極１７
との間のリーク電流の発生が抑制でき、安定したセンサ
特性を得ることができる。
【００４７】尚、導電性薄膜２７はポリシリコンの他に
も、アルミや白金等のゲート電極材料、あるいは、アル
ミ系金属、チタン、タングステン、クロム・シリコン、
ジルコニウム、白金、ニッケル等の薄膜でもよい。（実 施例） 次に、本発明を具体化した実施例を参考例との相違点を
中心に説明する。
も、アルミや白金等のゲート電極材料、あるいは、アル
ミ系金属、チタン、タングステン、クロム・シリコン、
ジルコニウム、白金、ニッケル等の薄膜でもよい。（実 施例） 次に、本発明を具体化した実施例を参考例との相違点を
中心に説明する。
【００４８】本実施例の半導体加速度センサを図６に示
す。この図６は、参考例における図５に対応するもので
あって、周辺回路２０と梁構造体６４との電気的接続構
造を示す。
す。この図６は、参考例における図５に対応するもので
あって、周辺回路２０と梁構造体６４との電気的接続構
造を示す。
【００４９】周辺回路２０にはＭＯＳトランジスタが形
成されている。つまり、シリコン基板１においてＮウェ
ル領域２１が形成され、このＮウェル領域２１にＰ+ ソ
ース領域２２とＰ+ ドレイン領域２３が形成されるとと
もにゲート酸化膜としてのシリコン酸化膜２４を介して
ポリシリコンゲート電極２５が形成されている。一方、
梁構造体形成領域には、梁構造体６４のアンカー部５が
配置されている。この梁構造体６４はポリシリコン膜よ
りなり、可動部２の本体部２ａから膜厚が薄い接続部２
ｂが延びている。つまり、本体部２ａの膜厚ｔ１（例え
ば２μｍ）よりも薄い膜厚ｔ２（例えば０．７μｍ）の
接続部２ｂが設けられている。可動部２の接続部２ｂの
端部はＢＰＳＧ膜３０の上に配置されている。可動部２
の接続部２ｂの上には、周辺回路２０のＭＯＳトランジ
スタのドレイン領域２３から延びるＡｌ−Ｓｉ膜２９が
配置され、この１層よりなるＡｌ−Ｓｉ膜２９により周
辺回路２０と梁構造体６４とが電気的に接続されてい
る。
成されている。つまり、シリコン基板１においてＮウェ
ル領域２１が形成され、このＮウェル領域２１にＰ+ ソ
ース領域２２とＰ+ ドレイン領域２３が形成されるとと
もにゲート酸化膜としてのシリコン酸化膜２４を介して
ポリシリコンゲート電極２５が形成されている。一方、
梁構造体形成領域には、梁構造体６４のアンカー部５が
配置されている。この梁構造体６４はポリシリコン膜よ
りなり、可動部２の本体部２ａから膜厚が薄い接続部２
ｂが延びている。つまり、本体部２ａの膜厚ｔ１（例え
ば２μｍ）よりも薄い膜厚ｔ２（例えば０．７μｍ）の
接続部２ｂが設けられている。可動部２の接続部２ｂの
端部はＢＰＳＧ膜３０の上に配置されている。可動部２
の接続部２ｂの上には、周辺回路２０のＭＯＳトランジ
スタのドレイン領域２３から延びるＡｌ−Ｓｉ膜２９が
配置され、この１層よりなるＡｌ−Ｓｉ膜２９により周
辺回路２０と梁構造体６４とが電気的に接続されてい
る。
【００５０】この構造は次のようにして形成される。ま
ず、図７に示すように、シリコン基板１の表面に公知の
半導体加工技術を用いてＭＯＳトランジスタのソース領
域２２とドレイン領域２３を形成する。その後、シリコ
ン酸化膜２４を形成し、さらに、ポリシリコン薄膜を堆
積し、所望のパターンに加工してポリシリコンゲート電
極２５を形成する。その後、ＢＰＳＧ膜３０をＣＶＤ法
またはスパッタ法にて堆積し、梁構造体６４のアンカー
部（５）となる箇所のＢＰＳＧ膜３０に対しエッチング
により開口部３６を形成する。そして、図８に示すよう
に、梁構造体６４となるポリシリコン膜３７をＬＰＣＶ
Ｄ法にて約６００℃前後で堆積する。この際、ポリシリ
コン膜３７の膜厚はｔ１（例えば２μｍ）となってい
る。
ず、図７に示すように、シリコン基板１の表面に公知の
半導体加工技術を用いてＭＯＳトランジスタのソース領
域２２とドレイン領域２３を形成する。その後、シリコ
ン酸化膜２４を形成し、さらに、ポリシリコン薄膜を堆
積し、所望のパターンに加工してポリシリコンゲート電
極２５を形成する。その後、ＢＰＳＧ膜３０をＣＶＤ法
またはスパッタ法にて堆積し、梁構造体６４のアンカー
部（５）となる箇所のＢＰＳＧ膜３０に対しエッチング
により開口部３６を形成する。そして、図８に示すよう
に、梁構造体６４となるポリシリコン膜３７をＬＰＣＶ
Ｄ法にて約６００℃前後で堆積する。この際、ポリシリ
コン膜３７の膜厚はｔ１（例えば２μｍ）となってい
る。
【００５１】引き続き、図９に示すように、レジスト３
８にて可動部２の本体部２ａとなる箇所をマスクした状
態で、ポリシリコン膜３７を所定の膜厚ｔ２（例えば
０．７μｍ）となるまでエッチングする。このとき、例
えば、ＫＯＨによる異方性エッチング、もしくは、弗硝
酸による等方性エッチングを用いる。さらに、図１０に
示すように、レジスト３９にて可動部２の本体部２ａお
よび接続部２ｂとなる箇所をマスクした状態で、他の領
域のポリシリコン膜３７を等方性エッチングにより除去
する。その結果、本体部２ａと接続部２ｂを有する可動
部２がパターニングされる。
８にて可動部２の本体部２ａとなる箇所をマスクした状
態で、ポリシリコン膜３７を所定の膜厚ｔ２（例えば
０．７μｍ）となるまでエッチングする。このとき、例
えば、ＫＯＨによる異方性エッチング、もしくは、弗硝
酸による等方性エッチングを用いる。さらに、図１０に
示すように、レジスト３９にて可動部２の本体部２ａお
よび接続部２ｂとなる箇所をマスクした状態で、他の領
域のポリシリコン膜３７を等方性エッチングにより除去
する。その結果、本体部２ａと接続部２ｂを有する可動
部２がパターニングされる。
【００５２】その後、図１１に示すように、ＢＰＳＧ膜
３０におけるＭＯＳトランジスタのドレイン領域２３上
をエッチングしてコンタクト用開口部４０を形成する。
そして、配線膜としてのＡｌ−Ｓｉ膜２９をスパッタ法
にて堆積する。このとき、可動部２の接続部２ｂの上に
Ａｌ−Ｓｉ膜２９が配置されるが、可動部２の接続部２
ｂの膜厚が薄くなっているので、Ａｌ−Ｓｉ膜２９の段
切れが発生することがない。
３０におけるＭＯＳトランジスタのドレイン領域２３上
をエッチングしてコンタクト用開口部４０を形成する。
そして、配線膜としてのＡｌ−Ｓｉ膜２９をスパッタ法
にて堆積する。このとき、可動部２の接続部２ｂの上に
Ａｌ−Ｓｉ膜２９が配置されるが、可動部２の接続部２
ｂの膜厚が薄くなっているので、Ａｌ−Ｓｉ膜２９の段
切れが発生することがない。
【００５３】引き続き、Ａｌ−Ｓｉ膜２９を所望のパタ
ーンに加工する。さらに、図６に示すように、弗酸系エ
ッチング液を用いて可動部２の下のＢＰＳＧ膜３０をエ
ッチングして可動部２を変位可能な状態にする。又、こ
のとき、少なくともＡｌ−Ｓｉ膜２９の下のＢＰＳＧ膜
３０は残される。最後に、アニールを行ってオーミック
を確保する。
ーンに加工する。さらに、図６に示すように、弗酸系エ
ッチング液を用いて可動部２の下のＢＰＳＧ膜３０をエ
ッチングして可動部２を変位可能な状態にする。又、こ
のとき、少なくともＡｌ−Ｓｉ膜２９の下のＢＰＳＧ膜
３０は残される。最後に、アニールを行ってオーミック
を確保する。
【００５４】このように本実施例では、周辺回路２０か
ら延びる一層よりなるＡｌ−Ｓｉ膜２９（配線膜）にて
梁構造体６４と周辺回路２０とを電気的に接続した。つ
まり、一回の成膜にて形成されたＡｌ−Ｓｉ膜２９によ
り梁構造体６４と周辺回路２０とを電気的に接続した。
よって、参考例と同様にリーク電流の発生を防止できる
ことに加え、配線における電気的接続箇所（接合箇所）
がＡｌ−Ｓｉ膜２９と梁構造体６４との間の１箇所のみ
となり、信頼性の高い、安定したセンサ特性を得ること
ができる。即ち、図２４においては、電気的接続箇所が
梁構造体６３と不純物拡散領域６１との間、及び不純物
拡散領域６１と配線材料６０との間の２箇所となってい
る。又、図５においては、電気的接続箇所が梁構造体６
４と導電性薄膜２７との間、及び導電性薄膜２７とＡｌ
−Ｓｉ膜２９との間の２箇所となっている。これに対
し、本実施例では、電気的接続箇所が１箇所だけなの
で、配線における電気的接続箇所（接合箇所）を最小限
に抑えることにより、信頼性の高い、安定したセンサ特
性を得ることができる。
ら延びる一層よりなるＡｌ−Ｓｉ膜２９（配線膜）にて
梁構造体６４と周辺回路２０とを電気的に接続した。つ
まり、一回の成膜にて形成されたＡｌ−Ｓｉ膜２９によ
り梁構造体６４と周辺回路２０とを電気的に接続した。
よって、参考例と同様にリーク電流の発生を防止できる
ことに加え、配線における電気的接続箇所（接合箇所）
がＡｌ−Ｓｉ膜２９と梁構造体６４との間の１箇所のみ
となり、信頼性の高い、安定したセンサ特性を得ること
ができる。即ち、図２４においては、電気的接続箇所が
梁構造体６３と不純物拡散領域６１との間、及び不純物
拡散領域６１と配線材料６０との間の２箇所となってい
る。又、図５においては、電気的接続箇所が梁構造体６
４と導電性薄膜２７との間、及び導電性薄膜２７とＡｌ
−Ｓｉ膜２９との間の２箇所となっている。これに対
し、本実施例では、電気的接続箇所が１箇所だけなの
で、配線における電気的接続箇所（接合箇所）を最小限
に抑えることにより、信頼性の高い、安定したセンサ特
性を得ることができる。
【００５５】又、梁構造体６４の一部に、その他の部分
に比べ厚さが薄い接続部２ｂを形成し、接続部２ｂをＢ
ＰＳＧ膜３０（絶縁膜）上に配置するとともに接続部２
ｂの上に周辺回路２０から延びるＡｌ−Ｓｉ膜２９（配
線膜）を配置した。よって、厚さが薄い接続部２ｂでは
ない箇所（本体部２ａ）においてＡｌ−Ｓｉ膜２９を配
置した場合には、段差が大きくステップカバレッジが悪
いことによりＡｌ−Ｓｉ膜２９に段切れが発生するおそ
れがあるが、本構成では厚さが薄い接続部２ｂの上にＡ
ｌ−Ｓｉ膜２９を配置しているので段差が小さくなりＡ
ｌ−Ｓｉ膜２９の段切れが生じない。
に比べ厚さが薄い接続部２ｂを形成し、接続部２ｂをＢ
ＰＳＧ膜３０（絶縁膜）上に配置するとともに接続部２
ｂの上に周辺回路２０から延びるＡｌ−Ｓｉ膜２９（配
線膜）を配置した。よって、厚さが薄い接続部２ｂでは
ない箇所（本体部２ａ）においてＡｌ−Ｓｉ膜２９を配
置した場合には、段差が大きくステップカバレッジが悪
いことによりＡｌ−Ｓｉ膜２９に段切れが発生するおそ
れがあるが、本構成では厚さが薄い接続部２ｂの上にＡ
ｌ−Ｓｉ膜２９を配置しているので段差が小さくなりＡ
ｌ−Ｓｉ膜２９の段切れが生じない。
【００５６】さらに、このような構造を有する半導体加
速度センサの製造方法として次の方法を採用した。つま
り、シリコン基板１（半導体基板）上にＢＰＳＧ膜３０
（絶縁膜）を形成するとともに、このＢＰＳＧ膜３０上
にポリシリコン膜３７（梁構造体形成用膜）を形成し
（第１工程）、ポリシリコン膜３７における接続部２ｂ
となる箇所以外の梁構造体６４の形成箇所をマスクした
状態でポリシリコン膜３７を所定の膜厚となるまでエッ
チングし（第２工程）、ポリシリコン膜３７における梁
構造体６４の形成箇所をマスクした状態でポリシリコン
膜３７をエッチング除去し（第３工程）、ポリシリコン
膜３７における接続部２ｂとなる箇所と周辺回路とを電
気的に接続するＡｌ−Ｓｉ膜２９（薄膜の配線膜）を形
成し（第４工程）、少なくともＡｌ−Ｓｉ膜２９の配置
箇所以外のポリシリコン膜３７の下のＢＰＳＧ膜３０を
エッチング除去して梁構造体６４を形成した（第５工
程）。よって、第４工程において、厚さが薄い接続部２
ｂとなる箇所の上にＡｌ−Ｓｉ膜２９が配置されるので
段差が小さくＡｌ−Ｓｉ膜２９の段切れが生じない。
速度センサの製造方法として次の方法を採用した。つま
り、シリコン基板１（半導体基板）上にＢＰＳＧ膜３０
（絶縁膜）を形成するとともに、このＢＰＳＧ膜３０上
にポリシリコン膜３７（梁構造体形成用膜）を形成し
（第１工程）、ポリシリコン膜３７における接続部２ｂ
となる箇所以外の梁構造体６４の形成箇所をマスクした
状態でポリシリコン膜３７を所定の膜厚となるまでエッ
チングし（第２工程）、ポリシリコン膜３７における梁
構造体６４の形成箇所をマスクした状態でポリシリコン
膜３７をエッチング除去し（第３工程）、ポリシリコン
膜３７における接続部２ｂとなる箇所と周辺回路とを電
気的に接続するＡｌ−Ｓｉ膜２９（薄膜の配線膜）を形
成し（第４工程）、少なくともＡｌ−Ｓｉ膜２９の配置
箇所以外のポリシリコン膜３７の下のＢＰＳＧ膜３０を
エッチング除去して梁構造体６４を形成した（第５工
程）。よって、第４工程において、厚さが薄い接続部２
ｂとなる箇所の上にＡｌ−Ｓｉ膜２９が配置されるので
段差が小さくＡｌ−Ｓｉ膜２９の段切れが生じない。
【００５７】このように、可動部２となるポリシリコン
膜３７の膜厚が厚い場合において、薄い接続部２ｂを形
成するエッチングと可動部２の全体をパターニングする
エッチングの２段階のエッチングを行うことにより配線
膜（Ａｌ−Ｓｉ膜２９）の段切れを未然に防止すること
ができる。
膜３７の膜厚が厚い場合において、薄い接続部２ｂを形
成するエッチングと可動部２の全体をパターニングする
エッチングの２段階のエッチングを行うことにより配線
膜（Ａｌ−Ｓｉ膜２９）の段切れを未然に防止すること
ができる。
【００５８】尚、薄膜の配線膜としては、アルミ単体の
膜やアルミ合金の膜等が使用される。このアルミ合金の
膜としては、Ａｌ−Ｃｕ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ
−Ｓｉ膜等がある。
膜やアルミ合金の膜等が使用される。このアルミ合金の
膜としては、Ａｌ−Ｃｕ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ
−Ｓｉ膜等がある。
【００５９】又、周辺回路２０にＭＯＳトランジスタの
他にも、ＢｉＣＭＯＳやバイポーラトランジスタを集積
してもよい。 （第１参考例） 次に、本発明に関連する技術の第１参考例を参考例との
相違点を中心に説明する。
他にも、ＢｉＣＭＯＳやバイポーラトランジスタを集積
してもよい。 （第１参考例） 次に、本発明に関連する技術の第１参考例を参考例との
相違点を中心に説明する。
【００６０】前記参考例ではＬＯＣＯＳ酸化膜１８とチ
ャネルストップ層１９を用いて固定電極１２〜１５から
下部電極１７へのリーク電流を抑制したが、本参考例で
は図１２，１３に示す構成をとっている。尚、図１２は
センサの平面を示し、図１３は図１２のＤ−Ｄ断面を示
す。
ャネルストップ層１９を用いて固定電極１２〜１５から
下部電極１７へのリーク電流を抑制したが、本参考例で
は図１２，１３に示す構成をとっている。尚、図１２は
センサの平面を示し、図１３は図１２のＤ−Ｄ断面を示
す。
【００６１】つまり、固定電極１２，１３の周囲に溝３
１を形成し、この溝３１をシリコン酸化膜等の絶縁膜３
２で埋めて分離している。このようにすることにより、
リーク電流の発生が防止される。 （第２参考例） 次に、本発明に関連する技術の第２参考例を参考例との
相違点を中心に説明する。
１を形成し、この溝３１をシリコン酸化膜等の絶縁膜３
２で埋めて分離している。このようにすることにより、
リーク電流の発生が防止される。 （第２参考例） 次に、本発明に関連する技術の第２参考例を参考例との
相違点を中心に説明する。
【００６２】図１４に示すように、固定電極１２，１３
と下部電極１７との間における可動電極部１１に対し両
側から切欠部３３を形成し、その幅を狭くしている。こ
のようにすることにより、図１５に示すように、切欠部
が無い場合に比べリーク電流の通路が狭くなりリーク電
流を低減できる。
と下部電極１７との間における可動電極部１１に対し両
側から切欠部３３を形成し、その幅を狭くしている。こ
のようにすることにより、図１５に示すように、切欠部
が無い場合に比べリーク電流の通路が狭くなりリーク電
流を低減できる。
【００６３】本参考例の応用としては、図１６のよう
に、固定電極１２，１３と下部電極１７との間における
可動電極部１１に透孔３４を形成し、その実質的な幅を
狭くしてもよい。
に、固定電極１２，１３と下部電極１７との間における
可動電極部１１に透孔３４を形成し、その実質的な幅を
狭くしてもよい。
【００６４】尚、上記実施例の他にも、次のように実施
してもよい。例えば、図６で示した一層よりなる配線膜
２９による電気的接続は、図１８で示した差動容量式半
導体加速度センサにおける梁構造体６３と周辺回路とを
接続する場合に具体化してもよい。
してもよい。例えば、図６で示した一層よりなる配線膜
２９による電気的接続は、図１８で示した差動容量式半
導体加速度センサにおける梁構造体６３と周辺回路とを
接続する場合に具体化してもよい。
【００６５】又、前記実施例では図３に示すようにＮチ
ャネルＭＯＳトランジスタとしたが、図１７に示すよう
にＰチャネルＭＯＳトランジスタに具体化してもよい。
ャネルＭＯＳトランジスタとしたが、図１７に示すよう
にＰチャネルＭＯＳトランジスタに具体化してもよい。
【００６６】
【発明の効果】以上詳述したように請求項１に記載の発
明によれば、リーク電流を低減できる優れた効果を発揮
する。また、配線における電気的接続箇所（接合箇所）
を最小限に抑えることにより、信頼性の高いセンサとす
ることができる。さらに、配線膜の段切れが生じないも
のとすることができる。
明によれば、リーク電流を低減できる優れた効果を発揮
する。また、配線における電気的接続箇所（接合箇所）
を最小限に抑えることにより、信頼性の高いセンサとす
ることができる。さらに、配線膜の段切れが生じないも
のとすることができる。
【００６７】請求項２に記載の発明によれば、請求項１
に記載の発明の効果に加え、製造工程数の増加を抑える
ことができる。
に記載の発明の効果に加え、製造工程数の増加を抑える
ことができる。
【００６８】請求項３に記載の発明によれば、請求項１
に記載の半導体加速度センサを容易に製造することがで
きる。
に記載の半導体加速度センサを容易に製造することがで
きる。
【図１】参考例の半導体加速度センサの平面図。
【図２】図１のＡ−Ａ断面図。
【図３】図１のＢ−Ｂ断面図。
【図４】図１のＣ−Ｃ断面図。
【図５】半導体加速度センサの一部拡大図。
【図６】実施例の半導体加速度センサの断面図。
【図７】実施例の半導体加速度センサの製造工程を示す
断面図。
断面図。
【図８】実施例の半導体加速度センサの製造工程を示す
断面図。
断面図。
【図９】実施例の半導体加速度センサの製造工程を示す
断面図。
断面図。
【図１０】実施例の半導体加速度センサの製造工程を示
す断面図。
す断面図。
【図１１】実施例の半導体加速度センサの製造工程を示
す断面図。
す断面図。
【図１２】第１参考例の半導体加速度センサの平面図。
【図１３】図１２のＤ−Ｄ断面図。
【図１４】第２参考例の半導体加速度センサの平面図。
【図１５】比較のための半導体加速度センサの平面図。
【図１６】第２参考例の応用例の半導体加速度センサの
平面図。
平面図。
【図１７】別例の半導体加速度センサの断面図。
【図１８】従来技術を説明するための半導体加速度セン
サの平面図。
サの平面図。
【図１９】図１８のＥ−Ｅ断面図。
【図２０】従来技術を説明するための半導体加速度セン
サの平面図。
サの平面図。
【図２１】図２０のＦ−Ｆ断面図。
【図２２】図２０のＧ−Ｇ断面図。
【図２３】図２０のＨ−Ｈ断面図。
【図２４】従来の半導体加速度センサの一部拡大図。
１…半導体基板としてのシリコン基板、２…可動部、２
ｂ…接続部、２０…周辺回路、２１…Ｎウェル領域、２
５…ポリシリコンゲート電極、２７…導電性薄膜、２９
…配線膜としてのＡｌ−Ｓｉ膜、３０…絶縁膜としての
ＢＰＳＧ膜、３５…Ｐウェル領域、３７…梁構造体形成
用膜としてのポリシリコン膜、６４…梁構造体
ｂ…接続部、２０…周辺回路、２１…Ｎウェル領域、２
５…ポリシリコンゲート電極、２７…導電性薄膜、２９
…配線膜としてのＡｌ−Ｓｉ膜、３０…絶縁膜としての
ＢＰＳＧ膜、３５…Ｐウェル領域、３７…梁構造体形成
用膜としてのポリシリコン膜、６４…梁構造体
フロントページの続き
(72)発明者 鈴木 康利
愛知県刈谷市昭和町１丁目１番地 日本
電装 株式会社 内
(72)発明者 竹内 幸裕
愛知県刈谷市昭和町１丁目１番地 日本
電装 株式会社 内
(56)参考文献 特開 平６−50986（ＪＰ，Ａ)
特開 平４−196176（ＪＰ，Ａ)
特開 昭60−55655（ＪＰ，Ａ)
特開 昭62−207917（ＪＰ，Ａ)
特開 昭61−139759（ＪＰ，Ａ)
特開 昭60−31032（ＪＰ，Ａ)
特開 昭50−140080（ＪＰ，Ａ)
特開 昭61−196567（ＪＰ，Ａ)
国際公開93／025915（ＷＯ，Ａ１)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G01P 15/125
H01L 29/84
Claims (3)
- 【請求項１】 半導体基板と、 前記半導体基板の上方に所定間隔を隔てて配置された可
動部を有する梁構造体と、 前記半導体基板に形成され、かつ、前記梁構造体と電気
的に接続された周辺回路とを備え、加速度の作用に伴う
前記可動部の変位から加速度を検出するようにした半導
体加速度センサにおいて、 前記梁構造体と周辺回路とを、該周辺回路から延びる一
層よりなる配線膜である導電性薄膜にて電気的に接続
し、前記梁構造体の一部に、その他の部分に比べ厚さが薄い
接続部が形成され、当該接続部が絶縁膜上に配置され、
前記接続部の上に前記周辺回路から延びる配線膜が配置
され、 前記半導体基板における前記梁構造体が形成された領域
と前記周辺回路が形成された領域との間は絶縁分離され
ていることを特徴とする半導体加速度センサ。 - 【請求項２】 前記導電性薄膜は、周辺回路に形成した
ＭＯＳトランジスタのゲート電極と同じ材料よりなる請
求項１に記載の半導体加速度センサ。 - 【請求項３】 半導体基板と、 前記半導体基板の上方に所定間隔を隔てて配置された可
動部を有し、かつ、その一部にその他の部分に比べ厚さ
が薄い接続部が形成された梁構造体と、 前記半導体基板に形成され、かつ、一層よりなる薄膜の
配線膜により前記梁構造体の接続部と電気的に接続され
た周辺回路とを備え、前記半導体基板における前記梁構
造体が形成された領域と前記周辺回路が形成された領域
との間は絶縁分離され、加速度の作用に伴う前記可動部
の変位から加速度を検出するようにした半導体加速度セ
ンサの製造方法であって、 半導体基板上に絶縁膜を形成するとともに、この絶縁膜
上に梁構造体形成用膜を形成する第１工程と、 前記梁構造体形成用膜における接続部となる箇所以外の
梁構造体の形成箇所をマスクした状態で梁構造体形成用
膜を所定の膜厚となるまでエッチングする第２ 工程と、 前記梁構造体形成用膜における梁構造体の形成箇所をマ
スクした状態で梁構造体形成用膜をエッチング除去する
第３工程と、 前記梁構造体形成用膜における接続部となる箇所と周辺
回路とを電気的に接続する薄膜の配線膜を形成する第４
工程と、 少なくとも前記配線膜の配置箇所以外の前記梁構造体形
成用膜の下の絶縁膜をエッチング除去して梁構造体を形
成する第５工程とを備えたことを特徴とする半導体加速
度センサの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24439794A JP3435844B2 (ja) | 1994-03-07 | 1994-10-07 | 半導体加速度センサ及びその製造方法 |
| US08/399,345 US5619050A (en) | 1994-03-07 | 1995-03-06 | Semiconductor acceleration sensor with beam structure |
| DE69530716T DE69530716T2 (de) | 1994-03-07 | 1995-03-07 | Beschleunigungssensor und Verfahren zu seiner Herstellung |
| EP95103255A EP0671629B1 (en) | 1994-03-07 | 1995-03-07 | Semiconductor acceleration sensor and manufacturing method thereof |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3614094 | 1994-03-07 | ||
| JP6-36140 | 1994-03-07 | ||
| JP24439794A JP3435844B2 (ja) | 1994-03-07 | 1994-10-07 | 半導体加速度センサ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07301640A JPH07301640A (ja) | 1995-11-14 |
| JP3435844B2 true JP3435844B2 (ja) | 2003-08-11 |
Family
ID=26375187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24439794A Expired - Fee Related JP3435844B2 (ja) | 1994-03-07 | 1994-10-07 | 半導体加速度センサ及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5619050A (ja) |
| EP (1) | EP0671629B1 (ja) |
| JP (1) | JP3435844B2 (ja) |
| DE (1) | DE69530716T2 (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3435850B2 (ja) * | 1994-10-28 | 2003-08-11 | 株式会社デンソー | 半導体力学量センサ及びその製造方法 |
| WO1997041632A1 (fr) * | 1996-04-26 | 1997-11-06 | The Nippon Signal Co., Ltd. | Actionneur electromagnetique et sa fabrication |
| US5578224A (en) * | 1995-06-07 | 1996-11-26 | Analog Devices, Inc. | Method of making micromachined device with ground plane under sensor |
| US5922212A (en) * | 1995-06-08 | 1999-07-13 | Nippondenso Co., Ltd | Semiconductor sensor having suspended thin-film structure and method for fabricating thin-film structure body |
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| US6720634B2 (en) * | 2002-01-07 | 2004-04-13 | Honeywell International Inc. | Contactless acceleration switch |
| CN100371718C (zh) * | 2003-07-10 | 2008-02-27 | 友达光电股份有限公司 | 电容式加速传感器 |
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| JP5417737B2 (ja) * | 2008-04-23 | 2014-02-19 | パナソニック株式会社 | 慣性力センサ |
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| JPWO2011065250A1 (ja) * | 2009-11-25 | 2013-04-11 | アルプス電気株式会社 | フォースセンサ |
| DE102010012607B4 (de) * | 2010-03-24 | 2012-01-26 | Eads Deutschland Gmbh | HF-MEMS-Schalter |
| US20120146452A1 (en) * | 2010-12-10 | 2012-06-14 | Miradia, Inc. | Microelectromechanical system device and semi-manufacture and manufacturing method thereof |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6055655A (ja) * | 1983-09-07 | 1985-03-30 | Nissan Motor Co Ltd | 梁構造体を有する半導体装置 |
| FR2578323B1 (fr) * | 1985-03-01 | 1987-11-20 | Metravib Sa | Capteur integre de grandeurs mecaniques a effet capacitif et procede de fabrication. |
| JPS61212052A (ja) * | 1985-03-18 | 1986-09-20 | Nissan Motor Co Ltd | 梁構造体を有する半導体装置 |
| US4674319A (en) * | 1985-03-20 | 1987-06-23 | The Regents Of The University Of California | Integrated circuit sensor |
| US5343064A (en) * | 1988-03-18 | 1994-08-30 | Spangler Leland J | Fully integrated single-crystal silicon-on-insulator process, sensors and circuits |
| DE3814952A1 (de) * | 1988-05-03 | 1989-11-23 | Bosch Gmbh Robert | Sensor |
| US5101669A (en) * | 1988-07-14 | 1992-04-07 | University Of Hawaii | Multidimensional force sensor |
| US4930043A (en) * | 1989-02-28 | 1990-05-29 | United Technologies | Closed-loop capacitive accelerometer with spring constraint |
| US5126812A (en) * | 1990-02-14 | 1992-06-30 | The Charles Stark Draper Laboratory, Inc. | Monolithic micromechanical accelerometer |
| JPH0425764A (ja) * | 1990-05-21 | 1992-01-29 | Nec Corp | 半導体加速度センサ |
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-
1994
- 1994-10-07 JP JP24439794A patent/JP3435844B2/ja not_active Expired - Fee Related
-
1995
- 1995-03-06 US US08/399,345 patent/US5619050A/en not_active Expired - Lifetime
- 1995-03-07 DE DE69530716T patent/DE69530716T2/de not_active Expired - Lifetime
- 1995-03-07 EP EP95103255A patent/EP0671629B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0671629B1 (en) | 2003-05-14 |
| DE69530716D1 (de) | 2003-06-18 |
| US5619050A (en) | 1997-04-08 |
| EP0671629A3 (en) | 1999-06-16 |
| EP0671629A2 (en) | 1995-09-13 |
| DE69530716T2 (de) | 2004-03-18 |
| JPH07301640A (ja) | 1995-11-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100606 Year of fee payment: 7 |
|
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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Free format text: PAYMENT UNTIL: 20110606 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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