JP3393948B2

JP3393948B2 - エッチング方法

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Publication number: JP3393948B2
Application number: JP05588895A
Authority: JP
Inventors: ゆかり村瀬; 吉田　　孝; 隆川久保; 元央矢吹
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1995-03-15
Filing date: 1995-03-15
Publication date: 2003-04-07
Anticipated expiration: 2018-04-07
Also published as: JPH08250503A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置の表面配線金
属や電極材料として用いられる貴金属薄膜の微細加工技
術に関する。

【０００２】

【従来の技術】ＬＳＩ、ＶＬＳＩ、ＵＬＳＩといった半
導体集積回路の高集積化、高性能化への進歩は急速であ
り、例えば揮発性メモリとして代表的なＭＯＳ・ダイナ
ミックＲＡＭ（ＤＲＡＭ）の開発は、３年で４倍の高集
積化を続けており、ますます広がるニーズに支えられて
今後も同様な傾向が続くと考えられる。ＤＲＡＭに代表
される半導体記憶装置は世代を追うごとに微細化が進
み、いわゆる“プロセス・ドライバー”としての役割を
果たしてきている。このようなＬＳＩ等の高集積化が行
われてきた背景には、種々の技術革新が行われてきたこ
とがあり、今後もこのような進展なくしては半導体装置
の発展はあり得ない。半導体記憶装置のセル構造につい
ては、１ＭｂＤＲＡＭから４ＭｂＤＲＡＭへの世代にプ
レーナ型からスタック型あるいはトレンチ型というよう
に電荷蓄積層（キャパシタ部）が３次元化された。すな
わち、１ＭｂＤＲＡＭまでは１０ｎｍ程度の薄いシリコ
ン酸化膜（ＳｉＯ₂）でも十分な信頼性を持ってキャパ
シタ絶縁膜に使うことができ、プレーナ構造を維持する
ことができた。４ＭｂＤＲＡＭではセルサイズの縮小化
によりキャパシタ面積が平面構造では確保できなくな
り、穴を掘ってこの中にキャパシタを埋め込むトレンチ
型や２層構造のキャパシタをトランジスタの上に積み上
げるスタック型の大きく２種類の３次元キャパシタ構造
を採用せざるを得なくなったのである。しかし、２５６
ＭｂＤＲＡＭあるいは１ＧｂＤＲＡＭにおいてはこれら
の構造を用いても、ＳｉＯ₂膜をキャパシタ絶縁膜とす
ることは極めて困難な状況である。ＳｉＯ₂膜以外の従
来一般的に用いられていたＳｉ₃Ｎ₄膜やＡｌ₂Ｏ₃膜
にしても誘電率は高々１０程度であり、事情は同様であ
った。一方、ペロブスカイト型酸化物であるＳｒＴｉＯ
₃、ＢａＴｉＯ₃、ＰｂＴｉＯ₃、ＰｂＺｒＯ₃などは
単一組成ならびに相互の固液体組成で、１００以上１０
００にもおよぶ誘電率を有する事が知られており、半導
体装置とは異なる分野であるセラミック・コンデンサの
分野では広く用いられている。これらの材料の薄膜化は
上述の薄膜キャパシタの小型化に極めて有効であり、半
導体装置以外の分野ではかなり以前から研究が行われて
比較的良好な特性が得られているが、ＬＳＩ、ＶＬＳ
Ｉ、ＵＬＳＩ等の微細加工が要求される半導体装置の分
野ではまだごくわずかの試みがあるにすぎない。これは
これらのペロブスカイト型酸化物の膜質の問題もある
が、他の主なる原因は電極として用いる貴金属薄膜の微
細加工ができないという加工技術上の問題である。

【０００３】また貴金属薄膜は現在集積回路の主配線金
属として用いられているＡｌやＡｌ合金よりも比抵抗が
小さく伝搬遅延時間を短縮化できるため、集積密度が高
くなるほど重要となってくる。またＡｌとシリコンとの
コンタクト抵抗改善のためにもＡｌとＳｉとの界面にＰ
ｔＳｉ₂層を形成する等の貴金属電極材料が重要になっ
てくる。

【０００４】すなわち、ＬＳＩ等の半導体装置の分野で
は、いわゆるフォトリソグラフィー技術を併用した種々
のマスク材を用いた選択エッチングにより、サブミクロ
ンオーダーにわたる超微細加工が実現し、１ＧｂＤＲＡ
Ｍ等の登場することとなったわけであるが、１ＧｂＤＲ
ＡＭ以上の高集積密度を有する半導体装置にとって期待
される貴金属薄膜のエッチング技術等の加工技術はまだ
未開発であった。

【０００５】

【発明が解決しようとする課題】一般の半導体プロセス
においては、フォトリソグラフィ技術は、具体的には以
下のごときプロセスに沿って行われる。すなわち、まず
シリコン単結晶ウェハ等の基板上に例えばスピンコーテ
ィング法により感光性組成物であるフォトレジスト膜
（以下レジストと略す）を形成する。次いで、この感光
性膜に対して、紫外線、電子線、エックス線などにより
露光を行った後、現像、リンス等の処理を施してレジス
トパターンを形成する。続いて、レジストパターン膜を
耐エッチングマスクとして用い、露出している基板表面
にエッチング処理を行うことにより微細な幅の線や窓を
開孔し、所望のパターンを基板上に転写する。なお、感
光性組成物の塗布工程においては、均一に作業性よく基
板表面全体に塗布できるとしてスピンコーティング法が
主に用いられている。そしてこのレジストをマスクにし
ててＲＩＥやＥＣＲイオンエッチング等のドライエッチ
ング、あるいはその他のウェットエッチングにより目的
とする薄膜の微細加工を行っている。

【０００６】しかしながら、上記のようなＳｒＴｉＯ₃
等の高誘電率薄膜は、通常は高誘電率薄膜作製時に酸化
性雰囲気かつ高温を必要とするために、いずれも白金
（Ｐｔ）、パラジウム（Ｐｄ）、金（Ａｕ）などの貴金
属、あるいはそれらの酸化物からなる下部電極の上に作
成されることが一般的である。この様な貴金属材料の電
極は、現在そのほとんどがシリコン基板を用いて作成さ
れている記憶素子を始めとする各種の集積回路には特殊
な場合を除き適合するのが困難である。その理由として
挙げられるのは、これら貴金属の信頼性の高い微細加工
技術が確立されていないことによる。すなわち白金等の
貴金属は化学的に安定なため、良く知られている王水な
どを利用してウェットエッチングによりエッチングを行
うと耐エッチング膜として形成した感光性組成物および
高誘電率膜を共にエッチングしてしまうため、電極のパ
ターン形成ができないことにある。また、これら貴金属
のハロゲン化物の蒸気圧が著しく小さいため、ＲＩＥ等
のドライエッチングも困難であることが理由である。結
局のところ、これらの貴金属のドライエッチングのエッ
チャント、ウェットエッチングのエッチャントに関する
知見はほとんどなく、またこれらのエッチャントに適合
するレジストやその他のマスク材も知られていないため
信頼性、歩留りの高い、微細加工技術が未開発であると
いう問題があった。

【０００７】例えば、この様な高誘電体薄膜をキャパシ
タ膜として使用した公知の製造方法として、素子分離絶
縁膜やビット線、ワード線上に形成した層間絶縁膜に沿
って下部電極、高誘電率薄膜、上部電極を順番に堆積す
ることにより薄膜キャパシタを形成する方法（特開平０
４−８０９５２号公報）、あるいは平坦化した絶縁膜上
に薄膜キャパシタを形成する方法（特開平０３−２５６
３５８号公報）、更には下部電極の上面を平坦化して薄
膜キャパシタを形成する方法（特開平０４−２０６５６
９号公報）などが挙げられるが、いずれも下部電極に貴
金属ないしはそれらの酸化物を使用した場合には信頼
性、歩留まりなども考慮すると集積回路としての作成が
困難であるという問題があった。

【０００８】また、将来的にさらに高集積化を進めるた
めには、これらの高誘電率材料の薄膜キャパシタを使用
しても蓄積容量を稼ぐためには、立体構造にする必要が
あるが、その際にますます下部電極の微細加工技術がネ
ックになる。

【０００９】本発明は、Ｐｔ，Ｐｄなどの貴金属薄膜の
選択エッチング技術を提供し、これによりＳｒＴｉＯ₃
やＢａＴｉＯ₃などに代表される高誘電率薄膜を使用し
た薄膜キャパシタを具備した半導体記憶装置等の信頼性
の高い種々の半導体装置を高歩留りで実現することを目
的としている。

【００１０】

【課題を解決するための手段】上記課題を解決するため
に本発明の特徴は、ハロゲン単体と、ハロゲン化塩と、
有機溶媒とを少なくとも含むエッチング液を用いて図
１，図７に例示するような半導体装置の電極、電極用材
料もしくは配線層として用いられる貴金属薄膜を所定の
マスク材を用いて選択的にエッチングし、所望の貴金属
薄膜のパターンを得ることができるエッチング方法であ
ることである。すなわち、この貴金属薄膜のパターンと
は、図１，図７に示すような半導体記憶装置の電荷蓄積
容量部の少なくとも一方の電極２４２，３４２，３４４
や、オーミックコンタクト用の電極材料、あるいは配線
用の金属材料からなるパターンであることである。

【００１１】好ましくは、貴金属薄膜は白金（Ｐｔ）薄
膜であることである。

【００１２】また、好ましくは、所定のマスク材は酸化
物、窒化物、炭化物、無機薄膜、金属薄膜、および感光
性組成物からなるグループから選択した前記エッチング
液に対して不要なマスク材であることである。酸化物と
してはＳｉＯ₂，窒化物としてはＳｉ₃Ｎ₄やＴｉＮ，
炭化物としてはＷＣ，ＴａＣ，ＳｉＣ等，無機薄膜とし
ては多結晶シリコン等，金属膜としてはＡｌ，Ｔｉ，Ｎ
ｂ，Ｍｏ，Ｔａ，Ｗ等が代表的である。

【００１３】

【作用】貴金属薄膜のエッチング法が半導体装置製造プ
ロセスに適用可能となるためには、単にそのエッチング
液が貴金属薄膜を溶かすというだけでは不十分である。
すなわち、半導体装置に必須な微細パターンが実現でき
るためには、フォトリソグラフィープロセスとの適合
性、具体的にはエッチング用のマスク材との選択比、お
よびその貴金属薄膜の下地の物質との選択比が十分高い
ことがまず第１に要求される。また、再現性の高い、し
かも実用に適したある程度大きなエッチング速度が、前
述した選択比の高い状態で得られるかという点か第２の
要求される点である。本発明の特徴はこれらの要求を満
足させるものである。

【００１４】Ｐｔは王水に溶けるが、これは硝酸により
表面のＰｔを酸化（ＰｔＯ）し、溶解しやすい形態にし
た後、塩酸により溶解させ、水溶液中で安定なヘキサク
ロロ白金酸（Ｈ₂［ＰｔＣｌ₆］）を生成するためであ
る。本発明のエッチング液の場合、すなわち，ベンゼン
１０ｇ及びＣＰＢ１mmolの中に、酸化力のあるＢｒ₂量
を１mmol、２mmol、５mmolを添加した場合のＰｔ板のエ
ッチング速度はエッチング温度５０℃においてそれぞれ
０．８nm/hr 、２．２nm/hr 、３．５nm/hr である。

【００１５】また、ベンゼンは有機系の溶媒として、種
々の有機物を良く溶かす。溶解時の温度が高い方が溶解
速度が早くなる。Ｐｔ板のＢｒ₂：５mmol、ＣＰＢ：１
mmol、ベンゼン：１０ｇからなるエッチング液によるエ
ッチング速度は室温（２０℃）では０．６nm/hr 、５０
℃では３．５nm/hr 、７５℃では３７nm/hr ，エッチン
グ液の沸騰温度（８０℃）では、４３０nm/hr とエッチ
ング温度により、桁違いに速度が変わる。

【００１６】本発明におけるエッチング液を使用するこ
とにより、酸化物、窒化物、炭化物、シリコンなどの無
機薄膜、金属薄膜あるいは感光性組成物からなるマスク
材および下地である酸化膜やバリア金属膜などは溶解せ
ず、容易にＰｔ，Ａｕ，Ａｇ，Ｐｄ等の貴金属のみを溶
解することが可能なため、製造方法が簡便になり、低コ
スト化が可能である。

【００１７】エッチング液の有機溶媒として、ハロゲン
と反応しない有機溶媒が好ましく、芳香族炭化水素、ア
ルコール、エステル、ニトリル、ニトロ化合物ハロゲン
化炭化水素などが適し、例えば、アセトニトリル、キシ
レン、トルエンおよびベンゼン等が良い。また、ハロゲ
ン化塩は、界面活性剤的な性質を持つもの、例えばよう
化セチルピリジニウムなどが良く、また陽イオンがアル
カリ金属イオン、アルカリ土類金属イオン、４級アンモ
ニアイオンなどのハロゲン化塩でも良い。ハロゲン単体
は、電気陰性度が高い方が好ましく、さらに有機溶媒と
反応しない成分が適する。３種の組み合わせにより、選
択的な貴金属膜，マスク材および高誘電率膜のエッチン
グレートの選定をすることが可能である。さらに、触媒
等の効果により、特性を向上させるため、金等その他の
成分を混合しても良い。この時、試料とエッチング液の
接触方法として、試料をエッチング液中に浸したり、エ
ッチング液を蒸気化したり、スピンコータ、霧吹き、超
音波、圧力等を利用しても良い。

【００１８】次に、感光性組成物として、上記有機溶媒
系エッチング液に溶解あるいは剥離しないものを選ぶこ
とを特徴とする。具体的には、ポジ型レジストとしてア
ルカリ可溶性化合物をベースポリマーとし、キノンジア
ジド化合物を感光剤とするレジストおよび化学増幅型ポ
ジ型レジストなどが挙げられる。ポジ型レジストを使用
する場合はＵＶキュアと呼ばれる紫外線照射による硬化
処理を行うことが望ましい。照射温度および時間は、レ
ジストの種類に応じて例えば約１００℃から２５０℃、
３０秒から２０分の範囲から適宜選択することができ
る。

【００１９】一方、ネガ型レジストとして、例えばアジ
ド型加工物を感光剤とするイソプレン系レジスト、フェ
ノール系レジストなどが挙げられる。ネガ型レジストで
は、一般に有機溶剤に対する耐性がポジ型レジストより
大きいが、有機溶剤に対する耐性をさらに良くするため
に、現像後ポストベークを行っても良い。必要ならば、
紫外線を照射し硬化させる。紫外線照射時間は、３０分
未満がよく、更に好ましくは１５分未満がよく、さらに
好ましくは５分未満がよい。

【００２０】ポジ型、およびネガ型レジストのいずれの
場合も高ドーズ量のイオン注入により硬化は完全にな
り、耐エッチング性が増す。¹¹Ｂ⁺、³¹Ｐ⁺、⁷⁵Ａｓ⁺
等通常ＭＯＳプロセスで使われているイオンでかまわな
いが加速電圧１００〜２００ＫｅＶでドーズ量Φ＝１×
１０¹⁵ｃｍ^-2〜１×１０¹⁶ｃｍ^-2で行なえばレジストの
硬化が進み耐エッチング性が極めて強固となる。また、
ポジ型およびネガ型レジストの組成は上述した系に限定
されるものではない。また、感度が低いという欠点は有
するが、無機系レジストが本発明のエッチング用マスク
として耐性が優れている。

【００２１】また本発明の特徴におけるマスク材として
は、この他に上記有機溶媒系エッチング液に溶解あるい
は剥離しない、酸化物、窒化物、炭化物などの無機薄膜
あるいは金属薄膜を微細加工のマスクとして使用するこ
とができる。例えば、上記有機溶媒系エッチング液とし
てＢｒ₂／ＣＰＢ（臭化セチルピリジニウム）／ベンゼ
ン系を使用すると、Ｐｔ、Ａｕ、Ｐｄなどの貴金属はよ
く溶解するが酸化物や窒化物はほとんど溶解しないた
め、反応性イオンエッチングによる加工性に優れた酸化
ケイ素や窒化チタンなどをマスクとして、Ｐｔ下部電極
膜を加工することができる。また、高誘電率キャパシタ
材料として使用されるペロブスカイト結晶系の酸化物高
誘電体薄膜も、Ｂｒ₂／ＣＰＢ／ベンゼン系エッチング
液に耐性があり、酸化物高誘電体薄膜そのものをマスク
として下部電極を微細加工することも可能である。

【００２２】また、Ｂｒ₂／ＣＰＢ／ベンゼン系はＴ
ｉ、Ｗ、Ｔａ、Ａｌなどの金属は溶解しないため、やは
りこれらの金属をマスクとして、Ｐｔ下部電極膜を加工
することができる。これらの金属膜は、電荷蓄積容量の
上部電極や、配線材料としても使用可能であり、上部電
極をマスクとして下部電極や誘電体膜を微細加工するこ
とも可能である。

【００２３】そして重要な点は上記有機溶媒系エッチン
グ液は単結晶シリコン，多結晶シリコン（ポリシリコ
ン）およびシリコン酸化膜（ＳｉＯ₂）を全くエッチン
グしないということである。この事実が上記エッチング
液のシリコンプロセスへの適合性を極めて高いものにし
ている。

【００２４】また、すでに述べたように、これらの無機
薄膜や金属薄膜は特異的な選択溶解性を持つ上記有機溶
媒系エッチング液には耐性があるが、公知のリソグラフ
ィー技術およびプラズマエッチングあるいは湿式エッチ
ング技術を使用して微細加工することができる。

【００２５】さらに、エッチング液の洗浄方法として、
酸性溶液として硫酸、過酸化水素水の混合酸溶液、硝
酸、塩酸、フッ化水素酸等、アルカリ溶液として水酸化
アルカリ、コリン、ＭＡＢＴなど及びアルコールを用
い、電気素子に不具合が起らないように、洗浄する。こ
の時、蒸気状で行ったり、超音波及び圧力をかけたり、
減圧にしたり、加熱しても良い。

【００２６】最後に、キャパシタ膜中にハロゲン単体が
残存しているかは、オージェ電子分光分析または熱水抽
出の後イオンクロマトグラフ分析などにより確認できる
が、これらの洗浄方法によれば、ハロゲンの残留は０．
１ｐｐｍ以下にできる。

【００２７】

【実施例】以下に本発明の実施例を図面に基づいて説明
する。図２は本発明の第１の実施例に係るＤＲＡＭの平
面図で、図１は、図２のＡ−Ａ方向の断面図である。本
発明の第１の実施例のＤＲＡＭは図３に等価回路を示す
ように１セル１トランジスタの構造で、各セルの蓄積容
量部（キャパシタ部）にチタン酸バリウム・ストロンチ
ウム（ＢＳＴ）２４３を上部電極となるタングステン
（Ｗ）層２４４および下部電極となる白金（Ｐｔ）層２
４２で挟んだ構造となっている。図１に示すように、本
発明の第１の実施例に係るＤＲＡＭは、ｎ基板１２の表
面に形成された不純物密度１×１０¹⁶〜５×１０¹⁷ｃｍ
^-3のｐウェル１９の表面にスイッチ用ＭＯＳトランジス
タ（選択トランジスタ）とキャパシタ部が形成され、図
２に示すようなＸ−Ｙマトリクスを形成している。図２
においてワード線２５１はＡ１配線であり、ビット線２
３２はｎ⁺埋め込み拡散層である。すなわち、図１に示
すように、選択トランジスタはｐウェル１９の表面に形
成された不純物密度１×１０¹⁹〜５×１０²¹ｃｍ^-3のｎ
⁺領域２３１をソース領域、ビット線を兼ねるｎ⁺領域
２３２をドレイン領域とし厚さ３０〜５０ｎｍのゲート
酸化膜２９の上部に形成されれた厚さ３００〜５００ｎ
ｍの砒素（Ａｓ）をドーピングしたポリシリコン（ドー
プドポリシリコン；ＤＯＰＯＳ）をゲート電極２５とし
て構成されている。この選択トランジスタのｎ⁺ソース
領域２３１の上部に形成されたＳｉＯ₂／ＰＳＧあるい
はＢＰＳＧ等の層間絶縁膜１６７，１６８の開孔部にキ
ャパシタ部が形成されている。すなわち、ｎ⁺ソース領
域２３１の上部にＡｓをドープしたＤＯＰＯＳ層とＴｉ
／ＴｉＮバリアメタル層からなる複合膜層（以下ＤＯＰ
ＯＳ・バリアメタル層という）２５５が一部を層間絶縁
膜１６７の上にまで延長して形成され、その上に厚さ５
０ｎｍのＰｔ膜からなる下部電極膜２４２、厚さ３０ｎ
ｍのＢＳＴ膜２４３、厚さ１５０ｎｍの蓄積電極となる
Ｗ膜からなる上部電極２４４が連続的に堆積され、キャ
パシタ部の蓄積容量を形成している。ＤＯＰＯＳ・バリ
アメタル層は下層に厚さ２００ｎｍのＤＯＰＯＳ層が形
成され、その上に厚さ５０ｎｍのＴｉ／ＴｉＮ層が形成
され、Ｐｔ膜２４２とＤＯＰＯＳ膜との反応を防止して
いる。すなわち下部電極２４２はＤＯＰＯＳ・バリアメ
タル層２５５を介してスイッチ用ＭＯＳトランジスタ
（選択トランジスタ）のｎ⁺ソース領域２３１と電気的
に接続され、上部電極２４４はＤＯＰＯＳあるいはＷＳ
ｉ₂，ＭｏＳｉ₂，ＴｉＳｉ₂等のシリサイド膜からな
るプレート電極２４５に電気的に接続されている。Ａ
ｌ，Ａｌ−Ｓｉ，あるいはＡｌ−Ｃｕ−Ｓｉ膜等からな
るワード線２５１は、ＤＯＰＯＳゲート電極２５の上部
に形成された層間絶縁膜１６７，１６８，１６９の開口
部（コンタクトホール）を介してゲート電極２５と電気
的に接続されている。本発明によれば従来のシリコン酸
化膜（ＳｉＯ₂）を用いたキャパシタの１００倍以上の
容量が得られるので、０．５μｍ×０．５μｍあるいは
０．２μｍ×０．２μｍ程度のコンタクトホールの内部
にのみキャパシタを形成しても２５６ＭｂＤＲＡＭ、１
ＧｂＤＲＡＭ等に必要な容量が容易に得られる。

【００２８】本発明の第１の実施例のＤＲＡＭは図４〜
図６に示すような方法で製造できる。

【００２９】（１）まず通常のＭＯＳプロセスによりｎ
基板中にｐウェルを形成し、ＬＯＣＯＳ法等により素子
分離領域（ＦＯＸ）形成し、ポリシリコンゲート電極２
５のパターンを用いたセルフアライメント法によりｎ⁺
ソース領域２３１，ｎ⁺ドレイン領域２３２を形成す
る。たとえばＤＯＰＯＳとなるポリシリコン層２５の厚
さを３００ｎｍとし、⁷⁵Ａｓ⁺を加速電圧５０ＫｅＶ、
ドーズ量Φ＝３×１０¹⁵〜１×１０¹⁶ｃｍ^-2イオン注入
すればｎ⁺ソース領域２３１、ｎ⁺ドレイン領域２３２
が形成できる。図１，２から明らかなようにｎ⁺ドレイ
ン領域２３２はＤＲＡＭのビット線として動作する。こ
の後ＳｉＯ₂／ＰＳＧ膜をＣＶＤ法により厚さ３００ｎ
ｍ堆積し、層間絶縁膜１６７とし、図４（ａ）に示す形
状を得る。なお、必要に応じてｐ⁺チャネルストップ領
域形成、チャネルドープイオン注入等を行うことは、標
準的ＭＯＳＤＲＡＭのプロセスと同様であり、ここでは
説明を省略する。

【００３０】（２）次にＳｉＯ₂／ＰＳＧ膜１６７に図
４（ｂ）に示すようなコンタクトホールを開孔し、その
上に厚さ２００ｎｍのＡｓをドープしたｎ⁺ＤＯＰＯＳ
層をＣＶＤ法により堆積し、その上にＴｉ／ＴｉＮ層を
ＲＦスパッタリングにより堆積し、ＤＯＰＯＳ・バリア
メタル層２５５を形成しフォトリソグラフィー法を用い
てキャパシタ部に対応するＤＯＰＯＳ・バリアメタル層
２５５の上にフォトレジスト５１を形成する。

【００３１】（３）このフォレジストをマスクとしてＢ
Ｃｌ₃，ＣＦ₄，ＳＦ₆、あるいはＣＣｌ₄等を用いた
ＲＩＥによりＤＯＰＯＳ・バリアメタル層２５５を図５
（ａ）に示すようにパターニングする。次いでこのフォ
トレジストを除去、洗浄後、図５（ａ）に示すように、
厚さ５０ｎｍのＰｔ膜２４２、厚さ３０ｎｍのＢＳＴ膜
２４３，厚さ１５０ｎｍのＷ膜２４４を連続的にＲＦス
パッタリング法により形成する。ＲＦスパッタリングの
かわりにＣＶＤ法を用いてもよい。なお、ＢＳＴはチタ
ン酸バリウム（ＢａＴｉＯ₃）とチタン酸ストロンチウ
ム（ＳｒＴｉＯ₃）の固溶体である。なお、別の方法と
してＤＯＰＯＳ層のみを図５（ａ）に示すようにｎ⁺ソ
ース領域２３１の上に局部的に形成し、Ｔｉ／ＴｉＮ層
をＰｔ膜２４２の下に全面に形成してもよい。全面に形
成した方がＰｔとＳｉＯ₂／ＰＳＧ膜１６７との密着が
良くなる。次に図５（ａ）に示すようにフォトレジスト
膜５１をフォトリソグラフィー法により形成する。

【００３２】（４）次にこのフォトレジスト膜５１をマ
スクとしてＣＦ₄を用いた反応性イオンエッチ（ＲＩ
Ｅ）によりＷ膜２４４を図５（ｂ）に示すようにエッチ
ングする。

【００３３】（５）次いで図５（ｃ）に示すように、上
部電極となるＷ膜２４４をマスク層として、過酸化水
素、アンモニア水およびＥＤＴＡの混合水溶液等の所定
のエッチング液により、ＰＺＴ層２４３をエッチング
し、パターニングを行う。

【００３４】（６）次に、この工程で形成されたＢＳＴ
層２４３をマスクとして、図５（ｄ）に示すように、エ
ッチング液として、ハロゲン単体にヨウ素、ハロゲン化
塩にヨウ化セチルピリジニウム、有機溶媒にベンゼンを
用い、このエッチング液を６０℃に加熱して、下部電極
となる白金層２４２のパターニングを行う。このように
処理した後、Ｓｉ基板１をアルコール中に浸しエッチン
グ液を洗浄する。ついで水酸化アルカリとしてコリンを
用い、エッチング液を完全に洗浄する。コリンとしては
商品名シカクリーンとして知られているような洗浄液を
用いればよい。この様に処理することにより、低コスト
で簡便にｎ⁺ソース領域２３１上にＰｔ下部電極２４
２，高誘電体膜２４３およびＷ上部電極２４４を使用し
た図５（ｄ）に示すような、キャパシタセルを形成する
ことができる。なお、エッチング液の洗浄にはコリン以
外の水酸化アルカリ、ＭＡＢＴあるいは種々のアルコー
ルを用いてもよい。このとき、蒸気状で行うか、超音波
及び圧力をかけて行うことが好ましい。洗浄液を蒸気状
すなわち気体として用い、減圧下で加熱すればドライ洗
浄が可能となる。

【００３５】（７）次に、ＳｉＯ₂、ＰＳＧあるいはＢ
ＰＳＧ膜等の層間絶縁膜１６８をＣＶＤ法により堆積
し、Ｗ上部電極２４４の上部にコンタクトホールを開孔
し、ＤＯＰＯＳ膜あるいはＷＳｉ₂膜等をＣＶＤ法で形
成し、フォトリソグラフィーとＲＩＥ法により図６
（ａ）に示すようなプレート電極２４５のパターニング
を行う。

【００３６】（８）その後図６（ｂ）に示すようなＳｉ
Ｏ₂／ＰＳＧ、あるいはＳｉ₃Ｎ₄膜等の層間絶縁膜１
９６を形成し、さらにその上部にＡｌ，Ａｌ−Ｓｉ、あ
るいはＡｌ−Ｃｕ−Ｓｉ等を用いてワード線２５１を形
成すれば、図１に示すような断面形状となる。

【００３７】図７および図８は本発明の第２の実施例に
係る不揮発性メモリの断面図およびその等価回路であ
る。

【００３８】本発明の第２の実施例においては、図７に
示される通りＬＯＣＯＳ等の方法で形成したＳｉの熱酸
化膜からなる素子分離領域１０３で互いに分離された複
数のＭＯＳトランジスタが、ｎ型基板１２の上に形成さ
れたｐウェル１９の表面上にマトリックス状に作製され
る。図７は図８に示すドライブ線２２２に沿った断面図
である。図７のＭＯＳトランジスタは、素子分離領域１
０３上のゲート酸化膜２９及びゲート電極２５、ｐウェ
ル１９内のｎ⁺領域からなるソース領域２３１及びドレ
イン領域２３２等から形成される。なおここでゲート電
極２５は、ワード線の一部を成すものである。また、ド
レイン領域２３２上にはビット線２３３が形成され、ソ
ース領域２３１はプラグ形状のコンタクト部３５５を介
して、薄膜キャパシタとの接続用の取り出し電極３４１
と接続される。なお図中１６７，１６８は層間絶縁膜、
１６９は平坦化用層間絶縁膜である。コンタクト部３５
５はたとえばＤＯＰＯＳ又はＷ等の高融点金属の選択Ｃ
ＶＤで行なえばよい。取り出し電極３４１はＴｉ／Ｔｉ
Ｎ等の高融点金属を用いれば良い。取り出し電極３４１
はバリア金属として働くと同時に、Ｐｔ下部電極３４２
と層間絶縁膜１６９との密着性を良くする働きをする。
取り出し電極２３５の上に厚さ２００ｎｍのＰｔ膜から
なる下部電極３４２、厚さ３００ｎｍのジルコン・チタ
ン酸鉛膜（ＰＺＴ膜）３４３、厚さ２００ｎｍのＰｔ膜
からなる上部電極３４４が形成され、キャパシタ部を形
成している。なお、ＰＺＴはジルコン酸鉛（ＰｂＺｒＯ
₃）とチタン酸鉛（ＰｂＴｉＯ₃）の固溶体である。

【００３９】図８は本発明の第２の実施例の不揮発性メ
モリの等価回路図である。図示されるように、ここでは
１ビットのメモリセルが１つのスイッチングトランジス
タ９０１と１つの薄膜キャパシタ９０２とからなり、マ
トリックス状に配置される。スイッチングトランジスタ
９０１のゲート電極２５はワード線２５１と結合し、ド
レイン領域２３２がビット線２３３に結合する。さらに
薄膜キャパシタ９０２の一対の電極が、それぞれスイッ
チングトランジスタ９０１のソース領域２３１及びドラ
イブ線２２２と接続される。このとき、ワード線２５１
とドライブ線２２２とが互いに直交して、それぞれワー
ド線選択回路２６及びドライブ線駆動回路２７と結合
し、ビット線２３３は２本で一組でビット線対を形成し
１本のドライブ線２２２を挟んでその両側に配置される
と共に、センスアンプ２８と結合している。

【００４０】この半導体記憶装置の書き込みに際して
は、例えばワード線選択回路２６により所定のロウアド
レスのワード線２５１を選択し、選択されたワード線２
５１を活性化してこれと結合するスイッチングトランジ
スタ９０１をＯＮ状態にした後、所定のカラムアドレス
についてビット線２３３に“１”あるいは“０”の情報
に対応する電位を付与するとともに、ドライブ線駆動回
路２７によりドライブ線２２２を活性化して書き込み信
号を伝達する。次いで、ワード線２５１の活性化を停止
してスイッチングトランジスタ９０１をＯＦＦ状態に戻
せば、上述したようなロウアドレス及びカラムアドレス
の積によって選択されるメモリセル内の薄膜キャパシタ
９０２に、“１”あるいは“０”の情報が蓄積、保持さ
れて情報の書き込みが行なわれる。この後は、情報が書
き込まれたメモリセルのスイッチングトランジスタ９０
１や薄膜キャパシタ９０２と結合するワード線２５１及
びドライブ２２２の一方が活性化されても、書き込まれ
た情報が消失することはない。

【００４１】一方半導体記憶装置の読み出しに当って
は、まずワード線選択回路２６により所定のロウアドレ
スのワード線２５１を選択し、選択されたワード線２５
１を活性化してこれと結合するスイッチングトランジス
タ９０１をＯＮ状態にする。続いて、所定のカラムアド
レスについてビット線対をプリチャージしてフローティ
ング状態とした、ドライブ線駆動回路２７によりドライ
ブ線２２２を活性化して所定の電位を付与する。ここ
で、上述したようなロウアドレス及びカラムアドレスの
積によって選択されるメモリセルの薄膜キャパシタ９０
２に蓄積、保持されていた情報は、スイッチングトラン
ジスタ９０１を通してプリチャージされたビット線対の
うちの一方のビット線２５１に取り出され、取り出され
た情報に応じた微小な電位差がビット線２５１に取り出
され、取り出された情報に応じた微小な電位差がビット
線対間に形成される。従って、この電位差をセンスアン
プ２８で増幅することで、メモリセル内の薄膜キャパシ
タ９０２に蓄積、保持されていた情報の読み出しを行な
うことが可能となる。さらに、上述したようにして情報
の取り出されたメモリセル内の薄膜キャパシタ９０２に
対しては、その後所定の動作によって読み出す前と同じ
情報が書き込まれて、情報の書き込みが行われる。

【００４２】ここで図７の不揮発性メモリの製造方法に
ついて図９を用いて説明する。図９（ａ）におけるｐウ
ェル１９上にｎ⁺ドレイン領域２３２，ＤＯＰＯＳゲー
ト電極２５等からなるＭＯＳＦＥＴを形成する工程は、
本発明の第１の実施例と同様に通常の標準的ＭＯＳプロ
セス、例えばＤＯＰＯＳゲーテ電極を用いた自己整合プ
ロセスで行えばよいので説明を省略する。ここでは、こ
れらのＭＯＳＦＥＴがほぼ形成され、その上に厚さ１μ
ｍのＰＳＧ、ＳｉＯ₂、あるいはＢＰＳＧ膜等からなる
層間絶縁膜１６９が蓄積された後から説明する。

【００４３】（１）層間絶縁膜１６９をＣＶＤ法等によ
り堆積後、ｎ⁺ソース領域２３１上部にコンタクトホー
ルを開孔し、その開口部にＷ，Ｔｉ等の高融点金属又は
ＤＯＰＯＳの選択ＣＶＤを行ないコンタクト部３５５を
形成する。そしてこのコンタクト部３５５および層間絶
縁膜１６９の上に通常のスパッタ成膜法により厚さ５０
ｎｍのチタンおよび窒化チタン薄膜からなるバリア金属
層３４１およびキャパシタの下部電極となる厚さ２００
ｎｍ白金層３４２を形成し、次に通常のプラズマＣＶＤ
法により厚さ３００ｎｍのシリコン酸化膜５９を形成
し、さらに通常のフォトリソグラフィーによりレジスト
５１を所望の場所にカバーし、このレジスト５１をマス
クとしてＣＦ₄／Ｈ₂等によるプラズマエッチング法に
よりシリコン酸化膜５１を図９（ａ）に示すようにエッ
チングしパターニングする。

【００４４】（２）プラズマエッチングの後レジスト５
１を除去し、基板１９を洗浄し、次にこのシリコン酸化
膜５９をマスクにしてハロゲン単体、ハロゲン化塩およ
び有機溶媒を含むエッチング液で、図９（ｂ）に示すよ
うに白金層３４２をエッチングする。たとえばこの時の
エッチング液とし、ハロゲン単体に臭素、ハロゲン化塩
に臭素セチルピリジニム、有機溶媒にベンゼンを用い、
このエッチング液を３０℃に加熱して白金層３４２をエ
ッチングする。このように処理した後、Ｓｉ基板１９を
アルコール中に浸しエッチング液を洗浄する。ついで、
酸性溶液による洗浄として硫酸と過酸化水素水の混合酸
素溶液に浸し、エッチング液を完全に洗浄する。なお、
エッチング液には、少なくともハロゲン単体、ハロゲン
化塩及び有機溶媒の３種が必須であるが、さらに、触媒
等の効果により、特性を向上させるため、金等その他の
成分を混合しても良い。この時、試料とエッチング液の
接触方法として、試料をエッチング液中に浸したり、エ
ッチング液を蒸気化したり、スピンコータ、霧吹き、超
音波、圧力等を利用しても良い。

【００４５】（３）次にたとえばＣＦ₄／Ｈ₂等を用い
た通常のプラズマエッチングにより、白金下部電極３４
２上のシリコン酸化膜５９を除去する。さらにプラズマ
エッチングによりバリア金属層であるチタンおよび窒化
チタン層３４１を白金下部電極３４２をマスクとして図
９（ｃ）に示すようにエッチング除去する。

【００４６】（４）この後、スパッタ法により厚さ３０
０ｎｍの強誘電率薄膜であるＰＺＴ膜３４３および厚さ
２００ｎｍの白金の上部プレート電極３４４を形成する
ことにより強誘電体キャパシタ部を有した不揮発性メモ
リを作成することができる。なお、上部白金電極３４４
はプレート電極であるために一般に微細加工の必要はな
いが、必要に応じて下部電極３４２をエッチングした場
合と同様の方法を使用して加工を行うことが可能であ
る。

【００４７】図１０は本発明の第３の実施例を説明する
ための図で、本発明の第２の実施例で説明した不揮発性
メモリ（図７）の他の製造方法に係るものである。本発
明の第２の実施例と同様ＭＯＳＦＥＴがほぼ形成され、
その上に厚さ１μｍのＰＳＧ、ＳｉＯ₂、あるいはＢＰ
ＳＧ膜等からなる層間絶縁膜１６９が蓄積された後から
説明する。

【００４８】（１）層間絶縁膜１６９をＣＶＤ法等によ
り堆積後、ｎ⁺ソース領域２３１上部にコンタクトホー
ルを開孔し、その開口部にＷ，Ｔｉ等の高融点金属又は
ＤＯＰＯＳの選択ＣＶＤを行ないコンタクト部３５５を
形成する。そしてこのコンタクト部３５５および層間絶
縁膜１６９の上に通常のスパッタ成膜法によりチタンお
よび窒化チタン薄膜からなるバリア金属層３４１および
キャパシタの下部電極となる白金層３４２を形成した
後、ポジ型レジストとしてキノンジアジド誘導体を感光
剤とするノボラック樹脂５１を塗布し、通常のプリベー
マ後、所定のフォトマスクを用いて露光、現像工程を経
て、図１０（ａ）に示すようなレジストパターンとし１
７０℃３分間のＵＶキュアを行う。次に³¹Ｐ⁺あるいは
¹¹Ｂ⁺を加速電圧１５０ｋｅＶ、ドーズ量１×１０¹⁵〜
８×１０¹⁵ｃｍ^-2で、レジスト表面および白金層３４２
表面に全面イオン注入をする。このイオン注入によりレ
ジストの硬化が進み、耐エッチング特性が改善される。

【００４９】（２）図１０（ｂ）はこのイオン注入レジ
スト５２をマスクとして用いてエッチングした場合のエ
ッチング後の断面図である。この時のエッチング液は、
ハロゲン単体に臭素、ハロゲン化塩に臭素セチルピリジ
ニム、有機溶媒にベンゼンを用い、３０℃に加熱して白
金層３をエッチングした。このように処理した後、Ｓｉ
基板をアルコール中に浸しエッチング液を洗浄する。つ
いで、酸性溶液による洗浄として硫酸と過酸化水素水の
混合酸素溶液に浸し、エッチング液を完全に洗浄する。
エッチング液は、少なくともハロゲン単体、ハロゲン化
塩及び有機溶媒の３種で構成されているが、その他に触
媒としての効果を上げるため他の成分を混合しても良
い。この触媒としては、金等その他の成分を混合しても
良い。この時、試料とエッチング液の接触方法として、
試料をエッチング液中に浸したり、エッチング液を蒸気
化したり、スピンコータ、霧吹き、超音波、圧力等を利
用しても良い。

【００５０】（３）図１０（ｃ）は、その後、引き続き
イオン注入レジスト５２のパターンをマスク層として、
通常の反応性イオンエッチング（ＲＩＥ）によりバリア
金属層であるチタンおよび窒化チタン層３４１を除去し
たところである。ＲＩＥのエッチャントとしてはＣＣｌ
₄あるいはＣＦ₄を用いればよい。

【００５１】（４）その後、イオン注入レジスト５２は
酸素プラズマを用いて除去し、スパッタ法により強誘電
率薄膜であるジルコン・チタン酸鉛（ＰＺＴ）膜３４３
および白金の上部プレート電極３４４を形成することに
より、図１０（ｄ）に示す高誘電体キャパシタを有した
不揮発メモリを作成することができる。なお、上部白金
電極３４４はプレート電極であるために一般に微細加工
の必要はないが、必要に応じて上述した工程と全く同様
の方法を使用して加工を行うことが可能である。

【００５２】更に、キャパシタ膜中にハロゲン単体が残
存しているかは、オージェ電子分光分析または熱水抽出
の後イオンクロマトグラフ分析などにより確認でき、上
記洗浄法によればハロゲンの残留は０．１ppm とするこ
とができる。

【００５３】図１１は本発明の第４の実施例に係る誘電
体キャパシタセルの製造方法を示す工程順模式断面図で
ある。本発明の第４の実施例のキャパシタセルは図１１
（ｅ）に示すようにＳｉ基板４６８上にＳｉの熱酸化膜
４６９を形成し、その上にＴｉおよびＴｉＮからなるバ
リア金属層４４２を形成し、さらにその上に白金の下部
電極２４２、ＰＺＴからなる強誘電体あるいはＳＴＯか
らなる高誘電体からなる誘電体薄膜（以下誘電体薄膜と
いう）２４３、および白金の上部電極４４４からなるキ
ャパシタを形成したものである。

【００５４】本発明の第４の実施例の誘電体キャパシタ
セルは、次のような工程で製造される。

【００５５】（１）まず、Ｓｉ基板４６８上に熱酸化法
等により酸化膜４６９を形成する。次にこのＳｉ熱酸化
膜４６９上に、通常のスパッタ成膜法によりＴｉ／Ｔｉ
Ｎ層４４２、キャパシタの下部電極となる白金層２４
２、誘電体薄膜２４３および上部電極となる白金４４４
を順次形成した後、シリコン系の無機レジストを塗布
し、フォトリソグラフィー工程を行う。つまり通常のプ
リベーク、所定のマスクを用いた露光、現像工程を経
て、１３０℃３０分間のポストベークを行い図１１
（ａ）のような断面形状を得る。

【００５６】（２）次に、エッチング液として、ハロゲ
ン単体にヨウ素、ハロゲン化塩にヨウ化セチルピリジニ
ム、有機溶媒にベンゼンを用い、６０℃に加熱して、図
１１（ｂ）に示すように上部電極４４４の白金層のパタ
ーニングを行う。

【００５７】（３）その後、引き続き、図１１（ｃ）に
示すように、無機レジストパターン５３をマスク層とし
て、過酸化水素水、アンモニア水およびＥＤＴＡ（エチ
レンジアミン酢酸）の混合水溶液等の所定のエッチング
液により、誘電体薄膜２４３のパターニングを行う。

【００５８】（４）再びエッチング液としてヨウ素、ヨ
ウ化セチルピリジニム、およびベンゼンを用い、エッチ
ング液を６０℃に加熱して、下部電極の白金層２４２の
エッチングによるパターニングを行う。最後にＣＣｌ₄
あるいはＣＦ₄のＲＩＥを用いてＴｉ／ＴｉＮ層４４２
を図１１（ｄ）に示すようにエッチングする。

【００５９】（５）このように処理した後、Ｓｉ基板を
アルコール中に浸しエッチング液を洗浄する。さらに、
水酸化アルカリ、コリン、ＭＡＢＴを用い、エッチング
液を完全に洗浄する。この時超音波洗浄、好ましくは２
周波超音波洗浄を行う。マスクとして残っているレジス
トを、アッシャーにより灰化して除去すれば、図１１
（ｅ）に示すようなキャパシタセルが完成する。

【００６０】この様に処理することにより、低コストで
簡便にＳｉＯ₂膜上に強誘電体膜や高誘電体膜を使用し
たキャパシタセルを形成することができる。

【００６１】本発明の第１〜第４の実施例においてはキ
ャパシタの電極として貴金属薄膜を用いる例を示した
が、本発明はこれらの実施例に限られるのではなく、個
別デバイス（ディスクリートデバイス）や論理集積回路
等の種々の貴金属薄膜を用いた半導体装置に用いること
が可能である。本発明によれば、貴金属薄膜をフォトリ
ソグラフィーを用いてパターニングが可能なので、貴金
属薄膜自身を配線金属として用いることができ、従来主
に用いられていたＡｌ、Ａｌ−Ｓｉに比してはるかに抵
抗の小さい配線が可能となる。配線抵抗が小さいという
ことは、１ＧｂＤＲＡＭ等のメモリーや、これに相当す
る論理集積回路等の集積密度の高い半導体装置におい
て、動作速度の高速化が可能となる。また貴金属をシリ
サイドの原材料として使う場合、たとえばＰｔＳｉ₂シ
リサイドを配線材料、又は電極コンタクト部に使う場合
も、Ｐｔ膜をシリコン表面に形成後本発明のＰｔのエッ
チング法を用いて所望のパターンに形成し、その後熱処
理をすればシリサイド膜となる。このＰｔ膜のエッチン
グの際に、下地のシリコン表面は全くエッチングされな
い。さらに種々のオーミックコンタクト、ショットキー
コンタクト等の金属・半導体界面の特性改善のために貴
金属を用いる場合、例えばバリアメタルとして用いる場
合においても本発明のエッチング方法を用いれば容易に
貴金属層のパターニングができる。

【００６２】本発明の第１の実施例の説明において図５
（ｄ）ではＭＯＳトランジスタのｎ⁺ソース領域２３１
にＢＳＴ２４３からなるキャパシタ部を形成したＤＲＡ
Ｍの構造を示したが、化合物半導体装置のソース電極、
ドレイン電極等のコンタクト電極金属，たとえば化合物
半導体では極めて一般的な金一ゲルマニウム合金（Ａｕ
−Ｇｅ合金）と金（Ａｕ）膜からなる複合膜をパターニ
ングする場合も本発明のエッチング技術を用いることが
できる。たとえばＧａＡｓ−ＭＥＳＦＥＴのＡｕ−Ｇｅ
／Ａｕコンタクト電極のパターニングは以下のようにす
ればよい。

【００６３】（１）まずＣＶＤ法等により所定のフィー
ルド酸化膜を活性領域以外のｐ型ＧａＡｓ基板表面に形
成し、ＴｉＷ／Ｔｉからなるゲート電極２５のパターン
を用いたセルフアライメント法によりｎ⁺ソース領域２
３１，ｎ⁺ドレイン領域２３２を図４（ａ）と同様に形
成する。ｐ型ＧａＡｓ基板のかわりに半絶縁性ＧａＡｓ
基板でもよい。図４（ａ）のｐウェル部１９がＧａＡｓ
基板に相当する。たとえば⁷⁹Ｓｅ⁺あるいは³²Ｓ⁺を加
速電圧５０ＫｅＶ、ドーズ量Φ＝３×１０¹⁵〜１×１０
¹⁶ｃｍ^-2でイオン注入すればｎ⁺ソース領域２３１、ｎ
⁺ドレイン領域２３２が形成できる。耐圧が必要な時
は、ゲート電極２５の両側にＳｉＯ₂等のサイドウォー
ルを形成してからイオン注入をすればよい。（ＭＥＳＦ
ＥＴであるから図４（ａ）のゲート酸化膜２９は無いの
はもちろんである。またゲート電極下部のＧａＡｓ基板
表面にはｎ型チャンネル層が形成されている。）この後
ＳｉＯ₂膜をＣＶＤ法により厚さ３００ｎｍ堆積し、層
間絶縁膜１６７とし、図４（ａ）に示すものと同様な形
状を得る。

【００６４】（２）次にＳｉＯ₂膜１６７に図４（ｂ）
に示すと同様なコンタクトホールをｎ⁺ソース領域２３
１，ｎ⁺ドレイン領域２３２の上部のみに開孔し、その
上に、通常のＥＢ蒸着法により２００ｎｍの厚さのＡｕ
−Ｇｅ合金および金膜、からなるコンタクト電極層を形
成し、さらに５ｎｍの厚さのＴｉ膜を形成する。図４
（ｂ）ではＤＯＰＯＳ・バリアメタル層２５５が形成さ
れているが、本実施例ではこのＤＯＰＯＳ・バリアメタ
ル層２５５のかわりにＡｕ−Ｇｅ合金，金膜およびＴｉ
膜からなる複合膜を形成する。

【００６５】（３）次に図４（ｂ）に示すと同様なよう
に，通常のフォトリソグラフィーにより、すなわちフォ
トレジスト５１をマスクとしてＢＣｌ₃系のガスを用い
たプラズマエッチング法によりＴｉ膜のみをコンタクト
ホール周辺部のみに残るようパターニングする。

【００６６】（４）次にＴｉ膜をマスクとしてＡｕ−Ｇ
ｅ合金，金膜をエッチングする。この時のエッチング液
は、ハロゲン単体に臭素、ハロゲン化塩に臭化セチルピ
リジニム、有機溶媒にベンゼンを用いたものを使用す
る。エッチング液は３０℃に加熱して用いる。このエッ
チング液はコンタクト電極である金や金一ゲルマニウム
合金を溶解する能力があるが、マスク材としたチタン、
シリコン酸化膜、さらにゲート電極であるタングステン
は溶解しない。したがってマスクに覆われた部分のみを
残して選択的にエッチング除去することが可能である。
図４（ｂ）ではＴｉＷ／Ｔｉゲート電極２５はＳｉＯ₂
膜１６７でカバーされているが，ゲート電極２５が露出
していてもエッチングされない。なお、マスクとして使
用したチタン層はさらに配線を形成するときの接着層と
して使用することができる。また、化合物半導体基板の
エッチング液による溶解を防ぐため、基板裏面にはシリ
コン酸化膜を予め形成しておけばよい。このようにして
ｎ⁺ソース・ドレイン領域の表面のコンタクトホールの
内部のみ，あるいは内部とその周辺のみにＡｕ−Ｇｅ／
Ａｕコンタクト電極層が形成できる。なお、ＭＥＳＦＥ
Ｔを例に説明したが、ＨＥＭＴやＨＢＴ等の他の化合物
半導体装置のコンタクト電極層のパターニングに本発明
のエッチング技術を用いることができるのはもちろんで
ある。また化合物半導体装置の各種配線層のパターニン
グにも用いることができることは以上の説明で明らかで
あろう。またコンタクト電極はＡｕ−Ｇｅ／Ａｕのみに
限られるのでなくＴｉ／Ｐｔ／Ａｕ，ＡｕＧｅ／Ｎｉ／
Ｔｉ／Ａｕ，ＴｉＷＳｉ_x／Ａｕ，あるいはＰｄ／Ｇｅ
等でもよく，これらの各種貴金属の選択エッチングによ
るパターン形成が、リフトオフ工程を使わなくても可能
となる。

【００６７】

【発明の効果】以上詳述したように本発明によれば，従
来ウェットエッチング，ドライエッチングのいずれにお
いても微細加工が困難であった貴金属電極と高誘電率膜
からなる薄膜キャパシタを有する高集積化半導体記憶素
子やその他の貴金属薄膜を配線材料や電極材料として用
いる種々の半導体装置を実現でき、本発明の工業的価値
は極めて高い。

【００６８】本発明によれば、貴金属薄膜を配線層とし
て用いることが容易となり、配線層の抵抗に寄因する遅
延が小さくなり、半導体集積回路の高速化が可能とな
る。半導体集積回路の集積化が進むと、各セルが微細化
され、セル自身の動作速度は極めて速くなるが、各セル
間を接続する配線による伝搬遅延は極めて重大な問題と
なる。本発明の貴金属のエッチング方法を用いれば、貴
金属薄膜を配線金属として用いることが可能となり、半
導体集積回路の高集積化，高速動作化が可能となる。

【００６９】本発明によれば貴金属薄膜を金属・半導体
界面に形成することが容易となり、金属・半導体界面の
安定化・高信頼性化が可能となる。このためオーミック
コンタクト抵抗の低減化も容易となり半導体装置の高速
化、高周波化および低ノイズ化が可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るＤＲＡＭの断面
図。

【図２】本発明の第１の実施例に係るＤＲＡＭの平面
図。

【図３】本発明の第１の実施例に係るＤＲＡＭの等価回
路図。

【図４】本発明の第１の実施例に係るＤＲＡＭの製造工
程を示す図（その１）。

【図５】本発明の第１の実施例に係るＤＲＡＭの製造工
程を示す図（その２）。

【図６】本発明の第１の実施例に係るＤＲＡＭの製造工
程を示す図（その３）。

【図７】本発明の第２の実施例に係る不揮発性メモリの
断面図。

【図８】本発明の第２の実施例に係る不揮発性メモリの
等価回路図。

【図９】本発明の第２の実施例に係る不揮発性メモリの
製造工程を示す図。

【図１０】本発明の第３の実施例に係る不揮発性メモリ
の製造工程を示す図。

【図１１】本発明の第４の実施例に係る強誘電体キャパ
シタの製造工程を示す図。

【符号の説明】

１２ｎ基板１９ｐウェル２５，２５１ワード線２６ワード線選択回路２７ドライブ線駆動回路２８センスアップ２９ゲート酸化膜５１フォトレジスト５２イオン注入レジスト５３無機レジスト５９ＣＶＤＳｉＯ₂ １０３，１９６絶縁膜１６６，１６７，１６８，１６９層間絶縁膜２３１ソース領域２３２ドレイン領域２２２ドライブ線２３３ビット線２４２下部Ｐｔ電極２４３誘電体層（誘電体薄膜）２４４上部Ｗ電極２４５プレート電極２５５ＤＯＰＯＳ層とＴｉ／ＴｉＮバリアメタル層か
らなる複合膜層３４２下部Ｐｔ電極３４３誘電体層（誘電体薄膜）３４４上部Ｐｔ電極３５５コンタクト部４４２Ｔｉ／ＴｉＮ層４４４上部Ｐｔ電極４６８Ｓｉ基板４６９酸化膜９０１スイッチングトランジスタ９０２キャパシタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者矢吹元央神奈川県川崎市幸区小向東芝町１株式会社東芝研究開発センター内 (56)参考文献特開平７−201849（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/3213 H01L 21/28 H01L 21/306 H01L 21/8242 H01L 27/108

Claims

(57)【特許請求の範囲】

【請求項１】ハロゲン単体と、ハロゲン化塩と、有機
溶媒とを少なくとも含むエッチング液を用いて半導体装
置の表面に形成された貴金属薄膜を所定のマスク材を用
いて選択的にエッチングし、所望の貴金属薄膜のパター
ンを得ることを特徴とするエッチング方法。
【請求項２】前記貴金属薄膜は、半導体記憶装置の電
荷蓄積容量部の少なくとも一方の電極であることを特徴
とする請求項１記載のエッチング方法。
【請求項３】前記貴金属薄膜は白金（Ｐｔ）薄膜であ
ることを特徴とする請求項１記載のエッチング方法。
【請求項４】前記所定のマスク材は酸化物、窒化物、
炭化物、無機薄膜、金属薄膜、および感光性組成物から
なるグループから選択した前記エッチング液に対して不
溶なマスク材であることを特徴とする請求項１記載のエ
ッチング方法。