JP3392620B2 - 冗長化アナログ出力装置 - Google Patents
冗長化アナログ出力装置Info
- Publication number
- JP3392620B2 JP3392620B2 JP04612296A JP4612296A JP3392620B2 JP 3392620 B2 JP3392620 B2 JP 3392620B2 JP 04612296 A JP04612296 A JP 04612296A JP 4612296 A JP4612296 A JP 4612296A JP 3392620 B2 JP3392620 B2 JP 3392620B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- self
- current signal
- resistor
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Testing And Monitoring For Control Systems (AREA)
- Feedback Control In General (AREA)
- Safety Devices In Control Systems (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、例えば鉄鋼、石油
化学、製紙業、ごみ処理などの一般産業プラントのプロ
セス制御システムに用いられる冗長化アナログ出力装置
に係わり、特に、信頼性を向上し得る冗長化アナログ出
力装置に関する。
化学、製紙業、ごみ処理などの一般産業プラントのプロ
セス制御システムに用いられる冗長化アナログ出力装置
に係わり、特に、信頼性を向上し得る冗長化アナログ出
力装置に関する。
【０００２】
【従来の技術】例えば、鉄鋼、石油化学、製紙業、ごみ
処理などの一般産業プラントのプロセス制御システムで
は、連続（ループ）制御に高い信頼性が要求されてお
り、これに伴って、連続ループ制御の入出力を実行する
ハードウエアも高信頼性の実現が待望されている。
処理などの一般産業プラントのプロセス制御システムで
は、連続（ループ）制御に高い信頼性が要求されてお
り、これに伴って、連続ループ制御の入出力を実行する
ハードウエアも高信頼性の実現が待望されている。
【０００３】この種のハードウエアは、高信頼性を確保
する観点から一般的に冗長化されており、例えば、ハー
ドウエアのうちのアナログ出力部（ＤＣ４〜２０ｍＡ出
力信号）を示す冗長化アナログ出力装置が実現されてい
る。
する観点から一般的に冗長化されており、例えば、ハー
ドウエアのうちのアナログ出力部（ＤＣ４〜２０ｍＡ出
力信号）を示す冗長化アナログ出力装置が実現されてい
る。
【０００４】図７はこの種の冗長化アナログ出力装置の
構成を示す模式図である。この冗長化アナログ出力装置
は、上位コントローラ１が伝送ライン２を介して２枚の
アナログ出力ボード３Ａ，３Ｂの夫々の伝送制御部４
Ａ，４Ｂに接続されている。なお、局としての各アナロ
グ出力ボード３Ａ，３Ｂはマスタ側（常用側）とスレー
ブ側（待機側）とで互いに同一のハードウエア構成を有
するため、マスタ側の構成要素に“Ａ”の添字を付け、
スレーブ側の構成要素に“Ｂ”の添字を付けて説明す
る。また、重複した説明を避けるため、主にマスタ側の
アナログ出力ボード（常用局）３Ａを例に挙げて述べ
る。
構成を示す模式図である。この冗長化アナログ出力装置
は、上位コントローラ１が伝送ライン２を介して２枚の
アナログ出力ボード３Ａ，３Ｂの夫々の伝送制御部４
Ａ，４Ｂに接続されている。なお、局としての各アナロ
グ出力ボード３Ａ，３Ｂはマスタ側（常用側）とスレー
ブ側（待機側）とで互いに同一のハードウエア構成を有
するため、マスタ側の構成要素に“Ａ”の添字を付け、
スレーブ側の構成要素に“Ｂ”の添字を付けて説明す
る。また、重複した説明を避けるため、主にマスタ側の
アナログ出力ボード（常用局）３Ａを例に挙げて述べ
る。
【０００５】アナログ出力ボード３Ａでは、伝送制御部
４Ａがバス５Ａを介してマイクロプロセッサ６Ａ、切替
制御部７Ａ、ＮＡＮＤ回路８Ａ、Ｄ／Ａ変換部９Ａ及び
Ａ／Ｄ変換部１０Ａに夫々接続されている。Ｄ／Ａ変換
部９Ａは、電流／電圧変換抵抗１１Ａ及び逆流防止ダイ
オード１２Ａを介して出力伝送ライン１３に接続され、
出力伝送ライン１３は操作弁などの対象プラント１４に
接続されている。
４Ａがバス５Ａを介してマイクロプロセッサ６Ａ、切替
制御部７Ａ、ＮＡＮＤ回路８Ａ、Ｄ／Ａ変換部９Ａ及び
Ａ／Ｄ変換部１０Ａに夫々接続されている。Ｄ／Ａ変換
部９Ａは、電流／電圧変換抵抗１１Ａ及び逆流防止ダイ
オード１２Ａを介して出力伝送ライン１３に接続され、
出力伝送ライン１３は操作弁などの対象プラント１４に
接続されている。
【０００６】電流／電圧変換抵抗１１Ａは、両端が差動
アンプ１５Ａを介してＡ／Ｄ変換部１０Ａに接続され、
Ｄ／Ａ変換部９Ａからの出力の有無を抽出可能としてい
る。切替制御部７Ａは、ＮＡＮＤ回路８Ａを介して切替
トランジスタ１６Ａのベースに接続される一方、他のア
ナログ出力ボード３Ｂの切替制御部７Ｂに接続されてい
る。
アンプ１５Ａを介してＡ／Ｄ変換部１０Ａに接続され、
Ｄ／Ａ変換部９Ａからの出力の有無を抽出可能としてい
る。切替制御部７Ａは、ＮＡＮＤ回路８Ａを介して切替
トランジスタ１６Ａのベースに接続される一方、他のア
ナログ出力ボード３Ｂの切替制御部７Ｂに接続されてい
る。
【０００７】ＮＡＮＤ回路８Ａは、他のアナログ出力ボ
ード３ＢのＮＡＮＤ回路８Ｂに対し、互いに出力端子と
一方の入力端子とが接続されており、且つ、この出力端
子を介して自己のアナログ出力ボード３Ａにおける切替
トランジスタ１６Ａのベースに出力信号を送出可能とな
っている。
ード３ＢのＮＡＮＤ回路８Ｂに対し、互いに出力端子と
一方の入力端子とが接続されており、且つ、この出力端
子を介して自己のアナログ出力ボード３Ａにおける切替
トランジスタ１６Ａのベースに出力信号を送出可能とな
っている。
【０００８】このように構成された冗長化アナログ出力
装置は次のように動作する。起動時において、図示しな
い主電源を投入すると、２枚のアナログ出力ボード３
Ａ，３Ｂでは同時に電源が投入される。
装置は次のように動作する。起動時において、図示しな
い主電源を投入すると、２枚のアナログ出力ボード３
Ａ，３Ｂでは同時に電源が投入される。
【０００９】電源投入時、２枚のアナログ出力ボード３
Ａ，３Ｂは、夫々切替トランジスタ１６Ａ、１６Ｂがオ
フ動作状態となる。ここで、両アナログ出力ボード３
Ａ，３Ｂは、先にマスタ側のアナログ出力ボード３Ａが
立上り、しかる後、スレーブ側のアナログ出力ボード
（待機局）３Ｂが立上るようにソフトウエアタイマ（図
示せず）が設定されている。なお、この種のソフトウエ
アタイマは、例えば予め通常時のマスタ側又はスレーブ
側を示すスロット情報を不揮発性メモリに記憶してお
き、電源立上り時に、スレーブ側と示されたマイクロプ
ロセッサ６Ｂが立上り動作時間を遅らせるようにして構
成可能である。
Ａ，３Ｂは、夫々切替トランジスタ１６Ａ、１６Ｂがオ
フ動作状態となる。ここで、両アナログ出力ボード３
Ａ，３Ｂは、先にマスタ側のアナログ出力ボード３Ａが
立上り、しかる後、スレーブ側のアナログ出力ボード
（待機局）３Ｂが立上るようにソフトウエアタイマ（図
示せず）が設定されている。なお、この種のソフトウエ
アタイマは、例えば予め通常時のマスタ側又はスレーブ
側を示すスロット情報を不揮発性メモリに記憶してお
き、電源立上り時に、スレーブ側と示されたマイクロプ
ロセッサ６Ｂが立上り動作時間を遅らせるようにして構
成可能である。
【００１０】これにより、マスタ側のアナログ出力ボー
ド３Ａでは、マイクロプロセッサ６Ａが動作を開始する
と、このマイクロプロセッサ６Ａが切替制御部７Ａを介
してスレーブ側の切替制御部７Ｂのステータスを読出
す。このとき、スレーブ側のアナログ出力ボード３Ｂが
動作開始前のため、マスタ側のマイクロプロセッサ６Ａ
は、スレーブ側のステータスをスタンバイ状態であると
認識し、マスタ側をオンライン（外部出力）状態とする
ため、切替制御部７Ａにオンライン昇格コマンドを送出
する。
ド３Ａでは、マイクロプロセッサ６Ａが動作を開始する
と、このマイクロプロセッサ６Ａが切替制御部７Ａを介
してスレーブ側の切替制御部７Ｂのステータスを読出
す。このとき、スレーブ側のアナログ出力ボード３Ｂが
動作開始前のため、マスタ側のマイクロプロセッサ６Ａ
は、スレーブ側のステータスをスタンバイ状態であると
認識し、マスタ側をオンライン（外部出力）状態とする
ため、切替制御部７Ａにオンライン昇格コマンドを送出
する。
【００１１】切替制御部７Ａはこのオンライン昇格コマ
ンドを受けると、ＮＡＮＤ回路８Ａへのオンライン出力
信号を“Ｈ”レベルに設定する。ＮＡＮＤ回路８Ａは、
スレーブ側からの入力信号が“Ｈ”レベルのため、出力
を“Ｌ”レベルとして切替トランジスタ１６Ａのベース
に与える。
ンドを受けると、ＮＡＮＤ回路８Ａへのオンライン出力
信号を“Ｈ”レベルに設定する。ＮＡＮＤ回路８Ａは、
スレーブ側からの入力信号が“Ｈ”レベルのため、出力
を“Ｌ”レベルとして切替トランジスタ１６Ａのベース
に与える。
【００１２】切替トランジスタ１６Ａは、“Ｌ”レベル
の出力をベースに受けると、オン状態からオフ状態にな
り、Ｄ／Ａ変換部９Ａからの電流出力を可能とする。し
かる後、マスタ側のアナログ出力ボード３Ａでは、伝送
制御部４Ａが上位コントローラ１から出力データを受信
し、この出力データをマイクロプロセッサ６Ａが伝送制
御部４Ａから読出してＤ／Ａ変換部９Ａに設定する。
の出力をベースに受けると、オン状態からオフ状態にな
り、Ｄ／Ａ変換部９Ａからの電流出力を可能とする。し
かる後、マスタ側のアナログ出力ボード３Ａでは、伝送
制御部４Ａが上位コントローラ１から出力データを受信
し、この出力データをマイクロプロセッサ６Ａが伝送制
御部４Ａから読出してＤ／Ａ変換部９Ａに設定する。
【００１３】これにより、Ｄ／Ａ変換部９Ａは、設定さ
れた出力データに比例して電流信号を出力し、この電流
信号は電流／電圧変換抵抗１１Ａ及び逆流防止ダイオー
ド１２Ａを通して対象プラント１４に出力される。
れた出力データに比例して電流信号を出力し、この電流
信号は電流／電圧変換抵抗１１Ａ及び逆流防止ダイオー
ド１２Ａを通して対象プラント１４に出力される。
【００１４】一方、スレーブ側のアナログ出力ボード３
Ｂは、電源投入後、前述したようにマスタ側のアナログ
出力ボード３Ａよりも遅れて立上がる。立上り後、スレ
ーブ側のアナログ出力ボード３Ｂでは、前述同様に、マ
イクロプロセッサ６Ｂが相手系の切替制御部７Ａからス
テータスを読出す。このとき、マスタ側が既にオンライ
ン状態であるため、スレーブ側のマイクロプロセッサ６
Ｂは、相手系であるマスタ側のステータスをオンライン
状態であると認識し、切替制御部７Ａにオンライン昇格
コマンドを送出しない。
Ｂは、電源投入後、前述したようにマスタ側のアナログ
出力ボード３Ａよりも遅れて立上がる。立上り後、スレ
ーブ側のアナログ出力ボード３Ｂでは、前述同様に、マ
イクロプロセッサ６Ｂが相手系の切替制御部７Ａからス
テータスを読出す。このとき、マスタ側が既にオンライ
ン状態であるため、スレーブ側のマイクロプロセッサ６
Ｂは、相手系であるマスタ側のステータスをオンライン
状態であると認識し、切替制御部７Ａにオンライン昇格
コマンドを送出しない。
【００１５】これにより、スレーブ側の切替トランジス
タ１６Ｂは、オン状態を継続する。この状態で、スレー
ブ側のアナログ出力ボード３Ｂでは、伝送制御部４Ｂが
上位コントローラ１から出力データを受信し、この出力
データをマイクロプロセッサ６Ｂが伝送制御部４Ｂから
読出してＤ／Ａ変換部９Ｂに設定する。
タ１６Ｂは、オン状態を継続する。この状態で、スレー
ブ側のアナログ出力ボード３Ｂでは、伝送制御部４Ｂが
上位コントローラ１から出力データを受信し、この出力
データをマイクロプロセッサ６Ｂが伝送制御部４Ｂから
読出してＤ／Ａ変換部９Ｂに設定する。
【００１６】Ｄ／Ａ変換部９Ｂは、設定された出力デー
タに比例して電流信号を出力する。しかしながら、切替
トランジスタ１６Ｂがオン状態となっているため、Ｄ／
Ａ変換部９Ｂから出力された電流信号は、電流／電圧変
換抵抗１１Ｂを介して切替トランジスタ１６Ｂに流れる
ことにより、スレーブ側のアナログ出力ボード３Ｂ内で
自己消費されて、外部の対象プロセス１４には出力され
ない。
タに比例して電流信号を出力する。しかしながら、切替
トランジスタ１６Ｂがオン状態となっているため、Ｄ／
Ａ変換部９Ｂから出力された電流信号は、電流／電圧変
換抵抗１１Ｂを介して切替トランジスタ１６Ｂに流れる
ことにより、スレーブ側のアナログ出力ボード３Ｂ内で
自己消費されて、外部の対象プロセス１４には出力され
ない。
【００１７】次に、この構成における故障の自己診断方
法を説明する。いま、マスタ側及びスレーブ側のマイク
ロプロセッサ６Ａ，６Ｂは、出力データをＤ／Ａ変換部
９Ａ，９Ｂに設定し、しかる後、Ａ／Ｄ変換開始指令を
Ａ／Ｄ変換部１０Ａ，１０Ｂに与える。
法を説明する。いま、マスタ側及びスレーブ側のマイク
ロプロセッサ６Ａ，６Ｂは、出力データをＤ／Ａ変換部
９Ａ，９Ｂに設定し、しかる後、Ａ／Ｄ変換開始指令を
Ａ／Ｄ変換部１０Ａ，１０Ｂに与える。
【００１８】マスタ側のアナログ出力ボード３Ａでは、
Ｄ／Ａ変換部９Ａからの電流信号が電流／電圧変換抵抗
１１Ａ及び逆流防止ダイオード１２Ａを通して出力伝送
ライン１３に出力され、スレーブ側のアナログ出力ボー
ド３Ｂでは、Ｄ／Ａ変換部９Ｂからの電流信号が電流／
電圧変換抵抗１１Ｂを通して切替トランジスタ１６Ｂに
て自ボード３Ｂ内に吸込まれる。
Ｄ／Ａ変換部９Ａからの電流信号が電流／電圧変換抵抗
１１Ａ及び逆流防止ダイオード１２Ａを通して出力伝送
ライン１３に出力され、スレーブ側のアナログ出力ボー
ド３Ｂでは、Ｄ／Ａ変換部９Ｂからの電流信号が電流／
電圧変換抵抗１１Ｂを通して切替トランジスタ１６Ｂに
て自ボード３Ｂ内に吸込まれる。
【００１９】また、マスタ側及びスレーブ側のアナログ
出力ボード３Ａ，３Ｂでは、夫々Ｄ／Ａ変換部９Ａ，９
Ｂからの電流信号に対応して電流／電圧変換抵抗１１
Ａ，１１Ｂの両端の電位差が差動アンプ１５Ａ，１５Ｂ
を介してＡ／Ｄ変換部１０Ａ，１０Ｂに入力される。Ａ
／Ｄ変換部１０Ａ，１０Ｂは、前述したＡ／Ｄ変換開始
指令により、Ａ／Ｄ変換を開始しており、差動アンプ１
５Ａ，１５Ｂからの入力信号をＡ／Ｄ変換する。
出力ボード３Ａ，３Ｂでは、夫々Ｄ／Ａ変換部９Ａ，９
Ｂからの電流信号に対応して電流／電圧変換抵抗１１
Ａ，１１Ｂの両端の電位差が差動アンプ１５Ａ，１５Ｂ
を介してＡ／Ｄ変換部１０Ａ，１０Ｂに入力される。Ａ
／Ｄ変換部１０Ａ，１０Ｂは、前述したＡ／Ｄ変換開始
指令により、Ａ／Ｄ変換を開始しており、差動アンプ１
５Ａ，１５Ｂからの入力信号をＡ／Ｄ変換する。
【００２０】各マイクロプロセッサ６Ａ，６Ｂは、Ａ／
Ｄ変換の終了後、Ａ／Ｄ変換結果をＡ／Ｄ変換部１０
Ａ，１０Ｂから読出し、このＡ／Ｄ変換結果と出力デー
タとを比較してその差が許容範囲内か否かを診断し、診
断結果に従って正常／異常を判定する。
Ｄ変換の終了後、Ａ／Ｄ変換結果をＡ／Ｄ変換部１０
Ａ，１０Ｂから読出し、このＡ／Ｄ変換結果と出力デー
タとを比較してその差が許容範囲内か否かを診断し、診
断結果に従って正常／異常を判定する。
【００２１】しかる後、各マイクロプロセッサ６Ａ，６
Ｂは、この正常／異常判定結果を上位コントローラ１に
向けて伝送制御部４Ａ，４Ｂを介して伝送ライン２に送
出する。
Ｂは、この正常／異常判定結果を上位コントローラ１に
向けて伝送制御部４Ａ，４Ｂを介して伝送ライン２に送
出する。
【００２２】上位コントローラ１は、送出された正常／
異常判定結果が“異常”を示すとき、送出元がマスタ側
のアナログ出力ボード３Ａであれば、冗長化切替指令を
スレーブ側のアナログ出力ボード３Ｂに向けて伝送ライ
ン２に送出する。
異常判定結果が“異常”を示すとき、送出元がマスタ側
のアナログ出力ボード３Ａであれば、冗長化切替指令を
スレーブ側のアナログ出力ボード３Ｂに向けて伝送ライ
ン２に送出する。
【００２３】スレーブ側のアナログ出力ボード３Ｂで
は、この冗長化切替指令を受けると、マイクロプロセッ
サ６Ｂがオンライン昇格コマンドを切替制御部７Ｂに与
えることにより、前述同様に、切替制御部７ＢがＮＡＮ
Ｄ回路８Ｂへのオンライン出力信号を“Ｈ”レベルに設
定し、ＮＡＮＤ回路８Ｂが出力信号を“Ｌ”レベルにし
て切替トランジスタ１６Ｂのベースに与え、切替トラン
ジスタ１６Ｂをオフ状態としてＤ／Ａ変換部９Ｂからの
電流出力を可能とし、マスタ側に切替わる。
は、この冗長化切替指令を受けると、マイクロプロセッ
サ６Ｂがオンライン昇格コマンドを切替制御部７Ｂに与
えることにより、前述同様に、切替制御部７ＢがＮＡＮ
Ｄ回路８Ｂへのオンライン出力信号を“Ｈ”レベルに設
定し、ＮＡＮＤ回路８Ｂが出力信号を“Ｌ”レベルにし
て切替トランジスタ１６Ｂのベースに与え、切替トラン
ジスタ１６Ｂをオフ状態としてＤ／Ａ変換部９Ｂからの
電流出力を可能とし、マスタ側に切替わる。
【００２４】一方、マスタ側のアナログ出力ボード３Ａ
では、スレーブ側のアナログ出力ボード３Ｂがマスタ側
に切替わる過程にてＮＡＮＤ回路８Ｂが出力信号を
“Ｌ”レベルにしたことにより、この“Ｌ”レベルの出
力信号が自己のＮＡＮＤ回路８Ａに入力され、自己のＮ
ＡＮＤ回路８Ａが“Ｈ”レベルの出力を切替トランジス
タ１６Ａのベースに与え、切替トランジスタ１６Ａをオ
ン状態としてＤ／Ａ変換部９Ａからの電流信号を外部の
対象プロセス１４には出力不可とし、スレーブ側に切替
わる。
では、スレーブ側のアナログ出力ボード３Ｂがマスタ側
に切替わる過程にてＮＡＮＤ回路８Ｂが出力信号を
“Ｌ”レベルにしたことにより、この“Ｌ”レベルの出
力信号が自己のＮＡＮＤ回路８Ａに入力され、自己のＮ
ＡＮＤ回路８Ａが“Ｈ”レベルの出力を切替トランジス
タ１６Ａのベースに与え、切替トランジスタ１６Ａをオ
ン状態としてＤ／Ａ変換部９Ａからの電流信号を外部の
対象プロセス１４には出力不可とし、スレーブ側に切替
わる。
【００２５】なお、上位コントローラ１は、送出された
正常／異常判定結果が“異常”を示すときであって、送
出元がスレーブ側のアナログ出力ボード３Ｂであると
き、前述とは異なり、冗長化切替指令を送出せず、異常
通知を外部出力する。
正常／異常判定結果が“異常”を示すときであって、送
出元がスレーブ側のアナログ出力ボード３Ｂであると
き、前述とは異なり、冗長化切替指令を送出せず、異常
通知を外部出力する。
【００２６】
【発明が解決しようとする課題】しかしながら以上のよ
うな冗長化アナログ出力装置では、次のような問題があ
る。 （ａ）オンライン状態で動作中のマスタ側のアナログ出
力ボード３Ａにおいて、切替トランジスタ１６Ａが短絡
故障しても検出不可であるという問題があり、外部の対
象プロセス１４への電流信号の出力が消失（０ｍＡ）し
てしまう。 （ｂ）スタンバイ状態で動作中のスレーブ側のアナログ
出力ボード３Ｂにおいて、切替トランジスタ１６Ｂがオ
ープン故障しても検出不可であるという問題があり、外
部の対象プロセス１４に電流信号が流出してしまい、外
部の対象プロセスに２倍の電流信号が出力されてしま
う。 （ｃ）スタンバイ状態で動作中のスレーブ側のアナログ
出力ボード３Ｂにおいて、逆流防止ダイオード１２Ｂが
短絡故障した場合、マスタ側のアナログ出力ボード３Ａ
から出力される電流信号がスレーブ側のアナログ出力ボ
ード３Ｂの切替トランジスタ１６Ｂに吸込まれてしまう
問題があり、外部の対象プラント１４への電流信号の出
力が消失してしまう。
うな冗長化アナログ出力装置では、次のような問題があ
る。 （ａ）オンライン状態で動作中のマスタ側のアナログ出
力ボード３Ａにおいて、切替トランジスタ１６Ａが短絡
故障しても検出不可であるという問題があり、外部の対
象プロセス１４への電流信号の出力が消失（０ｍＡ）し
てしまう。 （ｂ）スタンバイ状態で動作中のスレーブ側のアナログ
出力ボード３Ｂにおいて、切替トランジスタ１６Ｂがオ
ープン故障しても検出不可であるという問題があり、外
部の対象プロセス１４に電流信号が流出してしまい、外
部の対象プロセスに２倍の電流信号が出力されてしま
う。 （ｃ）スタンバイ状態で動作中のスレーブ側のアナログ
出力ボード３Ｂにおいて、逆流防止ダイオード１２Ｂが
短絡故障した場合、マスタ側のアナログ出力ボード３Ａ
から出力される電流信号がスレーブ側のアナログ出力ボ
ード３Ｂの切替トランジスタ１６Ｂに吸込まれてしまう
問題があり、外部の対象プラント１４への電流信号の出
力が消失してしまう。
【００２７】このように、以上のような冗長化アナログ
出力装置では、冗長化システムを構成しているにもかか
わらず、切替トランジスタ１６Ａ，１６Ｂのオン故障、
オフ故障及び逆流防止ダイオード１２Ｂの短絡故障の検
出が不可である問題があり、これに伴い、プラント制御
自体が不可となる場合がある。この場合、故障したアナ
ログ出力ボード３Ａ，３Ｂの特定も不可であるため、プ
ラント制御の復帰まで多大な時間を要する問題がある。
まとめると、上述した諸問題により、信頼性を低下させ
てしまう問題がある。
出力装置では、冗長化システムを構成しているにもかか
わらず、切替トランジスタ１６Ａ，１６Ｂのオン故障、
オフ故障及び逆流防止ダイオード１２Ｂの短絡故障の検
出が不可である問題があり、これに伴い、プラント制御
自体が不可となる場合がある。この場合、故障したアナ
ログ出力ボード３Ａ，３Ｂの特定も不可であるため、プ
ラント制御の復帰まで多大な時間を要する問題がある。
まとめると、上述した諸問題により、信頼性を低下させ
てしまう問題がある。
【００２８】本発明は上記実情を考慮してなされたもの
で、対象プラントに出力される電流信号の異常をいち早
く確実に検出することにより、信頼性を向上し得る冗長
化アナログ出力装置を提供することを目的とする。
で、対象プラントに出力される電流信号の異常をいち早
く確実に検出することにより、信頼性を向上し得る冗長
化アナログ出力装置を提供することを目的とする。
【００２９】
【課題を解決するための手段】請求項１に対応する発明
は、上位制御装置に接続され、前記上位制御装置から送
信された出力データに比例して、同一の対象プラントに
向けて選択的に電流信号を外部伝送ラインに出力する電
流信号出力部を有した常用局及び待機局からなる冗長化
アナログ出力装置であって、前記常用局及び待機局は、
前記電流信号出力部と前記外部伝送ラインとの間に外部
出力抽出用抵抗が設けられ、且つこの外部出力抽出用抵
抗と前記電流信号出力部との間から電気的に分岐させて
スイッチング素子が接続され、このスイッチング素子と
直列に自己消費抽出用抵抗が設けられた構造を有し、前
記常用局としては、前記外部出力抽出用抵抗を介して抽
出される信号の値に基づいて外部出力に関する自己診断
を実行すると共に、前記自己消費用抽出抵抗を介して抽
出される信号の値に基づいて自己消費に関する自己診断
を実行し、前記抽出される信号の値と前記出力データと
の差が許容値を越えるとき、異常原因の指摘を含む出力
異常を前記上位制御装置に通知し、前記待機局として
は、前記自己消費用抽出抵抗を介して抽出される信号の
値に基づいて自己消費に関する自己診断を実行すると共
に、前記外部出力抽出用抵抗を介して抽出される信号の
値に基づいて外部出力に関する自己診断を実行し、前記
抽出される信号の値と前記出力データとの差が許容値を
越えるとき、異常原因の指摘を含む出力異常を前記上位
制御装置に通知する冗長化アナログ出力装置である。ま
た、請求項５に対応する発明は、請求項１に対応する発
明において、前記常用局及び待機局としては、前記電流
信号出力部と前記外部伝送ラインとの間に外部出力抽出
用抵抗及び逆流防止ダイオードが設けられ、前記スイッ
チング素子をＮＡＮＤ回路を介してオンオフ制御する切
替制御部が設けられた構造を有し、前記常用局として
は、前記外部出力に関する自己診断を実行し、前記抽出
される信号の値が前記出力データよりも許容差を越えて
低いとき、前記自己消費用抽出抵抗の両端電位差が出力
データに近い値であれば、前記切替制御部の故障による
スイッチング素子のオン動作又は前記スイッチング素子
の短絡故障が異常原因である旨の指摘を含む出力異常を
前記上位制御装置に通知し、前記自己消費用抽出抵抗の
両端電位差が約零値であれば、前記逆流防止ダイオード
のオープン故障、前記外部伝送ラインの断線故障又は漏
れ電流の増加による電流信号の低下が異常原因である旨
の指摘を含む出力異常を前記上位制御装置に通知し、前
記待機局としては、前記自己消費に関する自己診断を実
行し、前記自己消費用抽出抵抗を介して抽出される信号
の値が約零値であれば、前記切替制御部の故障によるス
イッチング素子のオン動作又は前記スイッチング素子の
オープン故障が異常原因である旨の指摘を含む出力異常
を前記上位制御装置に通知し、前記自己消費用抽出抵抗
の両端電位差が前記出力データの約２倍であれば、前記
逆流防止ダイオードの短絡故障が異常原因である旨の指
摘を含む出力異常を前記上位制御装置に通知する冗長化
アナログ出力装置である。
は、上位制御装置に接続され、前記上位制御装置から送
信された出力データに比例して、同一の対象プラントに
向けて選択的に電流信号を外部伝送ラインに出力する電
流信号出力部を有した常用局及び待機局からなる冗長化
アナログ出力装置であって、前記常用局及び待機局は、
前記電流信号出力部と前記外部伝送ラインとの間に外部
出力抽出用抵抗が設けられ、且つこの外部出力抽出用抵
抗と前記電流信号出力部との間から電気的に分岐させて
スイッチング素子が接続され、このスイッチング素子と
直列に自己消費抽出用抵抗が設けられた構造を有し、前
記常用局としては、前記外部出力抽出用抵抗を介して抽
出される信号の値に基づいて外部出力に関する自己診断
を実行すると共に、前記自己消費用抽出抵抗を介して抽
出される信号の値に基づいて自己消費に関する自己診断
を実行し、前記抽出される信号の値と前記出力データと
の差が許容値を越えるとき、異常原因の指摘を含む出力
異常を前記上位制御装置に通知し、前記待機局として
は、前記自己消費用抽出抵抗を介して抽出される信号の
値に基づいて自己消費に関する自己診断を実行すると共
に、前記外部出力抽出用抵抗を介して抽出される信号の
値に基づいて外部出力に関する自己診断を実行し、前記
抽出される信号の値と前記出力データとの差が許容値を
越えるとき、異常原因の指摘を含む出力異常を前記上位
制御装置に通知する冗長化アナログ出力装置である。ま
た、請求項５に対応する発明は、請求項１に対応する発
明において、前記常用局及び待機局としては、前記電流
信号出力部と前記外部伝送ラインとの間に外部出力抽出
用抵抗及び逆流防止ダイオードが設けられ、前記スイッ
チング素子をＮＡＮＤ回路を介してオンオフ制御する切
替制御部が設けられた構造を有し、前記常用局として
は、前記外部出力に関する自己診断を実行し、前記抽出
される信号の値が前記出力データよりも許容差を越えて
低いとき、前記自己消費用抽出抵抗の両端電位差が出力
データに近い値であれば、前記切替制御部の故障による
スイッチング素子のオン動作又は前記スイッチング素子
の短絡故障が異常原因である旨の指摘を含む出力異常を
前記上位制御装置に通知し、前記自己消費用抽出抵抗の
両端電位差が約零値であれば、前記逆流防止ダイオード
のオープン故障、前記外部伝送ラインの断線故障又は漏
れ電流の増加による電流信号の低下が異常原因である旨
の指摘を含む出力異常を前記上位制御装置に通知し、前
記待機局としては、前記自己消費に関する自己診断を実
行し、前記自己消費用抽出抵抗を介して抽出される信号
の値が約零値であれば、前記切替制御部の故障によるス
イッチング素子のオン動作又は前記スイッチング素子の
オープン故障が異常原因である旨の指摘を含む出力異常
を前記上位制御装置に通知し、前記自己消費用抽出抵抗
の両端電位差が前記出力データの約２倍であれば、前記
逆流防止ダイオードの短絡故障が異常原因である旨の指
摘を含む出力異常を前記上位制御装置に通知する冗長化
アナログ出力装置である。
【００３０】また、請求項２に対応する発明は、請求項
１に対応する冗長化アナログ出力装置において、前記待
機局としては、前記自己消費に関する自己診断の結果が
異常を示すとき、ソフトウエア処理により、自局の電流
信号出力部から送出される電流信号を零値とする冗長化
アナログ出力装置である。
１に対応する冗長化アナログ出力装置において、前記待
機局としては、前記自己消費に関する自己診断の結果が
異常を示すとき、ソフトウエア処理により、自局の電流
信号出力部から送出される電流信号を零値とする冗長化
アナログ出力装置である。
【００３１】さらに、請求項３に対応する発明は、請求
項１に対応する冗長化アナログ出力装置において、前記
電流信号出力部としては、複数の電流信号を異なる対象
プラントに向けて個別に出力するための複数の出力端子
を有し、前記各出力端子としては、夫々互いに異なる前
記外部出力抽出用抵抗、前記スイッチング素子及び前記
自己消費抽出用抵抗からなる電流ラインに接続され、前
記電流信号出力部から出力される各電流信号を個別に抽
出する構造を備えた冗長化アナログ出力装置である。
項１に対応する冗長化アナログ出力装置において、前記
電流信号出力部としては、複数の電流信号を異なる対象
プラントに向けて個別に出力するための複数の出力端子
を有し、前記各出力端子としては、夫々互いに異なる前
記外部出力抽出用抵抗、前記スイッチング素子及び前記
自己消費抽出用抵抗からなる電流ラインに接続され、前
記電流信号出力部から出力される各電流信号を個別に抽
出する構造を備えた冗長化アナログ出力装置である。
【００３２】また、請求項４に対応する発明は、請求項
３に対応する冗長化アナログ出力装置において、前記待
機局としては、前記電流信号の出力整定の待ち時間中、
前記外部出力抽出用抵抗を介して信号を抽出し、この抽
出された信号の値が零値を越えて異常を示すとき、ソフ
トウエア処理により、自局の電流信号出力部のうちの該
当する出力端子から送出される電流信号を零値とする冗
長化アナログ出力装置である。
３に対応する冗長化アナログ出力装置において、前記待
機局としては、前記電流信号の出力整定の待ち時間中、
前記外部出力抽出用抵抗を介して信号を抽出し、この抽
出された信号の値が零値を越えて異常を示すとき、ソフ
トウエア処理により、自局の電流信号出力部のうちの該
当する出力端子から送出される電流信号を零値とする冗
長化アナログ出力装置である。
【００３３】従って、請求項１，５に対応する発明は以
上のような手段を講じたことにより、常用局が外部出力
抽出用抵抗を介して抽出される信号の値及び自己消費用
抽出抵抗を介して抽出される信号の値に基づいて外部出
力に関する自己診断を実行し、待機局が自己消費用抽出
抵抗を介して抽出される信号の値及び外部出力抽出用抵
抗を介して抽出される信号の値に基づいて自己消費に関
する自己診断を実行するので、対象プラントに出力され
る電流信号の異常をいち早く確実に検出することによ
り、信頼性を向上させることができる。また、常用局及
び待機局は、自己診断の結果、抽出される信号の値と出
力データとの差が許容値を越えるとき、異常原因の指摘
を含む出力異常を上位制御装置に通知することができ
る。
上のような手段を講じたことにより、常用局が外部出力
抽出用抵抗を介して抽出される信号の値及び自己消費用
抽出抵抗を介して抽出される信号の値に基づいて外部出
力に関する自己診断を実行し、待機局が自己消費用抽出
抵抗を介して抽出される信号の値及び外部出力抽出用抵
抗を介して抽出される信号の値に基づいて自己消費に関
する自己診断を実行するので、対象プラントに出力され
る電流信号の異常をいち早く確実に検出することによ
り、信頼性を向上させることができる。また、常用局及
び待機局は、自己診断の結果、抽出される信号の値と出
力データとの差が許容値を越えるとき、異常原因の指摘
を含む出力異常を上位制御装置に通知することができ
る。
【００３４】また、請求項２に対応する発明は、請求項
１に対応する待機局が、自己消費に関する自己診断の結
果が異常を示すとき、ソフトウエア処理により、自局の
電流信号出力部から送出される電流信号を零値とするの
で、請求項１に対応する作用に加え、待機局における異
常によって外部に電流信号が流出する場合であっても、
その流出時間を大幅に短くでき、プラント制御への悪影
響を最小限に止めることができる。
１に対応する待機局が、自己消費に関する自己診断の結
果が異常を示すとき、ソフトウエア処理により、自局の
電流信号出力部から送出される電流信号を零値とするの
で、請求項１に対応する作用に加え、待機局における異
常によって外部に電流信号が流出する場合であっても、
その流出時間を大幅に短くでき、プラント制御への悪影
響を最小限に止めることができる。
【００３５】さらに、請求項３に対応する発明は、請求
項１に対応する電流信号出力部としては、複数の電流信
号を異なる対象プラントに向けて個別に出力するための
複数の出力端子を有し、各出力端子としては、夫々互い
に異なる外部出力抽出用抵抗、スイッチング素子及び自
己消費抽出用抵抗からなる電流ラインに接続されること
により、電流信号出力部から出力される各電流信号を個
別に抽出するので、請求項１に対応する作用に加え、複
数の対象プラントを制御する場合であっても実施するこ
とができる。
項１に対応する電流信号出力部としては、複数の電流信
号を異なる対象プラントに向けて個別に出力するための
複数の出力端子を有し、各出力端子としては、夫々互い
に異なる外部出力抽出用抵抗、スイッチング素子及び自
己消費抽出用抵抗からなる電流ラインに接続されること
により、電流信号出力部から出力される各電流信号を個
別に抽出するので、請求項１に対応する作用に加え、複
数の対象プラントを制御する場合であっても実施するこ
とができる。
【００３６】また、請求項４に対応する発明は、請求項
３に対応する待機局が、電流信号の出力整定の待ち時間
中、外部出力抽出用抵抗を介して信号を抽出し、この抽
出された信号の値が零値を越えて異常を示すとき、ソフ
トウエア処理により、自局の電流信号出力部のうちの該
当する出力端子から送出される電流信号を零値とするの
で、請求項３に対応する作用に加え、出力整定の待ち時
間中に電流信号の出力の有無を検出することにより、本
来の診断性能を低下させずに、待機局から対象プラント
への電流信号流出事故をいち早く検出できると共に、検
出した場合に待機局の電流信号を零値に設定するので、
未然にプラント制御への悪影響を阻止することができ
る。
３に対応する待機局が、電流信号の出力整定の待ち時間
中、外部出力抽出用抵抗を介して信号を抽出し、この抽
出された信号の値が零値を越えて異常を示すとき、ソフ
トウエア処理により、自局の電流信号出力部のうちの該
当する出力端子から送出される電流信号を零値とするの
で、請求項３に対応する作用に加え、出力整定の待ち時
間中に電流信号の出力の有無を検出することにより、本
来の診断性能を低下させずに、待機局から対象プラント
への電流信号流出事故をいち早く検出できると共に、検
出した場合に待機局の電流信号を零値に設定するので、
未然にプラント制御への悪影響を阻止することができ
る。
【００３７】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。 （第１の実施の形態）図１は本発明の第１の実施の形態
に係る冗長化アナログ出力装置の構成を示す模式図であ
り、図６と同一部分には同一符号を付してその詳しい説
明を省略し、ここでは異なる部分についてのみ述べる。
て図面を参照しながら説明する。 （第１の実施の形態）図１は本発明の第１の実施の形態
に係る冗長化アナログ出力装置の構成を示す模式図であ
り、図６と同一部分には同一符号を付してその詳しい説
明を省略し、ここでは異なる部分についてのみ述べる。
【００３８】すなわち、本実施の形態装置は、対象プラ
ント１４に出力される電流信号に対してその異常の迅速
かつ確実な検出を図るものであり、具体的には図１に示
すように、電流／電圧変換抵抗１１Ａ，１１Ｂ及び差動
アンプ１５Ａ，１５Ｂを省略し、マイクロプロセッサ６
Ａ，６Ｂに代えてマイクロプロセッサ２０Ａ，２０Ｂを
有し、また、Ｄ／Ａ変換部（信号出力部）９Ａ，９Ｂと
逆流防止ダイオード１２Ａ，１２Ｂとの間に分岐部２１
Ａ，２１Ｂを設け、この分岐部２１Ａ，２１Ｂと逆流防
止ダイオード１２Ａ，１２Ｂとの間に電気的に介在した
第１の電流／電圧変換抵抗２２Ａ，２２Ｂと、この第１
の電流／電圧変換抵抗２２Ａ，２２Ｂの両端の電位差を
増幅する第１の差動アンプ２３Ａ，２３Ｂと、分岐部２
１Ａ，２１Ｂと切替トランジスタ１６Ａ，１６Ｂのコレ
クタとの間に電気的に介在した第２の電流／電圧変換抵
抗２４Ａ，２４Ｂと、この第２の電流／電圧変換抵抗２
４Ａ，２４Ｂの両端の電位差を増幅する第２の差動アン
プ２５Ａ，２５Ｂと、バス５Ａ，５Ｂを介してマイクロ
プロセッサ２０Ａ，２０Ｂに制御され、第１及び第２の
差動アンプ２３Ａ，２３Ｂ，２５Ａ，２５Ｂの出力を選
択的にＡ／Ｄ変換部１０Ａ，１０Ｂに与えるマルチプレ
クサ２６Ａ，２６Ｂとを有してなるアナログ出力ボード
３０Ａ，３０Ｂを備えている。
ント１４に出力される電流信号に対してその異常の迅速
かつ確実な検出を図るものであり、具体的には図１に示
すように、電流／電圧変換抵抗１１Ａ，１１Ｂ及び差動
アンプ１５Ａ，１５Ｂを省略し、マイクロプロセッサ６
Ａ，６Ｂに代えてマイクロプロセッサ２０Ａ，２０Ｂを
有し、また、Ｄ／Ａ変換部（信号出力部）９Ａ，９Ｂと
逆流防止ダイオード１２Ａ，１２Ｂとの間に分岐部２１
Ａ，２１Ｂを設け、この分岐部２１Ａ，２１Ｂと逆流防
止ダイオード１２Ａ，１２Ｂとの間に電気的に介在した
第１の電流／電圧変換抵抗２２Ａ，２２Ｂと、この第１
の電流／電圧変換抵抗２２Ａ，２２Ｂの両端の電位差を
増幅する第１の差動アンプ２３Ａ，２３Ｂと、分岐部２
１Ａ，２１Ｂと切替トランジスタ１６Ａ，１６Ｂのコレ
クタとの間に電気的に介在した第２の電流／電圧変換抵
抗２４Ａ，２４Ｂと、この第２の電流／電圧変換抵抗２
４Ａ，２４Ｂの両端の電位差を増幅する第２の差動アン
プ２５Ａ，２５Ｂと、バス５Ａ，５Ｂを介してマイクロ
プロセッサ２０Ａ，２０Ｂに制御され、第１及び第２の
差動アンプ２３Ａ，２３Ｂ，２５Ａ，２５Ｂの出力を選
択的にＡ／Ｄ変換部１０Ａ，１０Ｂに与えるマルチプレ
クサ２６Ａ，２６Ｂとを有してなるアナログ出力ボード
３０Ａ，３０Ｂを備えている。
【００３９】ここで、マイクロプロセッサ２０Ａ，２０
Ｂは、前述した出力データの設定機能及びマスタ側／ス
レーブ側の切替機能に加え、第１の電流／電圧変換抵抗
２２Ａ，２２Ｂ、第１の差動アンプ２３Ａ，２３Ｂ、マ
ルチプレクサ２６Ａ，２６Ｂ及びＡ／Ｄ変換部１０Ａ，
１０Ｂを介して抽出される信号の値に基づいて外部出力
に関する自己診断を実行する機能と、第２の電流／電圧
変換抵抗２４Ａ，２４Ｂ、第２の差動アンプ２５Ａ，２
５Ｂ、マルチプレクサ２６Ａ，２６Ｂ及びＡ／Ｄ変換部
１０Ａ，１０Ｂを介して抽出される信号の値に基づいて
自己消費に関する自己診断を実行する機能をもってい
る。
Ｂは、前述した出力データの設定機能及びマスタ側／ス
レーブ側の切替機能に加え、第１の電流／電圧変換抵抗
２２Ａ，２２Ｂ、第１の差動アンプ２３Ａ，２３Ｂ、マ
ルチプレクサ２６Ａ，２６Ｂ及びＡ／Ｄ変換部１０Ａ，
１０Ｂを介して抽出される信号の値に基づいて外部出力
に関する自己診断を実行する機能と、第２の電流／電圧
変換抵抗２４Ａ，２４Ｂ、第２の差動アンプ２５Ａ，２
５Ｂ、マルチプレクサ２６Ａ，２６Ｂ及びＡ／Ｄ変換部
１０Ａ，１０Ｂを介して抽出される信号の値に基づいて
自己消費に関する自己診断を実行する機能をもってい
る。
【００４０】次に、以上のように構成された冗長化アナ
ログ出力装置の動作を図２のフローチャートを用いて説
明する。いま、図示しない主電源が投入されると（ＳＴ
１）、マスタ側及びスレーブ側のアナログ出力ボード３
０Ａ，３０Ｂにおいては、マイクロプロセッサ２０Ａ，
２０Ｂがバス５Ａ，５Ｂを介して不揮発性メモリ（図示
せず）内のスロット情報を読み取り、このスロット情報
に基づいてマスタ側かスレーブ側かを判定する（ＳＴ
２）。
ログ出力装置の動作を図２のフローチャートを用いて説
明する。いま、図示しない主電源が投入されると（ＳＴ
１）、マスタ側及びスレーブ側のアナログ出力ボード３
０Ａ，３０Ｂにおいては、マイクロプロセッサ２０Ａ，
２０Ｂがバス５Ａ，５Ｂを介して不揮発性メモリ（図示
せず）内のスロット情報を読み取り、このスロット情報
に基づいてマスタ側かスレーブ側かを判定する（ＳＴ
２）。
【００４１】ステップＳＴ２の判定が“スレーブ側”を
示すとき、マイクロプロセッサ２０Ｂは、タイマを起動
すると共に（ＳＴ３）、タイムアップしたか否かを判定
して（ＳＴ４）この判定結果が“タイムアップした”旨
を示すまでステップＳＴ５に進むまでの立上り動作時間
を遅らせる。
示すとき、マイクロプロセッサ２０Ｂは、タイマを起動
すると共に（ＳＴ３）、タイムアップしたか否かを判定
して（ＳＴ４）この判定結果が“タイムアップした”旨
を示すまでステップＳＴ５に進むまでの立上り動作時間
を遅らせる。
【００４２】一方、ステップＳＴ２の判定が“マスタ
側”を示すとき、マイクロプロセッサ２０Ａは、伝送制
御部４Ａ内の情報を読出して上位コントローラ１から冗
長化切替指令を受けたか否かを判定する（ＳＴ５）。
側”を示すとき、マイクロプロセッサ２０Ａは、伝送制
御部４Ａ内の情報を読出して上位コントローラ１から冗
長化切替指令を受けたか否かを判定する（ＳＴ５）。
【００４３】次に、各マイクロプロセッサ２０Ａ，２０
Ｂは、ステップＳＴ５の判定の結果、冗長化切替指令を
受けた場合にはオンライン昇格コマンドを切替制御部７
Ａ，７Ｂに送出し（ＳＴ６）、切替制御部はこのオンラ
イン昇格コマンドを受けると、ＮＡＮＤ回路へのオンラ
イン出力信号を“Ｈ”レベルに設定することにより（Ｓ
Ｔ７）、前述同様に、切替トランジスタをオフ状態とし
てＤ／Ａ変換部からの電流出力を可能とし、次のステッ
プＳＴ８に進む。
Ｂは、ステップＳＴ５の判定の結果、冗長化切替指令を
受けた場合にはオンライン昇格コマンドを切替制御部７
Ａ，７Ｂに送出し（ＳＴ６）、切替制御部はこのオンラ
イン昇格コマンドを受けると、ＮＡＮＤ回路へのオンラ
イン出力信号を“Ｈ”レベルに設定することにより（Ｓ
Ｔ７）、前述同様に、切替トランジスタをオフ状態とし
てＤ／Ａ変換部からの電流出力を可能とし、次のステッ
プＳＴ８に進む。
【００４４】また、ステップＳＴ５の判定結果が冗長化
切替指令を受けない旨を示すとき、マイクロプロセッサ
２０Ａ，２０Ｂは、上位コントローラ１から送信された
出力データを伝送制御部４Ａ，４Ｂから読出して（ＳＴ
９）その出力データをＤ／Ａ変換部９Ａ，９Ｂに設定す
る（ＳＴ９）。Ｄ／Ａ変換部９Ａ，９Ｂはその出力デー
タに比例して電流信号を出力する。この電流信号は、マ
スタ側の場合、第１の電流／電圧変換抵抗２２Ａ及び逆
流防止ダイオード１２Ａを通して出力伝送ライン１３に
出力され、スレーブ側の場合、第２の電流／電圧変換抵
抗２４Ｂ及び切替トランジスタ１６Ｂを通してボード３
０Ｂ内で自己消費される。
切替指令を受けない旨を示すとき、マイクロプロセッサ
２０Ａ，２０Ｂは、上位コントローラ１から送信された
出力データを伝送制御部４Ａ，４Ｂから読出して（ＳＴ
９）その出力データをＤ／Ａ変換部９Ａ，９Ｂに設定す
る（ＳＴ９）。Ｄ／Ａ変換部９Ａ，９Ｂはその出力デー
タに比例して電流信号を出力する。この電流信号は、マ
スタ側の場合、第１の電流／電圧変換抵抗２２Ａ及び逆
流防止ダイオード１２Ａを通して出力伝送ライン１３に
出力され、スレーブ側の場合、第２の電流／電圧変換抵
抗２４Ｂ及び切替トランジスタ１６Ｂを通してボード３
０Ｂ内で自己消費される。
【００４５】ここで、各アナログ出力ボード３０Ａ，３
０Ｂにおいては、この電流信号の出力経路における整定
時間だけ待機した後（ＳＴ１０）、夫々マイクロプロセ
ッサ２０Ａ，２０Ｂが自ボード３０Ａ，３０Ｂのオンラ
イン状態か否かを判定し（ＳＴ１１）、“オンライン状
態”と判定した場合、第１の電流／電圧変換抵抗２２Ａ
から電流信号を抽出するために第１の差動アンプ２３Ａ
を選択する旨のチャンネル選択信号をマルチプレクサ２
６Ａに与え（ＳＴ１２）、“否”すなわちスタンバイ状
態と判定した場合、第２の電流／電圧変換抵抗２４Ｂか
ら電流信号を抽出するために第２の差動アンプ２５Ｂを
選択する旨のチャンネル選択信号をマルチプレクサ２６
Ｂに与える（ＳＴ１３）。
０Ｂにおいては、この電流信号の出力経路における整定
時間だけ待機した後（ＳＴ１０）、夫々マイクロプロセ
ッサ２０Ａ，２０Ｂが自ボード３０Ａ，３０Ｂのオンラ
イン状態か否かを判定し（ＳＴ１１）、“オンライン状
態”と判定した場合、第１の電流／電圧変換抵抗２２Ａ
から電流信号を抽出するために第１の差動アンプ２３Ａ
を選択する旨のチャンネル選択信号をマルチプレクサ２
６Ａに与え（ＳＴ１２）、“否”すなわちスタンバイ状
態と判定した場合、第２の電流／電圧変換抵抗２４Ｂか
ら電流信号を抽出するために第２の差動アンプ２５Ｂを
選択する旨のチャンネル選択信号をマルチプレクサ２６
Ｂに与える（ＳＴ１３）。
【００４６】次に、各マイクロプロセッサ２０Ａ，２０
Ｂは、電流信号の抽出経路における整定時間だけ待機し
た後（ＳＴ１４）、Ａ／Ｄ変換開始信号をＡ／Ｄ変換部
１０Ａ，１０Ｂに送出する。Ａ／Ｄ変換部１０Ａ，１０
ＢはこのＡ／Ｄ変換開始信号により、Ａ／Ｄ変換を開始
し（ＳＴ１５）、Ａ／Ｄ変換終了後、Ａ／Ｄ変換結果が
マイクロプロセッサ２０Ａ，２０Ｂにより読み出される
（ＳＴ１６）。
Ｂは、電流信号の抽出経路における整定時間だけ待機し
た後（ＳＴ１４）、Ａ／Ｄ変換開始信号をＡ／Ｄ変換部
１０Ａ，１０Ｂに送出する。Ａ／Ｄ変換部１０Ａ，１０
ＢはこのＡ／Ｄ変換開始信号により、Ａ／Ｄ変換を開始
し（ＳＴ１５）、Ａ／Ｄ変換終了後、Ａ／Ｄ変換結果が
マイクロプロセッサ２０Ａ，２０Ｂにより読み出される
（ＳＴ１６）。
【００４７】マイクロプロセッサ２０Ａ，２０Ｂは、こ
のＡ／Ｄ変換結果とステップＳＴ９にて設定した出力デ
ータとを比較して両者の差が許容値以内であるか否かを
判定し（ＳＴ１７）、判定結果が許容差内を示す場合、
スレーブ側であれば伝送制御部４Ｂにアクセスして上位
コントローラ１から冗長化切替指令を受けたか否かを判
定し（ＳＴ１８）、冗長化切替指令を受けた場合にはス
テップＳＴ６に戻り、冗長化切替指令を受けない場合に
はステップＳＴ８に戻る。
のＡ／Ｄ変換結果とステップＳＴ９にて設定した出力デ
ータとを比較して両者の差が許容値以内であるか否かを
判定し（ＳＴ１７）、判定結果が許容差内を示す場合、
スレーブ側であれば伝送制御部４Ｂにアクセスして上位
コントローラ１から冗長化切替指令を受けたか否かを判
定し（ＳＴ１８）、冗長化切替指令を受けた場合にはス
テップＳＴ６に戻り、冗長化切替指令を受けない場合に
はステップＳＴ８に戻る。
【００４８】一方、ステップＳＴ１７の判定結果が許容
値を越える旨を示す場合、該当するマイクロプロセッサ
２０Ａ，２０Ｂは、出力異常を示す旨を伝送制御部４
Ａ，４Ｂに設定し、伝送制御部４Ａ，４Ｂは出力異常を
上位コントローラ１に通知する（ＳＴ１９）。
値を越える旨を示す場合、該当するマイクロプロセッサ
２０Ａ，２０Ｂは、出力異常を示す旨を伝送制御部４
Ａ，４Ｂに設定し、伝送制御部４Ａ，４Ｂは出力異常を
上位コントローラ１に通知する（ＳＴ１９）。
【００４９】ここで、出力異常の通知は、異常原因の指
摘を含むようにしてもよい。例えば、マスタ側のアナロ
グ出力ボード３０Ａにおいては、出力データとその抽出
結果とが許容差を越える場合、第１の電流／電圧変換抵
抗２２Ａの両端電位差のＡ／Ｄ変換結果（以下、第１の
Ａ／Ｄ変換結果という）が出力データよりも大幅に低い
とき、第２の電流／電圧変換抵抗２４Ａの両端電位差の
Ａ／Ｄ変換結果（以下、第２のＡ／Ｄ変換結果という）
を求め、この第２のＡ／Ｄ変換結果が出力データに近い
値であれば、出力データが外部出力されずに自己消費さ
れているので、切替制御部７Ａの故障による切替トラン
ジスタ１６Ａのオン動作又は切替トランジスタ１６Ａの
短絡故障が異常原因であり、第２のＡ／Ｄ変換結果が約
０ｍＡであれば、出力データが外部出力されず且つ自己
消費されてないので、逆流防止ダイオード１２Ａのオー
プン故障、出力伝送ライン１３の断線故障又は漏れ電流
増加による（外部出力）電流信号の低下が異常原因であ
る。
摘を含むようにしてもよい。例えば、マスタ側のアナロ
グ出力ボード３０Ａにおいては、出力データとその抽出
結果とが許容差を越える場合、第１の電流／電圧変換抵
抗２２Ａの両端電位差のＡ／Ｄ変換結果（以下、第１の
Ａ／Ｄ変換結果という）が出力データよりも大幅に低い
とき、第２の電流／電圧変換抵抗２４Ａの両端電位差の
Ａ／Ｄ変換結果（以下、第２のＡ／Ｄ変換結果という）
を求め、この第２のＡ／Ｄ変換結果が出力データに近い
値であれば、出力データが外部出力されずに自己消費さ
れているので、切替制御部７Ａの故障による切替トラン
ジスタ１６Ａのオン動作又は切替トランジスタ１６Ａの
短絡故障が異常原因であり、第２のＡ／Ｄ変換結果が約
０ｍＡであれば、出力データが外部出力されず且つ自己
消費されてないので、逆流防止ダイオード１２Ａのオー
プン故障、出力伝送ライン１３の断線故障又は漏れ電流
増加による（外部出力）電流信号の低下が異常原因であ
る。
【００５０】ところで、スレーブ側のアナログ出力ボー
ド３０Ｂにおいては、第２の電流／電圧変換抵抗２４Ｂ
の両端電位差のＡ／Ｄ変換結果を求め、この第２のＡ／
Ｄ変換結果が約０ｍＡであれば、出力データが自己消費
されずに外部出力されているので、切替制御部７Ｂの故
障による切替トランジスタ１６Ｂのオフ動作又は切替ト
ランジスタ１６Ｂのオープン故障が異常原因であり、第
２のＡ／Ｄ変換結果が出力データの約２倍であれば、２
倍の出力データが自己消費されている、すなわち、スレ
ーブ側の出力データの自己消費分に加え、マスタ側から
出力された電流信号が逆流防止ダイオード１２Ｂを通っ
て切替トランジスタ１６Ｂに流入しているので、逆流防
止ダイオード１２Ｂの短絡故障が異常原因である。
ド３０Ｂにおいては、第２の電流／電圧変換抵抗２４Ｂ
の両端電位差のＡ／Ｄ変換結果を求め、この第２のＡ／
Ｄ変換結果が約０ｍＡであれば、出力データが自己消費
されずに外部出力されているので、切替制御部７Ｂの故
障による切替トランジスタ１６Ｂのオフ動作又は切替ト
ランジスタ１６Ｂのオープン故障が異常原因であり、第
２のＡ／Ｄ変換結果が出力データの約２倍であれば、２
倍の出力データが自己消費されている、すなわち、スレ
ーブ側の出力データの自己消費分に加え、マスタ側から
出力された電流信号が逆流防止ダイオード１２Ｂを通っ
て切替トランジスタ１６Ｂに流入しているので、逆流防
止ダイオード１２Ｂの短絡故障が異常原因である。
【００５１】このように本実施の形態の形態装置では異
常原因を特定することができる。次に、上位コントロー
ラ１は、マスタ側のアナログ出力ボード３０Ａから出力
異常が通知されると、冗長化切替指令をスレーブ側のア
ナログ出力ボード３０Ｂに向けて伝送ライン２に送出す
る。
常原因を特定することができる。次に、上位コントロー
ラ１は、マスタ側のアナログ出力ボード３０Ａから出力
異常が通知されると、冗長化切替指令をスレーブ側のア
ナログ出力ボード３０Ｂに向けて伝送ライン２に送出す
る。
【００５２】また、上位コントローラ１は、スレーブ側
のアナログ出力ボード３０Ｂから出力異常が通知される
と、マスタ側における対象プロセス１４の制御を継続さ
せる観点から切替動作をせずに、スレーブ側に出力異常
のある旨を外部出力する。
のアナログ出力ボード３０Ｂから出力異常が通知される
と、マスタ側における対象プロセス１４の制御を継続さ
せる観点から切替動作をせずに、スレーブ側に出力異常
のある旨を外部出力する。
【００５３】上述したように第１の実施の形態によれ
ば、マスタ側のアナログ出力ボード３０Ａが第１の電流
／電圧変換抵抗２２Ａを介して抽出される信号の値に基
づいて外部出力に関する自己診断を実行し、スレーブ側
のアナログ出力ボード３０Ｂが第２の電流／電圧変換抵
抗２２Ｂを介して抽出される信号の値に基づいて自己消
費に関する自己診断を実行することにより、従来検出不
可であった２枚に冗長化されたアナログ出力カード３０
Ａ，３０Ｂの夫々の故障による対象プロセス１４への電
流信号の異常をいち早く確実に検出することができるた
め、著しく信頼性を向上させることができる。
ば、マスタ側のアナログ出力ボード３０Ａが第１の電流
／電圧変換抵抗２２Ａを介して抽出される信号の値に基
づいて外部出力に関する自己診断を実行し、スレーブ側
のアナログ出力ボード３０Ｂが第２の電流／電圧変換抵
抗２２Ｂを介して抽出される信号の値に基づいて自己消
費に関する自己診断を実行することにより、従来検出不
可であった２枚に冗長化されたアナログ出力カード３０
Ａ，３０Ｂの夫々の故障による対象プロセス１４への電
流信号の異常をいち早く確実に検出することができるた
め、著しく信頼性を向上させることができる。
【００５４】また、第１の実施の形態によれば、従来と
は異なり、異常原因を特定できるので、異常に対する迅
速な対応を期待することができる。 （第２の実施の形態）次に、本発明の第２の実施の形態
に係る冗長化アナログ出力装置について説明する。
は異なり、異常原因を特定できるので、異常に対する迅
速な対応を期待することができる。 （第２の実施の形態）次に、本発明の第２の実施の形態
に係る冗長化アナログ出力装置について説明する。
【００５５】図３はこの冗長化アナログ出力装置の動作
を説明するためのフローチャートであり、図２と同一部
分には同一符号を付してその詳しい説明は省略し、ここ
では異なる部分についてのみ述べる。
を説明するためのフローチャートであり、図２と同一部
分には同一符号を付してその詳しい説明は省略し、ここ
では異なる部分についてのみ述べる。
【００５６】すなわち、本実施の形態装置は、第１の実
施の形態の変形構成であり、スレーブ側のアナログ出力
ボード３０Ｂが故障したときに安全対策を講じるもので
あり、具体的には、スレーブ側にて出力データと第２の
Ａ／Ｄ変換結果との差が許容値を越えた場合で且つ第２
のＡ／Ｄ変換結果が出力データよりも大幅に低いとき、
外部流出中と考えられる電流信号を零値にする観点から
マイクロプロセッサ２０ＢがＤ／Ａ変換部９Ｂの出力デ
ータを０ｍＡに設定するように動作する構成となってい
る。
施の形態の変形構成であり、スレーブ側のアナログ出力
ボード３０Ｂが故障したときに安全対策を講じるもので
あり、具体的には、スレーブ側にて出力データと第２の
Ａ／Ｄ変換結果との差が許容値を越えた場合で且つ第２
のＡ／Ｄ変換結果が出力データよりも大幅に低いとき、
外部流出中と考えられる電流信号を零値にする観点から
マイクロプロセッサ２０ＢがＤ／Ａ変換部９Ｂの出力デ
ータを０ｍＡに設定するように動作する構成となってい
る。
【００５７】例えば、スレーブ側にて第２のＡ／Ｄ変換
結果が出力データよりも大幅に低いとき、Ｄ／Ａ変換部
９Ｂの故障の可能性もあるが、実際上、切替トランジス
タ１６Ｂのオープン故障の可能性が高いと判断できる。
この場合、スレーブ側の電流信号が外部に流出する可能
性が極めて高く、対象プラント１４に重大な影響を与え
る可能性がある。
結果が出力データよりも大幅に低いとき、Ｄ／Ａ変換部
９Ｂの故障の可能性もあるが、実際上、切替トランジス
タ１６Ｂのオープン故障の可能性が高いと判断できる。
この場合、スレーブ側の電流信号が外部に流出する可能
性が極めて高く、対象プラント１４に重大な影響を与え
る可能性がある。
【００５８】従って、本実施の形態装置では、スレーブ
側にて出力データと第２のＡ／Ｄ変換結果との差が許容
値を越えた場合（ＳＴ１７）、スレーブ側か否かを判定
し（ＳＴ１７−２）、スレーブ側であれば、マイクロプ
ロセッサ２０Ｂがソフトウエア処理でＤ／Ａ変換部９Ｂ
の出力データを０ｍＡに設定するので（ＳＴ１７−
３）、スレーブ側にて切替トランジスタ１６Ｂのオープ
ン故障により、外部の対象プラント１４に向けて電流信
号が流出した場合においても、その流出時間を大幅に短
くでき、プラント制御への影響を最小限に食い止めるこ
とができ、もって、安全性を向上させることができる。
側にて出力データと第２のＡ／Ｄ変換結果との差が許容
値を越えた場合（ＳＴ１７）、スレーブ側か否かを判定
し（ＳＴ１７−２）、スレーブ側であれば、マイクロプ
ロセッサ２０Ｂがソフトウエア処理でＤ／Ａ変換部９Ｂ
の出力データを０ｍＡに設定するので（ＳＴ１７−
３）、スレーブ側にて切替トランジスタ１６Ｂのオープ
ン故障により、外部の対象プラント１４に向けて電流信
号が流出した場合においても、その流出時間を大幅に短
くでき、プラント制御への影響を最小限に食い止めるこ
とができ、もって、安全性を向上させることができる。
【００５９】なお、ステップＳＴ１７−３の終了後、前
述同様に、ステップＳＴ１９に進む。 （第３の実施の形態）次に、本発明の第３の実施の形態
に係る冗長化アナログ出力装置について説明する。図４
はこの冗長化アナログ出力装置の構成を示す模式図であ
り、図１と同一部分には同一符号を付し、ほぼ同一部分
には“L ”の添字を付してその詳しい説明は省略し、こ
こでは異なる部分についてのみ述べる。
述同様に、ステップＳＴ１９に進む。 （第３の実施の形態）次に、本発明の第３の実施の形態
に係る冗長化アナログ出力装置について説明する。図４
はこの冗長化アナログ出力装置の構成を示す模式図であ
り、図１と同一部分には同一符号を付し、ほぼ同一部分
には“L ”の添字を付してその詳しい説明は省略し、こ
こでは異なる部分についてのみ述べる。
【００６０】すなわち、本実施の形態装置は、第１の実
施の形態の変形構成であり、各アナログ出力ボード３０
ＡL ，３０ＢL にてｎ個の対象プラントに向けてｎ個の
出力チャンネルをもつものであって、具体的には図４に
示すように、Ｄ／Ａ変換部９Ａ，９Ｂの機能を有してｎ
個の出力回路（出力端子）をもつＤ／Ａ変換部９ＡL，
９ＢL と、マルチプレクサの機能を有して２ｎ個の入力
端子をもつマルチプレクサ２６ＡL ，２６ＢL とを備
え、マスタ側のアナログ出力ボード３０ＡL において
は、Ｄ／Ａ変換部９ＡL から並列して個別に出力される
ｎ個の電流信号を夫々個別の第１の電流／電圧変換抵抗
２２Ａ及び逆流防止ダイオード１２Ａを介して各対象プ
ラント１４に出力し、スレーブ側のアナログ出力ボード
３０ＢL においては、Ｄ／Ａ変換部９ＢL から並列して
個別に出力されるｎ個の電流信号を夫々個別の第２の電
流／電圧変換抵抗２２Ｂ及び切替トランジスタ１６Ｂを
介して自ボード３０ＢL 内で消費する構成となってい
る。
施の形態の変形構成であり、各アナログ出力ボード３０
ＡL ，３０ＢL にてｎ個の対象プラントに向けてｎ個の
出力チャンネルをもつものであって、具体的には図４に
示すように、Ｄ／Ａ変換部９Ａ，９Ｂの機能を有してｎ
個の出力回路（出力端子）をもつＤ／Ａ変換部９ＡL，
９ＢL と、マルチプレクサの機能を有して２ｎ個の入力
端子をもつマルチプレクサ２６ＡL ，２６ＢL とを備
え、マスタ側のアナログ出力ボード３０ＡL において
は、Ｄ／Ａ変換部９ＡL から並列して個別に出力される
ｎ個の電流信号を夫々個別の第１の電流／電圧変換抵抗
２２Ａ及び逆流防止ダイオード１２Ａを介して各対象プ
ラント１４に出力し、スレーブ側のアナログ出力ボード
３０ＢL においては、Ｄ／Ａ変換部９ＢL から並列して
個別に出力されるｎ個の電流信号を夫々個別の第２の電
流／電圧変換抵抗２２Ｂ及び切替トランジスタ１６Ｂを
介して自ボード３０ＢL 内で消費する構成となってい
る。
【００６１】また、ｎ個の第１の電流／電圧変換抵抗２
２Ａ，２２Ｂは個別に第１の差動アンプ２３Ａ，２３Ｂ
を介してマルチプレクサ２６ＡL ，２６ＢL に接続さ
れ、同様に、ｎ個の第２の電流／電圧変換抵抗２４Ａ，
２４Ｂは個別に第２の差動アンプ２５Ａ，２５Ｂを介し
てマルチプレクサ２６ＡL ，２６ＢL に接続されてい
る。
２Ａ，２２Ｂは個別に第１の差動アンプ２３Ａ，２３Ｂ
を介してマルチプレクサ２６ＡL ，２６ＢL に接続さ
れ、同様に、ｎ個の第２の電流／電圧変換抵抗２４Ａ，
２４Ｂは個別に第２の差動アンプ２５Ａ，２５Ｂを介し
てマルチプレクサ２６ＡL ，２６ＢL に接続されてい
る。
【００６２】さらに、本実施の形態装置は、図５及び図
６のフローチャートに示す手順で動作する。すなわち、
本実施の形態装置は、ｎ個のチャンネルをもっているた
め、図２のフローチャートにおけるステップＳＴ８及び
ステップＳＴ９をＮ回（ｎチャンネル分）繰り返すよう
に、ステップＳＴ実行回数を“０”として初期化するＳ
Ｔ７−２と、ステップＳＴ実行回数を１回増加させるＳ
Ｔ７−３と、ステップＳＴ実行回数がＮ回になるまでス
テップＳＴ７−３に戻すためのＳＴ９−２とが挿入され
ている。
６のフローチャートに示す手順で動作する。すなわち、
本実施の形態装置は、ｎ個のチャンネルをもっているた
め、図２のフローチャートにおけるステップＳＴ８及び
ステップＳＴ９をＮ回（ｎチャンネル分）繰り返すよう
に、ステップＳＴ実行回数を“０”として初期化するＳ
Ｔ７−２と、ステップＳＴ実行回数を１回増加させるＳ
Ｔ７−３と、ステップＳＴ実行回数がＮ回になるまでス
テップＳＴ７−３に戻すためのＳＴ９−２とが挿入され
ている。
【００６３】また、スレーブ側のアナログ出力ボード３
０ＢL にて、ｎチャンネル分のＡ／Ｄ変換が約０ｍＡを
示すか否かを確認するように、オンライン状態か否か
（マスタ側か否か）を確認するＳＴ９−３と、“否”の
ときにステップＳＴ実行回数を“０”に初期化するＳＴ
９−４と、ステップＳＴ実行回数を１回増加させるＳＴ
９−５と、マルチプレクサを切替制御するＳＴ９−６
と、Ａ／Ｄ変換を開始させるＳＴ９−７と、Ａ／Ｄ変換
結果を読出すＳＴ９−８と、Ａ／Ｄ変換結果がほぼ零値
かを確認するＳＴ９−９と、ステップＳＴ実行回数がＮ
回になるまでステップＳＴ９−５に戻すためのＳＴ９−
１０とが挿入されている。
０ＢL にて、ｎチャンネル分のＡ／Ｄ変換が約０ｍＡを
示すか否かを確認するように、オンライン状態か否か
（マスタ側か否か）を確認するＳＴ９−３と、“否”の
ときにステップＳＴ実行回数を“０”に初期化するＳＴ
９−４と、ステップＳＴ実行回数を１回増加させるＳＴ
９−５と、マルチプレクサを切替制御するＳＴ９−６
と、Ａ／Ｄ変換を開始させるＳＴ９−７と、Ａ／Ｄ変換
結果を読出すＳＴ９−８と、Ａ／Ｄ変換結果がほぼ零値
かを確認するＳＴ９−９と、ステップＳＴ実行回数がＮ
回になるまでステップＳＴ９−５に戻すためのＳＴ９−
１０とが挿入されている。
【００６４】なお、ステップＳＴ９−９は、零値でない
ときには出力データを零にするためにステップＳＴ１７
−３に進む処理である。また、ステップＳＴ９−１０
は、ステップＳＴ実行回数がＮ回になるときにはステッ
プＳＴ１０に進む処理である。
ときには出力データを零にするためにステップＳＴ１７
−３に進む処理である。また、ステップＳＴ９−１０
は、ステップＳＴ実行回数がＮ回になるときにはステッ
プＳＴ１０に進む処理である。
【００６５】さらに、ステップＳＴ１１乃至ステップＳ
Ｔ１７をＮ回繰り返すように、ステップＳＴ実行回数を
“０”に初期化するＳＴ１０−２と、ステップＳＴ実行
回数を１回増加させるＳＴ１０−３と、ＳＴ１７の判定
結果が許容値以内であるときにステップＳＴ実行回数が
Ｎ回になるまでステップＳＴ１０−３に戻すためのＳＴ
１７−Ｙとが挿入されている。なお、ステップＳＴ１７
−Ｙは、ステップＳＴ実行回数がＮ回になるときにはス
テップＳＴ１８に進む処理である。
Ｔ１７をＮ回繰り返すように、ステップＳＴ実行回数を
“０”に初期化するＳＴ１０−２と、ステップＳＴ実行
回数を１回増加させるＳＴ１０−３と、ＳＴ１７の判定
結果が許容値以内であるときにステップＳＴ実行回数が
Ｎ回になるまでステップＳＴ１０−３に戻すためのＳＴ
１７−Ｙとが挿入されている。なお、ステップＳＴ１７
−Ｙは、ステップＳＴ実行回数がＮ回になるときにはス
テップＳＴ１８に進む処理である。
【００６６】このような冗長化アナログ出力装置は以下
のような動作を実行する。マスタ側のアナログ出力ボー
ド３０ＡL では、図２を用いて１つのチャンネルの処理
として説明した動作を各チャンネルについて順次実行す
る。
のような動作を実行する。マスタ側のアナログ出力ボー
ド３０ＡL では、図２を用いて１つのチャンネルの処理
として説明した動作を各チャンネルについて順次実行す
る。
【００６７】一方、スレーブ側のアナログ出力ボード３
０ＢL では、同様に、図２又は図３を用いて１つのチャ
ンネルの処理として説明した動作を各チャンネルについ
て順次実行することに加え、待ち時間を利用した自己診
断処理を実行する。
０ＢL では、同様に、図２又は図３を用いて１つのチャ
ンネルの処理として説明した動作を各チャンネルについ
て順次実行することに加え、待ち時間を利用した自己診
断処理を実行する。
【００６８】次に、このスレーブ側における待ち時間中
の自己診断処理について述べる。一般に、Ｄ／Ａ変換部
は出力の整定時間が数ミリ秒〜数１０ミリ秒である。従
って、第１及び第２の実施の形態装置においても、第１
及び第２の差動アンプ２３Ａ，２３Ｂ，２５Ａ，２５Ｂ
からの入力電圧をＡ／Ｄ変換するまでに、この整定時間
に対応して待ち時間が発生する。
の自己診断処理について述べる。一般に、Ｄ／Ａ変換部
は出力の整定時間が数ミリ秒〜数１０ミリ秒である。従
って、第１及び第２の実施の形態装置においても、第１
及び第２の差動アンプ２３Ａ，２３Ｂ，２５Ａ，２５Ｂ
からの入力電圧をＡ／Ｄ変換するまでに、この整定時間
に対応して待ち時間が発生する。
【００６９】本実施の形態におけるスレーブ側のアナロ
グ出力ボード３０ＢL は、この待ち時間中に次のような
処理を実行する。すなわち、スレーブ側のアナログ出力
ボード３０ＢL においては、ステップＳＴ９−４乃至Ｓ
Ｔ９−１０に示すように、ｎチャンネル分の出力データ
設定後の出力整定の待ち時間中、Ｄ／Ａ変換部９ＢL の
正常な場合には第１の電流／電圧変換抵抗２２Ｂの両端
の電位差がゼロボルトであることを利用し、待ち時間無
しで各チャンネルの第１のＡ／Ｄ変換結果を読み取る。
グ出力ボード３０ＢL は、この待ち時間中に次のような
処理を実行する。すなわち、スレーブ側のアナログ出力
ボード３０ＢL においては、ステップＳＴ９−４乃至Ｓ
Ｔ９−１０に示すように、ｎチャンネル分の出力データ
設定後の出力整定の待ち時間中、Ｄ／Ａ変換部９ＢL の
正常な場合には第１の電流／電圧変換抵抗２２Ｂの両端
の電位差がゼロボルトであることを利用し、待ち時間無
しで各チャンネルの第１のＡ／Ｄ変換結果を読み取る。
【００７０】このとき、ゼロボルトであるため、出力の
整定時間要素が全く無いことから、高速にＡ／Ｄ変換結
果を得ることができる。また、ステップＳＴ９−９に
て、第１のＡ／Ｄ変換結果が約０ボルトを示す場合は正
常と判定する。一方、第１のＡ／Ｄ変換結果が０ボルト
に対して許容値を越えた大きな値を示す場合は、電流信
号が外部出力されたと判定し、ステップＳＴ１７−３に
進んでマイクロプロセッサ２０ＢL が、該当チャンネル
における出力データを“０”とするようにＤ／Ａ変換部
９ＢL の設定を変更する。
整定時間要素が全く無いことから、高速にＡ／Ｄ変換結
果を得ることができる。また、ステップＳＴ９−９に
て、第１のＡ／Ｄ変換結果が約０ボルトを示す場合は正
常と判定する。一方、第１のＡ／Ｄ変換結果が０ボルト
に対して許容値を越えた大きな値を示す場合は、電流信
号が外部出力されたと判定し、ステップＳＴ１７−３に
進んでマイクロプロセッサ２０ＢL が、該当チャンネル
における出力データを“０”とするようにＤ／Ａ変換部
９ＢL の設定を変更する。
【００７１】なお、全チャンネルが正常と判定された場
合、ステップＳＴ１０以降の処理により、第２の電流／
電圧変換抵抗２４Ｂの両端の電位差をＡ／Ｄ変換した第
２のＡ／Ｄ変換結果に基づく本来の自己診断処理を実行
する。
合、ステップＳＴ１０以降の処理により、第２の電流／
電圧変換抵抗２４Ｂの両端の電位差をＡ／Ｄ変換した第
２のＡ／Ｄ変換結果に基づく本来の自己診断処理を実行
する。
【００７２】上述したように第３の実施の形態によれ
ば、スレーブ側のアナログ出力ボード３０ＢL におい
て、出力整定の待ち時間中に電流信号の出力の有無を検
出することにより、本来の診断性能を低下させずに、ス
レーブ側から外部の対象プラント１４への電流信号流出
事故をいち早く検出できると共に、検出した場合にスレ
ーブ側の電流信号を“０ｍＡ”に設定するので、未然に
プラント制御への影響を阻止することができる。
ば、スレーブ側のアナログ出力ボード３０ＢL におい
て、出力整定の待ち時間中に電流信号の出力の有無を検
出することにより、本来の診断性能を低下させずに、ス
レーブ側から外部の対象プラント１４への電流信号流出
事故をいち早く検出できると共に、検出した場合にスレ
ーブ側の電流信号を“０ｍＡ”に設定するので、未然に
プラント制御への影響を阻止することができる。
【００７３】また、第３の実施の形態によれば、Ｄ／Ａ
変換部９ＡL ，９ＢL としては、複数の電流信号を異な
る対象プラント１４に向けて個別に出力するための複数
の出力端子を有し、各出力端子としては、夫々互いに異
なる第１の電流／電圧変換抵抗２２Ａ，２２Ｂ、切替ト
ランジスタ１６Ａ，１６Ｂ及び第２の電流／電圧変換抵
抗２４Ａ，２４Ｂからなる電流ラインに接続されること
により、Ｄ／Ａ変換部９ＡL ，９ＢL から出力される各
電流信号を個別に抽出するので、第１の実施の形態の効
果に加え、複数の対象プラントを制御する場合であって
も実施することができる。 （他の実施の形態）なお、上記各第１乃至第３の実施の
形態では、Ｄ／Ａ変換部９Ａ，９Ｂの出力とＡ／Ｄ変換
部１０Ａ，１０Ｂの入力との差が許容値を越えると出力
異常を通知する場合を説明したが、これに限らず、許容
値を越える場合に、何回か再チェックする構成として
も、本発明を同様に実施して同様の効果を得ると共に、
自己診断機能の確実性を向上させることができる。
変換部９ＡL ，９ＢL としては、複数の電流信号を異な
る対象プラント１４に向けて個別に出力するための複数
の出力端子を有し、各出力端子としては、夫々互いに異
なる第１の電流／電圧変換抵抗２２Ａ，２２Ｂ、切替ト
ランジスタ１６Ａ，１６Ｂ及び第２の電流／電圧変換抵
抗２４Ａ，２４Ｂからなる電流ラインに接続されること
により、Ｄ／Ａ変換部９ＡL ，９ＢL から出力される各
電流信号を個別に抽出するので、第１の実施の形態の効
果に加え、複数の対象プラントを制御する場合であって
も実施することができる。 （他の実施の形態）なお、上記各第１乃至第３の実施の
形態では、Ｄ／Ａ変換部９Ａ，９Ｂの出力とＡ／Ｄ変換
部１０Ａ，１０Ｂの入力との差が許容値を越えると出力
異常を通知する場合を説明したが、これに限らず、許容
値を越える場合に、何回か再チェックする構成として
も、本発明を同様に実施して同様の効果を得ると共に、
自己診断機能の確実性を向上させることができる。
【００７４】また、上記第１乃至第３の実施の形態で
は、ステップＳＴ１８にて冗長化切替指令の有無を確認
する場合を説明したが、これに限らず、冗長化切替指令
を割込処理させることにより、ステップＳＴ１８を省略
する構成としても、本発明を同様に実施して同様の効果
を得ることができる。
は、ステップＳＴ１８にて冗長化切替指令の有無を確認
する場合を説明したが、これに限らず、冗長化切替指令
を割込処理させることにより、ステップＳＴ１８を省略
する構成としても、本発明を同様に実施して同様の効果
を得ることができる。
【００７５】また、上記第３の実施の形態にて、スレー
ブ側で出力整定の待ち時間中、電流信号の出力の有無を
確認した場合を説明したが、これに限らず、第１又は第
２の実施の形態にて、スレーブ側で出力整定の待ち時間
中、電流信号の出力の有無を確認する構成を付加して
も、本発明を同様に実施して同様の効果を得ることがで
きる。その他、本発明はその要旨を逸脱しない範囲で種
々変形して実施できる。
ブ側で出力整定の待ち時間中、電流信号の出力の有無を
確認した場合を説明したが、これに限らず、第１又は第
２の実施の形態にて、スレーブ側で出力整定の待ち時間
中、電流信号の出力の有無を確認する構成を付加して
も、本発明を同様に実施して同様の効果を得ることがで
きる。その他、本発明はその要旨を逸脱しない範囲で種
々変形して実施できる。
【００７６】
【発明の効果】以上説明したように請求項１，５の発明
によれば、常用局が外部出力抽出用抵抗を介して抽出さ
れる信号の値及び自己消費用抽出抵抗を介して抽出され
る信号の値に基づいて外部出力に関する自己診断を実行
し、待機局が自己消費用抽出抵抗を介して抽出される信
号の値及び外部出力抽出用抵抗を介して抽出される信号
の値に基づいて自己消費に関する自己診断を実行するの
で、対象プラントに出力される電流信号の異常をいち早
く確実に検出することにより、信頼性を向上できる冗長
化アナログ出力装置を提供できる。また、常用局及び待
機局は、自己診断の結果、抽出される信号の値と出力デ
ータとの差が許容値を越えるとき、異常原因の指摘を含
む出力異常を上位制御装置に通知することができる。
によれば、常用局が外部出力抽出用抵抗を介して抽出さ
れる信号の値及び自己消費用抽出抵抗を介して抽出され
る信号の値に基づいて外部出力に関する自己診断を実行
し、待機局が自己消費用抽出抵抗を介して抽出される信
号の値及び外部出力抽出用抵抗を介して抽出される信号
の値に基づいて自己消費に関する自己診断を実行するの
で、対象プラントに出力される電流信号の異常をいち早
く確実に検出することにより、信頼性を向上できる冗長
化アナログ出力装置を提供できる。また、常用局及び待
機局は、自己診断の結果、抽出される信号の値と出力デ
ータとの差が許容値を越えるとき、異常原因の指摘を含
む出力異常を上位制御装置に通知することができる。
【００７７】また、請求項２の発明によれば、請求項１
の待機局が、自己消費に関する自己診断の結果が異常を
示すとき、ソフトウエア処理により、自局の電流信号出
力部から送出される電流信号を零値とするので、請求項
１の効果に加え、待機局における異常によって外部に電
流信号が流出する場合であっても、その流出時間を大幅
に短くでき、プラント制御への悪影響を最小限に止める
ことができる冗長化アナログ出力装置を提供できる。
の待機局が、自己消費に関する自己診断の結果が異常を
示すとき、ソフトウエア処理により、自局の電流信号出
力部から送出される電流信号を零値とするので、請求項
１の効果に加え、待機局における異常によって外部に電
流信号が流出する場合であっても、その流出時間を大幅
に短くでき、プラント制御への悪影響を最小限に止める
ことができる冗長化アナログ出力装置を提供できる。
【００７８】さらに、請求項３の発明によれば、請求項
１の電流信号出力部としては、複数の電流信号を異なる
対象プラントに向けて個別に出力するための複数の出力
端子を有し、各出力端子としては、夫々互いに異なる外
部出力抽出用抵抗、スイッチング素子及び自己消費抽出
用抵抗からなる電流ラインに接続されることにより、電
流信号出力部から出力される各電流信号を個別に抽出す
るので、請求項１の効果に加え、複数の対象プラントを
制御する場合であっても実施できる冗長化アナログ出力
装置を提供できる。
１の電流信号出力部としては、複数の電流信号を異なる
対象プラントに向けて個別に出力するための複数の出力
端子を有し、各出力端子としては、夫々互いに異なる外
部出力抽出用抵抗、スイッチング素子及び自己消費抽出
用抵抗からなる電流ラインに接続されることにより、電
流信号出力部から出力される各電流信号を個別に抽出す
るので、請求項１の効果に加え、複数の対象プラントを
制御する場合であっても実施できる冗長化アナログ出力
装置を提供できる。
【００７９】また、請求項４の発明によれば、請求項３
の待機局が、電流信号の出力整定の待ち時間中、外部出
力抽出用抵抗を介して信号を抽出し、この抽出された信
号の値が零値を越えて異常を示すとき、ソフトウエア処
理により、自局の電流信号出力部のうちの該当する出力
端子から送出される電流信号を零値とするので、請求項
３の効果に加え、出力整定の待ち時間中に電流信号の出
力の有無を検出することにより、本来の診断性能を低下
させずに、待機局から対象プラントへの電流信号流出事
故をいち早く検出できると共に、検出した場合に待機局
の電流信号を零値に設定するので、未然にプラント制御
への悪影響を阻止できる冗長化アナログ出力装置を提供
できる。
の待機局が、電流信号の出力整定の待ち時間中、外部出
力抽出用抵抗を介して信号を抽出し、この抽出された信
号の値が零値を越えて異常を示すとき、ソフトウエア処
理により、自局の電流信号出力部のうちの該当する出力
端子から送出される電流信号を零値とするので、請求項
３の効果に加え、出力整定の待ち時間中に電流信号の出
力の有無を検出することにより、本来の診断性能を低下
させずに、待機局から対象プラントへの電流信号流出事
故をいち早く検出できると共に、検出した場合に待機局
の電流信号を零値に設定するので、未然にプラント制御
への悪影響を阻止できる冗長化アナログ出力装置を提供
できる。
【図１】本発明の第１の実施の形態に係る冗長化アナロ
グ出力装置の構成を示す模式図。
グ出力装置の構成を示す模式図。
【図２】同実施の形態における動作を説明するためのフ
ローチャート。
ローチャート。
【図３】本発明の第２の実施の形態における動作を説明
するためのフローチャート。
するためのフローチャート。
【図４】本発明の第３の実施の形態に係る冗長化アナロ
グ出力装置の構成を示す模式図。
グ出力装置の構成を示す模式図。
【図５】同実施の形態における動作を説明するためのフ
ローチャート。
ローチャート。
【図６】同実施の形態における動作を説明するためのフ
ローチャート。
ローチャート。
【図７】従来の冗長化アナログ出力装置の構成を示す模
式図。
式図。
１…上位コントローラ、
２…伝送ライン、
３Ａ，３Ｂ…アナログ出力ボード、
４Ａ，４Ｂ…伝送制御部、
５Ａ，５Ｂ…バス、
７Ａ，７Ｂ…切替制御部、
８Ａ，８Ｂ…ＮＡＮＤ回路、
９Ａ，９Ｂ，９ＡL ，９ＢL …Ｄ／Ａ変換部、
１０Ａ，１０Ｂ…Ａ／Ｄ変換部、
１２Ａ，１２Ｂ…逆流防止ダイオード、
１３…出力伝送ライン、
１４…対象プラント、
１６Ａ，１６Ｂ…切替トランジスタ、
２０Ａ，２０Ｂ…マイクロプロセッサ、
２１Ａ，２１Ｂ…分岐部、
２２Ａ，２２Ｂ…第１の電流／電圧変換抵抗、
２３Ａ，２３Ｂ…第１の差動アンプ、
２４Ａ，２４Ｂ…第２の電流／電圧変換抵抗、
２５Ａ，２５Ｂ…第２の差動アンプ、
２６Ａ，２６Ｂ，２６ＡL ，２６ＢL …マルチプレク
サ、 ３０Ａ，３０Ｂ，３０ＡL ，３０ＢL …アナログ出力ボ
ード。
サ、 ３０Ａ，３０Ｂ，３０ＡL ，３０ＢL …アナログ出力ボ
ード。
フロントページの続き
(72)発明者 河野 実千代
東京都府中市東芝町１番地 株式会社東
芝府中工場内
(56)参考文献 特開 平５−199570（ＪＰ，Ａ)
特開 昭58−168102（ＪＰ，Ａ)
特開 平４−315298（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G05B 9/00 - 9/05
G05B 23/00 - 23/02
Claims (5)
- 【請求項１】 上位制御装置に接続され、前記上位制御
装置から送信された出力データに比例して、同一の対象
プラントに向けて選択的に電流信号を外部伝送ラインに
出力する電流信号出力部を有した常用局及び待機局から
なる冗長化アナログ出力装置であって、 前記常用局及び待機局は、前記電流信号出力部と前記外
部伝送ラインとの間に外部出力抽出用抵抗が設けられ、
且つこの外部出力抽出用抵抗と前記電流信号出力部との
間から電気的に分岐させてスイッチング素子が接続さ
れ、このスイッチング素子と直列に自己消費抽出用抵抗
が設けられた構造を有し、 前記常用局は、前記外部出力抽出用抵抗を介して抽出さ
れる信号の値に基づいて外部出力に関する自己診断を実
行すると共に、前記自己消費用抽出抵抗を介して抽出さ
れる信号の値に基づいて自己消費に関する自己診断を実
行し、前記抽出される信号の値と前記出力データとの差
が許容値を越えるとき、異常原因の指摘を含む出力異常
を前記上位制御装置に通知し、 前記待機局は、前記自己消費用抽出抵抗を介して抽出さ
れる信号の値に基づいて自己消費に関する自己診断を実
行すると共に、前記外部出力抽出用抵抗を介して抽出さ
れる信号の値に基づいて外部出力に関する自己診断を実
行し、前記抽出される信号の値と前記出力データとの差
が許容値を越えるとき、異常原因の指摘を含む出力異常
を前記上位制御装置に通知することを特徴とする冗長化
アナログ出力装置。 - 【請求項２】 請求項１に記載の冗長化アナログ出力装
置において、 前記待機局は、前記自己消費に関する自己診断の結果が
異常を示すとき、ソフトウエア処理により、自局の電流
信号出力部から送出される電流信号を零値とすることを
特徴とする冗長化アナログ出力装置。 - 【請求項３】 請求項１に記載の冗長化アナログ出力装
置において、 前記電流信号出力部は、複数の電流信号を異なる対象プ
ラントに向けて個別に出力するための複数の出力端子を
有し、 前記各出力端子は、夫々互いに異なる前記外部出力抽出
用抵抗、前記スイッチング素子及び前記自己消費抽出用
抵抗からなる電流ラインに接続され、 前記電流信号出力部から出力される各電流信号を個別に
抽出する構造を備えたことを特徴とする冗長化アナログ
出力装置。 - 【請求項４】 請求項３に記載の冗長化アナログ出力装
置において、 前記待機局は、前記電流信号の出力整定の待ち時間中、
前記外部出力抽出用抵抗を介して信号を抽出し、この抽
出された信号の値が零値を越えて異常を示すとき、ソフ
トウエア処理により、自局の電流信号出力部のうちの該
当する出力端子から送出される電流信号を零値とするこ
とを特徴とする冗長化アナログ出力装置。 - 【請求項５】 上位制御装置に接続され、前記上位制御
装置から送信された出力データに比例して、同一の対象
プラントに向けて選択的に電流信号を外部伝送ラインに
出力する電流信号出力部を有した常用局及び待機局から
なる冗長化アナログ出力装置であって、 前記常用局及び待機局は、前記電流信号出力部と前記外
部伝送ラインとの間に外部出力抽出用抵抗及び逆流防止
ダイオードが設けられ、且つこの外部出力抽出用抵抗と
前記電流信号出力部との間から電気的に分岐させてスイ
ッチング素子が接続され、このスイッチング素子と直列
に自己消費抽出用抵抗が設けられ、前記スイッチング素
子をＮＡＮＤ回路を介してオンオフ制御する切替制御部
が設けられた構造を有し、 前記常用局は、前記外部出力抽出用抵抗を介して抽出さ
れる信号の値に基づいて外部出力に関する自己診断を実
行し、前記抽出される信号の値が前記出力データよりも
許容差を越えて低いとき、前記自己消費用抽出抵抗の両
端電位差が出力データに近い値であれば、前記切替制御
部の故障によるスイッチング素子のオン動作又は前記ス
イッチング素子の短絡故障が異常原因である旨の指摘を
含む出力異常を前記上位制御装置に通知し、前記自己消
費用抽出抵抗の両端電位差が約零値であれば、前記逆流
防止ダイオードのオープン故障、前記外部伝送ラインの
断線故障又は漏れ電流の増加による電流信号の低下が異
常原因である旨の指摘を含む出力異常を前記上位制御装
置に通知し、 前記待機局は、前記自己消費用抽出抵抗を介して抽出さ
れる信号の値に基づいて自己消費に関する自己診断を実
行し、前記自己消費用抽出抵抗を介して抽出される信号
の値が約零値であれば、前記切替制御部の故障によるス
イッチング素子のオン動作又は前記スイッチング素子の
オープン故障が異常原因である旨の指摘を含む出力異常
を前記上位制御装置に通知し、前記自己消費用抽出抵抗
の両端電位差が前記出力データの約２倍であれば、前記
逆流防止ダイオードの短絡故障が異常原因である旨の指
摘を含む出力異常を前記上位制御装置に通知することを
特徴とする冗長化アナログ出力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04612296A JP3392620B2 (ja) | 1996-03-04 | 1996-03-04 | 冗長化アナログ出力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04612296A JP3392620B2 (ja) | 1996-03-04 | 1996-03-04 | 冗長化アナログ出力装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09237101A JPH09237101A (ja) | 1997-09-09 |
| JP3392620B2 true JP3392620B2 (ja) | 2003-03-31 |
Family
ID=12738195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04612296A Expired - Fee Related JP3392620B2 (ja) | 1996-03-04 | 1996-03-04 | 冗長化アナログ出力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3392620B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4802971B2 (ja) * | 2006-10-26 | 2011-10-26 | 横河電機株式会社 | アナログ出力装置 |
| JP2009140269A (ja) * | 2007-12-07 | 2009-06-25 | Mitsubishi Electric Corp | プロセス制御装置 |
| JP2013152596A (ja) * | 2012-01-25 | 2013-08-08 | Toshiba Corp | アナログ出力冗長化装置 |
| JP2015225534A (ja) * | 2014-05-28 | 2015-12-14 | 株式会社東芝 | アナログ出力回路 |
| JP6288609B2 (ja) * | 2015-11-30 | 2018-03-07 | 横河電機株式会社 | 二重化制御装置 |
-
1996
- 1996-03-04 JP JP04612296A patent/JP3392620B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09237101A (ja) | 1997-09-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8340793B2 (en) | Architecture using integrated backup control and protection hardware | |
| JP3392620B2 (ja) | 冗長化アナログ出力装置 | |
| KR100201404B1 (ko) | 바이탈 전원차단 계전기를 이용한 페일세이프 구현장치 및 제어방법 | |
| JP6618427B2 (ja) | 二重化対応電流出力システム | |
| JP3090366B2 (ja) | ２重化アナログ出力装置 | |
| JP2861595B2 (ja) | 冗長化ｃｐｕユニットの切り替え制御装置 | |
| JP7211173B2 (ja) | 通信制御装置、電子機器装置、通信制御方法、及び通信制御プログラム | |
| JP3107104B2 (ja) | 待機冗長方式 | |
| JP4068277B2 (ja) | ハードウェアシステム | |
| JPS60247750A (ja) | システム初期構成制御方式 | |
| JP2007026038A (ja) | パス監視システム，パス監視方法，およびパス監視プログラム | |
| JP3298989B2 (ja) | 障害検出・自動組込み装置 | |
| JPH09223444A (ja) | 補助リレー駆動回路 | |
| JPH1124702A (ja) | 二重化シーケンスコントローラ装置 | |
| JPH0298747A (ja) | 多重制御装置 | |
| JPH05342076A (ja) | 二重書構成のファイル装置 | |
| CN110990216A (zh) | 一种cpu降频的控制系统和方法 | |
| JPH0588926A (ja) | 監視制御系の自動切替回路 | |
| JPH0728661A (ja) | ネットワーク接続された多重化コンピュータシステムの制御方式 | |
| EP1216443A1 (en) | A computer device with a safety function | |
| JP2000047724A (ja) | 監視制御装置 | |
| JPH0822121B2 (ja) | 自動列車制御装置 | |
| JPS60211547A (ja) | 演算制御装置 | |
| JP2002041104A (ja) | プラント監視制御装置 | |
| JPH1178184A (ja) | プリンタの制御システム |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080124 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090124 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100124 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110124 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120124 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130124 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130124 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140124 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |