JP6618427B2

JP6618427B2 - 二重化対応電流出力システム

Info

Publication number: JP6618427B2
Application number: JP2016114973A
Authority: JP
Inventors: 輝弘土屋
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2016-06-09
Filing date: 2016-06-09
Publication date: 2019-12-11
Anticipated expiration: 2036-06-09
Also published as: JP2017220841A

Description

この発明はタービン制御装置の高信頼化を図るために用いられる二重化対応の電流出力システムに関するものである。

これまで、発電所のタービン制御に用いられる電流出力装置においては、特にバルブ制御等の重要度の高い部分で、この電流出力装置が使用される場合には、アナログ出力モジュール（ＡＯモジュールとも呼ぶ）を二重化し、高信頼性の実現を図っていた。

特開２００３−２９８５８号公報

通常、二重化された電流出力装置は、制御中の装置と待機中の装置で構成されている。そして、制御中の装置と待機中の装置間でお互いに相互監視し、制御中の電流出力装置に異常が発生した時は、制御系（制御中の電流出力装置のこと）／待機系（待機中の電流出力装置のこと）の切替（以降「二重系切替」と呼ぶ）を行い、電流値に応じて動作するセンサ等の外部負荷を二重化した装置を用いて制御している。

しかしながら、従来のこの二重化された電流出力装置では、二重系切替の直後に、異常誤検出、あるいは外部負荷へ過剰な値を出力することがあり、これによって、外部負荷の負担を増大させたり、発電所全体のシステム制御に悪影響を与える可能性があった。このことを実際の装置を例にして以下詳しく説明する。

従来装置である既存方式の具体例を図８に示す。図８は外部負荷に対して二重系の電流出力装置で制御する動作システムを表している。電流出力装置１は２台の装置、電流出力装置１ａ、および電流出力装置１ｂで構成され、アクチュエータ等の外部負荷２をこれら２台の電流出力装置１ａ、１ｂで二重化制御する。この二重化制御のために、デジタルＬＳＩ３はデジタル出力（以下では、ＤＯ：Digital Outputと呼ぶ）、デジタル入力（以下では、ＤＩ：Digital Inputと呼ぶ）を、各々２点ずつ持つ。

まず、デジタルＬＳＩ３（Ｆ／ＷあるいはＦＰＧＡ、ＣＰＬＤなどのプログラマブルＩＣ）のＤＯは、電流出力装置１ａ（電流出力装置自身）が制御可能、あるいは不可能を意味する「自系制御可能性」信号、電流出力装置自身が制御中、あるいは待機中を意味する「自系制御状態」信号からなる。
また、デジタルＬＳＩ３のＤＩは、電流出力装置１ｂ（二重系の相手側電流出力装置）からの制御可能あるいは不可能を意味する「他系制御可能性」信号と電流出力装置１ｂ（二重系の相手側電流出力装置）からの制御中あるいは待機中を意味する「他系制御状態」信号からなる。

上記の計４つのＤＯとＤＩを、電流出力装置１ａと電流出力装置１ｂの「自系制御可能性」と「他系制御可能性」、及び「自系制御状態」と「他系制御状態」に接続し、相互監視することで、片方の系（自系あるいは他系のいずれか一つの系）の電流出力装置のみが、外部負荷２を制御している。この場合において、電流出力装置１ａと電流出力装置１ｂの両方の系が同時に制御に関わったり、片方の系が制御可であるにも関わらず両方の系ともに待機状態になったりすることが無いようにする。

制御する際には、二重系切替用リレー４をＡ側に接続することで、電流出力装置１ａ、あるいは電流出力装置１ｂから外部負荷２に電流出力し、待機する際には、二重系切替用リレー４をＢ側に接続することで、電流出力装置１ａ、あるいは電流出力装置１ｂは、外部負荷２に電流を流さずに待機用抵抗５に電流を流す。

次に、外部負荷２への電流出力指令値と出力した電流をリードバックし、これらの値を上位ＣＰＵユニットで比較（リードバックチェック）し、出力電流値の整合性を確認する仕組みを説明する。ここで、リードバックチェックとは、デジタルＬＳＩ３ａから出力したデータ等を読み戻すプロセスにより、デジタルＬＳＩ３ａから出力したデータ等が正しく入力あるいは出力されているかの確認するためのプロセスのことである。

電流出力装置１ａは、外部負荷２(アクチュエータ等)を制御するために、上位ＣＰＵユニット６から出力指令値を受けとり、デジタルＬＳＩ３ａが出力指令値をＤ／Ａコンバータ７ａへ通知し、Ｄ／Ａコンバータ７ａは、電流出力回路８ａへ出力する。この電流出力回路８ａは、二重系切替用リレー４ａを介して、外部負荷２に電流出力する。一方で、この電流出力をＩ―Ｖ変換回路９ａにて電流／電圧変換し、Ａ／Ｄコンバータ１０ａにてアナログ電圧値をデジタル信号に変換し、デジタルＬＳＩ３ａを経由して、上位ＣＰＵユニット６ａにリードバック値を通知する。
最後に、上位ＣＰＵユニット６ａは、出力指令値とリードバック値とを比較(リードバックチェック)して、出力電流値の整合性を確認する。

なお、上位ＣＰＵユニット６の台数は２台で、図８では電流出力装置１と台数が一致しているが、用途に応じて台数を変更する。例えば、高信頼性を求める場合には台数を増やし、コスト低減を図る場合には台数を減らす。ここでは簡単のため、電流出力装置１と台数が一致している場合を例示する。

この発明は、タービン制御装置に用いられる二重化対応の電流出力システムにおいて、多重化されたアナログ出力モジュール（ＡＯモジュール）のより高い信頼性の実現、あるいは外部負荷、ディレーティングなどへの悪影響の軽減を目的とする。

この発明に係る二重化対応電流出力システムは、
外部のＣＰＵからの指令値に応じて外部負荷への出力を制御するための制御機構を有する２台の電流出力装置を備え、前記外部負荷への印加電流機構を二重化する二重化対応電流出力システムであって、
前記各電流出力装置は、
メモリを有するとともに前記指令値と前記外部負荷からの出力信号を入力するデジタルＬＳＩと、
スイッチングにより選択されて前記外部負荷へ接続される第１の接点と、前記外部負荷への接続を解除する第２の接点を持ち、前記第１の接点に接続されることで前記２台の電流出力装置のうち、どちらか一方を選択し、この選択された電流出力装置の出力を前記外部負荷へ印加するための二重系切替用リレーと、
この二重系切替用リレーを介して前記外部負荷に電流を印加する電流出力回路と、を備え、前記２台の電流出力装置のうちの一方の電流出力装置のデジタルＬＳＩとオンディレイタイマを備えた他方の電流出力装置のデジタルＬＳＩとの間で、前記外部負荷への出力電流を制御するための制御信号を互いに送受信し、
前記他方の電流出力装置の制御状態が制御中から待機中になったことを前記一方の電流出力装置のデジタルＬＳＩで検知した場合に、前記オンディレイタイマにより、前記他方の電流出力装置の前記二重系切替用リレーの第１の接点への接続から第２の接点への接続に要する時間の最大値と同等以上の遅延時間を設けて前記二重系切替用リレーの切替動作をさせることにより、前記他方の電流出力装置の制御状態が待機中から制御中になるまでに要する時間を長くし、
前記メモリは、前記出力電流をリードバックしてチェックするチェック用プログラムと予め定めた前記出力電流の閾値とを記憶するとともに、前記チェック用プログラムにより、前記出力電流をリードバックした値と前記閾値とを比較することにより、前記外部負荷への出力電流を制御することを特徴とするものである。

この発明によれば、タービン制御装置の二重化対応電流出力システムにおいて、二重系切替発生時に二重系切替リレーだけではなく、一時的に電流出力回路等を制御する機構（以降、制御機構と呼ぶ）の電流出力をゼロとし、二重系リレーのオンオフが、二重系を構成する電流出力装置２台間で完全に入れ替わった状態で制御機構が電流出力を再開するようにすることにより、過剰な電流出力を抑制し、外部負荷への悪影響を防ぐことができる。また、これによりタービン制御装置の品質向上を図ることができる。

本発明の実施の形態１のシステム構成の一例を示す図である。本発明の実施の形態１において、二重系切替発生時に２台の電流出力装置が同時にオンする際のタイミングチャートを示す図である。本発明の実施の形態２のシステム構成の一例を示す図である。本発明の実施の形態２でのタイミングチャートを示す図である。本発明の実施の形態３でのタイミングチャートを示す図である。本発明の実施の形態１−３での二重系切替が発生した直後の出力タイミングチャートを示す図である。本発明の実施の形態４でのタイミングチャートを示す図である。既存方式の二重化された電流出力装置のシステム構成例を示す図である。

実施の形態１．
次に、本発明の実施の形態１について図１を用いて説明する。図１は、本発明の実施の形態１に係る二重化対応電流出力システムの一例を示す図である。この図で、二重化対応電流出力システム１００は、二つの電流出力装置１ａ、１ｂで構成されている。このうち、電流出力装置１ａは、外部の上位ＣＰＵユニット６ａと出力指令値をやり取りし二重化対応のシステムとするため、外部の電流出力装置１ｂのデジタルＬＳＩ３ｂと信号をやり取りするデジタルＬＳＩ３ａと、このデジタルＬＳＩ３ａからの指令値を入力するＤ／Ａコンバータ７ａ、外部負荷２に接続される接点Ａ、および待機用抵抗５ａに接続される接点Ｂを持ち、スイッチングされて、これら２つの接点Ａ、Ｂのいずれか一の接点と繋がる二重系切替用リレー４ａ、この二重系切替用リレー４ａの接点Ｂ側に一端を接続され外部負荷２の接地側に他端を接続されている待機用抵抗５ａ、Ｉ−Ｖ変換回路９ａを介し、上記デジタルＬＳＩ３ａに、外部負荷２の接地側の信号を入力するＡ／Ｄコンバータ１０ａ、前記Ｄ／Ａコンバータ７ａに入力側で接続され、前記Ｄ／Ａコンバータ７ａからの出力を入力し、前記二重系切替用リレー４ａに出力する電流出力回路８ａで構成されている。なお、待機用抵抗５ａは、二重系切替用リレー４ａの接点Ｂ側に一端を接続され、外部負荷２の接地側に他端を接続されている。

この二重化対応電流出力システム１００のもう一方の構成要素である電流出力装置１ｂは、上述の電流出力装置１ａと同様、デジタルＬＳＩ３ｂ、Ｄ／Ａコンバータ７ｂ、電流出力回路８ｂ、接点Ａ、Ｂを持つ二重系切替用リレー４ｂ、待機用抵抗５ｂ、Ｉ−Ｖ変換回路９ｂ、Ａ／Ｄコンバータ１０ｂの７種類の要素を備え、その外側に上述の電流出力装置１ａの場合と同様、上位ＣＰＵユニット６ｂ、外部負荷２（これは上述の電流出力装置１ａの外部負荷２と同じものを共用）が接続されているが、各構成要素の接続関係は上述の電流出力装置１ａの場合と同じであるので詳しい説明は、ここでは省略する。

以上で説明した二重化対応電流出力システム１００を用いてリードバックチェックを行うが、その方法は既存方式とは異なっている。すなわち、既存方式では、上述のように、上位ＣＰＵユニット６によってリードバックチェックを行っていたが、本実施の形態では電流出力装置１内のデジタルＬＳＩ３でリードバックチェックを行っている。この詳細を以下説明する。

具体的には、外部負荷２への電圧出力指令値と、出力した電流をリードバックし、これらの値を、従来方式での上位ＣＰＵユニットではなく、デジタルＬＳＩ３ａで比較（リードバックチェック）し、出力電流値の整合性を確認することによりリードバックチェックを行っている。以下この仕組みを説明する。

デジタルＬＳＩ３ａは、上位ＣＰＵユニット６ａから出力指令値を受け取るとともに、Ａ／Ｄコンバータ１０ａの出力を受け取り、入力可能な電流の閾値を参照して、外部負荷２に対して適正な電流出力となっているか否かのリードバックチェックを行う。これをデジタルＬＳＩ３ａ内で行うことができるようにするため、デジタルＬＳＩ３ａ内にメモリ（記憶装置）１１ａを設けて、このメモリ１１ａに上位ＣＰＵユニット６ａからの出力指令値とＡ／Ｄコンバータ１０ａの出力値を記憶させる。また、これら２つの値を入力値として、これらの差を比較するとともに、外部負荷に対して適正な値になっているか否かを判断するためのプログラムもこのメモリに記憶し、記憶したプログラムを作動させて、適正値か否かの判断をデジタルＬＳＩ３ａにより行う。また、同様に、デジタルＬＳＩ３ｂ内に設けたメモリ１１ｂにより、上述のデジタルＬＳＩ３ａの場合と同様のリードバックチェックを行う。

これにより、従来方式では上位ＣＰＵユニット６とデジタルＬＳＩ３間の通信に要していた時間を、本実施の形態の二重化対応電流出力システムを使用することで、削減することができる。すなわち、デジタルＬＳＩ３内に設けたメモリ１１により、上位ＣＰＵユニット６とデジタルＬＳＩ３間の通信に要していた遅延時間がなくなり、リードバックチェック異常の検出時間を高速化することができる。

実施の形態２．
次に、本発明の実施の形態の二重化対応電流出力システム２００について、図２を用いて以下説明する。この図は、時間の経過により、二重化対応電流出力システム２００の一方の電流出力装置１ａが外部負荷２への電流出力を直接、制御する制御系から、制御を行わない待機系に移行し、二重化対応電流出力システム２００の他方の電流出力装置１ｂが、逆に、待機系から制御系になる状態を示したタイミングチャートである。

既存方式、あるいは実施の形態１においては、二重系切替が発生した際には、部品バラツキなどの影響で外部負荷２への出力が一瞬、電流出力装置１ａと電流出力装置１ｂの両方から出力される二重出力領域（図中、黒の四角記号で表し符号ＤＯＰＡで示した領域。以下同様）を持つ場合がある。また、図中、符号「ＮＣＳＡ」と称した領域は、部品ばらつきなどにより、どのような制御状態であるかが不明確な領域である（以下同様）。

具体的には電流出力装置１ａの二重系切替用リレーの動作遅延により、接点Ａとの接続であるＡ接続から接点Ｂとの接続であるＢ接続に切り替わる時間が、予定される時間よりも長時間（図中、動作遅延時間、すなわち、符号ｔ_ADで示した箇所参照。符号ｔ_ADの意味については以下同様）で、更に電流出力装置１ａから電流出力装置１ｂへのＤＯ信号の伝搬遅延時間（この時間は図中、ｔ_TDと記載して示した。以下同様）が短く、電流出力装置１ｂの二重系切替用リレーの動作遅延時間が短い場合などにおいて、電流出力装置１ａと電流出力装置１ｂの両方から出力される場合がある。この現象が発生すると、外部負荷２にダメージを与えたり、制御に悪影響を与えたりする可能性があるため、両方から出力されることが無いように対策する必要がある。

この具体的な対策としては、図３で待機系から制御系になる電流出力装置の場合において、例えば、電流出力装置１ｂのデジタルＬＳＩ３ｂにて、ＤＩの「他系制御状態」が、制御中から待機中になった際に、デジタルＬＳＩ３ｂに設けたオンディレイタイマ１２により、待機系から制御系の状態になる時間を遅くなるようにする。

ここで、オンディレイタイマにおいては、二重系切替用リレーのＡ接続からＢ接続に要する時間の最大値と同等以上の遅延時間を設けるようにする。これにより、電流出力装置１ａ、あるいは電流出力装置１ｂの遅延時間のばらつきに関係無く、図４に示す波形になり、外部負荷２に電流出力装置１ａと電流出力装置１ｂの両方が外部負荷２へ出力することが無くなり、外部負荷２にダメージを与えたり、制御に悪影響を与えたりする可能性がなくなる。なお、図４でＮＣＯＰＡと略記して示した領域は、出力が明確になっていない領域である。

実施の形態３．
さらに、本発明の実施の形態３について図を用いて以下説明する。実施の形態２において、二重系切替が発生すると、図２、あるいは図４で符号「ＮＣＳＡ」で示したように、二重系切替リレーにおいてＡ接続がＢ接続に変わる場合に生じるニュートラルなタイミングの際の検出値が０（ゼロ）となる場合、あるいはチャタリングが発生してオンオフの繰り返しが数１００μｓｅｃ続く場合など、出力電流値が出力指令値と明らかに異なる可能性があるため、リードバックチェックを実行するとエラーとなる可能性がある。なお、図４において、符号ｔ_ODは、オンディレイ時間の略称であり、符号「ＮＣＳＡ」で示した領域は、どのような制御状態であるかが不明確な領域である。

二重系切替の発生時には、部品の仕様のばらつきなどによって精度不良は必ず発生するが、通常は、この精度不良は、システム制御に悪影響を与えるレベルでは無いため、その検出を防止する必要がある。そのため電流出力装置１ａ、あるいは電流出力装置１ｂでは、自系制御可能性が「可」となった場合、あるいは、自系制御状態で「制御中」の状態が発生した際、リードバックチェックを実行しない処理を加えることとする（図５参照）。これにより、二重系切替時にリードバックチェックエラーの発生を防止することができる。なお、図５において、符号「ＮＣＳＡ」で示した領域は、部品ばらつきなどにより、どのような制御状態であるかが不明確な領域である。

実施の形態４．
最後に、実施の形態４について以下図を用いて説明する。
既存方式、あるいは実施の形態１〜３においては、二重系切替が発生した直後の外部負荷２への出力は、図６に記載するように、出力レベルが変化しないで一定となる出力レベル一定の領域が大部分を占めるが、これに比較して、零レベルからの立上り時に過剰なオーバーシュートが発生する領域が存在することがある。なお、図２、図４、図５においては、図を簡略化するため、この過剰なオーバーシュートの記載を省略している。

この過剰なオーバーシュートが発生する原因は、二重系切替用リレーが、Ａ接続でもＢ接続でも無い状態の時（ニュートラル時）に、電流出力回路がフィードバック電圧ゼロ(出力電流がゼロ)と認識し、出力を過剰に増やすためである。そして、この過剰なオーバーシュートが原因で、外部負荷２に対してダメージを与えたり、制御に悪影響を与えたりする可能性がある。なお二重系切替用リレー４のスイッチング時間性能にもよるが、上述のニュートラル時は、多かれ少なかれ必ず存在する。

そこで、図７に記載したように、電流出力装置１ｂは、二重系切替の発生をデジタルＬＳＩ３ｂが認識した時点で、Ｄ／Ａコンバータ７ｂへの出力指令値をゼロにする。そして少なくとも二重系切替用リレー４ｂが、接点Ｂから接点Ａに切り替わる時間（Ｂ接続の状態からＡ接続の状態に移行する時間）まで、ゼロ出力を継続した後、上位ＣＰＵユニット６ｂからの指令値をＤ／Ａコンバータ７ｂへ出力する。この処理を加えることで、図７の最下段の外部負荷２のタイミングチャートに示したように、電流出力回路８ｂの過剰なオーバーシュートを抑制することができる。

なお、本発明は、その発明の範囲内において、実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。

１、１ａ、１ｂ電流出力装置、２外部負荷、３、３ａ、３ｂデジタルＬＳＩ、４、４ａ、４ｂ二重系切替用リレー、５、５ａ、５ｂ待機用抵抗、６、６ａ、６ｂ上位ＣＰＵユニット、７、７ａ、７ｂＤ／Ａコンバータ、８、８ａ、８ｂ電流出力回路、９、９ａ、９ｂＩ−Ｖ変換回路、１０、１０ａ、１０ｂＡ／Ｄコンバータ、１１、１１ａ、１１ｂメモリ、１２オンディレイタイマ、１００、２００二重化対応電流出力システム

Claims

外部のＣＰＵからの指令値に応じて外部負荷への出力を制御するための制御機構を有する２台の電流出力装置を備え、前記外部負荷への印加電流機構を二重化する二重化対応電流出力システムであって、
前記各電流出力装置は、
メモリを有するとともに前記指令値と前記外部負荷からの出力信号を入力するデジタルＬＳＩと、
スイッチングにより選択されて前記外部負荷へ接続される第１の接点と、前記外部負荷への接続を解除する第２の接点を持ち、前記第１の接点に接続されることで前記２台の電流出力装置のうち、どちらか一方を選択し、この選択された電流出力装置の出力を前記外部負荷へ印加するための二重系切替用リレーと、
この二重系切替用リレーを介して前記外部負荷に電流を印加する電流出力回路と、を備え、前記２台の電流出力装置のうちの一方の電流出力装置のデジタルＬＳＩとオンディレイタイマを備えた他方の電流出力装置のデジタルＬＳＩとの間で、前記外部負荷への出力電流を制御するための制御信号を互いに送受信し、
前記他方の電流出力装置の制御状態が制御中から待機中になったことを前記一方の電流出力装置のデジタルＬＳＩで検知した場合に、前記オンディレイタイマにより、前記他方の電流出力装置の前記二重系切替用リレーの第１の接点への接続から第２の接点への接続に要する時間の最大値と同等以上の遅延時間を設けて前記二重系切替用リレーの切替動作をさせることにより、前記他方の電流出力装置の制御状態が待機中から制御中になるまでに要する時間を長くし、
前記メモリは、前記出力電流をリードバックしてチェックするチェック用プログラムと予め定めた前記出力電流の閾値とを記憶するとともに、前記チェック用プログラムにより、前記出力電流をリードバックした値と前記閾値とを比較することにより、前記外部負荷への出力電流を制御することを特徴とする二重化対応電流出力システム。
前記一方の電流出力装置、あるいは前記他方の電流出力装置において、二重系切替用リレーの動作遅延により、前記第１の接点への接続から前記第２の接点への接続に切り替わる時間が予定される時間よりも長時間となり、前記一方の電流出力装置および前記他方の電流出力装置の両方から出力される場合には、リードバックチェックを行わないことを特徴とする請求項１に記載の二重化対応電流出力システム。
前記他方の電流出力装置は、Ｄ／Ａコンバータを備えるとともに、
前記二重系切替用リレーの二重系切替の発生を前記他方の電流出力装置のデジタルＬＳＩが検出した時点で、前記Ｄ／Ａコンバータへの出力をゼロにするとともに、前記二重系切替用リレーのスイッチングにより、前記第２の接点との接続状態から前記第１の接点との接続状態に切り替わる時間の間は、前記Ｄ／Ａコンバータへのゼロ出力を継続した後に、前記外部のＣＰＵからの指令値を前記Ｄ／Ａコンバータへ出力することを特徴とする請求項１または請求項２に記載の二重化対応電流出力システム。