JPH0822121B2 - 自動列車制御装置 - Google Patents
自動列車制御装置Info
- Publication number
- JPH0822121B2 JPH0822121B2 JP31031588A JP31031588A JPH0822121B2 JP H0822121 B2 JPH0822121 B2 JP H0822121B2 JP 31031588 A JP31031588 A JP 31031588A JP 31031588 A JP31031588 A JP 31031588A JP H0822121 B2 JPH0822121 B2 JP H0822121B2
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- Japan
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- output
- safe
- microcomputer
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- Electric Propulsion And Braking For Vehicles (AREA)
- Safety Devices In Control Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、互いに同様の処理を行う２系統のコンピュ
ータが、同一の入力信号を処理して出力する信号を比較
して自己の故障を検出する自動列車制御装置に関する。
ータが、同一の入力信号を処理して出力する信号を比較
して自己の故障を検出する自動列車制御装置に関する。
第２図は従来の自動列車制御装置の構成を示すブロッ
ク図であって、図中１はマイクロコンピュータ１系、２
はマイクロコンピュータ２系である。マイクロコンピュ
ータ１系１及びマイクロコンピュータ２系２は、その出
力数に応じた数のフェイルセイフ一致検知回路３に接続
され、各出力信号は対応するフェイルセイフ一致検知回
路３へ出力される。各フェイルセイフ一致検知回路３は
２入力を比較し、対応するフェイルセイフアンプ回路４
を介して、両信号の一致，不一致の信号を、リレーコイ
ル5c及び常開接点5aからなるリレー５へ出力する。
ク図であって、図中１はマイクロコンピュータ１系、２
はマイクロコンピュータ２系である。マイクロコンピュ
ータ１系１及びマイクロコンピュータ２系２は、その出
力数に応じた数のフェイルセイフ一致検知回路３に接続
され、各出力信号は対応するフェイルセイフ一致検知回
路３へ出力される。各フェイルセイフ一致検知回路３は
２入力を比較し、対応するフェイルセイフアンプ回路４
を介して、両信号の一致，不一致の信号を、リレーコイ
ル5c及び常開接点5aからなるリレー５へ出力する。
次に動作について説明する。
マイクロコンピュータ１系１及びマイクロコンピュー
タ２系２は、受信器から送信される信号に基づき互いに
同様の演算を実行し、それぞれの演算結果を、出力に対
応するフェイルセイフ一致検知回路３へ出力する。フェ
イルセイフ一致検知回路３は両マイクロコンピュータ１
及び２の出力信号を比較し、両信号が一致すれば一致検
知の信号をフェイルセイフアンプ回路４を介して対応す
るリレー５へ出力し、一致検知信号によってリレーコイ
ル5cが励磁されて常開接点5aが閉路し、信号は外部へ出
力される。
タ２系２は、受信器から送信される信号に基づき互いに
同様の演算を実行し、それぞれの演算結果を、出力に対
応するフェイルセイフ一致検知回路３へ出力する。フェ
イルセイフ一致検知回路３は両マイクロコンピュータ１
及び２の出力信号を比較し、両信号が一致すれば一致検
知の信号をフェイルセイフアンプ回路４を介して対応す
るリレー５へ出力し、一致検知信号によってリレーコイ
ル5cが励磁されて常開接点5aが閉路し、信号は外部へ出
力される。
一方、マイクロコンピュータ１系１又は２系２が故障
した場合、フェイルセイフ一致検知回路３にて出力信号
の不一致が検知される。不一致が検知されるとリレーコ
イル5cは励磁されず、常開接点5aが開路したままで信号
が外部へ出力されない、所謂安全動作を行う。
した場合、フェイルセイフ一致検知回路３にて出力信号
の不一致が検知される。不一致が検知されるとリレーコ
イル5cは励磁されず、常開接点5aが開路したままで信号
が外部へ出力されない、所謂安全動作を行う。
また、フェイルセイフ一致検知回路３又はフェイルセ
イフアンプ回路４に故障が発生した場合は、マイクロコ
ンピュータ１及び２の出力信号が正しくても、リレーコ
イル5cには励磁する信号があたえられず、リレー５は必
ず安全動作を行う。
イフアンプ回路４に故障が発生した場合は、マイクロコ
ンピュータ１及び２の出力信号が正しくても、リレーコ
イル5cには励磁する信号があたえられず、リレー５は必
ず安全動作を行う。
従来の自動列車制御装置は以上のように構成されてい
るので、マイクロコンピュータの出力数に応じた数のフ
ェイルセイフ一致検知回路及びフェイルセイフアンプ回
路が必要があるが、これらの回路はフェイルセイフを実
現するために構成が複雑で大規模である。従って出力数
が増加に伴い装置全体が大型化するという問題があっ
た。
るので、マイクロコンピュータの出力数に応じた数のフ
ェイルセイフ一致検知回路及びフェイルセイフアンプ回
路が必要があるが、これらの回路はフェイルセイフを実
現するために構成が複雑で大規模である。従って出力数
が増加に伴い装置全体が大型化するという問題があっ
た。
本発明はこのような問題を解決するためになされたも
のであって、出力数の増加によっても装置を小型に保
ち、またフェイルセイフ性能を維持した自動列車制御装
置の提供を目的とする。
のであって、出力数の増加によっても装置を小型に保
ち、またフェイルセイフ性能を維持した自動列車制御装
置の提供を目的とする。
本発明の自動列車制御装置は、同様の処理を行う２つ
のコンピュータが同一の入力信号を処理して得た信号を
比較し、これら信号の不一致を検知した場合に該信号の
外部出力を禁止する自動列車制御装置において、前記２
つのコンピュータが同一の入力信号を処理して得た信号
を比較する第１の比較手段と、第１の比較手段の比較結
果に応じた信号を各コンピュータへフィードバックする
フィードバック手段と、前記２つのコンピュータ夫々に
備えられ、夫々へフィードバックされるべき信号と、フ
ィードバックされた前記比較結果に応じた信号とを比較
する第２の比較手段と、２つの第２の比較手段による比
較結果が不一致の場合及び自身が故障した場合にいずれ
かの部位に故障が存在することを示す故障検知の信号を
出力する故障検知信号出力手段と、故障検知の信号の出
力に従ってコンピュータからの信号の外部出力を禁止し
て安全側の動作に切り換えるフェイルセイフ手段とを備
えたことを特徴とする。
のコンピュータが同一の入力信号を処理して得た信号を
比較し、これら信号の不一致を検知した場合に該信号の
外部出力を禁止する自動列車制御装置において、前記２
つのコンピュータが同一の入力信号を処理して得た信号
を比較する第１の比較手段と、第１の比較手段の比較結
果に応じた信号を各コンピュータへフィードバックする
フィードバック手段と、前記２つのコンピュータ夫々に
備えられ、夫々へフィードバックされるべき信号と、フ
ィードバックされた前記比較結果に応じた信号とを比較
する第２の比較手段と、２つの第２の比較手段による比
較結果が不一致の場合及び自身が故障した場合にいずれ
かの部位に故障が存在することを示す故障検知の信号を
出力する故障検知信号出力手段と、故障検知の信号の出
力に従ってコンピュータからの信号の外部出力を禁止し
て安全側の動作に切り換えるフェイルセイフ手段とを備
えたことを特徴とする。
本発明の自動列車制御装置は、同様の処理を行う２つ
のコンピュータが同一の入力信号を処理して得た信号を
第１の比較手段によって比較し、比較結果に応じてオン
されるリレーの開閉状態などの比較結果に応じた信号を
フィードバッグ手段によって各コンピュータへフィード
バックし、各コンピュータへフィードバックされるべき
信号と、比較結果に応じてフィードバックされた信号と
を第２の比較手段によって比較し、故障検知信号出力手
段は第２の比較手段による比較結果が不一致の場合及び
自身が故障した場合にいずれかの部位に故障が存在する
ことを示す故障検知の信号を出力し、フェイルセイフ手
段は、故障検知の信号が出力されずにいずれの部位にも
故障が存在しないことを示す場合はコンピュータからの
信号を外部へ出力する一方、故障検知の信号が出力さ
れ、いずれかの部位に故障が存在することを示す場合は
コンピュータからの信号の外部出力を禁止して安全側の
動作に切り換える。
のコンピュータが同一の入力信号を処理して得た信号を
第１の比較手段によって比較し、比較結果に応じてオン
されるリレーの開閉状態などの比較結果に応じた信号を
フィードバッグ手段によって各コンピュータへフィード
バックし、各コンピュータへフィードバックされるべき
信号と、比較結果に応じてフィードバックされた信号と
を第２の比較手段によって比較し、故障検知信号出力手
段は第２の比較手段による比較結果が不一致の場合及び
自身が故障した場合にいずれかの部位に故障が存在する
ことを示す故障検知の信号を出力し、フェイルセイフ手
段は、故障検知の信号が出力されずにいずれの部位にも
故障が存在しないことを示す場合はコンピュータからの
信号を外部へ出力する一方、故障検知の信号が出力さ
れ、いずれかの部位に故障が存在することを示す場合は
コンピュータからの信号の外部出力を禁止して安全側の
動作に切り換える。
以下、本発明をその実施例を示す図面に基づき詳述す
る。
る。
第１図は本発明に係る自動列車制御装置の構成を示す
ブロック図であって、図中１はマイクロコンピュータ１
系、２はマイクロコンピュータ２系である。マイクロコ
ンピュータ１系１及びマイクロコンピュータ２系２は、
その出力数に応じた数の一致検知回路６に接続され、各
出力信号は対応する一致検知回路６へ出力される。前記
第１の比較手段たる各一致検知回路６は、この回路自身
が故障した場合の出力のフェイルセイフを保証しない簡
単な構成の回路であって、２系のマイクロコンピュータ
1,2からの２入力を比較し、２入力が一致する場合は後
述するリレー８をオンする信号を、また、２入力が一致
しない場合はリレー８をオンしない信号を対応するアン
プ回路７へ出力する。各アンプ回路７は、この回路自身
が故障した場合の出力のフェイルセイフを保証しない簡
単な構成の回路であって、対応する一致検知回路６から
の信号を増幅し、対応するリレー８へ出力する。各リレ
ー８は、リレーコイル8c,第１常開接点8a1及び第１常開
接点8a1の閉路に対応して閉路する第２常開接点8a2から
なり、第１常開接点8a1の開閉状態はマイクロコンピュ
ータ１系１及びマイクロコンピュータ２系２へフィード
バックされる。
ブロック図であって、図中１はマイクロコンピュータ１
系、２はマイクロコンピュータ２系である。マイクロコ
ンピュータ１系１及びマイクロコンピュータ２系２は、
その出力数に応じた数の一致検知回路６に接続され、各
出力信号は対応する一致検知回路６へ出力される。前記
第１の比較手段たる各一致検知回路６は、この回路自身
が故障した場合の出力のフェイルセイフを保証しない簡
単な構成の回路であって、２系のマイクロコンピュータ
1,2からの２入力を比較し、２入力が一致する場合は後
述するリレー８をオンする信号を、また、２入力が一致
しない場合はリレー８をオンしない信号を対応するアン
プ回路７へ出力する。各アンプ回路７は、この回路自身
が故障した場合の出力のフェイルセイフを保証しない簡
単な構成の回路であって、対応する一致検知回路６から
の信号を増幅し、対応するリレー８へ出力する。各リレ
ー８は、リレーコイル8c,第１常開接点8a1及び第１常開
接点8a1の閉路に対応して閉路する第２常開接点8a2から
なり、第１常開接点8a1の開閉状態はマイクロコンピュ
ータ１系１及びマイクロコンピュータ２系２へフィード
バックされる。
マイクロコンピュータ１系１及び２系２にはそれ自身
以外の部位又はそれ自身が故障した場合でも、いずれか
の部位に故障が存在することを示す故障検知の信号を後
述する故障検知リレー９に出力して安全側に動作させ出
力のフェイルセイフを保証させる前記故障検知信号出力
手段たるフェイルセイフ一致検知回路３が接続されてい
る。一致検知回路６より複雑で大規模な構成のフェイル
セイフ一致検知回路３は、マイクロコンピュータ1,2に
フィードバックされた第１常開接点8a1の開閉状態と、
両マイクロコピュータ1,2からの信号により得られるべ
き第１常開接点8a1の開閉状態とを前記第２の比較手段
として機能するマイクロコンピュータ1,2において比較
した結果がいずれのマイクロコンピュータ1,2において
も一致を示す場合は、いずれの部位にも故障が存在しな
い故障検知の「正常」信号を、また、マイクロコンピュ
ータ1,2の少なくとも一方において比較結果が不一致を
示す場合は、いずれの部位に故障が存在することを示す
故障検知の「故障」信号をフェイルセイフアンプ回路４
を介して前記フェイルセイフ手段たる故障検知リレー９
へ与える。なお、フェイルセイフアンプ回路４も、この
回路自身が故障した場合でも出力のフェイルセイフを保
証する回路である。故障検知リレー９はリレーコイル9c
及び常開接点9aからなり、常開接点9aの一方の端子は電
源に接続され、常開接点9aの他方の端子は前記リレー８
それぞれの第２常開接点8a2の一方の端子に接続され
る。
以外の部位又はそれ自身が故障した場合でも、いずれか
の部位に故障が存在することを示す故障検知の信号を後
述する故障検知リレー９に出力して安全側に動作させ出
力のフェイルセイフを保証させる前記故障検知信号出力
手段たるフェイルセイフ一致検知回路３が接続されてい
る。一致検知回路６より複雑で大規模な構成のフェイル
セイフ一致検知回路３は、マイクロコンピュータ1,2に
フィードバックされた第１常開接点8a1の開閉状態と、
両マイクロコピュータ1,2からの信号により得られるべ
き第１常開接点8a1の開閉状態とを前記第２の比較手段
として機能するマイクロコンピュータ1,2において比較
した結果がいずれのマイクロコンピュータ1,2において
も一致を示す場合は、いずれの部位にも故障が存在しな
い故障検知の「正常」信号を、また、マイクロコンピュ
ータ1,2の少なくとも一方において比較結果が不一致を
示す場合は、いずれの部位に故障が存在することを示す
故障検知の「故障」信号をフェイルセイフアンプ回路４
を介して前記フェイルセイフ手段たる故障検知リレー９
へ与える。なお、フェイルセイフアンプ回路４も、この
回路自身が故障した場合でも出力のフェイルセイフを保
証する回路である。故障検知リレー９はリレーコイル9c
及び常開接点9aからなり、常開接点9aの一方の端子は電
源に接続され、常開接点9aの他方の端子は前記リレー８
それぞれの第２常開接点8a2の一方の端子に接続され
る。
次に動作について説明する。
マイクロコンピュータ１系１及びマイクロコンピュー
タ２系２は、受信器から送信された信号に基づいて互い
に同様の演算を実行し、対応する一致検知回路６へ演算
結果を出力する。一致検知回路６は２入力を比較し、比
較結果が一致すると、一致検知信号をアンプ回路７を介
してリレー８へ出力し、一致検知信号によってリレーコ
イル8cが励磁されて第１常開接点8a1を閉路する。
タ２系２は、受信器から送信された信号に基づいて互い
に同様の演算を実行し、対応する一致検知回路６へ演算
結果を出力する。一致検知回路６は２入力を比較し、比
較結果が一致すると、一致検知信号をアンプ回路７を介
してリレー８へ出力し、一致検知信号によってリレーコ
イル8cが励磁されて第１常開接点8a1を閉路する。
第１常開接点8a1の開閉状態は、マイクロコンピュー
タ１系１及びマイクロコンピュータ２系２へフィードバ
ックされ、マイクロコンピュータ１系１及びマイクロコ
ンピュータ２系２はフィードバックされた第１常開接点
8a1の開閉状態と、自己の出力によって生ずべき第１常
開接点8a1の開閉状態それぞれとを比較する。
タ１系１及びマイクロコンピュータ２系２へフィードバ
ックされ、マイクロコンピュータ１系１及びマイクロコ
ンピュータ２系２はフィードバックされた第１常開接点
8a1の開閉状態と、自己の出力によって生ずべき第１常
開接点8a1の開閉状態それぞれとを比較する。
例えば、マイクロコンピュータ１系１が故障した場
合、一致検知回路６は両マイクロコンピュータ１及び２
からの出力信号の不一致を検知し、不一致の信号をアン
プ回路７を介してリレー８へ出力し、リレー８の第１常
開接点8a1は開路したままとなる。マイクロコンピュー
タ１系１及びマイクロコンピュータ２系２は、それぞれ
フィードバックされた第１常開接点8a1の開閉状態を、
自己の出力によって生ずべき開閉状態と比較する。
合、一致検知回路６は両マイクロコンピュータ１及び２
からの出力信号の不一致を検知し、不一致の信号をアン
プ回路７を介してリレー８へ出力し、リレー８の第１常
開接点8a1は開路したままとなる。マイクロコンピュー
タ１系１及びマイクロコンピュータ２系２は、それぞれ
フィードバックされた第１常開接点8a1の開閉状態を、
自己の出力によって生ずべき開閉状態と比較する。
この場合、比較結果はマイクロコンピュータ２系２で
不一致を検知し、マイクロコンピュータ２系２は故障検
知の『故障』信号を、マイクロコンピュータ１系１は故
障検知の『正常』信号をフェイルセイフ一致検知回路３
へ出力する。フェイルセイフ一致検知回路３はマイクロ
コンピュータ２系２における比較結果が不一致となるの
で、故障検知の「故障」信号をフェイルセイフアンプ回
路４を介して故障検知リレー９へ出力する。故障検知信
号によって、リレーコイル9cが非励磁となり、常開接点
9aが開路する。従って、リレー８の第２常開接点8a2の
全ての一方の端子への給電が遮断され、全信号の外部出
力が禁止される。
不一致を検知し、マイクロコンピュータ２系２は故障検
知の『故障』信号を、マイクロコンピュータ１系１は故
障検知の『正常』信号をフェイルセイフ一致検知回路３
へ出力する。フェイルセイフ一致検知回路３はマイクロ
コンピュータ２系２における比較結果が不一致となるの
で、故障検知の「故障」信号をフェイルセイフアンプ回
路４を介して故障検知リレー９へ出力する。故障検知信
号によって、リレーコイル9cが非励磁となり、常開接点
9aが開路する。従って、リレー８の第２常開接点8a2の
全ての一方の端子への給電が遮断され、全信号の外部出
力が禁止される。
また、マイクロコンピュータが正常であって、出力信
号は一致しているが、一致検知回路６又はアンプ回路７
には故障が発生した場合、リレー８の第１常開接点8a1
の開閉状態を２系列のマイクロコンピュータ1,2へフィ
ードバックし、それぞれの出力信号によって得られるべ
き開閉状態と比較すると、両系列において比較結果が不
一致を示すので、フェイルセイフ一致検知回路３からは
前述と同様に故障検知の「故障」信号が出力され、故障
検知リレー９の常開接点9aが開路して全信号の外部出力
が禁止される 〔発明の効果〕 本発明の自動列車制御装置は、２系統のマイクロコン
ピュータが出力する信号の比較結果によって生じる状態
を一旦各マイクロコンピュータへフィードバックし、各
マイクロコンピュータの出力信号によって生ずべき状態
とフィードバックされた状態とを比較し、フェイルセイ
フ性能を備えた共通の回路で故障を検知する構成である
ため、出力信号数が増加した場合であっても、フェイル
セイフ性能を備えた規模の大きい回路を出力信号数に応
じた数設ける必要がなく、フェイルセイフ性能を満足さ
せるとともに装置を小型に抑え得るという優れた効果を
奏する。
号は一致しているが、一致検知回路６又はアンプ回路７
には故障が発生した場合、リレー８の第１常開接点8a1
の開閉状態を２系列のマイクロコンピュータ1,2へフィ
ードバックし、それぞれの出力信号によって得られるべ
き開閉状態と比較すると、両系列において比較結果が不
一致を示すので、フェイルセイフ一致検知回路３からは
前述と同様に故障検知の「故障」信号が出力され、故障
検知リレー９の常開接点9aが開路して全信号の外部出力
が禁止される 〔発明の効果〕 本発明の自動列車制御装置は、２系統のマイクロコン
ピュータが出力する信号の比較結果によって生じる状態
を一旦各マイクロコンピュータへフィードバックし、各
マイクロコンピュータの出力信号によって生ずべき状態
とフィードバックされた状態とを比較し、フェイルセイ
フ性能を備えた共通の回路で故障を検知する構成である
ため、出力信号数が増加した場合であっても、フェイル
セイフ性能を備えた規模の大きい回路を出力信号数に応
じた数設ける必要がなく、フェイルセイフ性能を満足さ
せるとともに装置を小型に抑え得るという優れた効果を
奏する。
第１図は本発明に係る自動列車制御装置の構成を示すブ
ロック図、第２図は従来の自動列車制御装置の構成を示
すブロック図である。 １……マイクロコンピュータ１系、２……マイクロコン
ピュータ２系、３……フェイルセイフ一致検知回路、４
……フェイルセイフアンプ回路、６……一致検知回路、
７……アンプ回路、８……リレー、8a1……第１常開接
点、8a2……第２常開接点、8c……リレーコイル、９…
…故障検知リレー、9a……常開接点、9c……リレーコイ
ル なお、図中、同一符号は同一、又は相当部分を示す。
ロック図、第２図は従来の自動列車制御装置の構成を示
すブロック図である。 １……マイクロコンピュータ１系、２……マイクロコン
ピュータ２系、３……フェイルセイフ一致検知回路、４
……フェイルセイフアンプ回路、６……一致検知回路、
７……アンプ回路、８……リレー、8a1……第１常開接
点、8a2……第２常開接点、8c……リレーコイル、９…
…故障検知リレー、9a……常開接点、9c……リレーコイ
ル なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【請求項１】同様の処理を行う２つのコンピュータが同
一の入力信号を処理して得た信号を比較し、これら信号
の不一致を検知した場合に該信号の外部出力を禁止する
自動列車制御装置において、 前記２つのコンピュータが同一の入力信号を処理して得
た信号を比較する第１の比較手段と、 第１の比較手段の比較結果に応じた信号を各コンピュー
タへフィードバックするフィードバック手段と、 前記２つのコンピュータ夫々に備えられ、夫々へフィー
ドバックされるべき信号と、フィードバックされた前記
比較結果に応じた信号とを比較する第２の比較手段と、 ２つの第２の比較手段による比較結果が不一致の場合及
び自身が故障した場合にいずれかの部位に故障が存在す
ることを示す故障検知の信号を出力する故障検知信号出
力手段と、 故障検知の信号の出力に従ってコンピュータからの信号
の外部出力を禁止して安全側の動作に切り換えるフェイ
ルセイフ手段と を備えたことを特徴とする自動列車制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31031588A JPH0822121B2 (ja) | 1988-12-07 | 1988-12-07 | 自動列車制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31031588A JPH0822121B2 (ja) | 1988-12-07 | 1988-12-07 | 自動列車制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02155403A JPH02155403A (ja) | 1990-06-14 |
| JPH0822121B2 true JPH0822121B2 (ja) | 1996-03-04 |
Family
ID=18003747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31031588A Expired - Lifetime JPH0822121B2 (ja) | 1988-12-07 | 1988-12-07 | 自動列車制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0822121B2 (ja) |
-
1988
- 1988-12-07 JP JP31031588A patent/JPH0822121B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02155403A (ja) | 1990-06-14 |
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Legal Events
| Date | Code | Title | Description |
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