JP3356121B2 - 非可逆回路素子および通信装置 - Google Patents

非可逆回路素子および通信装置

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JP3356121B2
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ground terminal
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isolator
terminal
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崇 川浪
長谷川　　隆
征克 森
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、マイクロ波帯な
どで使用されるサーキュレータやアイソレータなどの非
可逆回路素子、およびそれらを用いた通信装置に関する
ものである。
【０００２】
【従来の技術】マイクロ波帯などで使用される従来の集
中定数型アイソレータの構造を分解斜視図として図１４
に示す。
【０００３】図１４において、１は図における上面を開
口した箱型の樹脂性ケースである。このケース１には各
種端子を設けているが、この図に示す状態では一方の入
出力端子２ａとアース端子３が現れている。また他方の
端子２ｂのケース１内部での露出部分が現れている。こ
のケース１には下部ヨーク９が取り付けられ、ケース１
の内部にコンデンサ７ａ，７ｂ，７ｃ、チップ抵抗８、
フェライト板５、線路導体４ａ，４ｂ，４ｃ、磁石６が
順に収納されて、上部に上部ヨーク１０が被せられる。
【０００４】
【発明が解決しようとする課題】ところが、このような
従来のアイソレータにおいては、ケース１に設けられた
端子に対して下部ヨーク９を半田で接合することによっ
て、両者を組み立てるものであるが、その半田付け面積
が大きくとれないため、充分な接合強度が確保できな
い、という問題があった。このことは、例えば落下衝撃
などによって半田付け部分が外れてしまうなど、電子機
器の信頼性低下の原因となり得るものであった。また下
部ヨーク９とケース１とを接合した時、両者の各部の寸
法ばらつきによって、入出力端子やアース端子が同一平
面を形成せずに、一部の端子が浮き上がったりするおそ
れがあった。その結果、このアイソレータの特性を測定
する際に、測定用治具の端子に入出力端子やアース端子
が適正に接触せずに、測定できなくなるという問題も生
じていた。
【０００５】さらに、ケース１に設けた各種端子と下部
ヨーク９とが常に別体の部品として扱わなくてはならな
いので、部品点数の削減によるコストダウンができない
という問題があった。
【０００６】この発明の目的は、上述の問題を解消し
て、耐衝撃性を高め、端子部の寸法精度を高め、且つ容
易にコストダウンを図れるようにした非可逆回路素子お
よびそれを用いた通信装置を提供することにある。
【０００７】
【課題を解決するための手段】この発明の非可逆回路素
子は、入出力端子とアース端子を形成したケース内にフ
ェライト板、線路導体、磁石およびその他の部品を収納
し、ケースの上下面に上部ヨークおよび下部ヨークを配
置した非可逆回路素子において、前記ケースを前記下部
ヨークとともにインサートモールド成型する。
【０００８】これにより、充分な耐衝撃性が確保でき、
またケースに設けた端子に下部ヨークを半田付けする必
要がなくなり、端子位置の寸法精度が高められる。
【０００９】また、この発明の非可逆回路素子は、前記
下部ヨーク、入出力端子およびアース端子を、フープ材
の成型によって形成する。これにより下部ヨークとケー
スとのインサートモールド成型を連続的に行えるように
なり、且つ同一材料から下部ヨークと入出力端子および
アース端子を形成できるので、部品点数も削減できる。
【００１０】また、この発明の非可逆回路素子は、前記
下部ヨークの一部をアース端子としてケースから露出さ
せる。この構造によりアース端子と下部ヨークとが最短
になって、残留インダクタンスが最小になる。
【００１１】また、この発明の非可逆回路素子は、前記
アース端子を下部ヨークから外方へ突出する形状とし、
該アース端子の根元部に半田レジスト膜を形成する。こ
れにより、電子機器の回路基板上に実装した際に、下部
ヨーク底面への半田の流入が阻止されて、端子部分での
み半田付けできるようになる。
【００１２】また、この発明の非可逆回路素子は、前記
下部ヨーク、入出力端子およびアース端子の厚さを０．
３ｍｍ以下とする。
【００１３】さらに、この発明の通信装置は、上記のい
ずれかの非可逆回路素子を用い、例えば送信信号と受信
信号の分岐を行うサーキュレータとして設けることなど
によって通信装置を構成する。
【００１４】
【発明の実施の形態】この発明の第１の実施形態に係る
アイソレータの構成を図１〜図５を参照して説明する。
図１はアイソレータの分解斜視図である。ここで１は樹
脂製のケースであり、磁性体から成る下部ヨーク９、入
出力端子２ａ，２ｂおよびアース端子３と共にインサー
トモールド成型している。アース端子３は下部ヨーク９
と一体に設けていて、入出力端子２ａ，２ｂは下部ヨー
ク９とは絶縁状態に設けている。ケース１の内底面には
２つの入出力端子２ａ，２ｂの内側の端部を露出させて
いる。このケース１の内部に、図における上下面を電極
面とするコンデンサ７ａ，７ｂ，７ｃおよびチップ抵抗
８をそれぞれ載置し、フェライト板５と磁石６との間に
線路導体（中心導体）４ａ，４ｂ，４ｃを挟み込むよう
にしてこれらを収納し、さらにケース１の開口面に磁性
体から成る上部ヨーク１０を被せることによってアイソ
レータを構成する。
【００１５】図２は上記アイソレータの三面図である。
（Ａ）は正面図、（Ｂ）は底面図、（Ｃ）は右側面図で
ある。このように下部ヨーク９の一部を４つのアース端
子３として引き出し、入出力端子２ａ，２ｂと共にケー
ス１をインサートモールド成型している。このように、
ケース１を下部ヨーク９と共にインサートモールド成型
することによって、ケースに設けた端子に対する下部ヨ
ークの半田付けが不要となって耐衝撃性が高まる。ま
た、部品底面における入出力端子２ａ，２ｂとアース端
子３の位置精度（平面精度）が高まる。これにより、ア
イソレータの特性測定時に、測定治具への接触不良を防
止でき、実装基板への実装時の端子の浮き上がりも防止
できる。
【００１６】図３は上記アイソレータの回路図である。
線路導体４ａ，４ｂ，４ｃは網状に組み合わせていて、
それぞれの一方端を接地し、他方端とアースとの間に整
合用のコンデンサ７ａ，７ｂ，７ｃを装荷し、線路導体
４ｃの非接地端とアースとの間に終端抵抗としてのチッ
プ抵抗８を接続した構造としている。これにより入出力
端子２ａ，２ｂ間に非可逆特性を生じさせている。例え
ば入出力端子２ａから２ｂ方向へは低反射で通過し、入
出力端子２ｂに入射した信号は抵抗８で消費されて入出
力端子２ａからは殆ど出力されない。
【００１７】図４および図５は上記アイソレータの挿入
損失の周波数特性を示している。両図において、実線は
この実施形態のアイソレータの特性、破線は比較対照と
しての従来構造のアイソレータの特性である。この第１
の実施形態では、アース端子３を下部ヨーク９の一部と
して一体に設けたことにより、アース端子が最短となっ
て、残留インダクタンスが小さく保たれ、アース回路が
改善される。その結果、図４に示すように低損失化さ
れ、アイソレータとして使用可能な特性帯域も広がる。
さらに、不要輻射が減少するため、図５に示すように高
周波域で大きな減衰量が得られる。
【００１８】また、アース端子３を下部ヨーク９の一部
として一体に設けたことにより、終端器としてのチップ
抵抗８で発生した熱が、アース板として作用する下部ヨ
ークおよびアース端子を経由して、実装基板のグランド
プレーンに流れ込む。これにより、放熱性も改善され、
アイソレータの耐電力性が向上する。また放熱によって
動作温度が低く保たれるので、信頼性も向上する。
【００１９】次に、第２の実施形態に係るアイソレータ
の構成を図６を基に説明する。図６はアイソレータの三
面図であり、（Ａ）は正面図、（Ｂ）は底面図、（Ｃ）
は右側面図である。この例でも、アース端子３を下部ヨ
ーク９から連続して外方へ突出する形状としている。そ
して、これらのアース端子３の根元部に半田レジスト膜
１１を、実際にアース端子部分となる領域を除いて印刷
などにより形成している。その他の構造は第１の実施形
態に示したものと同様である。このように、下部ヨーク
９から連続するアース端子３の根元部に半田レジスト膜
１１を形成したことにより、このアイソレータを電子機
器の実装基板上に実装した際に、半田がアース端子３か
ら下部ヨーク９の底面（内部）まで流入することはな
い。そのため、入出力端子２ａ，２ｂおよびアース端子
３が実装基板に確実に半田付けされる。
【００２０】次に、第３の実施形態に係るアイソレータ
の構成を図７〜図９を参照して説明する。図７は下部ヨ
ークと各端子の成形手順を示す図である。この図におい
て１２は厚さが０．３ｍｍ以下の鉄板にＡｇ，Ｎｉ，Ａ
ｕまたはＣｕなどのメッキ膜を形成した磁性体から成る
フープ材であり、このフープ材１２を長尺方向に送るス
プロケットホール１５を形成している。
【００２１】まず（Ａ）に示すようにフープ材１２を打
抜き成形することによって、後に下部ヨークとなる部分
９′を、フープ材１２の枠部分に対して連結部１４を介
して連結させたままの状態で成形する。また、同時に切
り起こし片１３ａ〜１３ｆを形成する。
【００２２】次に、（Ｂ）に示すように、（Ａ）におい
て示した９′の二点鎖線部分を折り曲げることによって
下部ヨーク９を整形する。ただし、この時まだ下部ヨー
ク９は連結部１４を介してフープ材１２に連結されたま
まである。
【００２３】次に、（Ｃ）に示すように、切り起こし片
１３ａ〜１３ｆを略１８０°折り曲げて、その端部を下
部ヨーク９の両側部に配置する。これらの端部を後に入
出力端子２ａ，２ｂおよびアース端子３として用いるこ
とになる。
【００２４】なお、フープ材の厚さを０．３ｍｍ以下に
したことにより、下部ヨーク９の折曲および切り起こし
片１３ａ〜１３ｆの切り起こしが容易となる。
【００２５】図８は図７に続く工程における図であり、
下部ヨーク９と、折り曲げた切り起こし片１３ａ〜１３
ｆと共にケース１をインサーモールド成型する。この
時、切り起こし片１３ｃ，１３ｆの端部を入出力端子２
ａ，２ｂの内側の端子としてケース１の内底面に露出さ
せる。また、その他の切り起こし片１３ａ，１３ｂ，１
３ｄ，１３ｅの端部をアース端子３の内側の端子として
ケース１の内底面に露出させる。
【００２６】この図８に示した状態から、２点鎖線部分
で切り起こし片を切断し、ケース１の側部から突出して
いる、切り起こし片の一部を折曲整形することによっ
て、それらを入出力端子およびアース端子とする。
【００２７】図９は上記アイソレータの三面図であり、
（Ａ）は正面図、（Ｂ）は底面図、（Ｃ）は右側面図で
ある。このように、入出力端子２ａ，２ｂおよびアース
端子３を下部ヨーク９と同一材料から構成し、しかもケ
ース１と共にインサートモールド成型したことにより、
耐衝撃性が高まり、部品底面における入出力端子２ａ，
２ｂとアース端子３の位置精度も高まる。
【００２８】次に、第４の実施形態に係るアイソレーの
構成を図１０および図１１を参照して説明する。図１０
はケースのインサートモールド成型前のフープ材におけ
る構成を示す図である。ここで、磁性体から成る下部ヨ
ーク９は、連結部１４を介して、磁性体から成るフープ
材１２の枠部分に連結している。また、切り起こし片１
３ｃ，１３ｆをフープ材１２から切り起こして略１８０
°折り曲げている。
【００２９】この図１０に示した状態から、ケースにな
る樹脂をインサートモールド成型する。その後、２点鎖
線部分で連結部１４および切り起こし片１３ｃ，１３ｆ
を切断し、ケース１の側部から突出している、切り起こ
し片の一部を折曲整形することによって、それらを入出
力端子およびアース端子とする。
【００３０】図１１は上述の工程で構成したアイソレー
タの三面図であり、（Ａ）は正面図、（Ｂ）は底面図、
（Ｃ）は右側面図である。このようにして、下部ヨーク
９のフープ材に対する連結部分を、そのままアース端子
３として用いることができる。
【００３１】図１２は第５の実施形態に係るアイソレー
タの構成を示す三面図である。図１２において１１はア
ース端子３の根元部に形成した半田レジスト膜である。
その他の構造は図１１に示したものと同様である。この
ようにアース端子３の根元部に半田レジスト膜１１を形
成したことにより、このアイソレータを電子機器の実装
基板上に実装した際に、半田がアース端子３から下部ヨ
ーク９の底面（内部）まで流入することはない。そのた
め、入出力端子２ａ，２ｂおよびアース端子３が実装基
板に確実に半田付けされる。
【００３２】図１３は通信装置の構成を示すブロック図
である。以上の各実施形態では、３ポートのサーキュレ
ータと共に終端抵抗を内蔵して、２ポートのアイソレー
タを構成した例を示したが、図１および図３に示したチ
ップ抵抗を接続する線路導体４ｃの端部を入出力端子と
すれば、３ポートのサーキュレータとして構成すること
ができる。そのようにして構成したサーキュレータのポ
ート＃１に送信回路の出力部を接続し、ポート＃２にア
ンテナを接続し、ポート＃３に受信回路の入力部を接続
する。このようにして、サーキュレータを送受の分岐回
路として用いた通信装置を構成する。
【００３３】
【発明の効果】請求項１に記載の発明によれば、充分な
耐衝撃性が確保でき、またケースに設けた端子に下部ヨ
ークを半田付けする必要がなくなり、端子位置の寸法精
度が高められる。
【００３４】請求項２に記載の発明によれば、下部ヨー
クとケースとのインサートモールド成型を連続的に行え
るようになり、且つ同一材料から下部ヨークと入出力端
子およびアース端子を形成できるので、部品点数も削減
できる。
【００３５】請求項３に記載の発明によれば、アース端
子と下部ヨークとが最短になって、残留インダクタンス
が最小になり、低損失化および広帯域化が図れ、また高
周波域の減衰量を大きくすることができる。
【００３６】請求項４に記載の発明によれば、電子機器
の回路基板上に実装した際に、下部ヨーク底面への半田
の流入が阻止されて、端子部分でのみ半田付けできるよ
うになり、端子部が実装基板に対して確実に半田付けさ
れる。
【００３７】請求項５に記載の発明によれば、下部ヨー
クおよび端子をフープ材から形成する場合に、下部ヨー
クの折曲および端子用の切り起こし片の切り起こしが容
易となり、寸法精度の高い非可逆回路素子を構成するこ
とができる。
【００３８】請求項６に記載の発明によれば、耐衝撃性
を高め、且つ低コスト化を図ることができる。
【図面の簡単な説明】
【図１】第１の実施形態に係るアイソレータの分解斜視
図
【図２】同アイソレータの三面図
【図３】同アイソレータの回路図
【図４】同アイソレータの挿入損失の狭帯域における周
波数特性を示す図
【図５】同アイソレータの挿入損失の広帯域における周
波数特性を示す図
【図６】第２の実施形態に係るアイソレータの三面図
【図７】第３の実施形態に係るアイソレータの製造過程
を示す図
【図８】下部ヨークおよび各端子と共にケースをインサ
ートモールド成型した状態を示す図
【図９】同アイソレータの三面図
【図１０】第４の実施形態に係るアイソレータのフープ
材における構成を示す図
【図１１】同アイソレータの三面図
【図１２】第５の実施形態に係るアイソレータの三面図
【図１３】第６の実施形態に係る通信装置の構成を示す
ブロック図
【図１４】従来のアイソレータの分解斜視図
【符号の説明】
１−ケース ２−入出力端子 ３−アース端子 ４−線路導体 ５−フェライト板 ６−磁石 ７−コンデンサ ８−チップ抵抗 ９−下部ヨーク １０−上部ヨーク １１−半田レジスト膜 １２−フープ材 １３−切り起こし片 １４−連結部 １５−スプロケットホール
───────────────────────────────────────────────────── フロントページの続き (72)発明者 長谷川 隆 京都府長岡京市天神二丁目26番10号 株 式会社村田製作所内 (72)発明者 森 征克 京都府長岡京市天神二丁目26番10号 株 式会社村田製作所内 (72)発明者 常門 陸宏 京都府長岡京市天神二丁目26番10号 株 式会社村田製作所内 (56)参考文献 特開 平11−168304（ＪＰ，Ａ) 特開 平10−135711（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01P 1/383 H01P 1/36

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 入出力端子とアース端子を形成したケー
    ス内にフェライト板、線路導体、磁石およびその他の部
    品を収納し、ケースの上下面に上部ヨークおよび下部ヨ
    ークを配置した非可逆回路素子において、 前記ケースを前記下部ヨークとともにインサートモール
    ド成型したことを特徴とする非可逆回路素子。
  2. 【請求項２】 フープ材の成形により、該フープ材の一
    部を前記下部ヨーク、入出力端子およびアース端子とし
    たことを特徴とする請求項１に記載の非可逆回路素子。
  3. 【請求項３】 前記下部ヨークの一部をアース端子とし
    て前記ケースから露出させたことを特徴とする請求項１
    または２に記載の非可逆回路素子。
  4. 【請求項４】 前記アース端子を下部ヨークから外方へ
    突出する形状とし、該アース端子の根元部に半田レジス
    ト膜を形成したことを特徴とする請求項３に記載の非可
    逆回路素子。
  5. 【請求項５】 前記下部ヨーク、入出力端子およびアー
    ス端子の厚さを０．３ｍｍ以下にしたことを特徴とする
    請求項１〜４のうちいずれかに記載の非可逆回路素子。
  6. 【請求項６】 請求項１〜５のうちいずれかに記載の非
    可逆回路素子を用いた通信装置。
JP18879999A 1999-07-02 1999-07-02 非可逆回路素子および通信装置 Expired - Lifetime JP3356121B2 (ja)

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US09/608,157 US6469588B1 (en) 1999-07-02 2000-06-30 Nonreciprocal device with solder resist film on the ground terminal
DE60039328T DE60039328D1 (de) 1999-07-02 2000-06-30 Nichtreziproke Anordnung und Kommunikationsgerät damit
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