JP3322548B2 - 差動増幅回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、モノシリック集積
回路に用いられる差動増幅回路に関する。

【０００２】

【従来の技術】図５は、典型的な従来例である差動増幅
回路１の回路図である。差動増幅回路１は、ＮＰＮトラ
ンジスタ２，３と、エミッタ抵抗４と、電流源５，６
と、電流制御回路７と、負荷抵抗８とを含んで構成され
る。

【０００３】トランジスタ２のベースＢには、入力端子
９から電圧Ｖ１が与えられ、コレクタＣには電源電圧Ｖ
ｃｃが与えられる。トランジスタ２のエミッタＥは、電
流源５を介して接地される。トランジスタ３のベースＢ
には、入力端子１０から電圧Ｖ２が与えられ、コレクタ
Ｃには電流制御回路７、出力端子１１、および負荷抵抗
８を介して電源電圧Ｖｃｃが与えられる。トランジスタ
３のエミッタＥは、電流源６を介して接地される。エミ
ッタ抵抗４の一方端はトランジスタ２のエミッタＥに接
続され、他方端はトランジスタ３のエミッタＥに接続さ
れる。

【０００４】差動増幅回路１は、トランジスタ２，３の
エミッタＥ間に設けられるエミッタ抵抗４によって、入
力端子９，１０から入力される入力電圧Ｖ１，Ｖ２の差
によって生じる電圧を電流に変換している。この変換さ
れた電流は、電流制御回路７を通り負荷抵抗８に流れ、
出力端子１１から出力電圧Ｖｏとして出力される。エミ
ッタ抵抗４の抵抗値をｒ、負荷抵抗８の抵抗値をＲとす
る。また、電流制御回路７は、流れ込む電流をＫ（０＜
Ｋ）倍に増幅する。

【０００５】トランジスタ２，３におけるベース電流を
無視し、各トランジスタ２，３でベース−エミッタ間電
圧は一定と考え、差動増幅回路１の動作を具体的に説明
する。電流源５，６から供給される電流値をＩ、エミッ
タ抵抗４に流れる電流値をＩ１とする。また、電圧Ｖｂ
ｅ１はトランジスタ２のベース−エミッタ間の電圧であ
り、電圧Ｖｂｅ２はトランジスタ３のベース−エミッタ
間の電圧であるとすると、 Ｉ１ ＝｛（Ｖ１−Ｖｂｅ１）−（Ｖ２−Ｖｂｅ２）｝／ｒ ＝（Ｖ１−Ｖ２）／ｒ …（１） ゆえに、トランジスタ３のコレクタ電流Ｉｃ２は、 Ｉｃ２ ＝ Ｉ−Ｉ１ ＝ Ｉ−（Ｖ１−Ｖ２）／ｒ …（２） 電流制御回路７によってＩｃ２がＫ倍に増幅されて負荷
抵抗８に流れるとすると、出力電圧Ｖｏは Ｖｏ ＝ Ｖｃｃ−Ｒ×Ｉｃ２×Ｋ ＝ Ｖｃｃ−Ｒ×Ｋ×Ｉ＋Ｒ×Ｋ×（Ｖ１−Ｖ２）／ｒ …（３） となる。したがって、この差動増幅回路１の利得Ａは、 Ａ＝Ｒ×Ｋ／ｒ …（４） となる。

【０００６】また、入力電圧Ｖ１，Ｖ２が変化した場合
に出力電圧Ｖｏが取り得る値は、トランジスタ３に流れ
るコレクタ電流Ｉｃ２が変化することができる範囲で決
まる。すなわち、 Ｉｃ２ ＝ ０〜２×Ｉ …（５） となり、このとき、出力電圧Ｖｏは Ｖｏ ＝ Ｖｃｃ〜（Ｖｃｃ−２×Ｉ×Ｒ×Ｋ） …（６） の範囲で変化する。

【０００７】図６は、差動増幅回路１をモノシリック集
積回路で実現した場合の負荷抵抗８の構造を示す断面図
であり、図７はエミッタ抵抗４の構造を示す断面図であ
る。エミッタ抵抗４と負荷抵抗８との構造は同一である
ので、図６を用いて説明を行う。Ｐ型半導体基板２１上
にＮ型エピタキシャル層２２を形成し、さらにＮ型エピ
タキシャル層２２の上にＰ型拡散層２３を形成する。こ
のＰ型拡散層２３の両端に導電性を有するコンタクト２
４，２５を形成し、Ｐ型拡散層２３を抵抗として用いて
いる。なお、Ｐ型半導体基板２１とＮ型エピタキシャル
層２２との間には、Ｎ⁺ 型層２６が形成されている。ま
た、各コンタクト２４，２５，２７は絶縁層２９によっ
て互いに絶縁されている。

【０００８】Ｐ型拡散層２３とＮ型エピタキシャル層２
２との間には、Ｐ型拡散層２３を流れる電流がＮ型エピ
タキシャル層２２に流れ込まないように、逆バイアス電
圧が印加されている。一般的には、Ｎ型エピタキシャル
層２２には、コンタクト２７およびＮ⁺ 型層２８を介し
て、差動増幅回路１に与えられる最も高い電圧である電
源電圧Ｖｃｃが与えられている。

【０００９】前記逆バイアス電圧が印加されることによ
って、Ｐ型拡散層２３とＮ型エピタキシャル層２２との
間に破線で示す空乏層３０が発生する。空乏層３０が発
生することによって、Ｐ型拡散層２３において抵抗とし
て機能する領域（厚み）が変化し、抵抗値が変化する。
このような現象は一般にバックゲート効果と称されてい
る。

【００１０】差動増幅回路１の負荷抵抗８では、前述の
ように出力端子１１側の電位はＶｃｃから（Ｖｃｃ−２
×Ｉ×Ｒ×Ｋ）まで変化する。出力端子１１側の電位が
Ｖｃｃである場合と、（Ｖｃｃ−２×Ｉ×Ｒ×Ｋ）であ
る場合とでは、出力電圧Ｖｏが大きく異なるため、逆バ
イアス電圧に対するコンタクト２４側とコンタクト２５
側との電位が一定にならず、空乏層３０の広がり方が異
なるようになり、負荷抵抗８の抵抗値が変化することと
なる。

【００１１】図７に示すように、エミッタ抵抗４の場合
は、エミッタ抵抗４であるＰ型拡散層２３の両端はそれ
ぞれコンタクト３１，３２を介してトランジスタ２，３
のエミッタＥに接続されている。また、Ｎ型エピタキシ
ャル層２２は、コンタクト３３およびＮ⁺ 型層２８を介
して電源電圧Ｖｃｃに接続されている。Ｐ型拡散層２３
とＮ型エピタキシャル層２２との間の逆バイアス電圧は
電圧Ｖｃｃ−Ｖ１＋Ｖｂｅ１、または電圧Ｖｃｃ−Ｖ２
＋Ｖｂｅ２となっている。前記逆バイアス電圧の変化
は、一般的に出力電圧Ｖｏの変化に対して充分小さいた
め、空乏層３０の広がりはほとんど変化せず一定となっ
ている。

【００１２】上述のように、差動増幅回路１に設けられ
る抵抗としてＰＮ接合によって形成された拡散抵抗を用
いる場合では、差動増幅回路１の利得Ａは式（４）から
出力電圧Ｖｏが変化すると利得が変化することがわか
る。すなわち、出力電圧Ｖｏに関係なく利得Ａが一定と
なる差動増幅回路が得られないという本質的な問題があ
る。

【００１３】上述のような差動増幅回路１は、液晶表示
パネルに電圧を印加するドライバなどに用いられる。液
晶表示パネルに表示を行う場合、液晶に、液晶の基準電
圧に対して直流電圧を加えると、液晶が電気分解を起こ
し、液晶の品質が劣化する。これを防ぐため、所定の周
期毎に信号の基準となる電位を切換えて液晶に印加する
電圧の極性を反転させ、交流的に電圧を印加する。この
ように電圧を反転させることにより、非反転時の基準電
位と反転時の基準電位とを液晶の基準電位に対し直流電
圧が加わらないようにすることができるが、差動増幅回
路１の負荷抵抗８におけるバックゲート効果によって、
非反転時と反転時とで利得が異なるため、信号の基準電
位に重畳される信号の振幅が異なり、この信号振幅の差
により液晶に直流電圧が加わることになる。この直流電
圧が少しでもあると液晶の電気分解を引き起こし、液晶
パネルに長時間画像を表示させると、最後には液晶が動
作しなくなる。つまり液晶に加わる直流電圧をいかにゼ
ロにするかにより、液晶の寿命が決まる。

【００１４】図８にＰ型拡散層２３とＮ型エピタキシャ
ル層２２との逆バイアス電圧に対する抵抗値の変化を説
明するためのグラフを示す。図８では、縦軸は抵抗値の
変化率を示し、単位はパーセントである。また、横軸は
逆バイアス電圧を示し、単位はボルトである。

【００１５】Ｐ型拡散層２３の濃度、すなわちＰ型拡散
抵抗のシート抵抗ρｓによって空乏層３０の広がりが異
なるため、ρｓ＝１．３，１．５，１．７，２．０ｋΩ
の４種類のシート抵抗について示す。また、図８に示す
グラフは、（Ｐ型拡散の両端に印加される電圧）《（Ｐ
型拡散とＮ型エピタキシャル層との間の逆バイアス電
圧）を満たして求められる。すなわち、図７に示すよう
に空乏層３０が均一に広がった場合の抵抗値の変化を示
している。

【００１６】しかしながら、差動増幅回路１の負荷抵抗
は、一方端が電源電圧Ｖｃｃに接続され、他方端が出力
電圧Ｖｏに接続された場合のように、印加される逆バイ
アス電圧が大きく変化する場合では、図６に示すように
空乏層３０が傾斜を有するようになる。Ｐ型拡散層２３
に印加される電圧が、電圧Ｖｃｃから電圧Ｖｏまで直線
的に変化すると近似すると、Ｐ型拡散層２３とＮ型エピ
タキシャル層２２との電圧差はＶｃｃ−Ｖｃｃ（＝０）
からＶｃｃ−Ｖｏまでの間で変化することとなる。前記
電圧差によって生じる空乏層３０の厚みは、０からある
一定の厚みまで直線的に変化すると近似することができ
る。このため、空乏層３０が一様に広がる場合に置き換
えて考える場合、（Ｖｃｃ−Ｖｏ）／２の逆バイアス電
圧が均一に印加されていると考えればよい。前記式
（３）から逆バイアス電圧は、 （Ｖｃｃ−Ｖｏ）／２＝｛Ｒ×Ｋ×Ｉ−Ｒ×Ｋ×(Ｖ１−Ｖ２)／ｒ｝／２ …（７） 逆バイアス電圧を上述のように想定し、出力電圧Ｖｏが
変化することによって具体的にどの程度、利得Ａが変化
するか２つの場合における利得Ａを比較して説明する。

【００１７】（Ａ）Ｖｏ＝Ｖｃｃの場合 Ｐ型拡散抵抗２３とＮ型エピタキシャル層２２との間に
印加される逆バイアス電圧は、式（７）から０Ｖとなる
ため、負荷抵抗８の抵抗値は予め設定されているＲとな
り、差動増幅回路１の利得Ａは、 Ａ＝Ｒ × Ｋ ／ ｒ …（８） となる。

【００１８】（Ｂ）Ｖｏ＝Ｖｃｃ−２×Ｉ×Ｒ×Ｋの場
合 Ｐ型拡散抵抗２３とＮ型エピタキシャル層２２との間に
印加される逆バイアス電圧は、式（７）から Ｉ × Ｒ × Ｋ …（９） となる。式（９）において、たとえば、Ｉ＝１００μ
Ａ、Ｒ＝１８ｋΩ、Ｋ＝５とすると、逆バイアス電圧は
９Ｖとなる。負荷抵抗８のシート抵抗ρｓを２．０ｋΩ
とすると、図８のグラフから負荷抵抗８の抵抗値Ｒは、
約１．０６×Ｒとなり、差動増幅回路１の利得Ａは、 Ａ＝１．０６×Ｒ×Ｋ／ｒ …（10） となる。したがって、出力電圧Ｖｏが（Ａ）である場合
と、（Ｂ）である場合とでは、利得Ａは１．０６倍異な
るようになる。すなわち、出力電圧Ｖｏの変動によって
利得が変化し、正確な増幅動作ができないという問題点
が本質的に存在する。

【００１９】図９は、上述のような問題点を解消するた
めの従来行われている技術を説明するための負荷抵抗８
の断面図である。図９では、負荷抵抗８を複数に分割し
た負荷抵抗群３６が形成されている。図９に示す断面構
造において、図６の負荷抵抗８と同一の半導体層には、
同一の参照符を付して説明を省略する。図９に示す負荷
抵抗群３６の特徴は、Ｐ⁺ 型層３７によってそれぞれ独
立的に形成されたＮ型エピタキシャル層２２上に、Ｐ型
拡散層２３によって負荷抵抗群３６を形成していること
である。負荷抵抗群３６は、負荷抵抗３８ａ，３８ｂ，
…（総称するときは参照符３８を用いる）によって構成
されている。

【００２０】負荷抵抗群３６では、各Ｎ型エピタキシャ
ル層２２は電圧Ｖｃｃに接続されるのではなく、負荷抵
抗３８に接続される２つのコンタクトのうち電位の高い
コンタクトと接続される。このような構造にすることに
よって、各負荷抵抗３８に加わる逆バイアス電圧を下げ
て空乏層３０の変化を小さく抑えている。すなわち、差
動増幅回路１における利得の変化を小さく抑えている。

【００２１】

【発明が解決しようとする課題】図９に示す従来技術で
は、負荷抵抗３８とＮ型エピタキシャル層２２とが接続
されているため、Ｎ型エピタキシャル層２２とＰ型半導
体基板２１との間の浮遊容量と、Ｎ型エピタキシャル層
２２とＰ型拡散層２３との間の浮遊容量との和が抵抗と
グランド電位（ＧＮＤ）間に接続されてしまい、図９の
回路図に示すようにローパスフィルタ３９を形成する。
ローパスフィルタ３９が形成されることによって差動増
幅回路１の周波数特性が悪化することとなる。

【００２２】本発明の目的は、出力電圧が変化した場合
でも利得が変化しない差動増幅回路を提供することであ
る。

【００２３】

【課題を解決するための手段】本発明は、単一の半導体
基板上に形成される差動増幅回路において、第１および
第２のＮＰＮトランジスタを差動対とし、第１ＮＰＮト
ランジスタのベースには第１の入力信号が与えられ、コ
レクタには予め定める第１の電位が与えられ、エミッタ
には前記第１の電位より低い予め定める第２の電位が与
えられ、第２ＮＰＮトランジスタのベースには第２の入
力信号が与えられ、コレクタには第１の負荷抵抗を介し
て前記第１の電位が与えられ、エミッタには前記第２の
電位が与えられ、第１および第２ＮＰＮトランジスタの
エミッタに両端が接続される第１のエミッタ抵抗を備
え、前記第２トランジスタのコレクタと前記第１の負荷
抵抗との間の電位を出力する差動増幅手段と、前記第１
および第２入力信号に基づいて、前記第１エミッタ抵抗
の抵抗値を制御する制御手段とを含み、前記制御手段
は、第３および第４のＮＰＮトランジスタを差動対と
し、第３ＮＰＮトランジスタのベースには前記第１入力
信号が与えられ、コレクタには第２の負荷抵抗を介して
前記第１の電位が与えられ、エミッタには前記第２の電
位が与えられ、第４ＮＰＮトランジスタのベースには前
記第２入力信号が与えられ、コレクタには前記第１の電
位が与えられ、エミッタには前記第２の電位が与えら
れ、第３および第４ＮＰＮトランジスタのエミッタに両
端が接続される第２のエミッタ抵抗を備え、制御手段に
含まれる第２負荷抵抗は、前記差動増幅手段に含まれる
第１負荷抵抗の１／２の抵抗値であり、第３ＮＰＮトラ
ンジスタのコレクタと第２の負荷抵抗との間の電位を前
記第１エミッタ抵抗に出力して抵抗値を制御することを
特徴とする差動増幅回路である。本発明に従えば、第１
入力信号が与えられていることによって第１ＮＰＮトラ
ンジスタが導通し、第２入力信号が与えられていること
によって第２トランジスタが導通し、各トランジスタが
導通することによって第１エミッタ抵抗に電流が流れ、
当該電流に基づいた電位が出力される。第１エミッタ抵
抗の抵抗値は、第１および第２入力信号が与えられる制
御手段によって制御される。したがって、供給される信
号に応じて第１エミッタ抵抗の抵抗値が変化し、出力さ
れる電位が変化しても差動増幅回路の利得が変化するこ
とを防止することができる。また、制御手段では、第１
入力信号によって第３ＮＰＮトランジスタが導通し、第
２入力信号によって第４トランジスタが導通し、第３Ｎ
ＰＮトランジスタのコレクタと第２の負荷抵抗との間の
電位が第１エミッタ抵抗に与えられる。すなわち、差動
増幅手段と同様に第３および第４ＮＰＮトランジスタが
導通することによって制御手段の第２エミッタ抵抗に電
流が流れ、当該電流に基づいて第１エミッタ抵抗に電位
が供給される。したがって、入力される第１および第２
入力信号に応じて制御手段の出力が定められ、制御手段
の出力によって差動増幅手段のエミッタ抵抗の抵抗値が
変化し、出力電位が変化しても差動増幅回路の利得が変
化することを防止することができる。

【００２４】また本発明は、前記第２ＮＰＮトランジス
タのコレクタと、前記第１の電位との間を流れる電流量
を制御する第１の電流制御手段と、前記第３ＮＰＮトラ
ンジスタのコレクタと、前記第１の電位との間を流れる
電流量を制御する第２の電流制御手段とを含むことを特
徴とする。本発明に従えば、第１電流制御手段は、第２
ＮＰＮトランジスタのコレクタと第１の電位との間に流
れる電流を制御し、第２電流制御手段は、第３ＮＰＮト
ランジスタのコレクタと第１の電位との間に流れる電流
量を制御する。したがって、差動増幅回路に含まれる、
たとえばＮＰＮトランジスタや負荷抵抗の値を変化させ
なくても電流制御手段によって差動増幅回路に流れる電
流量を制御することができる。

【００２５】

【００２６】

【００２７】

【００２８】

【発明の実施の形態】図１は、本発明の実施の一形態で
ある差動増幅回路５１の回路図である。差動増幅回路５
１は、トランジスタ５２，５３と、エミッタ抵抗５４
と、電流源５５，５６と、電流制御回路５７と、負荷抵
抗５８と、抵抗バイアス電圧制御回路６２とを含んで構
成される。トランジスタ５２のベースＢには、入力端子
５９から入力電圧Ｖ１が供給され、コレクタＣは第１の
電位によって定められる電源電圧Ｖｃｃに接続される。
トランジスタ５２のエミッタＥは、電流源５５を介して
第２の電位に接続されるとして接地される。なお、本明
細書中では、特に明記しない限りトランジスタはＮＰＮ
トランジスタである。差動増幅回路５１は、モノシリッ
ク集積回路として形成されており、たとえばＰ型半導体
基板上に形成される。

【００２９】トランジスタ５３のベースＢには、入力端
子６０から入力電圧Ｖ２が与えられ、コレクタＣは電流
制御回路５７および負荷抵抗５８を介して電源電圧Ｖｃ
ｃに接続される。トランジスタ５３のエミッタＥは、電
流源５６を介して接地される。電流源５５，５６は電流
Ｉを供給する。

【００３０】エミッタ抵抗５４の一方端は、トランジス
タ５２のエミッタＥに接続され、他方端はトランジスタ
５３のエミッタＥに接続される。エミッタ抵抗５４の抵
抗値をｒ、負荷抵抗５８の抵抗値をＲとする。なお、エ
ミッタ抵抗５４の断面図は、前述の従来技術で示した図
７と同様であるので、同一の参照符を用いて以後の説明
を行う。また、負荷抵抗５８の断面図は、前述の従来技
術で示した図６と同様であるので、同一の参照符を用い
て説明を行う。

【００３１】抵抗バイアス電圧制御回路６２は、入力端
子５９，６０から供給される入力電圧Ｖ１，Ｖ２に基づ
く出力をエミッタ抵抗５４に供給する。抵抗バイアス電
圧制御回路６２の構成については後述する。電流制御回
路５７は、負荷抵抗５８に流れる電流を制御する回路で
ある。電流制御回路５７は、流れ込む電流をＫ（０＜
Ｋ）倍に増幅する。

【００３２】図２は、抵抗バイアス電圧制御回路６２の
回路図である。抵抗バイアス電圧制御回路６２は、前記
差動増幅回路５１と類似した構成である。抵抗バイアス
電圧制御回路６２におけるトランジスタ７２，７３は、
差動増幅回路５１のトランジスタ５２，５３に対応し、
同一の動作特性を有する。電流源７５，７６は、電流源
５５，５６に対応し、電流Ｉを供給する。また電流制御
回路５７と電流制御回路７７とは同一の動作特性を有す
る。

【００３３】抵抗バイアス電圧制御回路６２では、トラ
ンジスタ７２のコレクタＣと、電源電圧Ｖｃｃとの間に
電流制御回路７７と負荷抵抗７８とが設けられており、
電流制御回路７７と負荷抵抗７８との間の電位が出力端
子８１から出力電圧Ｖｂとしてエミッタ抵抗５４に与え
られる。抵抗バイアス電圧制御回路６２において、エミ
ッタ抵抗７４の抵抗値はｒであり、負荷抵抗７８の抵抗
値は負荷抵抗５８の１／２のＲ／２である。

【００３４】抵抗バイアス電圧制御回路６２からの出力
電圧Ｖｂについて説明する。差動増幅回路５１の負荷抵
抗５８における逆バイアス電圧は、前述の従来の技術と
同じく式（７）で与えられる。逆バイアス電圧と抵抗の
変化率とは前述の図８に示すように比例関係にあること
と、逆バイアス電圧が変化することによる負荷抵抗５８
の抵抗値の変化によって生じる差動増幅回路５１の利得
の変化を除去するという目的とを考慮すると、負荷抵抗
５８における逆バイアス電圧と同じ電圧をエミッタ抵抗
５４に加える必要はないとすることができる。出力電圧
Ｖｏが変化することによる負荷抵抗５８における逆バイ
アス電圧の変化と、出力電圧Ｖｈが変化することによる
エミッタ抵抗５４における逆バイアス電圧の変化とが同
一になるようにすればよい。

【００３５】すなわち、任意の電圧ＶＮに負荷抵抗５８
における逆バイアス電圧の変化分を加えた電圧をエミッ
タ抵抗５４の逆バイアス電圧とすればよい。すなわち、
エミッタ抵抗５４に印加すべき逆バイアス電圧ＶＲは、 ＶＲ ＝ ＶＮ−｛Ｒ×Ｋ×（Ｖ１−Ｖ２）／ｒ｝／２ …（11） エミッタ抵抗５４のＰ型拡散層２３に加わる電圧Ｖ１−
Ｖｂｅ１、またはＶ２−Ｖｂｅ２はほぼ一定と考えられ
るため、エミッタ抵抗５４のＮ型エピタキシャル層２２
に印加されるべき電圧ＶＥは、 ＶＥ＝ＶＲ＋Ｖ１−Ｖｂｅ１ ＝ＶＮ＋Ｖ１−Ｖｂｅ１−｛Ｒ×Ｋ×（Ｖ１−Ｖ２）／ｒ｝／２ ＝ＶＮ−｛Ｒ×Ｋ×（Ｖ１−Ｖ２）／ｒ｝／２ …（12） （ここで、ＶＮ＋Ｖ１−Ｖｂｅ１＝ＶＮ（任意の電圧）
とする） となる。すなわち、式（１２）によって求められる電圧
ＶＥをエミッタ抵抗５４のエピタキシャル層２２に供給
すれば、負荷抵抗５８における逆バイアス電圧の変化分
とエミッタ抵抗５４における逆バイアス電圧の変化分と
を等しくすることができる。

【００３６】抵抗バイアス電圧制御回路６２は、差動増
幅回路５１と同様の構成であり、負荷抵抗５８の抵抗値
が１／２に設定されているので、抵抗バイアス電圧制御
回路６２の出力電圧Ｖｂは、式（３）を参照すると、 Ｖｂ＝Ｖｃｃ−(Ｒ／２)×Ｋ×Ｉ−｛(Ｒ／２)×Ｋ×(Ｖ１−Ｖ２)／ｒ｝ …（13） となる。ここで、 Ｖｃｃ−Ｒ×Ｋ×Ｉ／２＝ＶＮ …（14） とすると、式（１３）は、式（１２）と等しくなる。す
なわち、電圧Ｖｂ＝ＶＥとなり、抵抗バイアス電圧制御
回路６２の出力電圧Ｖｂを差動増幅回路５１のエミッタ
抵抗５４を形成するＮ型エピタキシャル層２２に与えれ
ば、負荷抵抗５８における逆バイアス電圧の変化分とエ
ミッタ抵抗５４における逆バイアス電圧の変化分とを等
しくすることができる。

【００３７】次に、式（１２）によって求められる電圧
ＶＥをエミッタ抵抗５４のＮ型エピタキシャル層２２に
与えた場合の効果について検証する。前述の従来例と同
様に２つの場合、（Ａ）Ｖｏ＝Ｖｃｃの場合と、（Ｂ）
Ｖｏ＝Ｖｃｃ−２×Ｉ×Ｒ×Ｋの場合とについて利得Ａ
を比較し説明する。なお、負荷抵抗５８およびエミッタ
抵抗５４のシート抵抗ρｓを２．０ｋΩとする。

【００３８】（Ａ）Ｖｏ＝Ｖｃｃの場合 式（７）から負荷抵抗５８に加わる逆バイアス電圧は０
Ｖとなり、負荷抵抗５８の抵抗値Ｒは変化しない。ま
た、式（７）は、 ０＝｛Ｒ×Ｋ×Ｉ−Ｒ×Ｋ×（Ｖ１−Ｖ２）／ｒ｝／２ …（15） となり、この式（１５）を変形すると、 Ｉ＝（Ｖ１−Ｖ２）／ｒ …（16） となる。式（１６）を式（１２）に代入すると、 ＶＥ＝ＶＮ−Ｒ×Ｋ×Ｉ／２ …（17） ここで、Ｒ＝１８ｋΩ、Ｋ＝５、Ｉ＝１００μＡとして
Ｒ×Ｋ×Ｉ＝９Ｖとする。また電圧ＶＮ＝１０．５Ｖと
すると、 ＶＥ＝１０．５−９／２＝６Ｖ …（18） がエミッタ抵抗５４のＮ型エピタキシャル層２２に印加
されることとなる。このときのエミッタ抵抗５４の抵抗
値をｒとすると、差動増幅回路５１の利得Ａは、式
（４）から Ａ＝Ｒ×Ｋ／ｒ …（19） となる。

【００３９】（Ｂ）Ｖｏ＝Ｖｃｃ−２×Ｉ×Ｒ×Ｋの場
合 式（７）から負荷抵抗５８に印加される逆バイアス電圧
は、Ｉ×Ｒ×Ｋとなり、上述のようにＲ＝１８ｋΩ、Ｋ
＝５、Ｉ＝１００μＡと仮定すると、負荷抵抗５８に印
加される逆バイアス電圧は９Ｖとなる。

【００４０】（Ａ）の場合に比べて負荷抵抗５８の抵抗
値は１．０６倍大きくなり、 １．０６×Ｒ …（20） となる。

【００４１】また、式（７）は、 Ｉ×Ｒ×Ｋ＝｛Ｒ×Ｋ×Ｉ−Ｒ×Ｋ×（Ｖ１−Ｖ２）／ｒ｝／２ …（21） とすることができ、この式（２１）を変形すると、 −Ｉ＝（Ｖ１−Ｖ２）／ｒ …（22） 式（２２）を式（１２）に代入すると、 ＶＥ＝ＶＮ＋Ｒ×Ｋ×Ｉ／２ …（23） ここで、Ｒ×Ｉ×Ｋ＝９Ｖ、ＶＮ＝１０．５Ｖとする
と、 ＶＥ＝１０．５＋９／２＝１５Ｖ …（24） となり、１５Ｖの電圧がエミッタ抵抗５４のＮ型エピタ
キシャル層２２に印加されている。ＶＥ＝６Ｖのときの
エミッタ抵抗５４の抵抗値をｒとすると、ＶＥ＝１５Ｖ
のときの抵抗値は前述の図８のグラフを参照すると、６
％増の１．０６×ｒである。

【００４２】したがって、差動増幅回路５１の利得Ａ
は、式（４）から、 Ａ＝１．０６×Ｒ×Ｋ／（１．０６×ｒ）＝Ｒ×Ｋ／ｒ …（25） となり、（Ａ）の場合と利得Ａが同一となる。したがっ
て、出力電圧Ｖｏが電圧Ｖｃｃであっても、電圧Ｖｃｃ
−２×Ｉ×Ｒ×Ｋであっても利得Ａが同一となり、出力
電圧Ｖｏの値によって利得Ａが変化していないことが分
かる。

【００４３】図３は、電流制御回路９１を設けた差動増
幅回路５１の回路図である。電流制御回路９１は、トラ
ンジスタ９２，９３を含んで構成されている。トランジ
スタ９３のベースＢには、入力端子９４を介して入力電
圧Ｖ３が与えられ、トランジスタ９２のベースＢには、
入力端子９５を介して入力電圧Ｖ４が与えられる。トラ
ンジスタ９２，９３のコレクタＣには、電源電圧Ｖｃｃ
が与えられており、トランジスタ９３のコレクタＣと電
源電圧Ｖｃｃとの間に負荷抵抗５８が設けられる。電流
制御回路９１では、入力電圧Ｖ３，Ｖ４とに基づいてト
ランジスタ５３に流れるコレクタ電流Ｉｃを制御し、負
荷抵抗５８に流れる電流を０〜Ｉｃの範囲で制御してい
る。

【００４４】図４は、電流制御回路１０１を設けた差動
増幅回路５１の回路図である。電流制御回路１０１は、
ＰＮＰトランジスタ１０２，１０３を含んで構成されて
いる。ＰＮＰトランジスタ１０２，１０３のベースＢ
は、ＰＮＰトランジスタ１０２のコレクタＣに接続さ
れ、ＰＮＰトランジスタ１０２，１０３のエミッタＥは
共通に電源電圧Ｖｃｃに接続される。ＰＮＰトランジス
タ１０２，１０３のエミッタＥと電源電圧Ｖｃｃとの間
に負荷抵抗５８が介挿される。ＰＮＰトランジスタ１０
２のコレクタＣは、トランジスタ５３のコレクタＣに接
続され、ＰＮＰトランジスタ１０３のコレクタＣは接地
される。

【００４５】電流制御回路１０１では、ＰＮＰトランジ
スタ１０３と同様に各端子が接続されるＰＮＰトランジ
スタを複数個設けることによって、たとえばＰＮＰトラ
ンジスタをｎ個設けた場合、トランジスタ５３に流れる
コレクタ電流ＩｃをＩｃ×（ｎ＋１）倍に変化させるこ
とができる。

【００４６】なお、上述の各差動増幅回路５１では、電
流制御回路６１，９１，１０１を含んだ構成について示
したが、電流制御回路６１，９１，１０１を含まない差
動増幅回路であってもよい。電流制御回路を含まない場
合であっても、Ｋ＝１とすることによって、前述の各式
に基づいて電流制御回路がある場合と同様の動作を行わ
せることができる。

【００４７】以上のように本発明の実施の一形態によれ
ば、エミッタ抵抗５４のＮ型エピタキシャル層２２に印
加する電圧を、出力電圧に応じて変化させることができ
る抵抗バイアス電圧制御回路６２を設けて、従来の技術
では一定であったエミッタ抵抗５４の空乏層の広がりを
変化させているので、負荷抵抗５８の空乏層の広がりに
よる抵抗値の変化の割合と、エミッタ抵抗５４の抵抗値
の変化の割合を同じにすることができ、差動増幅回路５
１の利得を出力電圧に依存しないで一定とすることがで
きる。

【００４８】なお、本発明の実施の一形態では、差動増
幅回路５１で差動対となっているトランジスタをＮＰＮ
トランジスタ５２，５３としたが、この２つのトランジ
スタをＰＮＰトランジスタに置き換えた構造としてもよ
い。差動対となるトランジスタがＰＮＰトランジスタで
ある場合、前述の負荷抵抗５８およびエミッタ抵抗５４
を構成する半導体層の導電型をＰ型とＮ型とで互いに入
換え、電源電圧Ｖｃｃとグランド電圧ＧＮＤとを入換え
た構成となる。差動対となるトランジスタをＰＮＰトラ
ンジスタとした場合であっても、本発明の実施の一形態
において示した効果と同様の効果を得ることができる。

【００４９】

【発明の効果】以上のように本発明によれば、第１およ
び第２入力信号に基づいて制御手段からの出力が制御さ
れ、制御手段の出力によって第１エミッタ抵抗の抵抗値
が変化するので、第１および第２入力信号によって、出
力される電位が変化した場合であっても差動増幅回路の
利得が変化することを防止することができる。さらに、
制御手段では、第１および第２入力信号に基づいて出力
電位が制御されており、制御手段の出力電位によって第
１エミッタ抵抗の抵抗値が変化するので、第１および第
２入力信号によって、出力される電位が変化した場合で
あっても差動増幅回路の利得が変化することを防止する
ことができる。

【００５０】また本発明によれば、第１電流制御手段
は、第２ＮＰＮトランジスタのコレクタと第１の電位と
の間に流れる電流量を制御し、第２電流制御手段は、第
３ＮＰＮトランジスタのコレクタと電源手段との間に流
れる電流量を制御するので、差動増幅回路に含まれる、
たとえばＮＰＮトランジスタや負荷抵抗の値を変化させ
なくても電流制御手段によって差動増幅回路に流れる電
流量を制御することができる。

【００５１】

【００５２】

【００５３】

【図面の簡単な説明】

【図１】本発明の実施の一形態である差動増幅回路５１
の回路図である。

【図２】抵抗バイアス電圧制御回路６２の回路図であ
る。

【図３】電流制御回路９１が設けられた差動増幅回路５
１の回路図である。

【図４】電流制御回路１０１が設けられた差動増幅回路
５１の回路図である。

【図５】典型的な従来例である差動増幅回路１の回路図
である。

【図６】差動増幅回路１をモノシリック集積回路で形成
した場合の負荷抵抗８の断面図である。

【図７】差動増幅回路１をモノシリック集積回路で形成
した場合のエミッタ抵抗４の断面図である。

【図８】Ｐ型拡散抵抗とＮ型エピタキシャル層との逆バ
イアス電圧に対する抵抗値の変化を示すグラフである。

【図９】負荷抵抗８を複数個に分割した場合の断面図で
ある。

【符号の説明】

５１ 差動増幅回路 ５２，５３，７２，７３ トランジスタ ５４，７４ エミッタ抵抗 ５５，５６，７５，７６ 電流源 ５７，７７ 電流制御回路 ５８，７８ 負荷抵抗 ５９，６０，７９，８０ 入力端子 ６１，８１ 出力端子 ６２ 抵抗バイアス電圧制御回路

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 単一の半導体基板上に形成される差動増
   幅回路において、 第１および第２のＮＰＮトランジスタを差動対とし、第
   １ＮＰＮトランジスタのベースには第１の入力信号が与
   えられ、コレクタには予め定める第１の電位が与えら
   れ、エミッタには前記第１の電位より低い予め定める第
   ２の電位が与えられ、第２ＮＰＮトランジスタのベース
   には第２の入力信号が与えられ、コレクタには第１の負
   荷抵抗を介して前記第１の電位が与えられ、エミッタに
   は前記第２の電位が与えられ、第１および第２ＮＰＮト
   ランジスタのエミッタに両端が接続される第１のエミッ
   タ抵抗を備え、前記第２トランジスタのコレクタと前記
   第１の負荷抵抗との間の電位を出力する差動増幅手段
   と、 前記第１および第２入力信号に基づいて、前記第１エミ
   ッタ抵抗の抵抗値を制御する制御手段とを含み、 前記制御手段は、 第３および第４のＮＰＮトランジスタを差動対とし、第
   ３ＮＰＮトランジスタのベースには前記第１入力信号が
   与えられ、コレクタには第２の負荷抵抗を介して前記第
   １の電位が与えられ、エミッタには前記第２の電位が与
   えられ、第４ＮＰＮトランジスタのベースには前記第２
   入力信号が与えられ、コレクタには前記第１の電位が与
   えられ、エミッタには前記第２の電位が与えられ、第３
   および第４ＮＰＮトランジスタのエミッタに両端が接続
   される第２のエミッタ抵抗を備え、 制御手段に含まれる第２負荷抵抗は、前記差動増幅手段
   に含まれる第１負荷抵抗の１／２の抵抗値であり、第３
   ＮＰＮトランジスタのコレクタと第２の負荷抵抗との間
   の電位を前記第１エミッタ抵抗に出力して抵抗値を制御
   することを特徴とする差動増幅回路。
2. 【請求項２】 前記第２ＮＰＮトランジスタのコレクタ
   と、前記第１の電位との間を流れる電流量を制御する第
   １の電流制御手段と、 前記第３ＮＰＮトランジスタのコレクタと、前記第１の
   電位との間を流れる電流量を制御する第２の電流制御手
   段とを含むことを特徴とする請求項１記載の差動増幅回
   路。