JP3321339B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造工程
において、特に多結晶シリコンの抵抗を制御する半導体
装置の製造方法に関する。
において、特に多結晶シリコンの抵抗を制御する半導体
装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置において、多結晶シリコン層
は抵抗素子あるいは配線等に非常に多く使用されてい
る。このような多結晶シリコン層の抵抗値は、多結晶シ
リコン層にイオン注入等の方法により不純物を添加し、
熱処理により活性化および拡散させることにより、所望
の値に設定される。
は抵抗素子あるいは配線等に非常に多く使用されてい
る。このような多結晶シリコン層の抵抗値は、多結晶シ
リコン層にイオン注入等の方法により不純物を添加し、
熱処理により活性化および拡散させることにより、所望
の値に設定される。
【０００３】また、ＳＣＲ（シリコン制御整流素子）の
ように高耐圧を要求される素子においては、基板中の積
層欠陥や重金属などの有害な不純物を不活性化するゲッ
タリングという処理が一般に行われる。この処理は、例
えば半導体基板上に形成された絶縁膜上にＰＳＧ膜（リ
ンを含有するシリコン酸化膜）を堆積し、熱処理を施す
ことにより行われる。
ように高耐圧を要求される素子においては、基板中の積
層欠陥や重金属などの有害な不純物を不活性化するゲッ
タリングという処理が一般に行われる。この処理は、例
えば半導体基板上に形成された絶縁膜上にＰＳＧ膜（リ
ンを含有するシリコン酸化膜）を堆積し、熱処理を施す
ことにより行われる。
【０００４】図２に従来のＳＣＲの製造工程の断面構造
を示す。シリコン基板１の表面に酸化膜２を形成する
（図２の（ａ））。この後、従来よりゲッタリングのた
めにＰＳＧ膜４を片面に堆積しているが、それに先立っ
て、ゲッタリングの効果をより高めるために、リンを含
有した雰囲気中において熱処理を行うことにより、酸化
膜２の表面部分にリンを添加してＰＳＧ層３を形成する
（図２の（ｂ））。この処理によりシリコン基板１の裏
面にもＰＳＧ層３が形成されてしまう。
を示す。シリコン基板１の表面に酸化膜２を形成する
（図２の（ａ））。この後、従来よりゲッタリングのた
めにＰＳＧ膜４を片面に堆積しているが、それに先立っ
て、ゲッタリングの効果をより高めるために、リンを含
有した雰囲気中において熱処理を行うことにより、酸化
膜２の表面部分にリンを添加してＰＳＧ層３を形成する
（図２の（ｂ））。この処理によりシリコン基板１の裏
面にもＰＳＧ層３が形成されてしまう。
【０００５】さらにゲッタリングのためのＰＳＧ膜４を
片面に堆積し、同じ装置内で続けて、不純物を含有しな
い酸化膜５をＰＳＧ膜４上に堆積する。この後、ゲッタ
リングのための熱処理を行う（図４の（ｃ））。
片面に堆積し、同じ装置内で続けて、不純物を含有しな
い酸化膜５をＰＳＧ膜４上に堆積する。この後、ゲッタ
リングのための熱処理を行う（図４の（ｃ））。
【０００６】酸化膜５の上に多結晶シリコン層６を堆積
し、この多結晶シリコン層６にボロンをイオン注入し、
熱処理を行い、このボロンを活性化し拡散する（図４の
（ｄ））。ここで、ＰＳＧ膜４と多結晶シリコン層６の
間の絶縁膜５は、熱工程によりＰＳＧ膜４からリンが多
結晶シリコン層６中に拡散し、多結晶シリコン層６内の
ボロンによるＰ型不純物の濃度を相殺して多結晶シリコ
ン層６の抵抗を増加させることを防止するためのもので
ある。
し、この多結晶シリコン層６にボロンをイオン注入し、
熱処理を行い、このボロンを活性化し拡散する（図４の
（ｄ））。ここで、ＰＳＧ膜４と多結晶シリコン層６の
間の絶縁膜５は、熱工程によりＰＳＧ膜４からリンが多
結晶シリコン層６中に拡散し、多結晶シリコン層６内の
ボロンによるＰ型不純物の濃度を相殺して多結晶シリコ
ン層６の抵抗を増加させることを防止するためのもので
ある。
【０００７】
【発明が解決しようとする課題】このような従来の半導
体装置の製造方法では、完成した装置の多結晶シリコン
層６の抵抗が充分に制御することができないことが認め
られた。この原因を解明したところ、裏面に形成されて
しまうＰＳＧ層３が影響していることが判明した。すな
わち、ゲッタリングの効果をより高めるために行われる
リンを含有した雰囲気中における熱処理によりＰＳＧ層
３がシリコン基板１の裏面にも形成されてしまい、裏面
側が露出した状態でゲッタリングのための熱処理が行わ
れるため、この露出したＰＳＧ層３からリンが飛散し、
表面側に堆積されている不純物を含有しない酸化膜５の
表面に添加されてしまう。この後、このリンが添加され
た酸化膜５の表面上に多結晶シリコン層６を堆積し、さ
らに多結晶シリコン層６中にイオン注入されたボロンを
活性化するための熱処理工程を行う時に、このリンが多
結晶シリコン層６中に拡散してしまう。このため、Ｎ型
を有するリンがボロンによるＰ型の不純物濃度を相殺す
ることにより、多結晶シリコン層の抵抗が増大し、さら
にその値にばらつきが生じる。
体装置の製造方法では、完成した装置の多結晶シリコン
層６の抵抗が充分に制御することができないことが認め
られた。この原因を解明したところ、裏面に形成されて
しまうＰＳＧ層３が影響していることが判明した。すな
わち、ゲッタリングの効果をより高めるために行われる
リンを含有した雰囲気中における熱処理によりＰＳＧ層
３がシリコン基板１の裏面にも形成されてしまい、裏面
側が露出した状態でゲッタリングのための熱処理が行わ
れるため、この露出したＰＳＧ層３からリンが飛散し、
表面側に堆積されている不純物を含有しない酸化膜５の
表面に添加されてしまう。この後、このリンが添加され
た酸化膜５の表面上に多結晶シリコン層６を堆積し、さ
らに多結晶シリコン層６中にイオン注入されたボロンを
活性化するための熱処理工程を行う時に、このリンが多
結晶シリコン層６中に拡散してしまう。このため、Ｎ型
を有するリンがボロンによるＰ型の不純物濃度を相殺す
ることにより、多結晶シリコン層の抵抗が増大し、さら
にその値にばらつきが生じる。
【０００８】この問題を回避する方法として、このゲッ
タリングのための熱工程を、低温化しまたは短時間化す
ることによりリンの飛散を抑制する方法が考えられる
が、この場合、ゲッタリングの効果が低減してしまうた
め好ましくない。
タリングのための熱工程を、低温化しまたは短時間化す
ることによりリンの飛散を抑制する方法が考えられる
が、この場合、ゲッタリングの効果が低減してしまうた
め好ましくない。
【０００９】また、不純物を含有しない酸化膜５をＰＳ
Ｇ膜４上に堆積した後、裏面側のＰＳＧ層３を除去し、
ゲッタリングのための熱工程を行うという方法が考えら
れる。このようにすれば、熱工程を行う時にＰＳＧ膜が
露出することはない。しかし、この場合には表面側の酸
化膜５をエッチングから保護するために、レジストを表
面側に塗布し、裏面側の絶縁膜をエッチングした後に再
びレジストを除去するという工程を追加する必要があ
り、大幅な生産効率の低下を招いてしまう。
Ｇ膜４上に堆積した後、裏面側のＰＳＧ層３を除去し、
ゲッタリングのための熱工程を行うという方法が考えら
れる。このようにすれば、熱工程を行う時にＰＳＧ膜が
露出することはない。しかし、この場合には表面側の酸
化膜５をエッチングから保護するために、レジストを表
面側に塗布し、裏面側の絶縁膜をエッチングした後に再
びレジストを除去するという工程を追加する必要があ
り、大幅な生産効率の低下を招いてしまう。
【００１０】本発明の目的は、デバイス特性の劣化や製
造効率の低下を伴わずに、多結晶シリコン層の抵抗値を
制御し、そのばらつきを最低限に抑制することができる
半導体装置の製造方法を提供することである。
造効率の低下を伴わずに、多結晶シリコン層の抵抗値を
制御し、そのばらつきを最低限に抑制することができる
半導体装置の製造方法を提供することである。
【００１１】
【課題を解決するための手段】上記課題を解決し目的を
達成するために、本発明による半導体装置の製造方法
は、半導体基板を酸化する工程と、リンを含有する雰囲
気中において熱処理を行い前記酸化工程により形成され
た酸化膜の表面にリンを添加する工程と、前記基板の片
面において前記熱処理により形成されたリンを含有する
第１の絶縁膜上にさらにリンを含有する第２の絶縁膜を
堆積する工程と、前記第２の絶縁膜上に不純物を含まな
い第３の絶縁膜を堆積する工程と、前記第３の絶縁膜が
堆積された基板面と反対側の面に形成されている前記第
１の絶縁膜上に不純物を含まない第４の絶縁膜を形成す
る工程と、熱処理工程と、前記第３の絶縁膜上に多結晶
シリコン膜を堆積する工程と、前記多結晶シリコン層に
不純物を添加する工程とを具備することを特徴とする。
達成するために、本発明による半導体装置の製造方法
は、半導体基板を酸化する工程と、リンを含有する雰囲
気中において熱処理を行い前記酸化工程により形成され
た酸化膜の表面にリンを添加する工程と、前記基板の片
面において前記熱処理により形成されたリンを含有する
第１の絶縁膜上にさらにリンを含有する第２の絶縁膜を
堆積する工程と、前記第２の絶縁膜上に不純物を含まな
い第３の絶縁膜を堆積する工程と、前記第３の絶縁膜が
堆積された基板面と反対側の面に形成されている前記第
１の絶縁膜上に不純物を含まない第４の絶縁膜を形成す
る工程と、熱処理工程と、前記第３の絶縁膜上に多結晶
シリコン膜を堆積する工程と、前記多結晶シリコン層に
不純物を添加する工程とを具備することを特徴とする。
【００１２】上記手段を講じた結果、本発明による半導
体装置の製造方法では、半導体基板の両面に形成された
リンを含有する絶縁膜上に表面側のみでなく裏面側にも
不純物を含有しない絶縁膜を堆積するので、この絶縁膜
がその後の熱工程におけるリンの飛散を防止する。この
ため、基板表面に堆積されている絶縁膜表面にリンが添
加されることを防止することができる。したがって、こ
の絶縁膜上に堆積されるＰ型多結晶シリコン層にＮ型を
有するリンが拡散してその抵抗値や抵抗値のばらつきを
増大させることを防止することができる。
体装置の製造方法では、半導体基板の両面に形成された
リンを含有する絶縁膜上に表面側のみでなく裏面側にも
不純物を含有しない絶縁膜を堆積するので、この絶縁膜
がその後の熱工程におけるリンの飛散を防止する。この
ため、基板表面に堆積されている絶縁膜表面にリンが添
加されることを防止することができる。したがって、こ
の絶縁膜上に堆積されるＰ型多結晶シリコン層にＮ型を
有するリンが拡散してその抵抗値や抵抗値のばらつきを
増大させることを防止することができる。
【００１３】
【実施の形態】以下、本発明の実施の形態について図面
を参照して説明する。図１は本発明によるＳＣＲ（Ｓil
icon Ｃontrolled Ｒectifier）の製造工程の断面構造
を示す。シリコン基板１の表面に酸化膜２を形成する
（図１の（ａ））。
を参照して説明する。図１は本発明によるＳＣＲ（Ｓil
icon Ｃontrolled Ｒectifier）の製造工程の断面構造
を示す。シリコン基板１の表面に酸化膜２を形成する
（図１の（ａ））。
【００１４】次に、リンを含有した雰囲気中において熱
処理を行うことにより、酸化膜２の表面部分にリンを添
加してＰＳＧ層３を形成する（図１の（ｂ））。さらに
ゲッタリングのためのＰＳＧ膜４をＣＶＤ法を用いて片
面に堆積し、同じ装置内で続けて、不純物を含有しない
酸化膜５をＰＳＧ膜４上に例えば３００ｎｍ堆積する
（図１の（ｃ））。
処理を行うことにより、酸化膜２の表面部分にリンを添
加してＰＳＧ層３を形成する（図１の（ｂ））。さらに
ゲッタリングのためのＰＳＧ膜４をＣＶＤ法を用いて片
面に堆積し、同じ装置内で続けて、不純物を含有しない
酸化膜５をＰＳＧ膜４上に例えば３００ｎｍ堆積する
（図１の（ｃ））。
【００１５】この後、従来と異なり裏面側にも不純物を
含有しない酸化膜７をＣＶＤ法を用いて例えば３００ｎ
ｍ堆積した後に、ゲッタリングのための熱処理を例えば
１１００℃の温度で１時間行う（図１の（ｄ））。
含有しない酸化膜７をＣＶＤ法を用いて例えば３００ｎ
ｍ堆積した後に、ゲッタリングのための熱処理を例えば
１１００℃の温度で１時間行う（図１の（ｄ））。
【００１６】この時、基板は両面とも不純物を含有しな
い酸化膜５、７により覆われており、ＰＳＧ膜は露出し
ていないので、この熱工程中にリンが飛散することはな
い。この後、酸化膜５の上に多結晶シリコン層６を堆積
し、この多結晶シリコン層６にボロンをイオン注入し、
熱処理を行い、このボロンを活性化し拡散する（図１の
（ｅ））。
い酸化膜５、７により覆われており、ＰＳＧ膜は露出し
ていないので、この熱工程中にリンが飛散することはな
い。この後、酸化膜５の上に多結晶シリコン層６を堆積
し、この多結晶シリコン層６にボロンをイオン注入し、
熱処理を行い、このボロンを活性化し拡散する（図１の
（ｅ））。
【００１７】ここで従来と同様に、ＰＳＧ層３はゲッタ
リングがより効果的に行われるために形成される。ま
た、ＰＳＧ膜４と多結晶シリコン層６の間の酸化膜５
は、ＰＳＧ膜４からリンが多結晶シリコン層６中に拡散
することを防止するために形成される。
リングがより効果的に行われるために形成される。ま
た、ＰＳＧ膜４と多結晶シリコン層６の間の酸化膜５
は、ＰＳＧ膜４からリンが多結晶シリコン層６中に拡散
することを防止するために形成される。
【００１８】このように本発明の実施の形態による半導
体装置の製造方法では、ゲッタリングのための熱工程の
時に、基板両面とも不純物を含まない絶縁膜に覆われて
いる。すなわち、基板表面側のＰＳＧ膜４は酸化膜５
に、基板裏面側のＰＳＧ層３は絶縁膜７に覆われていて
ＰＳＧ層は露出していない。このため、基板表面のＰＳ
Ｇ膜４のみが不純物を含まない酸化膜５に覆われ裏面側
はＰＳＧ層３が露出していた従来と異なり、基板裏面に
露出しているＰＳＧ層３からリンが飛散して基板表面側
の不純物を含まない酸化膜５の表面に添加されることを
防止することができる。したがって、酸化膜５の表面に
添加されたリンがその後酸化膜５上に堆積される多結晶
シリコン層６中へ熱工程により拡散することはない。こ
のようにして、Ｎ型を有するリンがＰ型多結晶シリコン
層のＰ型添加不純物と相殺して多結晶シリコン層の抵抗
値あるいはそのばらつきを増大させることを防止するこ
とができる。
体装置の製造方法では、ゲッタリングのための熱工程の
時に、基板両面とも不純物を含まない絶縁膜に覆われて
いる。すなわち、基板表面側のＰＳＧ膜４は酸化膜５
に、基板裏面側のＰＳＧ層３は絶縁膜７に覆われていて
ＰＳＧ層は露出していない。このため、基板表面のＰＳ
Ｇ膜４のみが不純物を含まない酸化膜５に覆われ裏面側
はＰＳＧ層３が露出していた従来と異なり、基板裏面に
露出しているＰＳＧ層３からリンが飛散して基板表面側
の不純物を含まない酸化膜５の表面に添加されることを
防止することができる。したがって、酸化膜５の表面に
添加されたリンがその後酸化膜５上に堆積される多結晶
シリコン層６中へ熱工程により拡散することはない。こ
のようにして、Ｎ型を有するリンがＰ型多結晶シリコン
層のＰ型添加不純物と相殺して多結晶シリコン層の抵抗
値あるいはそのばらつきを増大させることを防止するこ
とができる。
【００１９】なお、上記実施の形態において、ＰＳＧ膜
４を片面に堆積し、不純物を含有しない酸化膜５を、同
じ装置内で続けてＰＳＧ膜４上に堆積し、この後、裏面
側に不純物を含有しない酸化膜７を改めて堆積した。し
かし、本発明の趣旨によれば、片面のＰＳＧ膜４および
裏面のＰＳＧ膜３の両方が共に不純物を含まない絶縁膜
５および７により覆われていればよいので、これら不純
物を含まない絶縁膜５、７を堆積する順序は問わない。
さらに絶縁膜５、７を両面同時に堆積することも可能で
ある。
４を片面に堆積し、不純物を含有しない酸化膜５を、同
じ装置内で続けてＰＳＧ膜４上に堆積し、この後、裏面
側に不純物を含有しない酸化膜７を改めて堆積した。し
かし、本発明の趣旨によれば、片面のＰＳＧ膜４および
裏面のＰＳＧ膜３の両方が共に不純物を含まない絶縁膜
５および７により覆われていればよいので、これら不純
物を含まない絶縁膜５、７を堆積する順序は問わない。
さらに絶縁膜５、７を両面同時に堆積することも可能で
ある。
【００２０】なお、上記実施の形態において基板裏面に
堆積する不純物を含まない絶縁膜は酸化膜を用いたが例
えば窒化膜等の不純物を含まない絶縁膜であれば酸化膜
に限らない。
堆積する不純物を含まない絶縁膜は酸化膜を用いたが例
えば窒化膜等の不純物を含まない絶縁膜であれば酸化膜
に限らない。
【００２１】また、基板裏面に堆積する不純物を含まな
い酸化膜の厚みは３００ｎｍとしたが、ゲッタリングの
ための熱工程によりリンが酸化膜７の下のＰＳＧ層３か
ら酸化膜７中を拡散して酸化膜７の表面より外方拡散し
ない程度の厚みであればよい。
い酸化膜の厚みは３００ｎｍとしたが、ゲッタリングの
ための熱工程によりリンが酸化膜７の下のＰＳＧ層３か
ら酸化膜７中を拡散して酸化膜７の表面より外方拡散し
ない程度の厚みであればよい。
【００２２】
【発明の効果】以上のように本発明による半導体装置の
製造方法によれば、多結晶シリコン層の抵抗値を制御
し、そのばらつきを最低限に抑制することができる。
製造方法によれば、多結晶シリコン層の抵抗値を制御
し、そのばらつきを最低限に抑制することができる。
【図１】本発明によるＳＣＲの製造工程における断面
図。
図。
【図２】従来のＳＣＲの製造工程における断面図。
１…半導体基板、２…酸化膜、３、４…ＰＳＧ膜、５、
７…ＣＶＤ酸化膜、６…多結晶シリコン層
７…ＣＶＤ酸化膜、６…多結晶シリコン層
Claims (2)
- 【請求項１】 半導体基板を酸化する工程と、リンを含
有する雰囲気中において熱処理を行い前記酸化工程によ
り形成された酸化膜の表面にリンを添加する工程と、前
記基板の片面上の前記熱処理により形成されたリンを含
有する第１の絶縁膜上にさらにリンを含有する第２の絶
縁膜を堆積する工程と、前記第２の絶縁膜上に不純物を
含まない第３の絶縁膜を堆積する工程と、前記第３の絶
縁膜が堆積された基板面と反対側の面に形成されている
前記第１の絶縁膜上に不純物を含まない第４の絶縁膜を
形成する工程と、熱処理工程と、前記第３の絶縁膜上に
多結晶シリコン膜を堆積する工程と、前記多結晶シリコ
ン層に不純物を添加する工程とを具備することを特徴と
する半導体装置の製造方法。 - 【請求項２】 前記第３の絶縁膜と前記第４の絶縁膜と
を同時に堆積する前記請求項１記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19302195A JP3321339B2 (ja) | 1995-07-28 | 1995-07-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19302195A JP3321339B2 (ja) | 1995-07-28 | 1995-07-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0945700A JPH0945700A (ja) | 1997-02-14 |
| JP3321339B2 true JP3321339B2 (ja) | 2002-09-03 |
Family
ID=16300863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19302195A Expired - Fee Related JP3321339B2 (ja) | 1995-07-28 | 1995-07-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3321339B2 (ja) |
-
1995
- 1995-07-28 JP JP19302195A patent/JP3321339B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0945700A (ja) | 1997-02-14 |
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