JP3280836B2 - コンパレータのヒステリシス特性判定方法およびその装置 - Google Patents
コンパレータのヒステリシス特性判定方法およびその装置Info
- Publication number
- JP3280836B2 JP3280836B2 JP28027995A JP28027995A JP3280836B2 JP 3280836 B2 JP3280836 B2 JP 3280836B2 JP 28027995 A JP28027995 A JP 28027995A JP 28027995 A JP28027995 A JP 28027995A JP 3280836 B2 JP3280836 B2 JP 3280836B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- comparator
- pulse train
- hysteresis characteristic
- reference signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Measurement Of Current Or Voltage (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【0001】
【発明の属する技術分野】この発明は、赤外線リモコン
の受光部の復調回路に用いられる積分器付コンパレータ
等のヒステリシス特性の良否を判定するコンパレータの
ヒステリシス特性判定方法およびその装置に関する。
の受光部の復調回路に用いられる積分器付コンパレータ
等のヒステリシス特性の良否を判定するコンパレータの
ヒステリシス特性判定方法およびその装置に関する。
【0002】
【従来の技術】従来、赤外線リモコンの受光部の復調回
路には、図7に示すように、抵抗R100とその抵抗R100
の一端とグランドGNDとの間に接続されたコンデンサ
C100で構成された積分器10と、上記抵抗R100とコン
デンサC100との接続点に入力端子が接続されたコンパ
レータ部20とを有する積分器付コンパレータを用いて
いる。上記積分回路10の入力端子に直流電源30の正
極側出力端子を接続し、その直流電源30の直流電圧V
を調整して、積分器付コンパレータのヒステリシス特性
の判定を行う。すなわち、図8に示すように、上記直流
電源30の直流電圧Vをゼロから徐々に大きくして、上
記積分器付コンパレータからの出力信号がHレベルから
Lレベルになるときの電圧V11(オンするスレッショル
ドレベル)を測定する一方、直流電圧30の直流電圧V
を徐々に小さくして、上記積分器付コンパレータからの
出力信号がLレベルからHレベルになるときの電圧V12
(オフするスレッショルドレベル)を測定するのである。
こうして測定された電圧V11,電圧V12によりヒステリ
シス幅(V11−V12)を求めて、積分器付コンパレータの
ヒステリシス特性の良否を判定している。
路には、図7に示すように、抵抗R100とその抵抗R100
の一端とグランドGNDとの間に接続されたコンデンサ
C100で構成された積分器10と、上記抵抗R100とコン
デンサC100との接続点に入力端子が接続されたコンパ
レータ部20とを有する積分器付コンパレータを用いて
いる。上記積分回路10の入力端子に直流電源30の正
極側出力端子を接続し、その直流電源30の直流電圧V
を調整して、積分器付コンパレータのヒステリシス特性
の判定を行う。すなわち、図8に示すように、上記直流
電源30の直流電圧Vをゼロから徐々に大きくして、上
記積分器付コンパレータからの出力信号がHレベルから
Lレベルになるときの電圧V11(オンするスレッショル
ドレベル)を測定する一方、直流電圧30の直流電圧V
を徐々に小さくして、上記積分器付コンパレータからの
出力信号がLレベルからHレベルになるときの電圧V12
(オフするスレッショルドレベル)を測定するのである。
こうして測定された電圧V11,電圧V12によりヒステリ
シス幅(V11−V12)を求めて、積分器付コンパレータの
ヒステリシス特性の良否を判定している。
【0003】
【発明が解決しようとする課題】ところが、上記積分器
付コンパレータのヒステリシス特性判定方法では、上記
積分器付コンパレータに直流電源30から細かく変化さ
せた直流電圧を入力して、積分器付コンパレータの出力
信号を判定しなければならないため、判定時間が長くな
るという欠点がある。
付コンパレータのヒステリシス特性判定方法では、上記
積分器付コンパレータに直流電源30から細かく変化さ
せた直流電圧を入力して、積分器付コンパレータの出力
信号を判定しなければならないため、判定時間が長くな
るという欠点がある。
【0004】そこで、この発明の目的は、短時間でヒス
テリシス特性の良否判定ができるコンパレータのヒステ
リシス特性判定方法およびその装置を提供することにあ
る。
テリシス特性の良否判定ができるコンパレータのヒステ
リシス特性判定方法およびその装置を提供することにあ
る。
【0005】
【課題を解決するための手段】上記目的を達成するた
め、請求項1のコンパレータのヒステリシス特性判定方
法は、積分器とヒステリシス特性を有するコンパレータ
部とが直列接続された積分器付コンパレータのヒステリ
シス特性を判定するコンパレータのヒステリシス特性判
定方法において、パルス列が存在する期間とパルス列が
存在しない期間とを有する基準信号を上記積分器の入力
端子に入力するステップと、上記積分器から出力された
積分信号を受ける上記コンパレータ部の出力信号および
該出力信号を遅延させた信号に基づいて、上記コンパレ
ータ部の出力信号が切り換わった時点を検出し、上記積
分器付コンパレータのヒステリシス特性の良否を判定す
るステップとを備えたことを特徴としている。
め、請求項1のコンパレータのヒステリシス特性判定方
法は、積分器とヒステリシス特性を有するコンパレータ
部とが直列接続された積分器付コンパレータのヒステリ
シス特性を判定するコンパレータのヒステリシス特性判
定方法において、パルス列が存在する期間とパルス列が
存在しない期間とを有する基準信号を上記積分器の入力
端子に入力するステップと、上記積分器から出力された
積分信号を受ける上記コンパレータ部の出力信号および
該出力信号を遅延させた信号に基づいて、上記コンパレ
ータ部の出力信号が切り換わった時点を検出し、上記積
分器付コンパレータのヒステリシス特性の良否を判定す
るステップとを備えたことを特徴としている。
【0006】上記請求項1のコンパレータのヒステリシ
ス特性判定方法によれば、上記基準信号を積分器の入力
端子に入力すると、上記積分器は基準信号を積分して、
積分された積分信号を出力する。このとき、上記基準信
号のパルス列が存在する期間では、積分器の積分定数に
基づいて積分信号のレベルが徐々に増大する一方、パル
ス列が存在しない期間では、積分信号のレベルが徐々に
減少する。上記積分器からの積分信号を受けて、その積
分信号のレベルに応じてコンパレータ部の出力信号はオ
ンまたはオフする。例えば、最初のパルス列が存在する
期間,パルス列が存在しない期間および最後のパルス列
が存在する期間の3つの期間を順に有する基準信号の場
合、基準信号の最初のパルス列が存在する期間で、積分
信号のレベルがオンするスレッショルドレベル以上にな
ると、コンパレータ部の出力信号がオンする。そして、
上記基準信号のパルス列が存在しない期間で、積分信号
のレベルが徐々に小さくり、次の基準信号の最後のパル
ス列により積分信号のレベルは再び大きくなる。このと
き、上記積分器付コンパレータの積分器の積分定数に基
づいて、基準信号のパルス列が存在しない期間を任意に
設定することによって、上記パルス列が存在しない期間
の積分信号のレベルの変化を調整することができ、コン
パレータ部に所望のレベルの積分信号を入力し、コンパ
レータ部の出力信号をオンまたはオフさせて、コンパレ
ータ部の出力信号および該出力信号を遅延させた信号に
基づいて上記コンパレータ部の出力信号が切り換わった
時点を検出し、ヒステリシス特性の良否を判定できる。
したがって、上記積分器にレベルを徐々に変化させた直
流電圧の信号を入力して、ヒステリシス幅を測定する必
要がなく、上記基準信号を用いて、短時間で積分器付コ
ンパレータのヒステリシス特性の良否を判定できる。
ス特性判定方法によれば、上記基準信号を積分器の入力
端子に入力すると、上記積分器は基準信号を積分して、
積分された積分信号を出力する。このとき、上記基準信
号のパルス列が存在する期間では、積分器の積分定数に
基づいて積分信号のレベルが徐々に増大する一方、パル
ス列が存在しない期間では、積分信号のレベルが徐々に
減少する。上記積分器からの積分信号を受けて、その積
分信号のレベルに応じてコンパレータ部の出力信号はオ
ンまたはオフする。例えば、最初のパルス列が存在する
期間,パルス列が存在しない期間および最後のパルス列
が存在する期間の3つの期間を順に有する基準信号の場
合、基準信号の最初のパルス列が存在する期間で、積分
信号のレベルがオンするスレッショルドレベル以上にな
ると、コンパレータ部の出力信号がオンする。そして、
上記基準信号のパルス列が存在しない期間で、積分信号
のレベルが徐々に小さくり、次の基準信号の最後のパル
ス列により積分信号のレベルは再び大きくなる。このと
き、上記積分器付コンパレータの積分器の積分定数に基
づいて、基準信号のパルス列が存在しない期間を任意に
設定することによって、上記パルス列が存在しない期間
の積分信号のレベルの変化を調整することができ、コン
パレータ部に所望のレベルの積分信号を入力し、コンパ
レータ部の出力信号をオンまたはオフさせて、コンパレ
ータ部の出力信号および該出力信号を遅延させた信号に
基づいて上記コンパレータ部の出力信号が切り換わった
時点を検出し、ヒステリシス特性の良否を判定できる。
したがって、上記積分器にレベルを徐々に変化させた直
流電圧の信号を入力して、ヒステリシス幅を測定する必
要がなく、上記基準信号を用いて、短時間で積分器付コ
ンパレータのヒステリシス特性の良否を判定できる。
【0007】また、請求項2のコンパレータのヒステリ
シス特性判定方法は、請求項1のコンパレータのヒステ
リシス特性判定方法において、正常なコンパレータと非
正常なコンパレータを判別するために、正常なコンパレ
ータにおいて、上記基準信号の最初のパルス列による積
分信号により上記コンパレータ部の出力信号がオンして
から、上記基準信号の最後のパルス列が存在しなくなる
までの間、上記積分信号のレベルが上記コンパレータ部
がオフするスレッショルドレベル以下にならないよう
に、上記積分器の積分定数に基づいて上記基準信号のパ
ルス列が存在しない期間を設定すると共に、上記基準信
号の最初のパルス列による積分信号により上記コンパレ
ータ部の出力信号がオンしてから、上記基準信号の最後
のパルス列が存在しなくなるまでの間、上記コンパレー
タ部の出力信号がオンのままか否かを判定することによ
って、上記積分器付コンパレータのヒステリシス特性の
良否を判定することを特徴としている。
シス特性判定方法は、請求項1のコンパレータのヒステ
リシス特性判定方法において、正常なコンパレータと非
正常なコンパレータを判別するために、正常なコンパレ
ータにおいて、上記基準信号の最初のパルス列による積
分信号により上記コンパレータ部の出力信号がオンして
から、上記基準信号の最後のパルス列が存在しなくなる
までの間、上記積分信号のレベルが上記コンパレータ部
がオフするスレッショルドレベル以下にならないよう
に、上記積分器の積分定数に基づいて上記基準信号のパ
ルス列が存在しない期間を設定すると共に、上記基準信
号の最初のパルス列による積分信号により上記コンパレ
ータ部の出力信号がオンしてから、上記基準信号の最後
のパルス列が存在しなくなるまでの間、上記コンパレー
タ部の出力信号がオンのままか否かを判定することによ
って、上記積分器付コンパレータのヒステリシス特性の
良否を判定することを特徴としている。
【0008】上記請求項2のコンパレータのヒステリシ
ス特性判定方法によれば、正常なコンパレータにおい
て、最初のパルス列による積分信号によりコンパレータ
部の出力信号がオンしてから、最後のパルス列が存在し
なくなるまでの間、上記積分信号がオフするスレッショ
ルドレベル以下にならないように、基準信号のパルス列
が存在しない期間を設定することによって、ヒステリシ
ス特性が正常なコンパレータ部の出力信号は、オンのま
までオフとならない。一方、上記積分器付コンパレータ
のヒステリシス特性が非正常なためにオフするスレッシ
ョルドレベルが正常値より大きくヒステリシス幅が小さ
い場合、基準信号のパルス列が存在しない期間では、積
分信号のレベルが徐々に小さくなって、正常値より大き
いオフするスレッショルドレベル以下になると、コンパ
レータ部の出力信号はオンからオフとなる。そして、上
記基準信号の最後のパルス列が積分器に入力されると、
積分信号のレベルが再び大きくなり、積分信号のレベル
が正常値より大きいオフするスレッショルドレベル以下
からオンするスレッショルドレベル以上になって、積分
器付コンパレータの出力信号はオフからオンとなる。す
なわち、上記基準信号を積分器に入力している期間内
で、コンパレータ部の出力信号にチャタリングが生じる
のである。このチャタリングの有無によって、積分器付
コンパレータのヒステリシス特性の良否がわかる。
ス特性判定方法によれば、正常なコンパレータにおい
て、最初のパルス列による積分信号によりコンパレータ
部の出力信号がオンしてから、最後のパルス列が存在し
なくなるまでの間、上記積分信号がオフするスレッショ
ルドレベル以下にならないように、基準信号のパルス列
が存在しない期間を設定することによって、ヒステリシ
ス特性が正常なコンパレータ部の出力信号は、オンのま
までオフとならない。一方、上記積分器付コンパレータ
のヒステリシス特性が非正常なためにオフするスレッシ
ョルドレベルが正常値より大きくヒステリシス幅が小さ
い場合、基準信号のパルス列が存在しない期間では、積
分信号のレベルが徐々に小さくなって、正常値より大き
いオフするスレッショルドレベル以下になると、コンパ
レータ部の出力信号はオンからオフとなる。そして、上
記基準信号の最後のパルス列が積分器に入力されると、
積分信号のレベルが再び大きくなり、積分信号のレベル
が正常値より大きいオフするスレッショルドレベル以下
からオンするスレッショルドレベル以上になって、積分
器付コンパレータの出力信号はオフからオンとなる。す
なわち、上記基準信号を積分器に入力している期間内
で、コンパレータ部の出力信号にチャタリングが生じる
のである。このチャタリングの有無によって、積分器付
コンパレータのヒステリシス特性の良否がわかる。
【0009】また、請求項3のコンパレータのヒステリ
シス特性判定装置は、積分器とヒステリシス特性を有す
るコンパレータ部とが直列接続された積分器付コンパレ
ータのヒステリシス特性を判定するコンパレータのヒス
テリシス特性判定装置において、パルス列が存在する期
間とパルス列が存在しない期間とを有する基準信号を発
生して、その基準信号を上記積分器の入力端子に出力す
る基準信号発生手段と、上記積分器から出力された積分
信号を受ける上記コンパレータ部の出力信号を遅延する
遅延手段、および上記コンパレータ部の出力信号と上記
遅延手段の出力信号とに基づいて上記コンパレータ部の
出力信号が切り換わった時点を検出する切り換わり検出
手段を含んで、上記積分器付コンパレータのヒステリシ
ス特性の良否を判定する判定手段とを備えたことを特徴
としている。
シス特性判定装置は、積分器とヒステリシス特性を有す
るコンパレータ部とが直列接続された積分器付コンパレ
ータのヒステリシス特性を判定するコンパレータのヒス
テリシス特性判定装置において、パルス列が存在する期
間とパルス列が存在しない期間とを有する基準信号を発
生して、その基準信号を上記積分器の入力端子に出力す
る基準信号発生手段と、上記積分器から出力された積分
信号を受ける上記コンパレータ部の出力信号を遅延する
遅延手段、および上記コンパレータ部の出力信号と上記
遅延手段の出力信号とに基づいて上記コンパレータ部の
出力信号が切り換わった時点を検出する切り換わり検出
手段を含んで、上記積分器付コンパレータのヒステリシ
ス特性の良否を判定する判定手段とを備えたことを特徴
としている。
【0010】上記請求項3のコンパレータのヒステリシ
ス特性判定装置によれば、上記基準信号発生手段からの
基準信号を積分器の入力端子に入力すると、上記積分器
はその基準信号を積分して、積分された積分信号を出力
する。このとき、上記基準信号のパルス列が存在する期
間では、積分器の積分定数に基づいて積分信号のレベル
が徐々に増大する一方、パルス列が存在しない期間で
は、積分信号のレベルが徐々に減少する。上記積分器か
らの積分信号を受けて、その積分信号のレベルに応じて
コンパレータ部の出力信号はオンまたはオフする。例え
ば、最初のパルス列が存在する期間,パルス列が存在し
ない期間および最後のパルス列が存在する期間の3つの
期間を順に有する基準信号を、上記基準信号発生手段か
ら積分器に入力する場合、上記基準信号の最初のパルス
列が存在する期間では、その最初のパルス列が積分され
た積分信号のレベルは徐々に大きくなって、オンするス
レッショルドレベル以上になると、コンパレータ部の出
力信号がオンする。その後、上記積分信号は安定して略
一定になる。そして、上記基準信号のパルス列が存在し
ない期間で、積分信号のレベルは、積分器の積分定数に
基づいて徐々に小さくなり、次の基準信号の最後のパル
ス列により積分信号のレベルは再び大きくなる。このと
き、上記積分器付コンパレータの積分器の積分定数に基
づいて、基準信号のパルス列が存在しない期間を任意に
設定することによって、上記パルス列が存在しない期間
の積分信号のレベルの変化を調整することができ、コン
パレータ部に所望のレベルの積分信号を入力し、コンパ
レータ部の出力信号をオンまたはオフさせて、判別手段
によりコンパレータ部の出力信号に基づいてヒステリシ
ス特性の良否を判定できる。したがって、上記積分器に
レベルを徐々に変化させた直流電圧の信号を入力して、
ヒステリシス幅を測定する必要がなく、上記基準信号を
用いて、短時間で積分器付コンパレータのヒステリシス
特性の良否を判定できる。上記判定手段は、上記コンパ
レータ部の出力信号を遅延する遅延手段、および上記コ
ンパレータ部の出力信号と上記遅延手段の出力信号とに
基づいて上記コンパレータ部の出力信号が切り換わった
時点を検出する切り換わり検出手段を含んでおり、上記
コンパレータ部の出力信号がオンしてから基準信号の最
後のパルス列が存在しなくなるまでの間に、上記コンパ
レータ部の出力信号と遅延手段の出力信号とに基づい
て、上記切り換わり検出手段がコンパレータ部の出力信
号が切り換わった時点を検出することによって、判定手
段は、その時点でコンパレータ部の出力信号がオンのま
までなくオフしたと判定する。したがって、上記切り換
わり検出手段によりコンパレータ部の出力信号の変化を
判定することができ、判定手段は、コンパレータ部の出
力信号がオンのままか否かを判定できる。
ス特性判定装置によれば、上記基準信号発生手段からの
基準信号を積分器の入力端子に入力すると、上記積分器
はその基準信号を積分して、積分された積分信号を出力
する。このとき、上記基準信号のパルス列が存在する期
間では、積分器の積分定数に基づいて積分信号のレベル
が徐々に増大する一方、パルス列が存在しない期間で
は、積分信号のレベルが徐々に減少する。上記積分器か
らの積分信号を受けて、その積分信号のレベルに応じて
コンパレータ部の出力信号はオンまたはオフする。例え
ば、最初のパルス列が存在する期間,パルス列が存在し
ない期間および最後のパルス列が存在する期間の3つの
期間を順に有する基準信号を、上記基準信号発生手段か
ら積分器に入力する場合、上記基準信号の最初のパルス
列が存在する期間では、その最初のパルス列が積分され
た積分信号のレベルは徐々に大きくなって、オンするス
レッショルドレベル以上になると、コンパレータ部の出
力信号がオンする。その後、上記積分信号は安定して略
一定になる。そして、上記基準信号のパルス列が存在し
ない期間で、積分信号のレベルは、積分器の積分定数に
基づいて徐々に小さくなり、次の基準信号の最後のパル
ス列により積分信号のレベルは再び大きくなる。このと
き、上記積分器付コンパレータの積分器の積分定数に基
づいて、基準信号のパルス列が存在しない期間を任意に
設定することによって、上記パルス列が存在しない期間
の積分信号のレベルの変化を調整することができ、コン
パレータ部に所望のレベルの積分信号を入力し、コンパ
レータ部の出力信号をオンまたはオフさせて、判別手段
によりコンパレータ部の出力信号に基づいてヒステリシ
ス特性の良否を判定できる。したがって、上記積分器に
レベルを徐々に変化させた直流電圧の信号を入力して、
ヒステリシス幅を測定する必要がなく、上記基準信号を
用いて、短時間で積分器付コンパレータのヒステリシス
特性の良否を判定できる。上記判定手段は、上記コンパ
レータ部の出力信号を遅延する遅延手段、および上記コ
ンパレータ部の出力信号と上記遅延手段の出力信号とに
基づいて上記コンパレータ部の出力信号が切り換わった
時点を検出する切り換わり検出手段を含んでおり、上記
コンパレータ部の出力信号がオンしてから基準信号の最
後のパルス列が存在しなくなるまでの間に、上記コンパ
レータ部の出力信号と遅延手段の出力信号とに基づい
て、上記切り換わり検出手段がコンパレータ部の出力信
号が切り換わった時点を検出することによって、判定手
段は、その時点でコンパレータ部の出力信号がオンのま
までなくオフしたと判定する。したがって、上記切り換
わり検出手段によりコンパレータ部の出力信号の変化を
判定することができ、判定手段は、コンパレータ部の出
力信号がオンのままか否かを判定できる。
【0011】また、請求項4のコンパレータのヒステリ
シス特性判定装置は、請求項3のコンパレータのヒステ
リシス特性判定装置において、上記基準信号発生手段
は、正常なコンパレータと非正常なコンパレータを判別
するために、正常なコンパレータにおいては、最初のパ
ルス列による積分信号により上記コンパレータ部の出力
信号がオンしてから、最後のパルス列が存在しなくなる
までの間、上記積分信号のレベルが上記コンパレータ部
がオフするスレッショルドレベル以下にならないような
パルス列が存在しない期間を有する基準信号を発生し、
上記判定手段は、上記基準信号の最初のパルス列による
積分信号により上記コンパレータ部の出力信号がオンし
てから、上記基準信号の最後のパルス列が存在しなくな
るまでの間、上記コンパレータ部の出力信号がオンのま
まか否かを判定することを特徴としている。
シス特性判定装置は、請求項3のコンパレータのヒステ
リシス特性判定装置において、上記基準信号発生手段
は、正常なコンパレータと非正常なコンパレータを判別
するために、正常なコンパレータにおいては、最初のパ
ルス列による積分信号により上記コンパレータ部の出力
信号がオンしてから、最後のパルス列が存在しなくなる
までの間、上記積分信号のレベルが上記コンパレータ部
がオフするスレッショルドレベル以下にならないような
パルス列が存在しない期間を有する基準信号を発生し、
上記判定手段は、上記基準信号の最初のパルス列による
積分信号により上記コンパレータ部の出力信号がオンし
てから、上記基準信号の最後のパルス列が存在しなくな
るまでの間、上記コンパレータ部の出力信号がオンのま
まか否かを判定することを特徴としている。
【0012】上記請求項4のコンパレータのヒステリシ
ス特性判定装置によれば、正常なコンパレータにおい
て、最初のパルス列による積分信号によりコンパレータ
部の出力信号がオンしてから、最後のパルス列が存在し
なくなるまでの間、上記基準信号発生手段により上記積
分信号がオフするスレッショルドレベル以下にならない
ようなパルス列が存在しない期間を有する基準信号を発
生することによって、ヒステリシス特性が正常なコンパ
レータ部の出力信号は、オンのままでオフとならない。
一方、上記積分器付コンパレータのヒステリシス特性が
非正常なためにオフするスレッショルドレベルが正常値
より大きくヒステリシス幅が小さい場合、基準信号のパ
ルス列が存在しない期間では、積分信号のレベルが徐々
に小さくなって、正常値より大きいオフするスレッショ
ルドレベル以下になると、コンパレータ部の出力信号は
オンからオフとなる。そして、上記基準信号の最後のパ
ルス列が積分器に入力されると、積分信号のレベルが再
び大きくなり、積分信号のレベルが正常値より大きいオ
フするスレッショルドレベル以下からオンするスレッシ
ョルドレベル以上になって、積分器付コンパレータの出
力信号はオフからオンとなる。すなわち、上記基準信号
を積分器に入力している期間内で、コンパレータ部の出
力信号にチャタリングが生じるのである。したがって、
基準信号を積分器に入力している期間、判定手段により
コンパレータ部の出力信号を判定することによって、積
分器付コンパレータのヒステリシス特性の良否がわか
る。
ス特性判定装置によれば、正常なコンパレータにおい
て、最初のパルス列による積分信号によりコンパレータ
部の出力信号がオンしてから、最後のパルス列が存在し
なくなるまでの間、上記基準信号発生手段により上記積
分信号がオフするスレッショルドレベル以下にならない
ようなパルス列が存在しない期間を有する基準信号を発
生することによって、ヒステリシス特性が正常なコンパ
レータ部の出力信号は、オンのままでオフとならない。
一方、上記積分器付コンパレータのヒステリシス特性が
非正常なためにオフするスレッショルドレベルが正常値
より大きくヒステリシス幅が小さい場合、基準信号のパ
ルス列が存在しない期間では、積分信号のレベルが徐々
に小さくなって、正常値より大きいオフするスレッショ
ルドレベル以下になると、コンパレータ部の出力信号は
オンからオフとなる。そして、上記基準信号の最後のパ
ルス列が積分器に入力されると、積分信号のレベルが再
び大きくなり、積分信号のレベルが正常値より大きいオ
フするスレッショルドレベル以下からオンするスレッシ
ョルドレベル以上になって、積分器付コンパレータの出
力信号はオフからオンとなる。すなわち、上記基準信号
を積分器に入力している期間内で、コンパレータ部の出
力信号にチャタリングが生じるのである。したがって、
基準信号を積分器に入力している期間、判定手段により
コンパレータ部の出力信号を判定することによって、積
分器付コンパレータのヒステリシス特性の良否がわか
る。
【0013】また、請求項5のコンパレータのヒステリ
シス特性判定装置は、請求項3または4のコンパレータ
のヒステリシス特性判定装置において、上記判定手段
は、上記コンパレータ部からの出力信号が入力される第
1のDフリップフロップと、この第1のDフリップフロ
ップの出力端子からの信号Nが入力されて上記信号Nを
遅延した信号Oを出力する第2のDフリップフロップと
からなる上記遅延手段と、一方の入力端子に上記第1の
Dフリップフロップの出力端子からの上記信号Nが入力
されると共に、他方の入力端子に上記第2のDフリップ
フロップの出力端子からの上記信号Oが入力される排他
的論理和回路からなる上記切り換わり検出手段と、上記
排他的論理和回路の出力端子に接続されたインバータ
と、一方の入力端子に上記インバータの出力端子からの
信号Qが入力されると共に他方の入力端子に上記基準信
号発生回路から出力されたリセット信号Fが入力され、
これらの信号Qおよびリセット信号Fに基づいて判定信
号を出力するRSフリップフロップとを備えて、上記R
Sフリップフロップは、上記コンパレータからオン状態
を表す出力信号が上記第1のDフリップフロップに入力
され続けている場合には、ヒステリシス特性が正常であ
ることを示す判定信号を出力し、上記コンパレータから
オフ状態を表す出力信号が上記第1のDフリップフロッ
プに入力された場合には、ヒステリシス特性が非正常で
あることを示す判定信号を出力するようになっている。
シス特性判定装置は、請求項3または4のコンパレータ
のヒステリシス特性判定装置において、上記判定手段
は、上記コンパレータ部からの出力信号が入力される第
1のDフリップフロップと、この第1のDフリップフロ
ップの出力端子からの信号Nが入力されて上記信号Nを
遅延した信号Oを出力する第2のDフリップフロップと
からなる上記遅延手段と、一方の入力端子に上記第1の
Dフリップフロップの出力端子からの上記信号Nが入力
されると共に、他方の入力端子に上記第2のDフリップ
フロップの出力端子からの上記信号Oが入力される排他
的論理和回路からなる上記切り換わり検出手段と、上記
排他的論理和回路の出力端子に接続されたインバータ
と、一方の入力端子に上記インバータの出力端子からの
信号Qが入力されると共に他方の入力端子に上記基準信
号発生回路から出力されたリセット信号Fが入力され、
これらの信号Qおよびリセット信号Fに基づいて判定信
号を出力するRSフリップフロップとを備えて、上記R
Sフリップフロップは、上記コンパレータからオン状態
を表す出力信号が上記第1のDフリップフロップに入力
され続けている場合には、ヒステリシス特性が正常であ
ることを示す判定信号を出力し、上記コンパレータから
オフ状態を表す出力信号が上記第1のDフリップフロッ
プに入力された場合には、ヒステリシス特性が非正常で
あることを示す判定信号を出力するようになっている。
【0014】
【0015】また、請求項6のコンパレータのヒステリ
シス特性判定方法は、ヒステリシス特性を有するコンパ
レータのヒステリシス特性を判定するコンパレータのヒ
ステリシス特性判定方法において、パルス列が存在する
期間とパルス列が存在しない期間とを有する基準信号を
積分し、その積分された積分信号を上記コンパレータの
入力端子に入力するステップと、上記積分信号を受ける
上記コンパレータの出力信号および該出力信号を遅延さ
せた信号に基づいて、上記コンパレータ部の出力信号が
切り換わった時点を検出し、上記コンパレータのヒステ
リシス特性の良否を判定するステップとを備えたことを
特徴としている。
シス特性判定方法は、ヒステリシス特性を有するコンパ
レータのヒステリシス特性を判定するコンパレータのヒ
ステリシス特性判定方法において、パルス列が存在する
期間とパルス列が存在しない期間とを有する基準信号を
積分し、その積分された積分信号を上記コンパレータの
入力端子に入力するステップと、上記積分信号を受ける
上記コンパレータの出力信号および該出力信号を遅延さ
せた信号に基づいて、上記コンパレータ部の出力信号が
切り換わった時点を検出し、上記コンパレータのヒステ
リシス特性の良否を判定するステップとを備えたことを
特徴としている。
【0016】上記請求項6のコンパレータのヒステリシ
ス特性判定方法によれば、上記基準信号のパルス列が存
在する期間では、基準信号を積分する積分定数に基づい
て積分信号のレベルが徐々に増大する一方、パルス列が
存在しない期間では、積分信号のレベルが徐々に減少す
る。上記積分信号を受けて、その積分信号のレベルに応
じてコンパレータ部の出力信号はオンまたはオフする。
例えば、最初のパルス列が存在する期間,パルス列が存
在しない期間および最後のパルス列が存在する期間の3
つの期間を順に有する基準信号の場合、基準信号の最初
のパルス列が存在する期間では、その最初のパルス列が
積分された積分信号のレベルは徐々に大きくなって、オ
ンするスレッショルドレベル以上になると、コンパレー
タの出力信号がオンする。その後、上記積分信号は安定
して略一定になる。そして、上記基準信号のパルス列が
存在しない期間で、積分信号のレベルは、基準信号を積
分する積分定数に基づいて徐々に小さくなり、次の基準
信号の最後のパルス列により積分信号のレベルは再び大
きくなる。このとき、上記基準信号を積分する積分定数
に基づいて、基準信号のパルス列が存在しない期間を任
意に設定することによって、上記パルス列が存在しない
期間の積分信号のレベルの変化を調整することができ、
コンパレータに所望のレベルの積分信号を入力し、コン
パレータ部の出力信号をオンまたはオフさせて、コンパ
レータの出力信号および該出力信号を遅延させた信号に
基づいて上記コンパレータ部の出力信号が切り換わった
時点を検出し、ヒステリシス特性の良否を判定できる。
したがって、上記コンパレータにレベルを徐々に変化さ
せた直流電圧の信号を入力して、ヒステリシス幅を測定
する必要がなく、上記基準信号を用いて、短時間で積分
器付コンパレータのヒステリシス特性の良否を判定でき
る。
ス特性判定方法によれば、上記基準信号のパルス列が存
在する期間では、基準信号を積分する積分定数に基づい
て積分信号のレベルが徐々に増大する一方、パルス列が
存在しない期間では、積分信号のレベルが徐々に減少す
る。上記積分信号を受けて、その積分信号のレベルに応
じてコンパレータ部の出力信号はオンまたはオフする。
例えば、最初のパルス列が存在する期間,パルス列が存
在しない期間および最後のパルス列が存在する期間の3
つの期間を順に有する基準信号の場合、基準信号の最初
のパルス列が存在する期間では、その最初のパルス列が
積分された積分信号のレベルは徐々に大きくなって、オ
ンするスレッショルドレベル以上になると、コンパレー
タの出力信号がオンする。その後、上記積分信号は安定
して略一定になる。そして、上記基準信号のパルス列が
存在しない期間で、積分信号のレベルは、基準信号を積
分する積分定数に基づいて徐々に小さくなり、次の基準
信号の最後のパルス列により積分信号のレベルは再び大
きくなる。このとき、上記基準信号を積分する積分定数
に基づいて、基準信号のパルス列が存在しない期間を任
意に設定することによって、上記パルス列が存在しない
期間の積分信号のレベルの変化を調整することができ、
コンパレータに所望のレベルの積分信号を入力し、コン
パレータ部の出力信号をオンまたはオフさせて、コンパ
レータの出力信号および該出力信号を遅延させた信号に
基づいて上記コンパレータ部の出力信号が切り換わった
時点を検出し、ヒステリシス特性の良否を判定できる。
したがって、上記コンパレータにレベルを徐々に変化さ
せた直流電圧の信号を入力して、ヒステリシス幅を測定
する必要がなく、上記基準信号を用いて、短時間で積分
器付コンパレータのヒステリシス特性の良否を判定でき
る。
【0017】また、請求項7のコンパレータのヒステリ
シス特性判定方法は、請求項6のコンパレータのヒステ
リシス特性判定方法において、正常なコンパレータと非
正常なコンパレータを判別するために、正常なコンパレ
ータにおいて、上記基準信号の最初のパルス列による積
分信号により上記コンパレータ部の出力信号がオンして
から、上記基準信号の最後のパルス列が存在しなくなる
までの間、上記積分信号のレベルが上記コンパレータが
オフするスレッショルドレベル以下にならないように、
上記基準信号を積分するときの積分定数と上記基準信号
のパルス列が存在しない期間とを設定すると共に、上記
基準信号の最初のパルス列による積分信号により上記コ
ンパレータの出力信号がオンしてから、上記基準信号の
最後のパルス列が存在しなくなるまでの間、上記コンパ
レータの出力信号がオンのままか否かを判定することに
よって、上記コンパレータのヒステリシス特性の良否を
判定することを特徴としている。
シス特性判定方法は、請求項6のコンパレータのヒステ
リシス特性判定方法において、正常なコンパレータと非
正常なコンパレータを判別するために、正常なコンパレ
ータにおいて、上記基準信号の最初のパルス列による積
分信号により上記コンパレータ部の出力信号がオンして
から、上記基準信号の最後のパルス列が存在しなくなる
までの間、上記積分信号のレベルが上記コンパレータが
オフするスレッショルドレベル以下にならないように、
上記基準信号を積分するときの積分定数と上記基準信号
のパルス列が存在しない期間とを設定すると共に、上記
基準信号の最初のパルス列による積分信号により上記コ
ンパレータの出力信号がオンしてから、上記基準信号の
最後のパルス列が存在しなくなるまでの間、上記コンパ
レータの出力信号がオンのままか否かを判定することに
よって、上記コンパレータのヒステリシス特性の良否を
判定することを特徴としている。
【0018】上記請求項7のコンパレータのヒステリシ
ス特性判定方法によれば、正常なコンパレータにおい
て、最初のパルス列による積分信号によりコンパレータ
の出力信号がオンしてから、最後のパルス列が存在しな
くなるまでの間、上記積分信号がオフするスレッショル
ドレベル以下にならないように、上記基準信号のパルス
列が存在しない期間を設定することによって、ヒステリ
シス特性が正常なコンパレータの出力信号はオンのまま
でオフとならない。一方、上記コンパレータのヒステリ
シス特性が非正常なためにオフするスレッショルドレベ
ルが正常値より大きくヒステリシス幅が小さい場合、基
準信号のパルス列が存在しない期間では、積分信号のレ
ベルが徐々に小さくなって、正常値より大きいオフする
スレッショルドレベル以下になると、コンパレータの出
力信号はオンからオフとなる。そして、上記基準信号の
最後のパルス列が積分器に入力されると、積分信号のレ
ベルが再び大きくなり、積分信号のレベルが正常値より
大きいオフするスレッショルドレベル以下からオンする
スレッショルドレベル以上になって、コンパレータの出
力信号はオフからオンとなる。すなわち、上記基準信号
を積分器に入力している期間内で、コンパレータの出力
信号にチャタリングが生じるのである。このチャタリン
グの有無によって、コンパレータのヒステリシス特性の
良否がわかる。
ス特性判定方法によれば、正常なコンパレータにおい
て、最初のパルス列による積分信号によりコンパレータ
の出力信号がオンしてから、最後のパルス列が存在しな
くなるまでの間、上記積分信号がオフするスレッショル
ドレベル以下にならないように、上記基準信号のパルス
列が存在しない期間を設定することによって、ヒステリ
シス特性が正常なコンパレータの出力信号はオンのまま
でオフとならない。一方、上記コンパレータのヒステリ
シス特性が非正常なためにオフするスレッショルドレベ
ルが正常値より大きくヒステリシス幅が小さい場合、基
準信号のパルス列が存在しない期間では、積分信号のレ
ベルが徐々に小さくなって、正常値より大きいオフする
スレッショルドレベル以下になると、コンパレータの出
力信号はオンからオフとなる。そして、上記基準信号の
最後のパルス列が積分器に入力されると、積分信号のレ
ベルが再び大きくなり、積分信号のレベルが正常値より
大きいオフするスレッショルドレベル以下からオンする
スレッショルドレベル以上になって、コンパレータの出
力信号はオフからオンとなる。すなわち、上記基準信号
を積分器に入力している期間内で、コンパレータの出力
信号にチャタリングが生じるのである。このチャタリン
グの有無によって、コンパレータのヒステリシス特性の
良否がわかる。
【0019】
【発明の実施の形態】以下、この発明のコンパレータの
ヒステリシス特性判定方法およびその装置を図示の実施
の形態により詳細に説明する。
ヒステリシス特性判定方法およびその装置を図示の実施
の形態により詳細に説明する。
【0020】図1はこの発明の実施の形態のコンパレー
タのヒステリシス特性判定装置の回路図であり、1は図
示しない積分器付コンパレータに入力するための基準信
号を出力する基準信号発生手段としての基準信号発生回
路、2は上記積分器付コンパレータからのコンパレータ
出力信号を受けて、ヒステリシス特性の良否を判定する
判定手段としての判定回路である。
タのヒステリシス特性判定装置の回路図であり、1は図
示しない積分器付コンパレータに入力するための基準信
号を出力する基準信号発生手段としての基準信号発生回
路、2は上記積分器付コンパレータからのコンパレータ
出力信号を受けて、ヒステリシス特性の良否を判定する
判定手段としての判定回路である。
【0021】上記基準信号発生回路は、外部からのトリ
ガ信号TRIGを受けて、そのトリガ信号TRIGがH
レベルときに周期12.5μsecの方形波信号を出力す
る発振器IC1と、上記発振器IC1からの方形波信号を
受けて、その方形波信号を1/24分周する分周回路を
構成するD(Dlayed)フリップフロップIC2〜IC5と、
上記DフリップフロップIC5の出力端子Qからの信号
Dを各クロック入力端子CKに受けて、上記信号Dの立
ち上がり毎に出力端子Qを順次Hレベルにするシフトレ
ジスタを構成するDフリップフロップIC6〜IC9とを
備えている。なお、上記分周回路のDフリップフロップ
IC2〜IC5の各入力端子PRにトリガ信号TRIGを
夫々入力すると共に、各入力端子CLRにクリア信号C
LRを入力している。また、上記シフトレジスタのDフ
リップフロップIC6〜IC9の各入力端子PRにトリガ
信号TRIGを夫々入力すると共に、各入力端子CLR
にクリア信号CLRを入力している。上記シフトレジス
タのDフリップフロップIC6の入力端子Dに抵抗R1を
介してトリガ信号TRIGを入力している。上記トリガ
信号TRIGとクリア信号CLRの初期状態はLレベル
である。
ガ信号TRIGを受けて、そのトリガ信号TRIGがH
レベルときに周期12.5μsecの方形波信号を出力す
る発振器IC1と、上記発振器IC1からの方形波信号を
受けて、その方形波信号を1/24分周する分周回路を
構成するD(Dlayed)フリップフロップIC2〜IC5と、
上記DフリップフロップIC5の出力端子Qからの信号
Dを各クロック入力端子CKに受けて、上記信号Dの立
ち上がり毎に出力端子Qを順次Hレベルにするシフトレ
ジスタを構成するDフリップフロップIC6〜IC9とを
備えている。なお、上記分周回路のDフリップフロップ
IC2〜IC5の各入力端子PRにトリガ信号TRIGを
夫々入力すると共に、各入力端子CLRにクリア信号C
LRを入力している。また、上記シフトレジスタのDフ
リップフロップIC6〜IC9の各入力端子PRにトリガ
信号TRIGを夫々入力すると共に、各入力端子CLR
にクリア信号CLRを入力している。上記シフトレジス
タのDフリップフロップIC6の入力端子Dに抵抗R1を
介してトリガ信号TRIGを入力している。上記トリガ
信号TRIGとクリア信号CLRの初期状態はLレベル
である。
【0022】また、上記基準信号発生回路1は、上記分
周回路のDフリップフロップIC5の出力端子/Qから
の信号Dが一方の入力端子に入力され、上記シフトレジ
スタのDフリップフロップIC7の出力端子/Qからの
信号Iが他方の入力端子に入力された論理和回路OR
と、上記論理和回路ORの出力端子からの信号Jが一方
の入力端子に入力され、他方の入力端子にシフトレジス
タのDフリップフロップIC9の出力端子/Qからの信
号Hが入力された論理積回路AND1と、上記論理積回
路AND1の出力端子からの信号Kが一方の入力端子が
入力され、上記分周回路のDフリップフロップIC2の
出力端子Qからの信号Aが他方の入力端子に入力される
と共に、出力端子から基準信号を出力する論理積回路A
ND2とを備えている。
周回路のDフリップフロップIC5の出力端子/Qから
の信号Dが一方の入力端子に入力され、上記シフトレジ
スタのDフリップフロップIC7の出力端子/Qからの
信号Iが他方の入力端子に入力された論理和回路OR
と、上記論理和回路ORの出力端子からの信号Jが一方
の入力端子に入力され、他方の入力端子にシフトレジス
タのDフリップフロップIC9の出力端子/Qからの信
号Hが入力された論理積回路AND1と、上記論理積回
路AND1の出力端子からの信号Kが一方の入力端子が
入力され、上記分周回路のDフリップフロップIC2の
出力端子Qからの信号Aが他方の入力端子に入力される
と共に、出力端子から基準信号を出力する論理積回路A
ND2とを備えている。
【0023】また、上記基準信号発生回路1は、上記D
フリップフロップIC9からの信号Hが一方の入力端子
に入力され、シフトレジスタのDフリップフロップIC
6の出力端子Qからの信号Eが他方の入力端子に入力さ
れた論理積回路AND3と、上記論理積回路AND3の出
力端子からの信号Lが一方の入力端子が入力され、上記
分周回路のDフリップフロップIC2からの信号Aが他
方の入力端子に入力された論理積回路AND4とを備え
ている。
フリップフロップIC9からの信号Hが一方の入力端子
に入力され、シフトレジスタのDフリップフロップIC
6の出力端子Qからの信号Eが他方の入力端子に入力さ
れた論理積回路AND3と、上記論理積回路AND3の出
力端子からの信号Lが一方の入力端子が入力され、上記
分周回路のDフリップフロップIC2からの信号Aが他
方の入力端子に入力された論理積回路AND4とを備え
ている。
【0024】また、上記判定回路2は、遅延手段として
のシフトレジスタを構成するDフリップフロップIC1
0,IC11と、上記DフリップフロップIC10の出力端子
Qからの信号Nが一方の入力端子に入力され、Dフリッ
プフロップIC11の出力端子Qからの信号Qが他方の入
力端子に入力された切り換わり検出手段としての排他的
論理和回路XORと、上記排他的論理和回路XORの出
力端子からの信号Pが入力端子に入力されたインバータ
IVと、上記インバータIVの出力端子からの信号Qが
一方の入力端子(プリセット)に入力され、上記基準信号
発生回路1のシフトレジスタのDフリップフロップIC
7の出力端子Qからの信号Fが他方の入力端子(リセッ
ト)に入力されると共に、出力端子から判定信号を出力
するRS(Reset-Set)フリップフロップIC12とを備え
ている。なお、上記シフトレジスタのDフリップフロッ
プIC10の入力端子Dに、ヒステリシス特性を判定する
積分器付コンパレータ(図示せず)からのコンパレータ出
力信号を入力している。また、上記シフトレジスタのD
フリップフロップIC10,IC11の各入力端子PRにト
リガ信号TRIGを夫々入力すると共に、各入力端子C
LRにクリア信号CLRを入力している。
のシフトレジスタを構成するDフリップフロップIC1
0,IC11と、上記DフリップフロップIC10の出力端子
Qからの信号Nが一方の入力端子に入力され、Dフリッ
プフロップIC11の出力端子Qからの信号Qが他方の入
力端子に入力された切り換わり検出手段としての排他的
論理和回路XORと、上記排他的論理和回路XORの出
力端子からの信号Pが入力端子に入力されたインバータ
IVと、上記インバータIVの出力端子からの信号Qが
一方の入力端子(プリセット)に入力され、上記基準信号
発生回路1のシフトレジスタのDフリップフロップIC
7の出力端子Qからの信号Fが他方の入力端子(リセッ
ト)に入力されると共に、出力端子から判定信号を出力
するRS(Reset-Set)フリップフロップIC12とを備え
ている。なお、上記シフトレジスタのDフリップフロッ
プIC10の入力端子Dに、ヒステリシス特性を判定する
積分器付コンパレータ(図示せず)からのコンパレータ出
力信号を入力している。また、上記シフトレジスタのD
フリップフロップIC10,IC11の各入力端子PRにト
リガ信号TRIGを夫々入力すると共に、各入力端子C
LRにクリア信号CLRを入力している。
【0025】図5は上記RSフリップフロップIC12の
真理値表を示しており、時刻Tnのときの入力と時刻T
n+1のときの出力の関係を示している。上記時刻Tnのと
きの入力であるリセット信号Fが“0”のとき、信号Q
が“1”では、判定信号Qn+1は“1”となる一方、信
号Qが“0”では、判定信号Qn+1は“不定”となる。
また、上記リセット信号が“1”のとき、信号Qが
“1”では、判定信号は時刻Tnのときの状態Qnのまま
となる一方、信号Qが“0”では、判定信号Qn+1は
“0”となる。すなわち、上記信号Qが“1”のとき、
リセット信号Fを“0”にすることによって、RSフリ
ップフロップIC12をリセットし、判定信号をHレベル
にした後、リセット信号Fを“0”から“1”にするこ
とによって、RSフリップフロップIC12のリセットが
解除され、その後、信号Qが“1”から“0”になる
と、判定信号をLレベルにするのである。
真理値表を示しており、時刻Tnのときの入力と時刻T
n+1のときの出力の関係を示している。上記時刻Tnのと
きの入力であるリセット信号Fが“0”のとき、信号Q
が“1”では、判定信号Qn+1は“1”となる一方、信
号Qが“0”では、判定信号Qn+1は“不定”となる。
また、上記リセット信号が“1”のとき、信号Qが
“1”では、判定信号は時刻Tnのときの状態Qnのまま
となる一方、信号Qが“0”では、判定信号Qn+1は
“0”となる。すなわち、上記信号Qが“1”のとき、
リセット信号Fを“0”にすることによって、RSフリ
ップフロップIC12をリセットし、判定信号をHレベル
にした後、リセット信号Fを“0”から“1”にするこ
とによって、RSフリップフロップIC12のリセットが
解除され、その後、信号Qが“1”から“0”になる
と、判定信号をLレベルにするのである。
【0026】図2は上記ヒステリシス特性判定装置の各
部の信号を示している。
部の信号を示している。
【0027】以下、図1,図2に従ってヒステリシス特
性判定装置の動作を説明する。
性判定装置の動作を説明する。
【0028】まず、図示しないトリガ信号TRIGとク
リア信号CLRとを初期状態のLレベルからHレベルに
すると、発振器IC1は周期12.5μsecの方形波信号
を出力する。上記DフリップフロップIC2は、その方
形波信号を1/2分周して、周期25μsecの方形波の
信号Aを出力する。そして、上記DフリップフロップI
C3,IC4,IC5により順次1/2分周して、周期50,
100,200μsecの方形波の信号B,C,Dを出力す
る。
リア信号CLRとを初期状態のLレベルからHレベルに
すると、発振器IC1は周期12.5μsecの方形波信号
を出力する。上記DフリップフロップIC2は、その方
形波信号を1/2分周して、周期25μsecの方形波の
信号Aを出力する。そして、上記DフリップフロップI
C3,IC4,IC5により順次1/2分周して、周期50,
100,200μsecの方形波の信号B,C,Dを出力す
る。
【0029】また、上記DフリップフロップIC5から
の信号DがシフトレジスタのDフリップフロップIC6
〜IC9の各クロック入力端子CKに入力されると、D
フリップフロップIC6〜IC9が動作する。つまり、上
記信号Dのリーディングエッジ毎(200μsecの毎)
に、DフリップフロップIC6〜IC8の出力端子Qから
の信号E,F,Gは順次LレベルからHレベルとなり、信
号GがHレベルとなった後、次の信号Dのリーディング
エッジでDフリップフロップIC9の出力端子/Qから
の信号HがHレベルからLレベルとなる。
の信号DがシフトレジスタのDフリップフロップIC6
〜IC9の各クロック入力端子CKに入力されると、D
フリップフロップIC6〜IC9が動作する。つまり、上
記信号Dのリーディングエッジ毎(200μsecの毎)
に、DフリップフロップIC6〜IC8の出力端子Qから
の信号E,F,Gは順次LレベルからHレベルとなり、信
号GがHレベルとなった後、次の信号Dのリーディング
エッジでDフリップフロップIC9の出力端子/Qから
の信号HがHレベルからLレベルとなる。
【0030】そして、上記論理和回路ORは、Dフリッ
プフロップIC5からの信号DとDフリップフロップI
C7からの信号Iとの論理和を演算して、その演算結果
を表わす信号Jを出力する。上記論理積回路AND1
は、論理和回路ORからの信号JとDフリップフロップ
IC9からの信号Hとの論理積を演算して、その演算結
果を表わす信号Kを出力する。そして、上記論理積回路
AND2は、論理積回路AND1からの信号Kと分周回路
のDフリップフロップIC2からの信号Aとの論理積を
演算して、パルス列が存在する期間とパルス列が存在し
ない期間とを有する基準信号を出力する。
プフロップIC5からの信号DとDフリップフロップI
C7からの信号Iとの論理和を演算して、その演算結果
を表わす信号Jを出力する。上記論理積回路AND1
は、論理和回路ORからの信号JとDフリップフロップ
IC9からの信号Hとの論理積を演算して、その演算結
果を表わす信号Kを出力する。そして、上記論理積回路
AND2は、論理積回路AND1からの信号Kと分周回路
のDフリップフロップIC2からの信号Aとの論理積を
演算して、パルス列が存在する期間とパルス列が存在し
ない期間とを有する基準信号を出力する。
【0031】また、上記論理積回路AND3は、シフト
レジスタのDフリップフロップIC6からの信号EとD
フリップフロップIC9からの信号Hとの論理積を演算
して、その演算結果を表わす信号Lを出力する。さら
に、上記論理積回路AND4は、論理積回路AND3から
の信号Lと分周回路のDフリップフロップIC2からの
信号Aとの論理積を演算して、その演算結果を表わす信
号Mを出力する。上記シフトレジスタのDフリップフロ
ップIC8からの信号FのリーディングエッジからDフ
リップフロップIC9からの信号Hのトレイリングエッ
ジまでのサンプリング期間内で、信号Mにより判定回路
2のシフトレジスタのDフリップフロップIC10,IC1
1をシフト動作させて、コンパレータ出力信号をサンプ
リングする。
レジスタのDフリップフロップIC6からの信号EとD
フリップフロップIC9からの信号Hとの論理積を演算
して、その演算結果を表わす信号Lを出力する。さら
に、上記論理積回路AND4は、論理積回路AND3から
の信号Lと分周回路のDフリップフロップIC2からの
信号Aとの論理積を演算して、その演算結果を表わす信
号Mを出力する。上記シフトレジスタのDフリップフロ
ップIC8からの信号FのリーディングエッジからDフ
リップフロップIC9からの信号Hのトレイリングエッ
ジまでのサンプリング期間内で、信号Mにより判定回路
2のシフトレジスタのDフリップフロップIC10,IC1
1をシフト動作させて、コンパレータ出力信号をサンプ
リングする。
【0032】こうして、上記論理積回路AND2から出
力される基準信号は、信号Kの最初のトレイリングエッ
ジから次のリーディングエッジまでの所定期間、パルス
列が存在しない。なお、上記基準信号のパルスが存在し
ない期間は、図示しない積分器付コンパレータの積分器
の時定数を考慮して、積分器により基準信号が積分され
た積分信号のレベルが、オフするスレッショルドレベル
以下にならないように設定している。
力される基準信号は、信号Kの最初のトレイリングエッ
ジから次のリーディングエッジまでの所定期間、パルス
列が存在しない。なお、上記基準信号のパルスが存在し
ない期間は、図示しない積分器付コンパレータの積分器
の時定数を考慮して、積分器により基準信号が積分され
た積分信号のレベルが、オフするスレッショルドレベル
以下にならないように設定している。
【0033】上記ヒステリシス特性判定装置を用いて、
ヒステリシス特性が正常な積分器付コンパレータ(図示
せず)を判定する場合、コンパレータ出力信号はLレベ
ルのままとなるので、判定回路2のシフトレジスタを構
成するDフリップフロップIC10,IC11の出力端子Q
からの信号N,信号Oは、夫々Lレベルのまま変わらな
い。したがって、上記排他的論理和XORの信号PはL
レベル、インバータIVの信号QはHレベルであるの
で、RSフリップフロップIC12の判定信号は、ヒステ
リシス特性が正常であることを表わすHレベルのままと
なる。
ヒステリシス特性が正常な積分器付コンパレータ(図示
せず)を判定する場合、コンパレータ出力信号はLレベ
ルのままとなるので、判定回路2のシフトレジスタを構
成するDフリップフロップIC10,IC11の出力端子Q
からの信号N,信号Oは、夫々Lレベルのまま変わらな
い。したがって、上記排他的論理和XORの信号PはL
レベル、インバータIVの信号QはHレベルであるの
で、RSフリップフロップIC12の判定信号は、ヒステ
リシス特性が正常であることを表わすHレベルのままと
なる。
【0034】例えば、図3に示すように、上記基準信号
の最初のパルス列の積分期間では、積分器により積分さ
れた積分信号であるコンパレータ部の入力信号は、徐々
に大きくなって、オンするスレッショルドレベルVTH1
を越えると、コンパレータ部の出力信号は、Hレベルか
らLレベルになる。そして、上記コンパレータ部の入力
信号は、コンパレータ部の入力段でクランプされて略一
定レベルになる。次に、上記基準信号のパルスが存在し
ない期間では、コンパレータ部の入力信号は、徐々に小
さくなる。このとき、上記コンパレータ部の入力信号
は、オフするスレッショルドレベルVTH2以下にならな
いので、コンパレータ部の出力信号は、Lレベルのまま
変化しない。そして、上記基準信号の最後のパルス列が
入力されると、再びコンパレータ部の入力信号は、徐々
に大きくなる。そして、上記基準信号の最後のパルス列
が存在しなくなると、コンパレータ部の入力信号が徐々
に小さくなって、オフするスレッショルドレベルVTH2
より小さくなると、コンパレータ部の出力信号は、Lレ
ベルからHレベルになる。
の最初のパルス列の積分期間では、積分器により積分さ
れた積分信号であるコンパレータ部の入力信号は、徐々
に大きくなって、オンするスレッショルドレベルVTH1
を越えると、コンパレータ部の出力信号は、Hレベルか
らLレベルになる。そして、上記コンパレータ部の入力
信号は、コンパレータ部の入力段でクランプされて略一
定レベルになる。次に、上記基準信号のパルスが存在し
ない期間では、コンパレータ部の入力信号は、徐々に小
さくなる。このとき、上記コンパレータ部の入力信号
は、オフするスレッショルドレベルVTH2以下にならな
いので、コンパレータ部の出力信号は、Lレベルのまま
変化しない。そして、上記基準信号の最後のパルス列が
入力されると、再びコンパレータ部の入力信号は、徐々
に大きくなる。そして、上記基準信号の最後のパルス列
が存在しなくなると、コンパレータ部の入力信号が徐々
に小さくなって、オフするスレッショルドレベルVTH2
より小さくなると、コンパレータ部の出力信号は、Lレ
ベルからHレベルになる。
【0035】一方、図1,図2において、上記積分器付
コンパレータのヒステリシス特性が非正常なために、オ
フするスレッショルドレベルが正常値より大きく、ヒス
テリシス幅が小さい場合、図2に示すコンパレータ出力
信号の点線(コンパレータNG時)で示すように、サンプ
リング期間内でLレベルのままとならず、一時的にHレ
ベルとなるいわゆるチャタリングが生じる。このため、
上記判定回路2のシフトレジスタを構成するDフリップ
フロップIC10,IC11からの信号N,信号Oは、上記コ
ンパレータ出力信号のリーディングエッジから順次遅れ
てLレベルからHレベルとなる。したがって、上記信号
Nと信号Oのオンオフ状態が異なるとき、排他的論理和
XORの信号PはLレベルからHレベルとなり、インバ
ータIVの信号QはHレベルからLレベルになるので、
RSフリップフロップIC12からの判定信号は、Hレベ
ルからヒステリシス特性が非正常であることを表わすL
レベルとなる。
コンパレータのヒステリシス特性が非正常なために、オ
フするスレッショルドレベルが正常値より大きく、ヒス
テリシス幅が小さい場合、図2に示すコンパレータ出力
信号の点線(コンパレータNG時)で示すように、サンプ
リング期間内でLレベルのままとならず、一時的にHレ
ベルとなるいわゆるチャタリングが生じる。このため、
上記判定回路2のシフトレジスタを構成するDフリップ
フロップIC10,IC11からの信号N,信号Oは、上記コ
ンパレータ出力信号のリーディングエッジから順次遅れ
てLレベルからHレベルとなる。したがって、上記信号
Nと信号Oのオンオフ状態が異なるとき、排他的論理和
XORの信号PはLレベルからHレベルとなり、インバ
ータIVの信号QはHレベルからLレベルになるので、
RSフリップフロップIC12からの判定信号は、Hレベ
ルからヒステリシス特性が非正常であることを表わすL
レベルとなる。
【0036】例えば、図4に示すように、上記基準信号
の最初のパルス列の積分期間では、積分器により積分さ
れた積分信号であるコンパレータ部の入力信号が徐々に
大きくなって、オンするスレッショルドレベルVTH3を
越えると、コンパレータ部の出力信号は、Hレベルから
Lレベルになる。そして、上記コンパレータ部の入力信
号は、クランプされて略一定レベルになる。次に、上記
基準信号のパルスが存在しない期間では、コンパレータ
部の入力信号が徐々に小さくなる。このとき、上記コン
パレータ部のオフするスレッショルドレベルVTH4が正
常時よりも大きいため、コンパレータ部の入力信号がオ
フするスレッショルドレベルVTH4以下になって、コン
パレータ部の出力信号がLレベルからHレベルとなる。
次に、上記基準信号の最後のパルス列が入力されると、
再びコンパレータ部の入力信号が徐々に大きくなって、
オンするスレッショルドレベルVTH3を越えると、コン
パレータ部の入力信号は、HレベルからLレベルにな
る。そして、上記基準信号の最後のパルス列が存在しな
くなると、コンパレータ部の入力信号が徐々に小さくな
って、オフするスレッショルドレベルVTH4以下になる
と、コンパレータ部の出力信号は、LレベルからHレベ
ルになる。
の最初のパルス列の積分期間では、積分器により積分さ
れた積分信号であるコンパレータ部の入力信号が徐々に
大きくなって、オンするスレッショルドレベルVTH3を
越えると、コンパレータ部の出力信号は、Hレベルから
Lレベルになる。そして、上記コンパレータ部の入力信
号は、クランプされて略一定レベルになる。次に、上記
基準信号のパルスが存在しない期間では、コンパレータ
部の入力信号が徐々に小さくなる。このとき、上記コン
パレータ部のオフするスレッショルドレベルVTH4が正
常時よりも大きいため、コンパレータ部の入力信号がオ
フするスレッショルドレベルVTH4以下になって、コン
パレータ部の出力信号がLレベルからHレベルとなる。
次に、上記基準信号の最後のパルス列が入力されると、
再びコンパレータ部の入力信号が徐々に大きくなって、
オンするスレッショルドレベルVTH3を越えると、コン
パレータ部の入力信号は、HレベルからLレベルにな
る。そして、上記基準信号の最後のパルス列が存在しな
くなると、コンパレータ部の入力信号が徐々に小さくな
って、オフするスレッショルドレベルVTH4以下になる
と、コンパレータ部の出力信号は、LレベルからHレベ
ルになる。
【0037】図6は上記積分器付コンパレータの一例の
回路図を示しており、この積分器付コンパレータは、検
波部3と積分器4およびコンパレータ部5を備えてい
る。なお、図6において、バイアス信号を検波部3とコ
ンパレータ部4に入力すると共に、電源Vccを検波部3
と積分器4およびコンパレータ部5に入力している。
回路図を示しており、この積分器付コンパレータは、検
波部3と積分器4およびコンパレータ部5を備えてい
る。なお、図6において、バイアス信号を検波部3とコ
ンパレータ部4に入力すると共に、電源Vccを検波部3
と積分器4およびコンパレータ部5に入力している。
【0038】上記積分器4は、抵抗R11トランジスタT
r11,Tr12およびコンデンサC1で構成しており、この積
分器付コンパレータにコンパレータ入力信号として基準
信号のパルス列を検波部3を介して入力すると、コンデ
ンサC1に充電電流(I1−I2)による充電と放電電流I2
による放電を繰り返す。このとき、上記コンデンサC1
の端子電圧は、ゼロから徐々に上昇するが、トランジス
タTr1,Tr2により3VBEでクランプするようにしてい
る。上記基準信号を入力する前は、トランジスタTr4の
ベース電位は(2VBE+R12×I3)である。上記積分器
付コンパレータにパルス抜けのない基準信号を入力する
と、充放電によりコンデンサC1の端子電圧が徐々に上
昇すると共に、トランジスタTr3のベース電位が上昇す
る。そして、上記トランジスタTr3のベース電位がトラ
ンジスタTr4のベース電位(2VBE+R12×I3)を越え
ると、正帰還がかかって、トランジスタTr3にコレクタ
電流が流れて、カレントミラー回路6を介して抵抗R13
に電流I4が流れる。上記電流I4が流れると、トランジ
スタTr5がオンし、抵抗R14とトランジスタTr5に電流
I5が流れて、トランジスタTr5のコレクタから出力さ
れるコンパレータ出力信号Voは、HレベルからLレベ
ルとなる。
r11,Tr12およびコンデンサC1で構成しており、この積
分器付コンパレータにコンパレータ入力信号として基準
信号のパルス列を検波部3を介して入力すると、コンデ
ンサC1に充電電流(I1−I2)による充電と放電電流I2
による放電を繰り返す。このとき、上記コンデンサC1
の端子電圧は、ゼロから徐々に上昇するが、トランジス
タTr1,Tr2により3VBEでクランプするようにしてい
る。上記基準信号を入力する前は、トランジスタTr4の
ベース電位は(2VBE+R12×I3)である。上記積分器
付コンパレータにパルス抜けのない基準信号を入力する
と、充放電によりコンデンサC1の端子電圧が徐々に上
昇すると共に、トランジスタTr3のベース電位が上昇す
る。そして、上記トランジスタTr3のベース電位がトラ
ンジスタTr4のベース電位(2VBE+R12×I3)を越え
ると、正帰還がかかって、トランジスタTr3にコレクタ
電流が流れて、カレントミラー回路6を介して抵抗R13
に電流I4が流れる。上記電流I4が流れると、トランジ
スタTr5がオンし、抵抗R14とトランジスタTr5に電流
I5が流れて、トランジスタTr5のコレクタから出力さ
れるコンパレータ出力信号Voは、HレベルからLレベ
ルとなる。
【0039】次に、上記基準信号のパルス列が存在しな
くなると、積分器4のコンデンサC1は放電のみとな
り、コンデンサC1の端子電圧は徐々に小さくなる。こ
のとき、上記電流I3が流れていないので、トランジス
タTr4のベース電位は2VBEとなる。上記トランジスタ
Tr3のベース電位が2VBE以下になると、抵抗R13に電
流が流れなくなり、トランジスタTr5がオフして、電流
I5が流れなくなる。したがって、上記トランジスタTr
5のコレクタからのコンパレータ出力信号Voは、Lレベ
ルからHレベルとなる。
くなると、積分器4のコンデンサC1は放電のみとな
り、コンデンサC1の端子電圧は徐々に小さくなる。こ
のとき、上記電流I3が流れていないので、トランジス
タTr4のベース電位は2VBEとなる。上記トランジスタ
Tr3のベース電位が2VBE以下になると、抵抗R13に電
流が流れなくなり、トランジスタTr5がオフして、電流
I5が流れなくなる。したがって、上記トランジスタTr
5のコレクタからのコンパレータ出力信号Voは、Lレベ
ルからHレベルとなる。
【0040】上記積分器付コンパレータにおいて、積分
器4のコンデンサC1の端子電圧がオンするスレッショ
ルドレベル(2VBE+R12×I3)からオフするスレッシ
ョルドレベル(2VBE)まで放電するときの時間Tは、ヒ
ステリシス幅V(=R12×I3)と積分器4のコンデンサ
C1の容量Cおよび放電電流I2によって、次式で表され
る。
器4のコンデンサC1の端子電圧がオンするスレッショ
ルドレベル(2VBE+R12×I3)からオフするスレッシ
ョルドレベル(2VBE)まで放電するときの時間Tは、ヒ
ステリシス幅V(=R12×I3)と積分器4のコンデンサ
C1の容量Cおよび放電電流I2によって、次式で表され
る。
【0041】T = C×V/I2 上式を用いて、基準信号のパルスが存在しない期間を時
間Tよりも小さく設定することによって、コンパレータ
部5に入力された積分信号が、オフするスレッショルド
レベルより小さくなって、コンパレータ出力信号Voが
反転しないようにしている。
間Tよりも小さく設定することによって、コンパレータ
部5に入力された積分信号が、オフするスレッショルド
レベルより小さくなって、コンパレータ出力信号Voが
反転しないようにしている。
【0042】このように、上記積分器付コンパレータの
積分器の積分定数に基づいて、基準信号のパルスが存在
しない期間を任意に設定することによって、上記パルス
列が存在しない期間における積分信号のレベル変化を調
整して、コンパレータ部に所望のレベルの積分信号を入
力できる。したがって、上記積分信号を受けるコンパレ
ータ部の出力信号がオンするかオフするかを判定するこ
とによって、短時間で積分器付コンパレータのヒステリ
シス特性の良否を判定することができる。
積分器の積分定数に基づいて、基準信号のパルスが存在
しない期間を任意に設定することによって、上記パルス
列が存在しない期間における積分信号のレベル変化を調
整して、コンパレータ部に所望のレベルの積分信号を入
力できる。したがって、上記積分信号を受けるコンパレ
ータ部の出力信号がオンするかオフするかを判定するこ
とによって、短時間で積分器付コンパレータのヒステリ
シス特性の良否を判定することができる。
【0043】また、上記基準信号の最初のパルス列によ
る積分信号によりコンパレータ部の出力信号がオンして
から、基準信号の最後のパルス列が存在しなくなるまで
の間、積分信号のレベルがオフするスレッショルドレベ
ル以下にならないように、積分器の積分定数に基づいて
基準信号のパルス列が存在しない期間を設定すると共
に、上記基準信号の最初のパルス列によりコンパレータ
部の出力信号がオンしてから、基準信号の最後のパルス
列が存在しなくなるまでの間、判定回路2によりコンパ
レータ部の出力信号がオンのままか否かを判定するによ
って、積分器付コンパレータのヒステリシス特性の良否
を容易に判定することができる。
る積分信号によりコンパレータ部の出力信号がオンして
から、基準信号の最後のパルス列が存在しなくなるまで
の間、積分信号のレベルがオフするスレッショルドレベ
ル以下にならないように、積分器の積分定数に基づいて
基準信号のパルス列が存在しない期間を設定すると共
に、上記基準信号の最初のパルス列によりコンパレータ
部の出力信号がオンしてから、基準信号の最後のパルス
列が存在しなくなるまでの間、判定回路2によりコンパ
レータ部の出力信号がオンのままか否かを判定するによ
って、積分器付コンパレータのヒステリシス特性の良否
を容易に判定することができる。
【0044】また、上記判定回路2の排他的論理和XO
Rは、上記基準信号の最初のパルス列による積分信号に
よりコンパレータ部の出力信号がオンしてから、基準信
号の最後のパルス列が存在しなくなるまでの間、シフト
レジスタのDフリップフロップIC10の信号Nとフリッ
プフロップIC11により遅延された信号Oとに基づい
て、コンパレータ部の出力信号が切り換わった時点を検
出するので、その時点でRSフリップフロップIC12
は、コンパレータ部の出力信号がオンのままでなくオフ
したことを表わす判定信号を出力する。したがって、上
記DフリップフロップIC10,IC11および排他的論理
和XORによりコンパレータ部の出力信号の変化を判定
することができ、その判定結果によって、コンパレータ
部の出力信号がオンのままか否かを判定することができ
る。
Rは、上記基準信号の最初のパルス列による積分信号に
よりコンパレータ部の出力信号がオンしてから、基準信
号の最後のパルス列が存在しなくなるまでの間、シフト
レジスタのDフリップフロップIC10の信号Nとフリッ
プフロップIC11により遅延された信号Oとに基づい
て、コンパレータ部の出力信号が切り換わった時点を検
出するので、その時点でRSフリップフロップIC12
は、コンパレータ部の出力信号がオンのままでなくオフ
したことを表わす判定信号を出力する。したがって、上
記DフリップフロップIC10,IC11および排他的論理
和XORによりコンパレータ部の出力信号の変化を判定
することができ、その判定結果によって、コンパレータ
部の出力信号がオンのままか否かを判定することができ
る。
【0045】上記実施の形態では、上記コンパレータ部
がオフするスレッショルドレベル以下にならないよう
に、上記基準信号のパルス列が存在しない期間を設定し
て、基準信号の最初のパルス列によりコンパレータ部の
出力信号がオンしてから、基準信号の最後のパルス列が
存在しなくなるまでの間、オフするスレッショルドレベ
ルが正常レベルより大きいかどうかを判定したが、その
判定に加えて、オフするスレッショルドレベルが正常値
より小さいかどうかを判定してもよい。つまり、上記コ
ンパレータ部がオフするスレッショルドレベル以下にな
るように、基準信号のパルス列が存在しない期間を設定
して、基準信号の最初のパルス列によりコンパレータ部
の出力信号がオンしてから、基準信号の最後のパルス列
が存在しなくなるまでの間に、コンパレータ出力信号が
オンからオフして、オフするスレッショルドレベルが正
常値より小さいかどうかを判定してもよい。
がオフするスレッショルドレベル以下にならないよう
に、上記基準信号のパルス列が存在しない期間を設定し
て、基準信号の最初のパルス列によりコンパレータ部の
出力信号がオンしてから、基準信号の最後のパルス列が
存在しなくなるまでの間、オフするスレッショルドレベ
ルが正常レベルより大きいかどうかを判定したが、その
判定に加えて、オフするスレッショルドレベルが正常値
より小さいかどうかを判定してもよい。つまり、上記コ
ンパレータ部がオフするスレッショルドレベル以下にな
るように、基準信号のパルス列が存在しない期間を設定
して、基準信号の最初のパルス列によりコンパレータ部
の出力信号がオンしてから、基準信号の最後のパルス列
が存在しなくなるまでの間に、コンパレータ出力信号が
オンからオフして、オフするスレッショルドレベルが正
常値より小さいかどうかを判定してもよい。
【0046】また、上記実施の形態では、上記シフトレ
ジスタのDフリップフロップIC10,IC11と排他的論
理和回路XORおよびRSフリップフロップIC12で判
定手段としての判定回路2を構成したが、判定手段はこ
れに限らず、パルス列が存在する期間とパルス列が存在
しない期間とを有する基準信号を積分器付コンパレータ
に入力したときに、積分器付コンパレータの出力信号に
基づいて、ヒステリシス特性の良否を判別できる判定手
段であればよい。
ジスタのDフリップフロップIC10,IC11と排他的論
理和回路XORおよびRSフリップフロップIC12で判
定手段としての判定回路2を構成したが、判定手段はこ
れに限らず、パルス列が存在する期間とパルス列が存在
しない期間とを有する基準信号を積分器付コンパレータ
に入力したときに、積分器付コンパレータの出力信号に
基づいて、ヒステリシス特性の良否を判別できる判定手
段であればよい。
【0047】また、上記実施の形態では、上記積分器付
コンパレータのヒステリシス特性の良否判定を行った
が、積分器のないコンパレータのヒステリシス特性の良
否判定にこの発明を適用してもよい。その場合、上記基
準信号発生手段からの基準信号を積分して、その積分信
号をコンパレータに出力する積分手段を備える。
コンパレータのヒステリシス特性の良否判定を行った
が、積分器のないコンパレータのヒステリシス特性の良
否判定にこの発明を適用してもよい。その場合、上記基
準信号発生手段からの基準信号を積分して、その積分信
号をコンパレータに出力する積分手段を備える。
【0048】また、上記実施の形態では、最初のパルス
列が存在する期間,パルス列が存在しない期間および最
後のパルス列が存在する期間の3つの期間を有する基準
信号を積分器付コンパレータに入力したが、基準信号は
これに限らず、パルス列が存在する期間とパルス列が存
在しない期間とを適宜組み合わせた基準信号でもよい。
列が存在する期間,パルス列が存在しない期間および最
後のパルス列が存在する期間の3つの期間を有する基準
信号を積分器付コンパレータに入力したが、基準信号は
これに限らず、パルス列が存在する期間とパルス列が存
在しない期間とを適宜組み合わせた基準信号でもよい。
【0049】
【発明の効果】以上より明らかなように、請求項1の発
明のコンパレータのヒステリシス特性判定方法は、積分
器とヒステリシス特性を有するコンパレータ部とが直列
接続された積分器付コンパレータのヒステリシス特性を
判定するコンパレータのヒステリシス特性判定方法にお
いて、パルス列が存在する期間とパルス列が存在しない
期間とを有する基準信号を積分器の入力端子に入力する
ステップと、上記積分器から出力された積分信号を受け
るコンパレータ部の出力信号および該出力信号を遅延さ
せた信号に基づいて、上記コンパレータ部の出力信号が
切り換わった時点を検出し、積分器付コンパレータのヒ
ステリシス特性の良否を判定するステップとを備えたも
のである。
明のコンパレータのヒステリシス特性判定方法は、積分
器とヒステリシス特性を有するコンパレータ部とが直列
接続された積分器付コンパレータのヒステリシス特性を
判定するコンパレータのヒステリシス特性判定方法にお
いて、パルス列が存在する期間とパルス列が存在しない
期間とを有する基準信号を積分器の入力端子に入力する
ステップと、上記積分器から出力された積分信号を受け
るコンパレータ部の出力信号および該出力信号を遅延さ
せた信号に基づいて、上記コンパレータ部の出力信号が
切り換わった時点を検出し、積分器付コンパレータのヒ
ステリシス特性の良否を判定するステップとを備えたも
のである。
【0050】したがって、上記請求項1のコンパレータ
のヒステリシス特性判定方法によれば、例えば、上記基
準信号が、最初のパルス列が存在する期間,パルス列が
存在しない期間および最後のパルス列が存在する期間の
3つの期間を順に有する場合、基準信号の最初のパルス
列が存在する期間で、積分信号のレベルは徐々に増大し
て略一定になった後、次の基準信号のパルス列が存在し
ない期間で、積分信号のレベルは、積分器の積分定数に
基づいて徐々に小さくなり、基準信号の最後のパルス列
が存在する期間で、積分信号のレベルは再び大きくな
る。このとき、上記積分器付コンパレータの積分器の積
分定数に基づいて、基準信号のパルス列が存在しない期
間を任意に設定し、所望のレベル変化をする積分信号を
コンパレータ部に入力して、その積分信号を受けるコン
パレータ部の出力信号がオンするかオフするかを判定す
ることによって、短時間で積分器付コンパレータのヒス
テリシス特性の良否を判定することができる。
のヒステリシス特性判定方法によれば、例えば、上記基
準信号が、最初のパルス列が存在する期間,パルス列が
存在しない期間および最後のパルス列が存在する期間の
3つの期間を順に有する場合、基準信号の最初のパルス
列が存在する期間で、積分信号のレベルは徐々に増大し
て略一定になった後、次の基準信号のパルス列が存在し
ない期間で、積分信号のレベルは、積分器の積分定数に
基づいて徐々に小さくなり、基準信号の最後のパルス列
が存在する期間で、積分信号のレベルは再び大きくな
る。このとき、上記積分器付コンパレータの積分器の積
分定数に基づいて、基準信号のパルス列が存在しない期
間を任意に設定し、所望のレベル変化をする積分信号を
コンパレータ部に入力して、その積分信号を受けるコン
パレータ部の出力信号がオンするかオフするかを判定す
ることによって、短時間で積分器付コンパレータのヒス
テリシス特性の良否を判定することができる。
【0051】また、請求項2のコンパレータのヒステリ
シス特性判定方法は、請求項1のコンパレータのヒステ
リシス特性判定方法において、正常なコンパレータと非
正常なコンパレータを判別するために、正常なコンパレ
ータにおいて、基準信号の最初のパルス列による積分信
号によりコンパレータ部の出力信号がオンしてから、上
記基準信号の最後のパルス列が存在しなくなるまでの
間、上記積分信号のレベルがコンパレータ部がオフする
スレッショルドレベル以下にならないように、積分器の
積分定数に基づいて基準信号のパルス列が存在しない期
間を設定すると共に、基準信号の最初のパルス列による
積分信号によりコンパレータ部の出力信号がオンしてか
ら、上記基準信号の最後のパルス列が存在しなくなるま
での間、コンパレータ部の出力信号がオンのままか否か
を判定することによって、上記積分器付コンパレータの
ヒステリシス特性の良否を判定するものである。
シス特性判定方法は、請求項1のコンパレータのヒステ
リシス特性判定方法において、正常なコンパレータと非
正常なコンパレータを判別するために、正常なコンパレ
ータにおいて、基準信号の最初のパルス列による積分信
号によりコンパレータ部の出力信号がオンしてから、上
記基準信号の最後のパルス列が存在しなくなるまでの
間、上記積分信号のレベルがコンパレータ部がオフする
スレッショルドレベル以下にならないように、積分器の
積分定数に基づいて基準信号のパルス列が存在しない期
間を設定すると共に、基準信号の最初のパルス列による
積分信号によりコンパレータ部の出力信号がオンしてか
ら、上記基準信号の最後のパルス列が存在しなくなるま
での間、コンパレータ部の出力信号がオンのままか否か
を判定することによって、上記積分器付コンパレータの
ヒステリシス特性の良否を判定するものである。
【0052】上記請求項2のコンパレータのヒステリシ
ス特性判定方法によれば、上記積分信号のレベルをオン
するスレッショルドレベル以上にして、コンパレータ部
の出力信号を一旦オンした後、基準信号の最後のパルス
列が存在しなくなるまで、積分信号のレベルをオフする
スレッショルドレベル以下にならないように変化させ
て、その積分信号の変化に対してコンパレータ部の出力
信号がオンのままか否かを判定することによって、積分
器付コンパレータのヒステリシス特性の良否を容易に判
定することができる。つまり、正常な積分器付コンパレ
ータにおいて、上記コンパレータ部の出力信号がオンし
てから、基準信号の最後のパルス列が存在しなくなるま
での間、積分信号のレベルがオフするスレッショルドレ
ベル以下にならないようにしたにも係わらず、コンパレ
ータ部の出力信号がオフとなった場合、その積分器付コ
ンパレータは非正常であると判別するのである。
ス特性判定方法によれば、上記積分信号のレベルをオン
するスレッショルドレベル以上にして、コンパレータ部
の出力信号を一旦オンした後、基準信号の最後のパルス
列が存在しなくなるまで、積分信号のレベルをオフする
スレッショルドレベル以下にならないように変化させ
て、その積分信号の変化に対してコンパレータ部の出力
信号がオンのままか否かを判定することによって、積分
器付コンパレータのヒステリシス特性の良否を容易に判
定することができる。つまり、正常な積分器付コンパレ
ータにおいて、上記コンパレータ部の出力信号がオンし
てから、基準信号の最後のパルス列が存在しなくなるま
での間、積分信号のレベルがオフするスレッショルドレ
ベル以下にならないようにしたにも係わらず、コンパレ
ータ部の出力信号がオフとなった場合、その積分器付コ
ンパレータは非正常であると判別するのである。
【0053】また、請求項3のコンパレータのヒステリ
シス特性判定装置は、積分器とヒステリシス特性を有す
るコンパレータ部とが直列接続された積分器付コンパレ
ータのヒステリシス特性を判定するコンパレータのヒス
テリシス特性判定装置において、基準信号発生手段は、
パルス列が存在する期間とパルス列が存在しない期間と
を有する基準信号を積分器の入力端子に出力すると共
に、判定手段は、上記積分器から出力された積分信号を
受けるコンパレータ部の出力信号を遅延する遅延手段
と、上記コンパレータ部の出力信号と上記遅延手段の出
力信号とに基づいて上記コンパレータ部の出力信号が切
り換わった時点を検出する切り換わり検出手段とを含ん
で、積分器付コンパレータのヒステリシス特性の良否を
判定するものである。
シス特性判定装置は、積分器とヒステリシス特性を有す
るコンパレータ部とが直列接続された積分器付コンパレ
ータのヒステリシス特性を判定するコンパレータのヒス
テリシス特性判定装置において、基準信号発生手段は、
パルス列が存在する期間とパルス列が存在しない期間と
を有する基準信号を積分器の入力端子に出力すると共
に、判定手段は、上記積分器から出力された積分信号を
受けるコンパレータ部の出力信号を遅延する遅延手段
と、上記コンパレータ部の出力信号と上記遅延手段の出
力信号とに基づいて上記コンパレータ部の出力信号が切
り換わった時点を検出する切り換わり検出手段とを含ん
で、積分器付コンパレータのヒステリシス特性の良否を
判定するものである。
【0054】上記請求項3のコンパレータのヒステリシ
ス特性判定装置によれば、例えば、上記基準信号発生手
段からの基準信号が、最初のパルス列が存在する期間,
パルス列が存在しない期間および最後のパルス列が存在
する期間の3つの期間を順に有する場合、基準信号の最
初のパルス列が存在する期間で、積分信号のレベルは徐
々に増大して略一定になった後、次の基準信号のパルス
列が存在しない期間で、積分信号のレベルは、積分器の
積分定数に基づいて徐々に小さくなり、基準信号の最後
のパルス列が存在する期間で、積分信号のレベルは再び
大きくなる。このとき、上記積分器付コンパレータの積
分器の積分定数に基づいて、基準信号のパルス列が存在
しない期間を任意に設定し、所望のレベル変化をする積
分信号をコンパレータ部に入力して、その積分信号を受
けるコンパレータ部の出力信号がオンするかオフするか
を判定することによって、短時間で積分器付コンパレー
タのヒステリシス特性の良否を判定することができる。
この場合、上記コンパレータ部の出力信号がオンしてか
ら基準信号の最後のパルス列が存在しなくなるまでの間
に、上記コンパレータ部の出力信号と遅延手段の出力信
号とに基づいて、上記切り換わり検出手段がコンパレー
タ部の出力信号が切り換わった時点を検出することによ
って、判定手段は、その時点でコンパレータ部の出力信
号がオンのままでなくオフしたと判定する。したがっ
て、上記切り換わり検出手段によりコンパレータ部の出
力信号の変化を判定することができ、その判定結果によ
って、判定手段は、コンパレータ部の出力信号がオンの
ままか否かを判定することができる。
ス特性判定装置によれば、例えば、上記基準信号発生手
段からの基準信号が、最初のパルス列が存在する期間,
パルス列が存在しない期間および最後のパルス列が存在
する期間の3つの期間を順に有する場合、基準信号の最
初のパルス列が存在する期間で、積分信号のレベルは徐
々に増大して略一定になった後、次の基準信号のパルス
列が存在しない期間で、積分信号のレベルは、積分器の
積分定数に基づいて徐々に小さくなり、基準信号の最後
のパルス列が存在する期間で、積分信号のレベルは再び
大きくなる。このとき、上記積分器付コンパレータの積
分器の積分定数に基づいて、基準信号のパルス列が存在
しない期間を任意に設定し、所望のレベル変化をする積
分信号をコンパレータ部に入力して、その積分信号を受
けるコンパレータ部の出力信号がオンするかオフするか
を判定することによって、短時間で積分器付コンパレー
タのヒステリシス特性の良否を判定することができる。
この場合、上記コンパレータ部の出力信号がオンしてか
ら基準信号の最後のパルス列が存在しなくなるまでの間
に、上記コンパレータ部の出力信号と遅延手段の出力信
号とに基づいて、上記切り換わり検出手段がコンパレー
タ部の出力信号が切り換わった時点を検出することによ
って、判定手段は、その時点でコンパレータ部の出力信
号がオンのままでなくオフしたと判定する。したがっ
て、上記切り換わり検出手段によりコンパレータ部の出
力信号の変化を判定することができ、その判定結果によ
って、判定手段は、コンパレータ部の出力信号がオンの
ままか否かを判定することができる。
【0055】また、請求項4のコンパレータのヒステリ
シス特性判定装置は、請求項3のコンパレータのヒステ
リシス特性判定装置において、上記基準信号発生手段
は、正常なコンパレータと非正常なコンパレータを判別
するために、正常なコンパレータにおいては、最初のパ
ルス列による積分信号によりコンパレータ部の出力信号
がオンしてから、最後のパルス列が存在しなくなるまで
の間、上記積分信号のレベルが上記コンパレータ部がオ
フするスレッショルドレベル以下にならないようなパル
ス列が存在しない期間を有する基準信号を発生すると共
に、上記判定手段は、基準信号の最初のパルス列による
積分信号によりコンパレータ部の出力信号がオンしてか
ら、基準信号の最後のパルス列が存在しなくなるまでの
間、コンパレータ部の出力信号がオンのままか否かを判
定するものである。
シス特性判定装置は、請求項3のコンパレータのヒステ
リシス特性判定装置において、上記基準信号発生手段
は、正常なコンパレータと非正常なコンパレータを判別
するために、正常なコンパレータにおいては、最初のパ
ルス列による積分信号によりコンパレータ部の出力信号
がオンしてから、最後のパルス列が存在しなくなるまで
の間、上記積分信号のレベルが上記コンパレータ部がオ
フするスレッショルドレベル以下にならないようなパル
ス列が存在しない期間を有する基準信号を発生すると共
に、上記判定手段は、基準信号の最初のパルス列による
積分信号によりコンパレータ部の出力信号がオンしてか
ら、基準信号の最後のパルス列が存在しなくなるまでの
間、コンパレータ部の出力信号がオンのままか否かを判
定するものである。
【0056】上記請求項4のコンパレータのヒステリシ
ス特性判定装置によれば、上記積分信号のレベルをオン
するスレッショルドレベル以上にして、コンパレータ部
の出力信号を一旦オンした後、基準信号の最後のパルス
列が存在しなくなるまで、積分信号のレベルをオフする
スレッショルドレベル以下にならないように変化させ
て、その積分信号の変化に対してコンパレータ部の出力
信号がオンのままか否かを判定することによって、積分
器付コンパレータのヒステリシス特性の良否を容易に判
定することができる。つまり、正常な積分器付コンパレ
ータにおいて、上記コンパレータ部の出力信号がオンし
てから、基準信号の最後のパルス列が存在しなくなるま
での間、積分信号のレベルがオフするスレッショルドレ
ベル以下にならないようにしたにも係わらず、コンパレ
ータ部の出力信号がオフとなった場合、判定手段は、そ
の積分器付コンパレータは非正常であると判別するので
ある。
ス特性判定装置によれば、上記積分信号のレベルをオン
するスレッショルドレベル以上にして、コンパレータ部
の出力信号を一旦オンした後、基準信号の最後のパルス
列が存在しなくなるまで、積分信号のレベルをオフする
スレッショルドレベル以下にならないように変化させ
て、その積分信号の変化に対してコンパレータ部の出力
信号がオンのままか否かを判定することによって、積分
器付コンパレータのヒステリシス特性の良否を容易に判
定することができる。つまり、正常な積分器付コンパレ
ータにおいて、上記コンパレータ部の出力信号がオンし
てから、基準信号の最後のパルス列が存在しなくなるま
での間、積分信号のレベルがオフするスレッショルドレ
ベル以下にならないようにしたにも係わらず、コンパレ
ータ部の出力信号がオフとなった場合、判定手段は、そ
の積分器付コンパレータは非正常であると判別するので
ある。
【0057】また、請求項5のコンパレータのヒステリ
シス特性判定装置は、請求項3または4のコンパレータ
のヒステリシス特性判定装置において、上記判定手段
は、上記コンパレータ部からの出力信号が入力される第
1のDフリップフロップと、この第1のDフリップフロ
ップの出力端子からの信号Nが入力されて上記信号Nを
遅延した信号Oを出力する第2のDフリップフロップと
からなる上記遅延手段と、一方の入力端子に上記第1の
Dフリップフロップの出力端子からの上記信号Nが入力
されると共に、他方の入力端子に上記第2のDフリップ
フロップの出力端子からの上記信号Oが入力される排他
的論理和回路からなる上記切り換わり検出手段と、上記
排他的論理和回路の出力端子に接続されたインバータ
と、一方の入力端子に上記インバータの出力端子からの
信号Qが入力されると共に他方の入力端子に上記基準信
号発生回路から出力されたリセット信号Fが入力され、
これらの信号Qおよびリセット信号Fに基づいて判定信
号を出力するRSフリップフロップとを備えて、上記R
Sフリップフロップは、上記コンパレータからオン状態
を表す出力信号が上記第1のDフリップフロップに入力
され続けている場合には、ヒステリシス特性が正常であ
ることを示す判定信号を出力し、上記コンパレータから
オフ状態を表す出力信号が上記第1のDフリップフロッ
プに入力された場合には、ヒステリシス特性が非正常で
あることを示す判定信号を出力するようになっている。
シス特性判定装置は、請求項3または4のコンパレータ
のヒステリシス特性判定装置において、上記判定手段
は、上記コンパレータ部からの出力信号が入力される第
1のDフリップフロップと、この第1のDフリップフロ
ップの出力端子からの信号Nが入力されて上記信号Nを
遅延した信号Oを出力する第2のDフリップフロップと
からなる上記遅延手段と、一方の入力端子に上記第1の
Dフリップフロップの出力端子からの上記信号Nが入力
されると共に、他方の入力端子に上記第2のDフリップ
フロップの出力端子からの上記信号Oが入力される排他
的論理和回路からなる上記切り換わり検出手段と、上記
排他的論理和回路の出力端子に接続されたインバータ
と、一方の入力端子に上記インバータの出力端子からの
信号Qが入力されると共に他方の入力端子に上記基準信
号発生回路から出力されたリセット信号Fが入力され、
これらの信号Qおよびリセット信号Fに基づいて判定信
号を出力するRSフリップフロップとを備えて、上記R
Sフリップフロップは、上記コンパレータからオン状態
を表す出力信号が上記第1のDフリップフロップに入力
され続けている場合には、ヒステリシス特性が正常であ
ることを示す判定信号を出力し、上記コンパレータから
オフ状態を表す出力信号が上記第1のDフリップフロッ
プに入力された場合には、ヒステリシス特性が非正常で
あることを示す判定信号を出力するようになっている。
【0058】
【0059】また、請求項6のコンパレータのヒステリ
シス特性判定方法は、ヒステリシス特性を有するコンパ
レータのヒステリシス特性を判定するコンパレータのヒ
ステリシス特性判定方法において、パルス列が存在する
期間とパルス列が存在しない期間とを有する基準信号を
積分し、その積分された積分信号をコンパレータの入力
端子に入力するステップと、上記積分信号を受けるコン
パレータの出力信号号および該出力信号を遅延させた信
号に基づいて、上記コンパレータ部の出力信号が切り換
わった時点を検出し、コンパレータのヒステリシス特性
の良否を判定するステップとを備えたものである。
シス特性判定方法は、ヒステリシス特性を有するコンパ
レータのヒステリシス特性を判定するコンパレータのヒ
ステリシス特性判定方法において、パルス列が存在する
期間とパルス列が存在しない期間とを有する基準信号を
積分し、その積分された積分信号をコンパレータの入力
端子に入力するステップと、上記積分信号を受けるコン
パレータの出力信号号および該出力信号を遅延させた信
号に基づいて、上記コンパレータ部の出力信号が切り換
わった時点を検出し、コンパレータのヒステリシス特性
の良否を判定するステップとを備えたものである。
【0060】上記請求項6のコンパレータのヒステリシ
ス特性判定方法によれば、例えば、上記基準信号が、最
初のパルス列が存在する期間,パルス列が存在しない期
間および最後のパルス列が存在する期間の3つの期間を
順に有する場合、基準信号の最初のパルス列が存在する
期間で、積分信号のレベルは徐々に増大して略一定にな
った後、次の基準信号のパルス列が存在しない期間で、
積分信号のレベルは、積分器の積分定数に基づいて徐々
に小さくなり、基準信号の最後のパルス列が存在する期
間で、積分信号のレベルは再び大きくなる。このとき、
上記積分器付コンパレータの積分器の積分定数に基づい
て、基準信号のパルス列が存在しない期間を任意に設定
し、所望のレベル変化をする積分信号をコンパレータに
入力して、その積分信号を受けるコンパレータの出力信
号がオンするかオフするかを判定することによって、短
時間でコンパレータのヒステリシス特性の良否を判定す
ることができる。
ス特性判定方法によれば、例えば、上記基準信号が、最
初のパルス列が存在する期間,パルス列が存在しない期
間および最後のパルス列が存在する期間の3つの期間を
順に有する場合、基準信号の最初のパルス列が存在する
期間で、積分信号のレベルは徐々に増大して略一定にな
った後、次の基準信号のパルス列が存在しない期間で、
積分信号のレベルは、積分器の積分定数に基づいて徐々
に小さくなり、基準信号の最後のパルス列が存在する期
間で、積分信号のレベルは再び大きくなる。このとき、
上記積分器付コンパレータの積分器の積分定数に基づい
て、基準信号のパルス列が存在しない期間を任意に設定
し、所望のレベル変化をする積分信号をコンパレータに
入力して、その積分信号を受けるコンパレータの出力信
号がオンするかオフするかを判定することによって、短
時間でコンパレータのヒステリシス特性の良否を判定す
ることができる。
【0061】また、請求項7のコンパレータのヒステリ
シス特性判定方法は、請求項6のコンパレータのヒステ
リシス特性判定方法において、正常なコンパレータと非
正常なコンパレータを判別するために、正常なコンパレ
ータにおいて、基準信号の最初のパルス列による積分信
号によりコンパレータ部の出力信号がオンしてから、上
記基準信号の最後のパルス列が存在しなくなるまでの
間、上記積分信号のレベルが上記コンパレータがオフす
るスレッショルドレベル以下にならないように、上記基
準信号を積分するときの積分定数と基準信号のパルス列
が存在しない期間とを設定すると共に、基準信号の最初
のパルス列による積分信号によりコンパレータの出力信
号がオンしてから、基準信号の最後のパルス列が存在し
なくなるまでの間、コンパレータの出力信号がオンのま
まか否かを判定することによって、コンパレータのヒス
テリシス特性の良否を判定するものである。
シス特性判定方法は、請求項6のコンパレータのヒステ
リシス特性判定方法において、正常なコンパレータと非
正常なコンパレータを判別するために、正常なコンパレ
ータにおいて、基準信号の最初のパルス列による積分信
号によりコンパレータ部の出力信号がオンしてから、上
記基準信号の最後のパルス列が存在しなくなるまでの
間、上記積分信号のレベルが上記コンパレータがオフす
るスレッショルドレベル以下にならないように、上記基
準信号を積分するときの積分定数と基準信号のパルス列
が存在しない期間とを設定すると共に、基準信号の最初
のパルス列による積分信号によりコンパレータの出力信
号がオンしてから、基準信号の最後のパルス列が存在し
なくなるまでの間、コンパレータの出力信号がオンのま
まか否かを判定することによって、コンパレータのヒス
テリシス特性の良否を判定するものである。
【0062】上記請求項7のコンパレータのヒステリシ
ス特性判定方法によれば、上記積分信号のレベルをオン
するスレッショルドレベル以上にして、コンパレータの
出力信号を一旦オンした後、基準信号の最後のパルス列
が存在しなくなるまで、積分信号のレベルをオフするス
レッショルドレベル以下にならないように変化させて、
その積分信号の変化に対してコンパレータの出力信号が
オンのままか否かを判定することによって、コンパレー
タのヒステリシス特性の良否を容易に判定することがで
きる。つまり、正常なコンパレータにおいて、上記コン
パレータの出力信号がオンしてから、基準信号の最後の
パルス列が存在しなくなるまでの間、積分信号のレベル
がオフするスレッショルドレベル以下にならないように
したにも係わらず、コンパレータの出力信号がオフとな
った場合、そのコンパレータは非正常であると判別する
のである。
ス特性判定方法によれば、上記積分信号のレベルをオン
するスレッショルドレベル以上にして、コンパレータの
出力信号を一旦オンした後、基準信号の最後のパルス列
が存在しなくなるまで、積分信号のレベルをオフするス
レッショルドレベル以下にならないように変化させて、
その積分信号の変化に対してコンパレータの出力信号が
オンのままか否かを判定することによって、コンパレー
タのヒステリシス特性の良否を容易に判定することがで
きる。つまり、正常なコンパレータにおいて、上記コン
パレータの出力信号がオンしてから、基準信号の最後の
パルス列が存在しなくなるまでの間、積分信号のレベル
がオフするスレッショルドレベル以下にならないように
したにも係わらず、コンパレータの出力信号がオフとな
った場合、そのコンパレータは非正常であると判別する
のである。
【図1】 図1はこの発明の実施の形態のコンパレータ
のヒステリシス特性判定装置の回路図である。
のヒステリシス特性判定装置の回路図である。
【図2】 図2は上記ヒステリシス特性判定装置の各部
の信号を示す図である。
の信号を示す図である。
【図3】 図3は上記ヒステリシス特性判定装置を用い
て、ヒステリシス特性が正常な積分器付コンパレータに
基準信号を入力したときのコンパレータ部の入力信号と
出力信号を示す図である。
て、ヒステリシス特性が正常な積分器付コンパレータに
基準信号を入力したときのコンパレータ部の入力信号と
出力信号を示す図である。
【図4】 図4は上記ヒステリシス特性判定装置を用い
て、ヒステリシス特性が非正常な積分器付コンパレータ
に基準信号を入力したときのコンパレータ部の入力信号
と出力信号を示す図である。
て、ヒステリシス特性が非正常な積分器付コンパレータ
に基準信号を入力したときのコンパレータ部の入力信号
と出力信号を示す図である。
【図5】 図5は上記ヒステリシス特性判定装置の判別
回路のフリップフロップとその真理値表を示す図であ
る。
回路のフリップフロップとその真理値表を示す図であ
る。
【図6】 図6は積分器付コンパレータの一例を示す回
路図である。
路図である。
【図7】 図7は従来の積分器付コンパレータのヒステ
リシス特性の良否を判定する方法を説明する概略図であ
る。
リシス特性の良否を判定する方法を説明する概略図であ
る。
【図8】 図8は上記積分器付コンパレータのヒステリ
シス特性判定方法を説明するためのコンパレータ部の入
力信号と出力信号を示す図である。
シス特性判定方法を説明するためのコンパレータ部の入
力信号と出力信号を示す図である。
1…基準信号発生回路、2…判定回路、IC1…発振
器、IC2〜IC5…分周回路のDフリップフロップ、I
C6〜IC9…シフトレジスタのDフリップフロップ、O
R…論理和回路、AND1〜4…論理積回路、IC10〜I
C11…シフトレジスタのDフリップフロップ、XOR…
排他的論理和回路、IV…インバータ、IC12…RSフ
リップフロップ。
器、IC2〜IC5…分周回路のDフリップフロップ、I
C6〜IC9…シフトレジスタのDフリップフロップ、O
R…論理和回路、AND1〜4…論理積回路、IC10〜I
C11…シフトレジスタのDフリップフロップ、XOR…
排他的論理和回路、IV…インバータ、IC12…RSフ
リップフロップ。
フロントページの続き (58)調査した分野(Int.Cl.7,DB名) G01R 31/28 - 31/3193 G01R 19/165 G01R 31/26 - 31/27
Claims (7)
- 【請求項1】 積分器とヒステリシス特性を有するコン
パレータ部とが直列接続された積分器付コンパレータの
ヒステリシス特性を判定するコンパレータのヒステリシ
ス特性判定方法において、 パルス列が存在する期間とパルス列が存在しない期間と
を有する基準信号を上記積分器の入力端子に入力するス
テップと、 上記積分器から出力された積分信号を受ける上記コンパ
レータ部の出力信号および該出力信号を遅延させた信号
に基づいて、上記コンパレータ部の出力信号が切り換わ
った時点を検出し、上記積分器付コンパレータのヒステ
リシス特性の良否を判定するステップとを備えたことを
特徴とするコンパレータのヒステリシス特性判定方法。 - 【請求項2】 請求項1に記載のコンパレータのヒステ
リシス特性判定方法において、正常なコンパレータと非
正常なコンパレータを判別するために、正常なコンパレ
ータにおいて、上記基準信号の最初のパルス列による積
分信号により上記コンパレータ部の出力信号がオンして
から、上記基準信号の最後のパルス列が存在しなくなる
までの間、上記積分信号のレベルが上記コンパレータ部
がオフするスレッショルドレベル以下にならないよう
に、上記積分器の積分定数に基づいて上記基準信号のパ
ルス列が存在しない期間を設定すると共に、上記基準信
号の最初のパルス列による積分信号により上記コンパレ
ータ部の出力信号がオンしてから、上記基準信号の最後
のパルス列が存在しなくなるまでの間、上記コンパレー
タ部の出力信号がオンのままか否かを判定することによ
って、上記積分器付コンパレータのヒステリシス特性の
良否を判定することを特徴とするコンパレータのヒステ
リシス特性判定方法。 - 【請求項3】 積分器とヒステリシス特性を有するコン
パレータ部とが直列接続された積分器付コンパレータの
ヒステリシス特性を判定するコンパレータのヒステリシ
ス特性判定装置において、 パルス列が存在する期間とパルス列が存在しない期間と
を有する基準信号を発生して、その基準信号を上記積分
器の入力端子に出力する基準信号発生手段と、 上記積分器から出力された積分信号を受ける上記コンパ
レータ部の出力信号を遅延する遅延手段、および上記コ
ンパレータ部の出力信号と上記遅延手段の出力信号とに
基づいて上記コンパレータ部の出力信号が切り換わった
時点を検出する切り換わり検出手段を含んで、上記積分
器付コンパレータのヒステリシス特性の良否を判定する
判定手段とを備えたことを特徴とするコンパレータのヒ
ステリシス特性判定装置。 - 【請求項4】 請求項3に記載のコンパレータのヒステ
リシス特性判定装置において、上記基準信号発生手段
は、正常なコンパレータと非正常なコンパレータを判別
するために、正常なコンパレータにおいては、最初のパ
ルス列による積分信号により上記コンパレータ部の出力
信号がオンしてから、最後のパルス列が存在しなくなる
までの間、上記積分信号のレベルが上記コンパレータ部
がオフするスレッショルドレベル以下にならないような
パルス列が存在しない期間を有する基準信号を発生し、
上記判定手段は、上記基準信号の最初のパルス列による
積分信号により上記コンパレータ部の出力信号がオンし
てから、上記基準信号の最後のパルス列が存在しなくな
るまでの間、上記コンパレータ部の出力信号がオンのま
まか否かを判定することを特徴とするコンパレータのヒ
ステリシス特性判定装置。 - 【請求項5】 請求項3または4に記載のコンパレータ
のヒステリシス特性判定装置において、 上記判定手段は、 上記コンパレータ部からの出力信号が入力される第1の
Dフリップフロップと、この第1のDフリップフロップ
の出力端子からの信号Nが入力されて上記信号Nを遅延
した信号Oを出力する第2のDフリップフロップとから
なる上記遅延手段と、 一方の入力端子に上記第1のDフリップフロップの出力
端子からの上記信号Nが入力されると共に、他方の入力
端子に上記第2のDフリップフロップの出力端子からの
上記信号Oが入力される排他的論理和回路からなる上記
切り換わり検出手段と、 上記排他的論理和回路の出力端子に接続されたインバー
タと、 一方の入力端子に上記インバータの出力端子からの信号
Qが入力されると共に他方の入力端子に上記基準信号発
生回路から出力されたリセット信号Fが入力され、これ
らの信号Qおよびリセット信号Fに基づいて判定信号を
出力するRSフリップフロップとを備えて、 上記RSフリップフロップは、上記コンパレータからオ
ン状態を表す出力信号が上記第1のDフリップフロップ
に入力され続けている場合には、ヒステリシス特性が正
常であることを示す判定信号を出力し、上記コンパレー
タからオフ状態を表す出力信号が上記第1のDフリップ
フロップに入力された場合には、ヒステリシス特性が非
正常であることを示す判定信号を出力するようになって
いることを特徴とするヒステリシス特性判定装置。 - 【請求項6】 ヒステリシス特性を有するコンパレータ
のヒステリシス特性を判定するコンパレータのヒステリ
シス特性判定方法において、 パルス列が存在する期間とパルス列が存在しない期間と
を有する基準信号を積分し、その積分された積分信号を
上記コンパレータの入力端子に入力するステップと、 上記積分信号を受ける上記コンパレータの出力信号およ
び該出力信号を遅延させた信号に基づいて、上記コンパ
レータ部の出力信号が切り換わった時点を検出し、上記
コンパレータのヒステリシス特性の良否を判定するステ
ップとを備えたことを特徴とするコンパレータのヒステ
リシス特性判定方法。 - 【請求項7】 請求項6に記載のコンパレータのヒステ
リシス特性判定方法において、正常なコンパレータと非
正常なコンパレータを判別するために、正常なコンパレ
ータにおいて、上記基準信号の最初のパルス列による積
分信号により上記コンパレータの出力信号がオンしてか
ら、上記基準信号の最後のパルス列が存在しなくなるま
での間、上記積分信号のレベルが上記コンパレータがオ
フするスレッショルドレベル以下にならないように、上
記基準信号を積分するときの積分定数と上記基準信号の
パルス列が存在しない期間とを設定すると共に、上記基
準信号の最初のパルス列による積分信号により上記コン
パレータの出力信号がオンしてから、上記基準信号の最
後のパルス列が存在しなくなるまでの間、上記コンパレ
ータの出力信号がオンのままか否かを判定することによ
って、上記コンパレータのヒステリシス特性の良否を判
定することを特徴とするコンパレータのヒステリシス特
性判定方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28027995A JP3280836B2 (ja) | 1995-10-27 | 1995-10-27 | コンパレータのヒステリシス特性判定方法およびその装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28027995A JP3280836B2 (ja) | 1995-10-27 | 1995-10-27 | コンパレータのヒステリシス特性判定方法およびその装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09127208A JPH09127208A (ja) | 1997-05-16 |
JP3280836B2 true JP3280836B2 (ja) | 2002-05-13 |
Family
ID=17622779
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28027995A Expired - Fee Related JP3280836B2 (ja) | 1995-10-27 | 1995-10-27 | コンパレータのヒステリシス特性判定方法およびその装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3280836B2 (ja) |
-
1995
- 1995-10-27 JP JP28027995A patent/JP3280836B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH09127208A (ja) | 1997-05-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5097147A (en) | Limited amplitude signal trigger circuit | |
US4429236A (en) | Apparatus for generating pulses upon decreases in supply voltage | |
US7292084B2 (en) | Timer circuit with adaptive reference | |
US4121119A (en) | Pulse peak detector | |
JP3437625B2 (ja) | 電流保持インダクタンス乗算回路 | |
JPH0456488B2 (ja) | ||
JP3280836B2 (ja) | コンパレータのヒステリシス特性判定方法およびその装置 | |
EP0673121B1 (en) | Phase lock detector | |
JP3120278B2 (ja) | 低電圧感知回路 | |
JP3312763B2 (ja) | 電圧印加電流測定回路 | |
JP2850618B2 (ja) | リセット制御回路 | |
JPH0749422Y2 (ja) | 電圧監視回路 | |
JP3132611B2 (ja) | トリガ回路 | |
JP3239338B2 (ja) | リップルノイズ電圧測定装置 | |
JP2717829B2 (ja) | タイマ装置 | |
JPH04267620A (ja) | 三角波発振回路 | |
KR0178858B1 (ko) | 주파수 오차 및 위상 오차 검출 장치 | |
JP3160185B2 (ja) | コンパレータ回路のヒステリシス検査方法 | |
JP3147558B2 (ja) | 空間フィルタ方式速度測定装置 | |
KR940007252B1 (ko) | 리세트 회로 | |
JP2773628B2 (ja) | 実効値検波回路 | |
JPS6035902Y2 (ja) | 無調整電池寿命検出回路 | |
JPS62222175A (ja) | 微小信号判別装置 | |
JPH02241111A (ja) | 信号断検出回路 | |
JPH0974343A (ja) | 電流制限回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080222 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090222 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100222 Year of fee payment: 8 |
|
LAPS | Cancellation because of no payment of annual fees |