KR0178858B1

KR0178858B1 - 주파수 오차 및 위상 오차 검출 장치

Info

Publication number: KR0178858B1
Application number: KR1019960037569A
Authority: KR
Inventors: 김동만
Original assignee: 삼성항공산업주식회사
Priority date: 1996-08-31
Filing date: 1996-08-31
Publication date: 1999-04-01
Also published as: KR19980017752A

Abstract

이 발명은 주파수 오차 및 위상 오차 검출 장치에 관한 것으로서, 제1 입력 신호와 제2 입력 신호를 받아서 각 입력 신호의 기준 전압 수준을 변경시켜 제1 변경 신호와 제2 변경 신호로 출력하는 전압 수준 변경 수단과; 상기 전압 수준 변경 수단으로부터 상기 변경 신호를 입력받아서 각 변경 신호의 전압이 일정 전압을 넘지 못하도록 제한하여 제1 제한 신호 및 제2 제한 신호로 출력하는 전압 수준 제한 수단과; 상기 전압 수준 제한 수단으로부터 상기 제한 신호를 입력받아서 각 제한 신호의 전압이 변화될 때를 검출하여 그 시간에 제1 펄스 신호와 제2 펄스 신호를 출력하는 전압 변화 검출 수단과; 상기 전압 변화 검출 수단으로부터 상기 펄스 신호를 입력받아서 각 펄스 신호의 발생 시간 차이를 검출하여 그 시간 차이에 해당되는 폭을 갖는 위상 신호를 출력하는 위상 신호 발생 수단과; 상기 위상 신호 발생 수단으로부터 상기 위상 신호를 입력받아서 적분하여 해당 전압 신호를 출력하는 전압 적분 출력 수단으로 이루어지는데, 디지탈 소자를 사용하여 회로를 구성함으로써 입력 파형의 주파수 대역 및 파형의 형태에 무관하게 동작된다.

Description

주파수 오차 및 위상 오차 검출 장치

이 발명은 주파수 오차 및 위상 오차 검출 장치에 관한 것으로서, 더욱 상세하게 말하자면 디지탈 소자를 사용하기 때문에 입력 파형의 주파수 대역 및 파형의 형태에 무관하게 동작되는 주파수 오차 및 위상 오차 검출 장치에 관한 것이다.

일반적으로 아날로그 회로를 사용한 주파수 비교 회로는 PLL(phase locked loop, 위상 동기 루프) 등을 사용하여 구성되는데, 이 때 출력 전압은 근사치로만 구할 수 있다.

그리고, 위상의 오차를 검출하기 위해서는 회로가 복잡해지고 노이즈(noise) 또한 커서 해당 주파수 대역이 제한된다.

결국, 종래의 주파수 오차 및 위상 오차 검출 장치는 아날로그 소자를 사용하여 구성되기 때문에 노이즈가 크고 회로 또한 복잡하고 주파수 오차 및 위상 오차가 정확하게 검출되지 않다는 문제점이 있다.

이 발명의 목적은 상기한 종래의 문제점을 해결하기 위한 것으로서, 디지탈 소자를 사용하여 회로를 구성함으로써 입력 파형의 주파수 대역 및 파형의 형태에 무관하게 동작되는 주파수 오차 및 위상 오차 검출 장치를 제공하는 데 있다.

도1은 이 발명의 실시예에 따른 주파수 오차 및 위상 오차 검출 장치의 회로도이고,

도2는 이 발명의 실시예에 따른 주파수 오차 및 위상 오차 검출 장치의 입력 신호 및 출력 신호의 타이밍도이고,

도3은 이 발명의 실시예에 따른 주파수 오차 및 위상 오차 검출 장치의 사인파 입력 신호와 그에 따른 변경 신호의 파형도이고,

도4는 이 발명의 실시예에 따른 주파수 오차 및 위상 오차 검출 장치의 위상 신호 및 전압 신호의 파형도이고,

도5는 이 발명의 실시예에 따른 주파수 오차 및 위상 오차 검출 장치의 입력 신호(f₁)의 주파수가 입력 신호(f₂)의 주파수 보다 큰 경우의 전압 출력 신호(Bout)의 파형도이고,

도6은 이 발명의 실시예에 따른 주파수 오차 및 위상 오차 검출 장치의 입력 신호(f₁)의 주파수가 입력 신호(f₂)의 주파수 보다 작은 경우의 전압 출력 신호(Bout)의 파형도이고,

도7은 이 발명의 실시예에 따른 주파수 오차 및 위상 오차 검출 장치의 입력 신호(f_1,f₂)의 주파수가 같지 않을 경우의 출력 신호(Aout, Bout)의 파형도이다.

상기한 목적을 달성하기 위한 수단으로서 이 발명의 구성은, 제1 입력 신호, 제2 입력 신호를 받아서 각 입력 신호의 기준 전압 수준을 변경시켜 제1 변경 신호와 제2 변경 신호를 출력하는 전압 수준 변경 수단과;

전압 수준 변경 수단으로부터 변경 신호를 입력받아서 각 변경 신호의 전압이 일정 전압을 넘지 못하도록 제한하여 제1 제한 신호 및 제2 제한 신호를 출력하는 전압 수준 제한 수단과;

전압 수준 제한 수단으로부터 제한 신호를 입력받아서 각 제한 신호의 전압이 변화될 때를 검출하여 그 시간에 제1 펄스 신호와 제2 펄스 신호를 출력하는 전압 변화 검출 수단과;

전압 변화 검출 수단으로부터 펄스 신호를 입력받아서 각 펄스 신호의 발생 시간 차이를 검출하여 그 시간 차이에 해당되는 폭을 갖는 위상 신호를 출력하는 위상 신호 발생 수단과;

위상 신호 발생 수단으로부터 위상 신호를 입력받아서 적분하여 해당 전압 신호를 출력하는 전압 적분 출력 수단을 포함한다.

이하, 이 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 이 발명을 용이하게 실시할 수 있는 바람직한 실시예를 첨부된 도면을 참조로 하여 상세히 설명한다.

도1은 이 발명의 실시예에 따른 주파수 오차 및 위상 오차 검출 장치의 회로도이다.

도1에 도시되어 있듯이, 이 발명의 실시예에 따른 주파수 오차 및 위상 오차의 구성은,

두 개의 신호(f₁, f₂)를 입력받아서 입력 신호(f₁, f₂)의 기준 전압 수준을 변경시켜 두 개의 변경 신호(f₁′, f₂′)를 출력하는 전압 수준 변경부(10)와; 전압 수준 변경부(10)로부터 두 개의 변경 신호(f₁′, f₂′)를 입력받아서 입력 신호(f₁′, f₂′)의 전압이 일정 전압을 넘지 못하도록 제한하여 두 개의 제한 신호(f₁₁′_,f₂₂′)를 출력하는 전압 수준 제한부(20)와; 전압 수준 제한부(20)로부터 두 개의 제한 신호(f₁₁′_,f₂₂′)를 입력받아서 입력 신호(f₁₁′_,f₂₂′)의 전압이 변화될 때 각각 펄스 신호(SET, CLR)를 출력하는 전압 변화 검출부(30)와; 전압 변화 검출부(30)로부터 펄스 신호(SET, CLR)를 입력받아서 입력 펄스 신호(SET, CLR)의 발생 시간 차이를 검출하여 해당 시간의 폭을 갖는 펄스 신호(Aout)를 출력하는 위상 신호 발생부(40)와; 위상 신호 발생부(40)로부터 펄스 신호(Aout)를 입력받아서 적분하여 해당 전압 신호(Bout)로 출력하는 전압 적분 출력부(50)를 포함한다.

이 발명의 실시예에 따른 전압 수준 변경부(10)는 일측 단자가 입력 신호(f1)에 연결되어 있는 제1 캐패시터(C1)와,양극 단자가 제1 캐패시터(C1)의 타측 단자와 출력 신호(f₁′)에 연결되어 있고 음극 단자가 접지되어 입력 신호(f₁)의 전류 흐름 방향을 제어하는 제1 다이오드(D1)와, 제1 다이오드(D1)의 양극 단자와 접지 사이에 연결되어 있는 제1 저항(R1)과, 일측 단자가 입력 신호(f2)에 연결되어 있는 제2 캐패시터(C2)와,양극 단자가 제2 캐패시터(C2)의 타측 단자와 출력 신호(f₂′)에 연결되어 있고 음극 단자가 접지되어 입력 신호(f₁)의 전류 흐름 방향을 제어하는 제2 다이오드(D2)와, 제2 다이오드(D2)의 양극 단자와 접지 사이에 연결되어 있는 제2 저항(R2)을 포함한다.

전압 수준 제한부(20)는 양극 단자가 입력 신호(f₁′)와 출력 신호(f₁₁′)에 연결되어 있고 음극 단자가 접지되어 입력 신호(f₁′)의 전압이 5V보다 클 경우 출력 신호(f₁₁′)는 약 5V를 유지하도록 하는 4.7V 제1 제너 다이오드(ZD1)와, 양극 단자가 입력 신호(f₂′)와 출력 신호(f₂₂′)에 연결되어 있고 음극 단자가 접지되어 입력 신호(f₂′)의 전압이 5V보다 클 경우 출력 신호(f₂₂′)는 약 5V를 유지하도록 하는 4.7V 제2 제너 다이오드(ZD2)를 포함한다.

전압 변화 검출부(30)는 입력 단자(A)가 전압 수준 제한부(20)의 출력 신호(f₁₁′)에 연결되어 있고 입력 단자(B)와 클리어 단자(CLR)가 전원 전압(Vcc)에 연결되어 있고 입력 단자(REXT)와 전원 전압(Vcc) 사이에 제3 저항(R3)이 연결되어 있어서 입력 단자(A)로 입력되는 신호(f₁₁′)가 하이(high) 신호에서 로우(low) 신호로 떨어질 때 출력 단자(Q′)를 통해 최소한 30nsec 이상의 로우 이네이블(enable) 펄스 신호(SET)를 출력하는 제1 멀티바이브레이터(multivibrator)(MV1)와, 입력 단자(A)가 전압 수준 제한부(20)의 출력 신호(f₂₂′)에 연결되어 있고 입력 단자(B)와 클리어 단자(CLR)가 전원 전압(Vcc)에 연결되어 있고 입력 단자(REXT)와 전원 전압(Vcc) 사이에 제4 저항(R3)이 연결되어 있어서 입력 단자(A)로 입력되는 신호(f₂₂′)가 하이 신호에서 로우 신호로 떨어질 때 출력 단자(Q′)를 통해 최소한 30nsec 이상의 로우 이네이블 펄스 신호(CLR)를 출력하는 제2 멀티바이브레이터(MV2)를 포함한다.

위상 신호 발생부(40)는 입력 단자(D)와 클록(clock) 단자(CLK)가 접지되어 있고 프리셋(preset) 단자(PR)가 제1 멀티바이브레이터(MV1)의 출력 신호(SET)에 연결되어 있고 클리어 단자(CL)가 제2 멀티바이브레이터(MV2)의 출력 신호(CLR)에 연결되어 있어서 프리셋 단자(PR)로 입력되는 신호(SET)가 로우가 되면 출력 단자(Q)를 통해 출력 신호(Aout)로 하이 신호를 출력하는 동시에 계속 그 출력 신호를 유지하고 클리어 단자(CL)로 입력되는 신호(CLR)가 로우가 되면 출력 단자(Q)를 통해 출력 신호(Aout)로 로우 신호를 출력하는 동시에 계속 그 출력 신호를 유지하는 디 플립플롭(D flip/flop)(DFF)을 포함한다.

전압 적분 출력부(50)는 일측 단자가 디 플립플롭(DFF)의 출력 신호(Aout)에 연결되어 신호(Aout)의 전압을 조절하여 타측 단자로 전달하는 가변 저항(VR)과, 가변 저항(VR)의 타측 단자와 접지 사이에 연결되어 가변 저항(VR)을 통해 전달되는 전압을 적분하여 출력 전압 신호(Bout)로 출력하는 제3 캐패시터(C3)를 포함한다.

상기한 구성에 의한, 이 발명의 실시예에 따른 주파수 오차 및 위상 오차 검출 장치의 작용은 다음과 같다.

먼저, 전압 수준 변경부(10)로 두 신호(f₁, f₂)가 입력된다.

이 두 신호(f₁, f₂)의 주파수 대역에 따라서 제1 캐패시터(C1), 제2 캐패시터(C2),제1 저항(R1), 제2 저항(R2)의 값을 조정하면 어떠한 주파수 대역의 입력 신호도 가능하다.

또한, 구형파, 사인파, 삼각파 등 어떤 형태의 입력 신호도 가능하다. 여기에서는 우선 두 입력 신호(f₁, f₂)가 구형파라고 가정하고 설명한다.

도2는 이 발명의 실시예에 따른 주파수 오차 및 위상 오차 검출 장치의 입력 신호 및 출력 신호의 타이밍도이다.

도2에 도시되어 있듯이, 두 입력 신호(f₁, f₂)는 구형파이고 신호(f₁)는 -2.5V ~ 2.5V 사이에서 변화하는 신호이고, 신호(f₂)는 0V ∼ 5V 사이에서 변화하는 신호이다.

여기에서 -2.5V ~ 2.5V 사이에서 변하는 신호(f₁)는 제1 캐패시터(C1)와 제1 다이오드(D1)와 제1 저항(R1)의 작용에 의해 0V ∼ 5V 사이에서 변하는 출력 신호(f₁′)로 기준 전압이 -2.5V에서 0V로 천이되어 출력된다. 이 때 기준 전압은 정확하게 0V가 아니고 제1 다이오드(D1)의 전압 강하인 -0.6V ∼ -0.7V 이지만 여기에서는 이 전압 강하를 생각하지 않고 0V라고 사용하기로 한다.

한편, 입력 신호(f₂)는 0V ∼ 5V 사이에서 변하기 때문에 제2 다이오드(D2)에 의한 전압 강하를 제외하면 변함이 없게 된다.

도2에 전압 수준 변경부(10)의 출력 신호(f₁′, f₂′)의 타이밍도가 표시되어 있다.

한편, 전압 수준 제한부(20)는 전압 수준 변경부(10)의 출력 신호(f₁′, f₂′)를 입력받아서 이 신호(f₁′, f₂′)들의 하이 전압이 5V 정확하게 4.7V를 넘지 못하도록 한다.

예를 들어 전압 수준 변경부(10)의 입력 신호(f₁)가 -2.5V ∼ 5V 사이에서 변하는 신호라고 가정하면 전압 수준 변경부(10)는 이 신호(f₁)를 0V ∼ 7.5V 사이에서 변하는 신호로 기준 전압을 천이시켜 출력 신호(f₁′)로 출력하고, 전압 수준 제한부(20)는 이 신호(f₁′)의 하이 전압인 7.5V가 입력되면 4.7V 제1 제너 다이오드(ZD1)를 사용하여 4.7V 출력 신호(f₁₁′)를 출력하도록 한다. 마찬가지로, 제2 제너 다이오드(ZD2)도 같은 기능을 한다.

그러나, 여기에서는 전압 수준 변경부(10)의 출력 신호(f₁′, f₂′)가 모두 5V를 넘지 않기 때문에 그다지 커다란 영향을 미치지는 못하고 입력 신호(f₁′, f₂′)과 거의 같은 파형을 출력 신호(f₁₁′, f₂₂′)로 출력하게 된다.

다음에 전압 변화 검출부(30)의 제1 멀티바이브레이터(MV1)는 출력 신호(f₁₁′)를 입력받아서 이 신호(f₁₁′)가 하이 전압에서 로우 전압으로 떨어질 때, 즉 폴링 에지(falling edge)일 때를 검출하여 로우 이네이블 신호(SET)를 출력한다. 이 로우 이네이블 신호(SET)는 보통 때는 하이를 유지하고 있다가 제1 멀티바이브레이터(MV1)의 입력 신호(f₁₁′)가 폴링 에지일 때 로우로 떨어졌다가 잠시 후에 다시 하이로 올라가는 신호이다.

이 때, 로우 신호를 유지하는 시간은 입력 단자(REXT)로 입력되는 전압에 의해 결정되는데 제3 저항(R3)의 저항값을 2KΩ으로 했을 때 출력 신호(SET)는 최소 30nsec의 로우 신호를 유지하게 된다.

또한, 전압 변화 검출부(30)의 제2 멀티바이브레이터(MV2)는 출력 신호(f₂₂′)를 입력받아서 이 신호(f₂₂′)가 하이 전압에서 로우 전압으로 떨어질 때, 즉 폴링 에지일 때를 검출하여 로우 이네이블 신호(CLR)를 출력한다. 이 로우 이네이블 신호(CLR)도 보통 때는 하이를 유지하고 있다가 제2 멀티바이브레이터(MV2)의 입력 신호(f₂₂′)가 폴링 에지일 때 로우로 떨어졌다가 잠시 후에 다시 하이로 올라가는 신호이다.

이 때, 로우 신호를 유지하는 시간은 입력 단자(REXT)로 입력되는 전압에 의해 결정되는데 제4 저항(R4)의 저항값을 2KΩ으로 했을 때 출력 신호(CLR)는 최소 30nsec의 로우 신호를 유지하게 된다.

이와 같은 출력 신호(SET, CLR)의 파형이 도2에 도시되어 있다.

도2에 나타나 있듯이, 신호(f₁₁′,f₂₂′)의 폴링 에지에서 출력 신호(SET, CLR)의 폴링 에지까지 약간의 시간 차이가 있다. 이것은 제1 멀티바이브레이터(MV1)와 제2 멀티바이브레이터(MV2)의 시간 지연 때문이다. 여기에서는 신호(SET)가 신호(CLR) 보다 빠르게 발생하고 있다.

이 출력 신호(SET, CLR)를 입력받는 위상 신호 발생부(40)의 디 플립플롭(DFF)은 신호(SET)이 로우로 떨어질 때 하이 전압 신호(Aout)를 출력하고, 신호(CLR)가 로우로 떨어질 때 로우 전압 신호(Aout)를 출력한다.

결국 여기에서는 신호(SET)가 먼저 입력되어 로우로 떨어지면 출력 신호(Aout)는 하이로 올라가서 출력되다가 신호(CLR)가 로우로 입력되면 출력 신호(Aout)를 다시 로우로 떨어뜨려서 출력 유지한다.

출력 신호(Aout)의 파형이 도2에 나타나 있는데, 여기에서 하이 전압으로 나타나는 시간이 바로 입력 신호(f₁, f₂)의 위상 차이를 나타낸다.

한편, 출력 신호(Aout)에 나타나 있는 위상 차이를 측정하기가 어려우므로 이것을 전압으로 나타내기 위하여 전압 적분 출력부(50)는 출력 신호(Aout)를 입력받아서 제3 캐패시터(C3)를 이용하여 적분하여 전압 신호(Bout)로 출력한다. 결국 전압 신호(Bout) 출력을 보고 그 위상 차이를 알 수 있게 된다.

도2에 전압 신호(Bout)의 파형이 도시되어 있다.

첨부한 도3은 입력 신호(f₁)가 -2.5V ∼ 2.5V 사이에서 변하는 사인파의 파형과 이 입력 신호(f₁)의 기준 전압을 0V로 천이하여 출력하는 전압 수준 변경부(10)의 출력 신호(f₁′)의 파형을 나타낸 것이다.

도4는 위상 신호 발생부(40)의 출력 신호(Aout)의 파형과 전압 적분 출력부(50)의 출력 신호(Bout)의 파형을 나타낸 도면이다.

도4에 도시되어 있듯이, 위상 신호 발생부(40)의 출력 신호(Aout)의 1주기는 333nsec이고 하이 신호의 시간은 188nsec이므로 출력 신호(Aout)의 듀티(duty)는이고, 이에 해당하는 적분 전압 신호(Bout)의 전압은 약 2.5V로 나타난다.

한편 입력 신호(f₁, f₂)의 주파수의 차이는 적분되어 출력 되는 전압 출력 신호(Bout)의 주파수와 같다. 즉, 출력 신호(Bout) 파형의 주기가 1초이면 입력 신호(f_1,f₂)의 주파수 차이가 1Hz이라는 것을 알 수 있다.

그런데 입력 신호(f₁)의 주파수가 입력 신호(f₂)의 주파수 보다 크면 출력 신호(Bout)의 파형은 하강하는 톱니파로 출력되고, 반대로 입력 신호(f₂)의 주파수가 입력 신호(f₁)의 주파수 보다 크면 출력 신호(Bout)의 파형은 상승하는 톱니파로 출력된다.

도5는 입력 신호(f₁)의 주파수가 입력 신호(f₂)의 주파수 보다 큰 경우의 출력 신호(Bout)의 출력 파형이다.

도5에 도시되어 있듯이, 입력 신호(f₁)의 주파수가 3,000,031Hz이고 입력 신호(f₂)의 주파수가 3,000,030Hz로서 입력 신호(f₁)의 주파수가 입력 신호(f₂)의 주파수 보다 1Hz 크면 출력 신호(Bout)는 하강하는 톱니파형으로 나타나고, 그 주기가 1초이므로 결국 출력 신호(Bout)의 주파수가 1Hz를 나타내고, 이것을 통해 입력 신호(f₁)의 주파수가 입력 신호(f₂)의 주파수 보다 1Hz 크다는 것을 알 수가 있다.

도6은 입력 신호(f₁)의 주파수가 입력 신호(f₂)의 주파수 보다 작은 경우의 출력 신호(Bout)의 출력 파형이다.

도6에 도시되어 있듯이, 입력 신호(f₁)의 주파수가 3,000,025Hz이고 입력 신호(f₂)의 주파수가 3,000,029Hz로서 입력 신호(f₁)의 주파수가 입력 신호(f₂)의 주파수 보다 4Hz 작을 경우 출력 신호(Bout)는 상승하는 톱니파형으로 나타나고, 그 주기가 244msec이므로 결국 출력 신호(Bout)의 주파수가를 나타내고, 이것을 통해 입력 신호(f₁)의 주파수가 입력 신호(f₂)의 주파수 보다 약 4Hz 작다는 것을 알 수가 있다.

도7은 입력 신호(f_1,f₂)의 주파수가 같지 않을 경우의 출력 신호(Aout, Bout)의 파형도이다.

도7에 도시되어 있듯이, 입력 신호(f₁,f₂)의 주파수가 서로 같지 않을 경우 두 신호의 위상 차이를 나타내는 출력 신호(Aout)는 위상차 0° ∼ 360°까지 누적되면서 위상이 반전되어 나타나고, 그 위상 차이가 전압으로 적분되어 나타나는 출력 신호(Bout)의 주파수는 두 신호의 주파수 차이를 나타낸다.

이상에서와 같이 이 발명의 실시예에서, 디지탈 소자를 사용하여 회로를 구성함으로써 입력 파형의 주파수 대역 및 파형의 형태에 무관하게 동작되는 주파수 오차 및 위상 오차 검출 장치를 제공할 수 있다.

Claims

제1 입력 신호와 제2 입력 신호를 받아서 각 입력 신호의 기준 전압 수준을 변경시켜 제1 변경 신호와 제2 변경 신호로 출력하는 전압 수준 변경 수단과;

상기 전압 수준 변경 수단으로부터 상기 변경 신호를 입력받아서 각 변경 신호의 전압이 일정 전압을 넘지 못하도록 제한하여 제1 제한 신호 및 제2 제한 신호로 출력하는 전압 수준 제한 수단과;

상기 전압 수준 제한 수단으로부터 상기 제한 신호를 입력받아서 각 제한 신호의 전압이 변화될 때를 검출하여 그 시간에 제1 펄스 신호와 제2 펄스 신호를 출력하는 전압 변화 검출 수단과;

상기 전압 변화 검출 수단으로부터 상기 펄스 신호를 입력받아서 각 펄스 신호의 발생 시간 차이를 검출하여 그 시간 차이에 해당되는 폭을 갖는 위상 신호를 출력하는 위상 신호 발생 수단과;

상기 위상 신호 발생 수단으로부터 상기 위상 신호를 입력받아서 적분하여 해당 전압 신호를 출력하는 전압 적분 출력 수단을 포함하는 주파수 오차 및 위상 오차 검출 장치.
제1항에 있어서, 상기한 전압 수준 변경 수단은 일측 단자가 제1 입력 신호에 연결되어 있는 제1 캐패시터와,

양극 단자가 상기 제1 캐패시터의 타측 단자와 제1 변경 신호에 연결되어 있고 음극 단자가 접지되어 제1 입력 신호에 의한 전류 흐름 방향을 제어하는 제1 다이오드와,

상기 제1 다이오드의 양극 단자와 접지 사이에 연결되어 있는 제1 저항과,

일측 단자가 제2 입력 신호에 연결되어 있는 제2 캐패시터와,

양극 단자가 상기 제2 캐패시터의 타측 단자와 제2 변경 신호에 연결되어 있고 음극 단자가 접지되어 제1 입력 신호에 의한 전류 흐름 방향을 제어하는 제2 다이오드와,

상기 제2 다이오드의 양극 단자와 접지 사이에 연결되어 있는 제2 저항을 포함하는 주파수 오차 및 위상 오차 검출 장치.
제1항에 있어서, 상기한 전압 수준 제한 수단은 양극 단자가 제1 변경 신호와 제1 제한 신호에 연결되어 있고 음극 단자가 접지되어 상기 변경 신호의 전압이 5V보다 클 경우 상기 제한 신호가 5V를 유지하도록 하는 제1 제너 다이오드와,

양극 단자가 제2 변경 신호와 제2 제한 신호에 연결되어 있고 음극 단자가 접지되어 상기 변경 신호의 전압이 5V보다 클 경우 상기 제한 신호가 5V를 유지하도록 하는 제2 제너 다이오드를 포함하는 주파수 오차 및 위상 오차 검출 장치.
제1항에 있어서, 상기한 전압 변화 검출 수단은 제1 제한 신호를 입력받아서 상기 제한 신호가 하이 신호에서 로우 신호로 떨어질 때 제1 펄스 신호를 출력하는 제1 멀티바이브레이터와,

제2 제한 신호를 입력받아서 상기 제한 신호가 하이 신호에서 로우 신호로 떨어질 때 제2 펄스 신호를 출력하는 제2 멀티바이브레이터를 포함하며,

상기 제1멀티 바이브레이터의 제어 단자와 전원 전압 사이에 연결되어 있는 제3 저항의 저항값에 의하여 상기 제1 펄스 신호의 듀티가 정해지고,

상기 제2멀티 바이브레이터의 제어 단자와 전원 전압 사이에 연결되어 있는 제4 저항의 저항값에 의하여 상기 제2 펄스 신호의 듀티가 정해지는 주파수 오차 및 위상 오차 검출 장치.
제4항에 있어서, 상기 제1 펄스 신호는 하이 신호로 출력되다가 상기 제1 제한 신호가 로우 신호로 떨어질 때 로우 신호로 출력된 후 일정 시간 후에 다시 하이 신호로 출력되고,

상기 제2 펄스 신호는 하이 신호로 출력되다가 상기 제2 제한 신호가 로우 신호로 떨어질 때 로우 신호로 출력된 후 일정 시간 후에 다시 하이 신호로 출력되는 주파수 오차 및 위상 오차 검출 장치.
제5항에 있어서, 상기한 일정 시간은 상기 제3 저항과 제4 저항의 저항값이 2KΩ일 때 30nsec 이상인 주파수 오차 및 위상 오차 검출 장치.
제1항에 있어서, 상기한 위상 신호 발생 수단은 프리셋 단자로 제1 펄스 신호를 입력받고 클리어 단자로 상기 제2 펄스 신호를 입력받아서 제1 펄스 신호가 로우 신호로 떨어질 때 상기 위상 신호로 하이 신호를 출력하여 유지하고, 상기 제2 펄스 신호가 로우 신호로 떨어질 때 상기 위상 신호로 로우 신호를 출력하여 유지하는 디 플립플롭을 포함하는 주파수 오차 및 위상 오차 검출 장치.
제1항에 있어서, 상기한 전압 적분 출력 수단은 일측 단자로 상기 위상 신호를 입력받아서 그 신호의 전압을 가변시켜 타측 단자로 출력하는 가변 저항과,

상기 가변 저항의 타측 단자와 접지 사이에 연결되어 상기 가변 저항으로부터 출력되는 전압을 적분하여 상기 전압 신호로 출력하는 제3 캐패시터를 포함하는 주파수 오차 및 위상 오차 검출 장치.