JP3455008B2

JP3455008B2 - 光信号復調装置

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Publication number: JP3455008B2
Application number: JP09153796A
Authority: JP
Inventors: 芳廣大塚
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1996-04-12
Filing date: 1996-04-12
Publication date: 2003-10-06
Anticipated expiration: 2016-04-12
Also published as: JPH09284231A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば、光リモコ
ンなど、光通信デバイスに供され、特定周波数のパルス
によって、変調された光コード信号を受信して復調する
光信号復調装置に関するものである。

【０００２】

【従来の技術】例えば、赤外線などの光を媒体にした光
通信装置は、電波を用いた通信方式に比べて通信範囲を
限定しやすく、混信しにくい点から、家電製品のリモコ
ンなどとして、従来より広く使われている。近年では、
コンピュータなどの通信装置としても採用され、これか
らの発展が益々期待されている。

【０００３】上記従来の光通信装置では、例えば、図示
しない光信号送信装置が、図１３の（ａ）に示すような
コード信号を、図１３の（ｂ）に示すように、特定の周
波数のパルスによって変調し、パルス変調コード信号と
して送出している。図１２に示す光信号復調装置におい
て、フォトダイオード１０１は、当該パルス変調コード
信号を光電流信号に変換する。また、前置アンプ部１０
２は、該光信号を電流−電圧変換し（図１３の（ｃ）に
示すｖ_o102）、その後、ＡＣアンプ部１０３は、当該ｖ
_o102の交流成分を増幅する（図１３の（ｄ）に示すｖ
_o103）。

【０００４】さらに、バンドパスフィルタ１０４は、定
電流回路１１０から供給される電流により指定された周
波数成分を、ＡＣアンプ部１０３の出力信号ｖ_o103から
弁別し、積分回路１０５は、バンドパスフィルタ１０４
の出力信号ｖ_o104を積分する（図１３の（ｅ）参照）。
コンパレータ１０６は、バンドパスフィルタ１０４の出
力信号ｖ_o104および積分回路１０５の出力信号ｖ_o105を
比較し、出力信号ｖ_o1 ₀₄が大きい期間、出力信号ｖ_o106
をハイレベルに、小さい期間は、出力信号ｖ_o1 ₀₆をロー
レベルにする（図１３の（ｆ）参照）。

【０００５】さらに、コンパレータ１０６の後段には、
順方向に接続されたダイオード１０７ａを介して、直列
に接続された抵抗１０７ｂおよびコンデンサ１０７ｃか
らなる復調用積分回路１０７が設けられている。また、
抵抗１０７ｂおよびコンデンサ１０７ｃの接続点には、
所定の電流を吸収する放電用定電流源１０７ｄが接続さ
れている。

【０００６】これにより、コンデンサ１０７ｃは、上記
コンパレータ１０６の出力電圧ｖ_o1 ₀₆がハイレベルの
間、抵抗１０７ｂによって、時定数Ｃ・Ｒで充電され、
出力電圧ｖ_o106がローレベルの間は、放電用定電流源１
０７ｄによって、時定数Ｃ×Δｖ_o107／Ｉで放電され
る。なお、各時定数の式において、Ｃは、コンデンサ１
０７ｃの容量、Ｒは、抵抗１０７ｂの抵抗値、Δｖ_o107
は、放電によるコンデンサ１０７ｃの両端電圧ｖ_o107の
電圧変化をそれぞれ示している。この結果、コンデンサ
１０７ｃの両端電圧ｖ_o107は、図１３の（ｇ）に示すよ
うに、コンパレータ１０６の出力電圧ｖ_o106がハイレベ
ルの期間に上昇し、ローレベルの期間下降する。

【０００７】さらに、復調用コンパレータ１０８は、抵
抗１０８ａおよび１０８ｂによって、電源電圧Ｖ_ccを分
圧して生成した基準電圧ｖ_c1と、コンデンサ１０７ｃの
両端電圧ｖ_o107とを比較して、両端電圧ｖ_o107の方が大
きい間、ハイレベルの信号を出力する。この結果、光信
号復調装置は、図１３の（ｈ）に示すように、図１３の
（ａ）に示すパルス幅Ｔ_inのコード信号に対応して、パ
ルス幅Ｔ_outのコード信号を復調する。

【０００８】

【発明が解決しようとする課題】しかしながら、上記従
来の構成の光信号復調装置では、図１２に示す復調用積
分回路１０７がコンパレータ１０６の出力信号ｖ_o106へ
忠実に応答しない。したがって、復調用コンパレータ１
０８の出力、すなわち、光信号復調装置の復調信号にお
いて、パルス幅Ｔ_outは、所望のパルス幅Ｔ_inと一致せ
ず、パルス幅歪みが発生するという問題を生じている。

【０００９】また、例えば、赤外線を用いたリモコンな
どでは、主要なノイズ源として、商用電源周波数にて点
灯している蛍光灯が挙げられるが、上記復調用積分回路
１０７を構成する抵抗１０７ｂおよびコンデンサ１０７
ｃの値が小さくバラついた場合、光信号復調装置は、光
コード信号と上記光ノイズとを判別できず、誤動作する
虞れがある。特に、上記抵抗１０７ｂおよびコンデンサ
１０７ｃを集積回路中に構成した場合、それぞれの値の
バラツキが大きいため、誤動作を起こしやすく、問題の
解決が重要な課題となっている。

【００１０】本発明は、上記の問題点を鑑みてなされた
ものであり、その目的は、送信したコード信号のパルス
幅を正確に復調でき、誤動作を起こしにくい光信号復調
装置を実現することにある。

【００１１】

【課題を解決するための手段】請求項１の発明に係る光
信号復調装置は、上記課題を解決するために、特定周波
数のパルスによって変調された光コード信号を受信する
受光素子と、上記受光素子の検出信号から、上記特定周
波数を弁別する弁別手段と、上記弁別手段の弁別信号を
パルス信号に変換する変換手段とを有する光信号復調装
置において、以下の手段を講じたことを特徴としてい
る。

【００１２】すなわち、リセット信号が入力されること
により、クロック信号を生成するクロック信号生成手段
と、上記パルス信号の立ち上がりを検出し、立ち上がり
時点において、上記クロック信号生成手段に上記リセッ
ト信号を供給することにより、上記クロック信号生成手
段が生成するクロック信号を上記パルス信号に同期させ
る同期制御手段と、上記パルス信号と上記クロック信号
とが入力され、上記クロック信号に基づいて動作し、該
クロック信号に同期した上記パルス信号のパルス数を数
え、数えたパルス数が所定の下限値を越えた場合、パル
ス数に応じたパルス幅のコード信号を復調して出力する
計数手段とを備えている。

【００１３】上記構成において、例えば、フォトダイオ
ードなどからなる受光素子は、光コード信号を受光す
る。弁別手段は、該受光素子の検出信号から、特定周波
数を弁別する。これにより、該特定周波数のパルスにて
変調された光コード信号の成分が取り出される。さら
に、変換手段は、弁別手段の出力信号を整形して、パル
ス状の信号に変換する。

【００１４】同期制御手段は、例えば、出力変化などか
ら、パルス信号の位相を識別し、クロック信号生成手段
は、該同期制御手段の指示に基づき、生成するクロック
信号を該パルス信号と同期させる。これにより、クロッ
ク信号生成手段は、上記パルス信号に同期したクロック
信号を生成する。

【００１５】例えば、シフトレジスタ回路などから構成
される計数手段は、上記クロック信号に基づいて動作
し、上記パルス信号から、該クロック信号に同期したパ
ルスの数を数える。さらに、計数手段は、計数したパル
ス数が所定の下限値を越えた場合、該パルス信号を光コ
ード信号と判断し、該パルス数に応じたパルス幅のコー
ド信号を出力する。

【００１６】上記構成では、計数手段は、クロック信号
に同期したパルス信号のパルス数を数えている。したが
って、受光素子がノイズを受光して、クロック信号に同
期しないパルス信号が生成された場合、あるいは、受光
したパルス数が上記下限値に満たない場合、計数手段
は、該コード信号を出力しない。この結果、光信号復調
装置において、ノイズと信号との分離特性を向上させる
ことができる。

【００１７】さらに、計数手段は、計数したパルス数に
基づいて、出力するコード信号のパルス幅を決定してい
る。したがって、従来の積分回路を用いて包絡線検波す
る場合のように、該積分回路を構成する抵抗や容量のバ
ラツキによるコード信号のバラツキが発生せず、復調す
るコード信号のパルス幅を、上記パルス数に対して常に
一定にすることができる。この結果、復調信号のパルス
幅は、変調する前のパルス幅と同一になり、復調時の波
形歪みを削減することができる。

【００１８】また、請求項２の発明に係る光信号復調装
置は、請求項１記載の発明の構成において、上記クロッ
ク信号生成手段は、上記クロック信号の基本クロックを
生成する発振器を備えており、該発振器には、上記同期
制御手段の指示に応じて、出力をリセットするセットリ
セットフリップフロップ回路が設けられていることを特
徴としている。

【００１９】上記構成では、発振器は、所定の周波数に
て発振して、クロック信号の基本クロックを生成してい
る。同期制御手段の指示があると、発振器に設けられた
セットリセットフリップフロップ回路は、発振器の出力
をリセットする。上記セットリセットフリップフロップ
回路は、例えば、２つのＮＡＮＤ回路を用いた簡素な回
路で実現できる。したがって、大規模な回路を用いるこ
となく、クロック信号生成手段を構成できる。この結
果、光信号復調装置を製作する際のコストを抑えること
ができる。

【００２０】さらに、請求項３の発明に係る光信号復調
装置は、請求項２記載の発明の構成において、上記クロ
ック信号生成手段は、上記発振器の出力を分周すると共
に、上記同期制御手段の指示に応じてリセットされる分
周器と、上記発振器の出力と当該分周器の出力とから、
クロック信号を生成する出力部とを備えていることを特
徴としている。

【００２１】上記構成では、分周器は、発振器の生成す
る基本クロックを分周し、出力部は、該分周器の出力
と、基本クロックとから、クロック信号を生成する。ま
た、上記分周器は、上記同期制御手段の指示に応じて、
リセットされる。

【００２２】ところで、分周器が単に発振器の出力を分
周している場合、パルス信号と基本クロックとが同期し
ていても、パルス信号とクロック信号との位相差は、最
初のパルス信号が入力した時点での分周器の状態によっ
て、互いに異なる虞れがある。ところが、分周器が同期
制御手段の指示に応じて出力をリセットすることによっ
て、分周器を用いた場合でも、パルス信号とクロック信
号との位相差を保つことができる。

【００２３】また、上記分周器および出力部は、例え
ば、Ｄ型フリップフロップやＮＡＮＤ回路などの簡素な
回路で実現できる。したがって、光信号復調装置を製作
する際のコストを抑えることができる。

【００２４】一方、請求項４の発明に係る光信号復調装
置は、請求項１、２、または３記載の発明の構成におい
て、上記クロック信号生成手段の発振周波数と、上記弁
別手段が弁別する周波数との双方を決定する外付け抵抗
を備えていることを特徴としている。

【００２５】それゆえ、外付けの抵抗を用いることによ
って、集積回路内に設けた抵抗によって決定する場合に
比べて、両周波数を精度良く決定することができる。さ
らに、抵抗の値が僅かにバラついた場合でも、誤差が同
一となるので、両周波数の比率を一定にできる。これに
より、光信号復調装置の復調時のパルス幅歪みをさらに
低減できる。加えて、弁別手段とクロック信号生成手段
とで外付け抵抗を共用しているので、個別に設ける場合
に比べて、部品点数を削減できる。

【００２６】また、請求項５の発明に係る光信号復調装
置は、請求項１、２、３、または４記載の発明の構成に
おいて、上記計数手段の下限値は、５以上に設定されて
いることを特徴としている。

【００２７】上記構成において、光信号復調装置の主要
なノイズ源となる蛍光灯は、通常、５回未満のノイズを
発生させるが、計数手段は、５回未満のノイズが入力さ
れても、コード信号を出力しない。したがって、蛍光灯
の出すノイズ光に対して応答しない光信号復調装置を実
現することができる。

【００２８】さらに、請求項６の発明に係る光信号復調
装置は、請求項５の構成において、上記計数手段は、上
記クロック信号にて動作する下限値に応じた段数のＤ型
フリップフロップからなるシフトレジスタ回路と、該シ
フトレジスタ回路の出力に基づいて、コード信号を出力
する出力論理回路とを備えていることを特徴としてい
る。

【００２９】上記構成では、上記シフトレジスタ回路
は、下限値の分だけ、入力されるパルス信号を遅延させ
る。出力ゲートは、パルス数が下限値を越えた場合、各
段のＤ型フリップフロップの出力から、コード信号を生
成する。上記シフトレジスタ回路および出力論理回路
は、例えば、Ｄ型フリップフロップと、ＮＡＮＤ回路な
どの基本的な論理回路により実現できる。この結果、精
度良くかつバラツキの少ない光信号復調装置を簡易な構
成で実現できる。

【００３０】

【発明の実施の形態】本発明の一実施形態について図１
ないし図１１に基づいて説明すると以下の通りである。
本実施形態に係る光信号復調装置は、例えば、リモコン
装置などに供され、光信号送信装置によって、特定の周
波数でパルス変調された光コード信号を復調するために
用いられている。

【００３１】上記光信号復調装置は、図１に示すよう
に、図示しない光信号送信装置からの光信号を電気信号
に変換するフォトダイオード（受光素子）１と、該電気
信号を増幅する前置アンプ部２およびＡＣアンプ部３
と、該ＡＣアンプ部３の出力信号ｖ_o3から特定の周波数
成分を弁別するバンドパスフィルタ（弁別手段）４と、
該バンドパスフィルタ４の出力信号ｖ_o4をパルス状の信
号ｖ_o6へ変換する積分回路５およびコンパレータ（変換
手段）６とを備えている。

【００３２】さらに、本実施形態に係る光信号復調装置
には、上記コンパレータ６とコンデンサＣ１を介して接
続され、その出力信号ｖ_o6の変化を検出する出力変化検
出回路（同期制御手段）７と、発振器８１、分周器８
２、およびＮＡＮＤ回路（出力部）８３から構成され、
該出力変化検出回路７の指示に従い、上記パルス信号ｖ
_o6に同期したクロック信号を生成するクロック生成部
（クロック信号生成手段）８と、上記パルス信号ｖ_o6に
おいて、該クロック生成部８が生成したクロック信号ｖ
_o8と同期したパルス数を数え、パルス数が所定の数を越
えた場合、該パルス数に応じたパルス幅のコード信号ｖ
_oを出力するデジタル計数回路（計数手段）９とが設け
られている。加えて、光信号復調装置は、上記バンドパ
スフィルタ４の中心周波数と、上記発振器８１の発振周
波数とを決定するために、各回路４・８１へ定電流Ｉ₁₀
を、それぞれ供給する定電流回路１０が設けられてい
る。

【００３３】上記前置アンプ部２は、フォトダイオード
１のカソードが入力側に接続された前置アンプ２ａと、
該前置アンプ２ａの入出力間を接続する帰還用抵抗２ｂ
とを備えている。これにより、フォトダイオード１は、
外部の光を受光して、受光量の変化を出力電流の変化へ
と変換し、上記前置アンプ２ａは、フォトダイオード１
の出力光電流を、電流−電圧変換できる。なお、上記フ
ォトダイオード１のアノードは、接地されている。

【００３４】さらに、上記ＡＣアンプ部３は、オペアン
プ３ａと、該オペアンプ３ａの入出力間に設けられた抵
抗３ｂと、該オペアンプ３ａの入力に一端が接続される
抵抗３ｃとを備えている。さらに、当該抵抗３ｃの他端
と上記前置アンプ部２との間には、コンデンサ３ｄが設
けられており、前置アンプ部２とオペアンプ３ａとをＡ
Ｃ結合している。これにより、ＡＣアンプ部３は、上記
前置アンプ部２の出力信号ｖ_o2の交流成分を所定の増幅
率で増幅できる。なお、抵抗３ｂおよび３ｃの値を、そ
れぞれＲ_3b、Ｒ_3cとすると、ＡＣアンプ部３の増幅率
は、Ｒ_3b／Ｒ_3cとなる。

【００３５】上記ＡＣアンプ部３の後段に設けられたバ
ンドパスフィルタ４は、例えば、オペアンプなどによっ
て構成されたアクティブフィルタである。該バンドパス
フィルタ４の中心周波数は、上記定電流回路１０から供
給される電流値に基づいて決定される。これにより、Ａ
Ｃアンプ部３から入力される信号ｖ_o3から、光コード信
号の周波数に応じた特定周波数を弁別できる。

【００３６】上記積分回路５は、出力端子と反転入力端
子とが互いに接続されたトランスコンダクタンスアンプ
（電流出力型差動アンプ）５ａを備えており、非反転入
力端子の電位、すなわち、バンドパスフィルタ４の出力
電圧ｖ_o4に応じた電流値Ｉ_5aを出力できる。また、該ト
ランスコンダクタンスアンプ５ａの出力端子は、コンデ
ンサ５ｂを介して接地されている。さらに、該出力端子
には、一定値の電流Ｉ_5cを供給する定電流源５ｃが接続
される。これにより、コンデンサ５ｂは、Ｉ_5a−Ｉ_5cに
よって充電され、Ｉ_5cによって放電される。したがっ
て、積分回路５は、上記出力信号ｖ_o4の積分値を、コン
デンサ５ｂの電位差ｖ_o5として出力できる。また、上記
定電流源５ｃの電流値Ｉ_5cは、Ｉ_5a−Ｉ_5c＞Ｉ_5c、すな
わち、Ｉ_5c＜Ｉ_5a／２に設定されている。

【００３７】また、上記コンパレータ６は、オペアンプ
などによって実現され、バンドパスフィルタ４の出力信
号ｖ_o4と、積分回路５の出力信号ｖ_o5とを比較し、ｖ_o4
が大きいか否かを２値レベルの信号として出力できる。
これにより、出力信号ｖ_o4をパルス状の信号ｖ_o6へ変換
できる。

【００３８】さらに、本実施形態に係る出力変化検出回
路７は、上記パルス信号ｖ_o6をコンデンサＣ１を介して
受け取り、立ち上がりなど、上記信号ｖ_o6の出力変化を
検出し、後述のクロック生成部８へリセット信号として
送出できる。これにより、上記クロック生成部８が出力
するクロック信号ｖ_o8と、上記信号ｖ_o6との位相差を調
整できる。

【００３９】上記クロック生成部８に設けられた発振器
８１は、定電流回路１０より供給される定電流Ｉ₁₀に基
づいて、所定の周波数で発振できる。また、分周器８２
は、Ｄ型フリップフロップによって構成された同期型の
分周器であり、上記発振器８１の出力を２分周すること
ができる。さらに、ＮＡＮＤ回路８３は、上記発振器８
１および分周器８２の出力の論理積の否定を取ってクロ
ック信号ｖ_o8を生成できる。上記発振器８１および分周
器８２は、上記出力変化検出回路７からのリセット信号
により、リセットされる。これにより、クロック生成部
８は、所定の周波数を持ち、かつ、コンパレータ６の出
力信号ｖ_o6と位相差のないクロック信号ｖ_o8を生成し
て、デジタル計数回路９へ出力できる。

【００４０】ここで、上記出力変化検出回路７およびク
ロック生成部８に設けられた発振器８１の具体的な構成
例について、図２および図３を参照して説明すると、以
下の通りである。

【００４１】すなわち、図２に示すように、本実施形態
に係る発振器８１は、所定の時定数で充放電を繰り返
し、該発振器８１の発振周波数を決定するコンデンサ８
１ａと、該発振器８１の電流源となる定電流源８１ｂ
と、上記コンデンサ８１ａの両端電圧ｖ₁の上限値ある
いは下限値となる基準電圧ｖ₂およびｖ₃を生成する定
電圧源８１ｃと、上記基準電圧ｖ₂あるいはｖ₃と、上
記両端電圧ｖ₁とをそれぞれ比較する第１および第２コ
ンパレータ８１ｄ・８１ｅとを備えている。さらに、当
該発振器８１には、互いにたすき掛けされたＮＡＮＤ回
路８１ｆ・８１ｇとから構成され、上記両コンパレータ
８１ｄ・８１ｅによってセットあるいはリセットされる
セットリセットフリップフロップ回路（以下では、ＲＳ
−ＦＦ回路と称する）８１ｈと、該ＲＳ−ＦＦ回路８１
ｈの出力に応じて、上記コンデンサ８１ａの充放電を制
御する充放電制御回路８１ｉとが設けられている。

【００４２】上記定電流源８１ｂは、互いにベースが接
続されたＰＮＰ型のトランジスタＱ₁₁ないしＱ₁₅からな
るカレントミラー回路を備えている。トランジスタＱ₁₁
のコレクタとベースとは、互いに接続されており、さら
に、図１に示す定電流回路１０から所定の定電流Ｉ₁₀が
供給されている。また、トランジスタＱ₁₂のコレクタ
は、コンデンサ８１ａを介して接地されており、トラン
ジスタＱ₁₃ないしＱ₁₅の各コレクタは、それぞれ、第１
コンパレータ８１ｄ、第２コンパレータ８１ｅ、およ
び、充放電制御回路８１ｉに接続されている。一方、ト
ランジスタＱ₁₁ないしＱ₁₅の各エミッタには、電源電圧
Ｖ_ccが印加される。これにより、定電流源８１ｂは、上
記各回路８１ａ・８１ｄ・８１ｅ・８１ｉへ、定電流Ｉ
₁₀を供給することができる。

【００４３】また、定電圧源８１ｃは、ベースとコレク
タとが互いに接続されたＮＰＮ型のトランジスタＱ₁₆を
備えている。該トランジスタＱ₁₆のコレクタには、さら
に、電源Ｖ_ccが印加されており、そのエミッタは、直列
に接続された抵抗Ｒ₁₁・Ｒ₁₂・Ｒ₁₃を介して接地されて
いる。したがって、抵抗Ｒ₁₁・Ｒ₁₂・Ｒ₁₃に流れる電流
は、一定の値、すなわち、（Ｖ_cc−Ｖ_BE）／（Ｒ₁₁＋Ｒ
₁₂＋Ｒ₁₃）に保たれる。なお、上式のＶ_BEは、ＮＰＮ型
トランジスタＱ₁₆のベース−エミッタ間電圧である。図
２ないし図３に示すトランジスタは、集積回路上に形成
されているため、以下では、各ＮＰＮ型トランジスタの
ベース−エミッタ間電圧を特に区別せず、Ｖ_BEで表す。

【００４４】この結果、定電圧源８１ｃは、抵抗Ｒ₁₁と
Ｒ₁₂との接続点の電位ｖ₁、および、抵抗Ｒ₁₂とＲ₁₃と
の接続点の電位ｖ₂を、下式（１）および（２）に示す
ように、ｖ₂＝（Ｖ_cc−Ｖ_BE）×（Ｒ₁₂＋Ｒ₁₃）／（Ｒ₁₁＋Ｒ₁₂＋Ｒ₁₃）・・・（１）ｖ₃＝（Ｖ_cc−ｖ_BE）×Ｒ₁₃／（Ｒ₁₁＋Ｒ₁₂＋Ｒ₁₃）・・・（２）一定の値に維持することができる。

【００４５】さらに、第１コンパレータ８１ｄは、比較
対象である電圧ｖ₁あるいはｖ₂が、それぞれのベース
に印加されるトランジスタＱ₂₁およびＱ₂₂と、カレント
ミラー回路を構成し、両トランジスタＱ₂₁・Ｑ₂₂のコレ
クタから、トランジスタＱ_２１のコレクタが出力する電
流と同一量の電流を吸収するＮＰＮ型のトランジスタＱ
_２３・Ｑ₂₄と、上記トランジスタＱ₂₂のコレクタにベー
スが接続され、トランジスタＱ₂₁よりもトランジスタＱ
₂₂の方が多量の電流を流した場合に導通するトランジス
タＱ₂₅とを備えている。

【００４６】上記トランジスタＱ₂₁のベースは、コンデ
ンサ８１ａを介して接地されており、トランジスタＱ₂₂
のベースは、定電圧源８１ｃの抵抗Ｒ₁₁およびＲ₁₂の接
続点に接続されている。これにより、両トランジスタＱ
₂₁・Ｑ₂₂のベースには、比較対象であるコンデンサ８１
ａの両端電圧ｖ₁、および、定電圧源８１ｃにて生成し
たコンデンサ８１ａの上限電圧ｖ₂がそれぞれ印加され
る。

【００４７】また、トランジスタＱ₂₁およびＱ₂₂のエミ
ッタは、定電流源８１ｂに設けられたトランジスタＱ₁₃
のコレクタに接続されている。一方、両トランジスタＱ
₂₁およびＱ₂₂のコレクタは、上記トランジスタＱ₂₃ある
いはＱ₂₄のコレクタへ、それぞれ接続されている。該ト
ランジスタＱ₂₃のベースとコレクタとは互いに接続され
ており、両トランジスタＱ₂₃・Ｑ₂₄のエミッタは、接地
されている。

【００４８】また、トランジスタＱ₂₅において、そのベ
ースは、トランジスタＱ₂₂のコレクタとトランジスタＱ
₂₄のコレクタとの交点に接続されており、そのコレクタ
は、上記ＲＳ−ＦＦ回路８１ｈのセット端子、すなわ
ち、ＮＡＮＤ回路８１ｆの一方の入力へ接続されてい
る。なお、該トランジスタＱ₂₅のエミッタは、接地され
ている。

【００４９】これにより、コンデンサ８１ａの両端電圧
ｖ₁と、定電圧源８１ｃにて生成した上限電圧ｖ₂とを
比較し、上限電圧ｖ₂の方が大きい場合に、トランジス
タＱ₂₅を導通させる。この結果、ＮＡＮＤ回路８１ｆへ
ローレベルの信号を入力して、ＲＳ−ＦＦ回路８１ｈを
セットできる。

【００５０】一方、第２コンパレータ８１ｅは、上述し
た第１コンパレータ８１ｄと同様の構成であり、トラン
ジスタＱ₂₁ないしＱ₂₅に対応して、トランジスタＱ₃₁な
いしＱ₃₅を備えている。ただし、第２コンパレータ８１
ｅでは、上記トランジスタＱ₃₁のベースは、定電圧源８
１ｃに設けられた抵抗Ｒ₁₂とＲ₁₃との接続点に接続され
ており、トランジスタＱ₃₂のベースは、上記コンデンサ
８１ａの接地していない方の端部８１ｊへ接続されてい
る。また、トランジスタＱ₃₅のコレクタは、ＲＳ−ＦＦ
回路８１ｈのリセット端子、すなわち、ＮＡＮＤ回路８
１ｇの入力の一方へ接続される。なお、それ以外の接続
は、第１コンパレータ８１ｄと同様である。

【００５１】これにより、第２コンパレータ８１ｅは、
コンデンサ８１ａの両端電圧ｖ₁、および、定電圧源８
１ｃにて生成される下限電圧ｖ₃を比較して、ｖ₁＜ｖ
₃の場合、トランジスタＱ₃₅を導通させて、ＮＡＮＤ回
路８１ｇへローレベルの信号を印加し、ＲＳ−ＦＦ回路
８１ｈをリセットできる。

【００５２】また、上記ＲＳ−ＦＦ回路８１ｈにおい
て、両ＮＡＮＤ回路８１ｆ・８１ｇは、互いにたすき掛
けされており、ＲＳ−ＦＦ回路８１ｈの出力となるＮＡ
ＮＤ回路８１ｆの出力は、ＮＡＮＤ回路８１ｇの入力の
一方へ接続され、ＮＡＮＤ回路８１ｇの出力は、ＮＡＮ
Ｄ回路８１ｆの入力の一方へ接続されている。したがっ
て、ＮＡＮＤ回路８１ｆの他方の入力が、ＲＳ−ＦＦ回
路８１ｈのセット端子となり、ＮＡＮＤ回路８１ｇの他
方の入力がリセット端子となる。さらに、これらセット
端子およびリセット端子は、上述のように、上記第１あ
るいは第２コンパレータ８１ｄ・８１ｅと接続されてい
る。

【００５３】上記充放電制御回路８１ｉは、互いにベー
スが接続されたＮＰＮ型のトランジスタＱ₄₁ないしＱ₄₃
と、上記ＮＡＮＤ回路８１ｇの出力に応じて導通し、こ
のカレントミラー回路の動作／動作停止を制御するＮＰ
Ｎ型のトランジスタＱ₄₄とを備えている。上記トランジ
スタＱ₄₁において、互いに接続されたコレクタおよびベ
ースは、定電流源８１ｂに設けられたトランジスタＱ₁₅
のコレクタへ接続されている。また、トランジスタＱ₄₂
およびＱ₄₃において、両者のコレクタは、コンデンサ８
１ａの端部８１ｊへと接続されている。上記トランジス
タＱ₄₁ないしＱ₄₃により、カレントミラー回路が形成さ
れる。さらに、上記トランジスタＱ₄₄において、コレク
タは、上記トランジスタＱ₄₁のコレクタと上記トランジ
スタＱ₁₅のコレクタとの接続点へ、ベースは、上記ＮＡ
ＮＤ回路８１ｇの出力へそれぞれ接続されている。な
お、各上記トランジスタＱ₄₁ないしＱ₄₄のエミッタは、
それぞれ接地されている。

【００５４】これにより、ＲＳ−ＦＦ回路８１ｈの反転
出力、すなわち、ＮＡＮＤ回路８１ｇの出力がローレベ
ルの場合、トランジスタＱ₄₄が遮断され、トランジスタ
Ｑ₄₁ないしＱ₄₃からなるカレントミラー回路が動作す
る。この結果、トランジスタＱ₄₂およびＱ₄₃のコレクタ
からは、トランジスタＱ₄₁へ流れる電流量、すなわち、
定電流源８１ｂより供給される電流値Ｉ₁₀と同一の電流
が吸収される。したがって、充放電制御回路８１ｉがコ
ンデンサ８１ａから吸収する電流量Ｉ_81iは、２×Ｉ₁₀
となる。

【００５５】ところで、コンデンサ８１ａには、上記定
電流源８１ｂから、一定の電流Ｉ₁₀が常時供給されてい
る。したがって、充放電制御回路８１ｉが電流を吸収し
ている間、コンデンサ８１ａからは、一定の電流Ｉ₁₀−
Ｉ_81i、すなわち、Ｉ₁₀が放電され、充放電制御回路８
１ｉが電流を吸収していない間は、一定の電流Ｉ₁₀がコ
ンデンサ８１ａへ充電される。この結果、充放電制御回
路８１ｉは、ＮＡＮＤ回路８１ｇの出力に応じて、コン
デンサ８１ａを充電するか否かを制御できる。

【００５６】一方、図３に示すように、出力変化検出回
路７は、図１に示すコンパレータ６の出力変化を検出す
る比較部７１と、上記発振器８１に設けられたコンデン
サ８１ａの端部８１ｊへ接続され、リセット時に導通し
て、該端部８１ｊの電位を下げるトランジスタＱ₅₁と、
該トランジスタＱ₅₁のベースへ定電圧を印加する定電圧
源７２と、当該比較部７１の出力に応じて、上記トラン
ジスタＱ₅₁の導通／遮断を制御する出力制御回路７３と
を備えている。また、比較部７１の出力は、分周器８２
のリセット端子に接続されたＮＰＮ型のトランジスタＱ
₆₂のベースに接続されている。これにより、上記コンパ
レータ６の出力電圧ｖ_o6の変化を比較部７１が検出した
場合、上記トランジスタＱ₆₂を導通させて、分周器８２
をリセットできる。さらに、出力制御回路７３の指示に
より、トランジスタＱ₅₁が導通する。この結果、コンデ
ンサ８１ａの両端電圧ｖ₁を下げて、発振器８１をリセ
ットすることができる。

【００５７】上記比較部７１は、直列に接続された抵抗
Ｒ₅₁およびＲ₅₂によって、電源電圧Ｖ_ccを分圧して生成
した基準電圧ｖ₅₁と、上記コンパレータ６の出力電圧ｖ
_o6とを比較する変化検出コンパレータ７１ａを備えてい
る。該変化検出コンパレータ７１ａの反転入力端子は、
上記抵抗Ｒ₅₁とＲ₅₂との接続点に接続されており、非反
転入力端子は、コンデンサＣ１を介して、上記コンパレ
ータ６と接続されている。また、非反転入力端子と、コ
ンデンサＣ１との接続点は、バイアス抵抗Ｒ₅₃を介して
電源電圧Ｖ_ccへ接続されると共に、バイアス抵抗Ｒ₅₄を
介して接地されている。上記各抵抗Ｒ₅₁ないしＲ₅₄の抵
抗値は、Ｒ₅₄／（Ｒ₅₃＋Ｒ₅₄）＜Ｒ₅₂／（Ｒ₅₁＋Ｒ₅₂）
に設定されている。さらに、変化検出コンパレータ７１
ａは、抵抗Ｒ₅₅を介して、分周器８２に接続されたトラ
ンジスタＱ₆₂および出力制御回路７３に接続されてい
る。この結果、比較部７１は、上記出力電圧ｖ_o6が立ち
上がった場合、上記トランジスタＱ₆₂および出力制御回
路７３へ、ハイレベルの信号を出力し、それ以外の場
合、ローレベルの信号を出力することができる。

【００５８】また、上記定電圧源７２は、図２に示す定
電圧源８１ｃと略同様に、電源電圧Ｖ_ccに接続されたＮ
ＰＮ型のトランジスタＱ₆₁が、直列に接続された抵抗Ｒ
₆₁およびＲ₆₂を介して接地されている構成である。この
結果、定電圧源７２は、抵抗Ｒ₆₁とＲ₆₂との接続点、す
なわち、上記トランジスタＱ₅₁のベースの電位を一定の
電位ｖ_o72に維持することができる。当該基準電圧ｖ
_o72は、トランジスタＱ₆₁のベース−エミッタ間電圧を
Ｖ_BEとすると、下式（３）のように、ｖ_o72＝Ｒ₆₂・（Ｖ_cc−Ｖ_BE）／（Ｒ₆₁＋Ｒ₆₂）・・・（３）となる。

【００５９】上記基準電圧ｖ_o72は、トランジスタＱ₅₁
が導通した場合、そのエミッタ電位ｖ_o73、すなわち、
上記コンデンサ８１ａの両端電圧ｖ₁が、図２に示す定
電圧源８１ｃにて生成したコンデンサ８１ａの下限電圧
ｖ₃よりも低くなるように設定される。したがって、ト
ランジスタＱ₅₁のベース−エミッタ間電圧をＶ_BEとする
と、基準電圧ｖ_o72は、下式（４）のように、ｖ_o72−Ｖ_BE＜ｖ₃ ・・・（４）に設定される。

【００６０】上記出力制御回路７３は、互いにベースが
接続されたＮＰＮ型のトランジスタＱ₇₁およびＱ₇₂を備
えている。トランジスタＱ₇₁のベースとコレクタとは、
互いに接続されており、該ベースには、上記比較部７１
の出力電圧ｖ_o71が印加される。また、トランジスタＱ
₇₂のコレクタは、上記トランジスタＱ₅₁のエミッタに接
続されている。なお、両トランジスタＱ₇₁および₇₂のエ
ミッタは、接地されている。これにより、比較部７１の
出力電圧ｖ_o71がハイレベルの場合、出力制御回路７３
が導通して上記トランジスタＱ₅₁をバイアスできる。

【００６１】この結果、出力変化検出回路７は、図１に
示すコンパレータ６の出力電圧ｖ_o6が立ち上がった場
合、発振器８１に設けられたコンデンサ８１ａの端部８
１ｊの電位をｖ_o73まで下げて、該発振器８１をリセッ
トできる。

【００６２】また、本実施形態に係るデジタル計数回路
９は、図４に示すように、直列に接続されたＤ型フリッ
プフロップ９１ａないし９１ｅからなるシフトレジスタ
部（シフトレジスタ回路）９１と、シフトレジスタ部９
１の出力に基づいて、コード信号を復調する出力ゲート
回路（出力論理回路）９２と、上記シフトレジスタ部９
１を初期化するイニシャルリセット回路９３とを備えて
いる。

【００６３】上記シフトレジスタ部９１において、初段
のＤ型フリップフロップ９１ａでは、上記コンパレータ
６が出力するパルス信号ｖ_o6がＤ入力へ印加され、次段
以降のＤ型フリップフロップ９１ｂないし９１ｅにおい
ては、前段のＱ出力がＤ入力へ印加される。また、Ｄ型
フリップフロップ９１ａないし９１ｅのクロック入力
は、ローアクティブであり、各段のクロック入力（Ｃ
Ｋ）には、上記クロック生成部８にて生成されたクロッ
ク信号ｖ_o8がそれぞれ印加される。

【００６４】これにより、シフトレジスタ部９１は、ク
ロック信号ｖ_o8の立ち下がり毎に、記憶したデータを１
段ずつ後段へシフトして記憶し、初段には、パルス信号
ｖ_o6を記憶させることができる。また、次の立ち下がり
までの間、シフトレジスタ部９１の各段は、それぞれデ
ータを保持しており、当該データをＱ出力より出力して
いる。

【００６５】上記出力ゲート回路９２は、上記Ｄ型フリ
ップフロップ９１ａないし９１ｅのＱ出力、全てのＮＡ
ＮＤを取る５入力ＮＡＮＤ回路９２ａと、全てのＱ出力
のＯＲを演算する５入力ＯＲ回路９２ｂと、セットリセ
ットフリップフロップ（以下では、ＲＳ−ＦＦと称す
る）９２ｃとを備えている。上記ＲＳ−ＦＦ９２ｃは、
２つのＮＡＮＤ回路９２ｄ・９２ｅをたすき掛けして構
成されており、５入力ＮＡＮＤ回路９２ａの出力ｖ_o92a
をセット入力とし、５入力ＯＲ回路９２ｂの出力ｖ_o92b
をリセット入力としている。なお、上記セットおよびリ
セット入力は、共にローアクティブである。

【００６６】これにより、出力ゲート回路９２の出力ｖ
_oのレベルは、５入力ＯＲ回路９２ｂの出力ｖ_92bがハ
イレベルの期間中に、５入力ＮＡＮＤ回路９２ａの出力
ｖ_o9 _2aがローレベルに変化した場合、ハイレベルにな
る。さらに、出力ゲート回路９２は、ｖ_o92aがハイレベ
ルで、ｖ_o92bがハイレベルの期間中、出力ｖ_oのレベル
を維持する。ｖ_o92bがローレベルになると、出力ゲート
回路９２は、その出力ｖ_oをローレベルにする。

【００６７】また、上記イニシャルリセット回路９３
は、Ｄ型フリップフロップ９１ａないし９１ｅのリセッ
ト入力（Ｒ）へ接続されている。これにより、例えば、
電源投入時に、イニシャルリセット回路９３は、シフト
レジスタ部９１が現在記憶しているデータをクリアでき
る。この結果、シフトレジスタ部９１の出力と、これに
基づき算出されるデジタル計数回路９の出力ｖ_oとは、
コード信号の非受信状態と同一になる。

【００６８】さらに、本実施形態に係る定電流回路１０
は、外付け抵抗Ｒ１と、ＮＰＮ型のトランジスタＱ１な
いしＱ３から構成されたカレントミラー回路とを備えて
おり、外付け抵抗Ｒ１によって決められた一定の電流を
上記バンドパスフィルタ４および発振器８１へ供給でき
る。上記トランジスタＱ１ないしＱ３は、ベースが互い
に接続されており、エミッタは、それぞれ接地されてい
る。また、トランジスタＱ１のコレクタは、ベースと接
続されている。当該コレクタには、上記外付け抵抗Ｒ１
を介して電源電圧Ｖ_ccが印加される。また、トランジス
タＱ２のコレクタは、バンドパスフィルタ４へ、トラン
ジスタＱ３のコレクタは、上記発振器８１へ接続されて
いる。これにより、カレントミラー回路が形成され、定
電流回路１０は、バンドパスフィルタ４および発振器８
１へ、一定の電流Ｉ₁₀を供給できる。上記定電流Ｉ
₁₀は、下式（５）に示すように、Ｉ₁₀＝（Ｖ_cc−Ｖ_BE）／Ｒ１・・・（５）外付け抵抗Ｒ１によって決定される。なお、上式におい
て、Ｖ_BEは、トランジスタＱ１のベース−エミッタ間電
圧である。

【００６９】上記構成において、光信号復調装置が光コ
ード信号を受信した場合における各部の動作を図５ない
し図７を参照して説明すると以下の通りである。

【００７０】すなわち、図示しない光信号送信装置は、
図５の（ａ）に示すように、Ｔ_inの期間ハイレベルにあ
るコード信号を所定の周波数のパルスによって変調す
る。さらに、光信号送信装置は、図５の（ｂ）に示すよ
うに、例えば、赤外線などを用いて、変調された信号を
光コード信号として送信する。

【００７１】図１に示す光信号復調装置において、前置
アンプ部２は、フォトダイオード１を用いて上記光コー
ド信号を電気信号へと変換し、図５の（ｃ）に示すよう
に、出力電圧ｖ_o2の変化として出力する。さらに、図５
の（ｄ）に示すように、ＡＣアンプ部３は、該出力信号
ｖ_o2の交流成分を増幅する。

【００７２】バンドパスフィルタ４は、ＡＣアンプ部３
の出力信号ｖ_o3から、特定の周波数の成分を弁別する。
この結果、図５の（ｅ）中、実線で示すように、バンド
パスフィルタ４は、略正弦状の信号ｖ_o4を出力する。な
お、バンドパスフィルタ４の通過帯域は、定電流回路１
０からバンドパスフィルタ４へ供給される電流量Ｉ₁₀に
よって決定される。

【００７３】また、積分回路５は、上記出力信号ｖ_o4を
積分する。積分回路５において、トランスコンダクタン
スアンプ５ａの出力電流をＩ_5a、定電流源５ｃが供給す
る電流をＩ_5cとすると、コンデンサ５ｂの充電は、Ｉ_5a
−Ｉ_5c、放電は、Ｉ_5cによって行われる。したがって、
放電する際の時定数は、（Ｃ_5b×Δｖ_o5）／Ｉ_5cとな
り、充電する際の時定数は、（Ｃ_5b×Δｖ_o5）／（Ｉ_5a
−Ｉ_5C）となる。さらに、定電流源５ｃの電流値は、Ｉ
_5a−Ｉ_5c＜Ｉ_5cに設定されているので、放電の時定数
は、充電の時定数よりも大きくなる。したがって、図５
の（ｅ）中、破線で示すように、積分回路５の出力電圧
ｖ_o5は、パルス変調コード信号を受信する度に上昇す
る。この結果、後段のコンパレータ６におけるノイズマ
ージンを上昇させることができる。

【００７４】コンパレータ６は、バンドパスフィルタ４
の出力電圧ｖ_o4と、積分回路５の出力電圧ｖ_o5とを比較
して、図５の（ｆ）に示すように、ｖ_o5が大きい場合
は、ハイレベル、ｖ_o5が小さい場合は、ローレベルとな
るパルス状の信号ｖ_o6を出力する。該パルス状の信号ｖ
_o6は、出力変化検出回路７およびデジタル計数回路９へ
伝送される。

【００７５】上記出力変化検出回路７は、上記パルス状
の信号ｖ_o6の立ち上がりを検出し、各立ち上がり時点に
おいて、クロック生成部８に設けられた発振器８１およ
び分周器８２へ同期信号として供給する。

【００７６】一方、上記発振器８１において、図６の
（ｃ）に示すように、同期信号が入力されない間（ｔ４
までの期間）、所定の周期で発振している。また、分周
器８２は、図６の（ｄ）に示すように、該発振器８１の
出力信号ｖ_o81を分周している。なお、本実施形態に係
る発振器８１の内部動作については、図２および図３を
参照して、後で詳細に説明する。

【００７７】ｔ４の時点において、出力変化検出回路７
から発振器８１へ同期信号が入力されると、発振器８１
は、リセットされる。これにより、上記出力信号ｖ_o81
の立ち下がりは、以降のパルス信号ｖ_o6の立ち上がりと
一致する。

【００７８】また、分周器８２もリセットされる。これ
により、分周器８２の出力信号ｖ_o8 ₂は、最初のパルス
信号ｖ_o6の立ち上がり時をハイレベルとして、上記出力
信号ｖ_o81の立ち下がり毎に反転し、上記出力信号ｖ
_o81を２分周する。

【００７９】さらに、ＮＡＮＤ回路８３は、図６の
（ｅ）に示すように、上記両出力信号ｖ_o81およびｖ
_o82の論理積の否定を取る。これにより、ＮＡＮＤ回路
８３は、パルス信号ｖ_o6の出力変化に同期したパルス波
形ｖ_o8をデジタル計数回路９へ送出する。

【００８０】デジタル計数回路９は、図７の（ａ）に示
すパルス信号ｖ_o6を入力とし、図７の（ｂ）に示すクロ
ック信号ｖ_o8をクロック信号として動作している。デジ
タル計数回路９において、シフトレジスタ部９１に設け
られたＤ型フリップフロップ９１ａないし９１ｅは、ク
ロック信号ｖ_o8の立ち下がり時の入力信号を、クロック
信号ｖ_o8の次の立ち下がり時まで保持し、出力してい
る。初段のＤ型フリップフロップ９１ａは、ｖ_o6を入力
信号としており、次段以降のＤ型フリップフロップ９１
ｂないし９１ｅは、前段のＤ型フリップフロップ９１ａ
ないし９１ｄのＱ出力を入力としている。

【００８１】したがって、図７の（ｃ）に示すように、
Ｄ型フリップフロップ９１ａは、クロック信号ｖ_o8の各
立ち下がり時点においてパルス状の信号ｖ_o6がハイレベ
ルの期間、ハイレベルとなる。この結果、クロック信号
ｖ_o8に同期したパルス状の信号ｖ_o6のパルス数に応じた
パルス幅の信号ｖ_o91aが得られる。さらに、Ｄ型フリッ
プフロップ９１ｂないし９１ｅは、図７の（ｄ）ないし
（ｇ）に示すように、上記信号ｖ_o91aを、１クロックず
つ遅延させた信号ｖ_o91bないしｖ_o91eを出力する。

【００８２】さらに、５入力ＮＡＮＤ回路９２ａは、図
７の（ｈ）に示すように、上記各信号ｖ_o91aないしｖ
_o91eの論理積の否定を取り、５入力ＯＲ回路９２ｂは、
図７の（ｉ）に示すように、該信号のｖ_o91aないしｖ
_o91eの論理和を取る。ＲＳ−ＦＦ９２ｃは、上記５入力
ＮＡＮＤ回路９２ａの出力信号ｖ_o92aをセット信号、５
入力ＯＲ回路９２ｂの出力信号ｖ_o92bをリセット信号と
して動作し、図７の（ｊ）に示すように、パルス幅Ｔ
_outの出力信号ｖ_oを出力する。

【００８３】該出力信号ｖ_oは、図５の（ａ）に示すコ
ード信号を、図５の（ｂ）に示すパルス変調コード信号
５発分だけ、遅延したパルス波形となっており、そのパ
ルス幅Ｔ_outは、上記コード信号のパルス幅Ｔ_inと同一
になっている。

【００８４】続いて、発振器８１内部の動作について、
図２を参照して、図６に基づき説明すると以下の通りで
ある。

【００８５】すなわち、コンデンサ８１ａの両端電圧ｖ
₁と、定電圧源８１ｃによって生成される上限電圧ｖ₂
および下限電圧ｖ₃との大小関係が、ｖ₁＜ｖ₃の場
合、図２に示す発振器８１の第２コンパレータ８１ｅに
おいて、トランジスタＱ₃₅が導通する。この結果、該コ
ンパレータ８１ｅの出力電圧ｖ_o81e、すなわち、ＲＳ−
ＦＦ回路８１ｈのリセット入力は、ローレベルとなる。

【００８６】また、この場合、ｖ₁＜ｖ₂が常に成立す
る。したがって、第１コンパレータ８１ｄにおいて、ト
ランジスタＱ₂₅は遮断され、該コンパレータ８１ｄの出
力電圧ｖ_o81d、すなわち、ＲＳ−ＦＦ回路８１ｈのセッ
ト入力は、ハイレベルとなる。

【００８７】この結果、ＲＳ−ＦＦ回路８１ｈは、リセ
ットされ、その出力電圧ｖ_o81は、ローレベルとなる。
また、ＲＳ−ＦＦ回路８１ｈの反転出力端子となるＮＡ
ＮＤ回路８１ｇは、ハイレベルの出力電圧ｖ_o81gを出力
する。

【００８８】したがって、充放電制御回路８１ｉにおい
て、トランジスタＱ₄₄が導通し、トランジスタＱ₄₁ない
しＱ₄₃からなるカレントミラー回路は、動作しない。こ
の結果、充放電制御回路８１ｉが吸収する電流Ｉ
_o81iは、０になり、コンデンサ８１ａは、定電流源８１
ｂのトランジスタＱ₁₂より供給される電流Ｉ₁₀によって
充電される。

【００８９】充電によって、コンデンサ８１ａの両端電
圧ｖ₁が上昇し、ｖ₃≦ｖ₁＜ｖ₂の関係になると、第
２コンパレータ８１ｅにおいて、トランジスタＱ₃₅が遮
断され、出力電圧ｖ_o81eは、ハイレベルとなる。また、
ｖ₁＜ｖ₂なので、第１コンパレータ８１ｄの出力電圧
ｖ_o81dは、ハイレベルとなる。したがって、ＲＳ−ＦＦ
回路８１ｈのリセット入力はハイレベル、セット入力は
ハイレベルとなる。この状態では、フリップフロップの
特性により、ＲＳ−ＦＦ回路８１ｈの状態は、前状態の
ままである。この結果、発振器８１の出力電圧ｖ
_o81は、ローレベルのまま保持され、コンデンサ８１ａ
への充電が続けられる（図６のｔ１からｔ２までの期
間）。

【００９０】充電によって、ｖ₂≦ｖ₁となると、第１
コンパレータ８１ｄのトランジスタＱ₂₅が導通する。ま
た、第２コンパレータ８１ｅのトランジスタＱ₃₅は、遮
断されたままである。この結果、セット入力は、ローレ
ベルとなり、リセット入力がハイレベルとなり、ＲＳ−
ＦＦ回路８１ｈがセットされる。この結果、発振器８１
は、ハイレベルの信号ｖ_o81を送出する。

【００９１】一方、ＲＳ−ＦＦ回路８１ｈのＮＡＮＤ回
路８１ｇの出力電圧ｖ_o81gは、ローレベルへと変化す
る。したがって、充放電制御回路８１ｉにおいて、トラ
ンジスタＱ₄₄が遮断し、トランジスタＱ₄₁ないしＱ₄₃か
らなるカレントミラー回路が動作する。この結果、充放
電制御回路８１ｉが吸い込む電流Ｉ_o81iは、２×Ｉ₁₀と
なる。これにより、コンデンサ８１ａは、定電流源８１
ｂからの入力電流Ｉ₁₀と上記定電流Ｉ_o81iとの差、すな
わち、一定の電流Ｉ₁₀にて放電を開始する（図６のｔ２
の時点）。

【００９２】放電によって、コンデンサ８１ａの両端電
圧ｖ₁が、ｖ₃≦ｖ₁＜ｖ₂に戻ると、上述したよう
に、ＲＳ−ＦＦ回路８１ｈは、これまでの状態を維持す
る。この結果、発振器８１の出力電圧ｖ_o81は、ハイレ
ベルのまま保たれ、コンデンサ８１ａは、放電を続ける
（図６のｔ２からｔ３までの期間）。

【００９３】コンデンサ８１ａの両端電圧ｖ₁が低下し
て、再び、ｖ₁＜ｖ₃になると、ＲＳ−ＦＦ回路８１ｈ
は、上述したようにリセットされ（図６に示すｔ３の時
点）、充電を開始する。

【００９４】したがって、図６の（ａ）に示すように、
出力変化検出回路７からの同期信号が入力されない場合
（ｔ４までの期間）、発振器８１は、上述のように、コ
ンデンサ８１ａの充放電を繰り返して発振を持続し、コ
ンデンサ８１ａの両端電圧ｖ₁は、図６の（ｂ）に示す
ように、上限電圧ｖ₂と下限電圧ｖ₃との間で周期的に
変化している。

【００９５】図２に示す両コンパレータ８１ｄ・８１ｅ
は、コンデンサ８１ａの両端電圧ｖ₁と、上限電圧ｖ₂
あるいは下限電圧ｖ₃とを比較し、両端電圧ｖ₁がｖ₂
に達したとき、第１コンパレータ８１ｄは、ＲＳ−ＦＦ
回路８１ｈへ、セット信号を送出し、ｖ₁がｖ₃に達し
たとき、第２コンパレータ８１ｅは、ＲＳ−ＦＦ回路８
１ｈへリセット信号を送出する。

【００９６】この結果、ＲＳ−ＦＦ回路８１ｈ、すなわ
ち発振器８１の出力電圧ｖ_o81 は、図６の（ｃ）に示す
ように、コンデンサ８１ａの両端電圧ｖ₁が上限電圧ｖ
₂に達する度に、ハイレベルになり、下限電圧ｖ₃に達
する度に、ローレベルになる。

【００９７】一方、パルス信号ｖ_o6が立ち上がると、図
３に示す出力変化検出回路７は、各立ち上がり時点にお
いて、トランジスタＱ₅₁を導通させる。これにより、発
振器８１に設けられたコンデンサ８１ａの両端電圧ｖ₁
は、ｖ_o73まで低下し、発振器８１は、リセットされ
る。なお、このリセット電圧ｖ_o73は、ｖ_o73≦ｖ₃と
なるように設定されている。

【００９８】発振器８１がリセットされた状態では、コ
ンデンサ８１ａの両端電圧ｖ₁がｖ₁＜ｖ₃＜ｖ₂であ
る。したがって、図２に示す両コンパレータ８１ｄ・８
１ｅは、上述のように、ハイレベルのセット信号、およ
び、ローレベルのリセット信号をＲＳ−ＦＦ回路８１ｈ
へ送出し、コンデンサ８１ａは、充電を開始する（図６
のｔ４の時点）。

【００９９】その後は、発振器８１がセットされない場
合と同様に、上記両端電圧ｖ₁が上限電圧ｖ₂に達する
までの間（図６のｔ４からｔ５までの期間）、コンデン
サ８１ａには、充電が続けられ、発振器８１は、ローレ
ベルの信号ｖ_o81を出力する。ｔ５の時点になり、上限
電圧ｖ₂に達すると、コンデンサ８１ａからは、放電が
開始される。そして、両端電圧ｖ₁が下限電圧ｖ₃まで
下降する間（図５のｔ５からｔ６までの期間）、コンデ
ンサ８１ａからは、放電が続けられ、発振器８１は、ハ
イレベルの信号ｖ_o81を出力する。この結果、発振器８
１は、パルス信号ｖ_o6が入力された後は、図６の（ｃ）
に示すように、パルス信号ｖ_o6の立ち上がり毎に、立ち
下がる発振器出力ｖ_o81を生成する。

【０１００】コンデンサ８１ａは、充電期間中、電流値
Ｉ₁₀で充電され、放電期間中、Ｉ₈₁ _i−Ｉ₁₀、すなわ
ち、Ｉ₁₀にて放電されている。したがって、図６に示す
充電期間Ｔ１および放電期間Ｔ２は、下式（６）および
（７）のように、Ｔ１＝Ｃ_81a×（ｖ₂−ｖ_o73）／Ｉ₁₀ ・・・（６）Ｔ２＝Ｃ_81a×（ｖ₂−ｖ₃）／Ｉ₁₀ ・・・（７）となる。なお、上式中、Ｃ_81aは、コンデンサ８１ａの
容量である。

【０１０１】さらに、説明の簡素化のために、図３に示
す定電圧源７２が生成する基準電圧ｖ_o72を、ｖ_o72−
Ｖ_BE＝ｖ₃と設定して、ｖ_o73＝ｖ₃とすると、各期間
Ｔ１およびＴ２、ならびに、発振周期Ｔは、下式（８）
および（９）に示すように、Ｔ１＝Ｔ２＝Ｃ_81a×（ｖ₂−ｖ₃）／Ｉ₁₀ ・・・（８）Ｔ＝２×Ｃ_81a×（ｖ₂−ｖ₃）／Ｉ₁₀ ・・・（９）となる。

【０１０２】ここで、上述の式（１）および（２）にお
いて、Ｒ₁₁＝Ｒ₁₂＝Ｒ₁₃とすると、ｖ₂＝（２／３）×（Ｖ_cc−Ｖ_BE）・・・（１０）ｖ₃＝（１／３）×（Ｖ_cc−Ｖ_BE）・・・（１１）となる。

【０１０３】さらに、上式（８）ないし（１１）、およ
び、式（５）から、各期間Ｔ１およびＴ２、並びに、発
振周期Ｔは、Ｔ１＝Ｔ２＝Ｃ_81a×Ｒ１／３・・・（１２）Ｔ＝（２／３）×Ｃ_81a×Ｒ１・・・（１３）となる。なお、上式（１２）および（１３）において、
式（５）、（１０）、および（１１）のＶ_BEの項が消去
できたのは、トランジスタＱ₁₆を挿入したことによる。

【０１０４】以上のように、本実施形態に係る光信号復
調装置は、フォトダイオード１の受信信号から、特定周
波数を弁別するバンドパスフィルタ４と、バンドパスフ
ィルタ４の出力信号ｖ_o4をパルス信号へ変換する積分回
路５およびコンパレータ６とを備えている。さらに、上
記光信号復調装置には、クロック信号ｖ_o8を生成するク
ロック生成部８と、該クロック生成部８へ指示して、上
記コンパレータ６の出力するパルス信号ｖ_o6にクロック
信号ｖ_o8を同期させる出力変化検出回路７と、パルス信
号ｖ_o6から、上記クロック信号ｖ_o8に同期したパルス数
を数え、所定の数を越えた場合、復調信号ｖ_oとして出
力するデジタル計数回路９とが設けられている。

【０１０５】上記構成では、デジタル計数回路９は、ク
ロック信号ｖ_o8に同期した一定数のパルスを受信したと
き、パルス数に応じたパルス幅のコード信号ｖ_oを出力
する。また、クロック信号ｖ_o8に同期しないパルスを受
信した場合や、パルス数が所定の数に満たない場合、デ
ジタル計数回路９は、復調信号ｖ_oを出力しない。この
結果、光信号復調装置において、信号とノイズとの分離
特性の向上を図ることができる。

【０１０６】さらに、クロック信号ｖ_o8に同期したパル
ス数によって、復調信号ｖ_oのパルス幅を決定してい
る。したがって、従来の積分回路を用いて包絡線検波す
る場合のように、該積分回路を構成する抵抗や容量のバ
ラツキによるコード信号のバラツキが発生せず、復調し
たコード信号のパルス幅を、上記パルス数に対して常に
一定にすることができる。この結果、復調信号のパルス
幅は、図示しない光信号送信装置にて変調する前のコー
ド信号と同一になり、復調時の波形歪みを削減すること
ができる。

【０１０７】また、上記クロック生成部８は、クロック
信号ｖ_o8の基本パルスを生成する発振器８１を備えてお
り、図２に示すように、該発振器８１には、出力を、セ
ットあるいはリセットするＲＳ−ＦＦ回路８１ｈが設け
られている。さらに、上記出力変化検出回路７は、例え
ば、パルス信号ｖ_o6の立ち上がりなど、パルス信号ｖ_o6
の出力変化を検出して、上記ＲＳ−ＦＦ回路８１ｈをリ
セットする構成である。上記ＲＳ−ＦＦ回路８１ｈは、
２つのＮＡＮＤ回路８１ｆ・８１ｇによって実現できる
ため、大規模な回路を用いることなく、簡素な回路で実
現できる。したがって、光信号復調装置を製作する際の
コストを抑えることができる。

【０１０８】さらに、上記クロック生成部８は、上記発
振器８１の出力を分周する分周器８２と、発振器８１お
よび分周器８２の出力の論理積の否定を取るＮＡＮＤ回
路８３とを備えており、上記分周器８２は、上記発振器
８１と同様に、上記出力変化検出回路７の指示に応じ、
パルス信号ｖ_o6の出力変化時にリセットされる。

【０１０９】ところで、本実施形態に係る分周器８２
は、図４に示すように、Ｄ型フリップフロップ回路によ
り構成されており、立ち下がり毎に出力信号ｖ_o82を反
転している。したがって、最初の立ち下がり時点におい
て、該Ｄ型フリップフロップが１を記憶していれば、図
６の（ｆ）に示すように、分周器８２の出力信号ｖ_o82
は、図６の（ｄ）に示す所望の波形を反転した波形とな
る。この結果、図６の（ｇ）に示すように、ＮＡＮＤ回
路８３が生成するクロック信号ｖ_o8は、所望の信号から
半周期分位相がズレた信号となる。

【０１１０】ところが、本実施形態に係る出力変化検出
回路７は、発振器８１をリセットする度に、分周器８２
もリセットしている。これにより、分周器８２は、図６
の（ｄ）に示すように、コンパレータ６の出力信号ｖ_o6
が立ち上がる度にハイレベルとなる波形ｖ_o82を確実に
出力できる。この結果、クロック生成部８は、ＮＡＮＤ
回路８３が、図６の（ｃ）に示す発振器８１の出力信号
ｖ_o81と、図６の（ｄ）に示す分周器８２の出力信号ｖ
_o82との論理積の否定をとることによって、図６の
（ｅ）に示すように、図６の（ａ）に示すパルス信号ｖ
_o6の中央部で立ち下がるクロック信号ｖ_o8を生成でき
る。

【０１１１】また、本実施形態では、例えば、Ｄ型フリ
ップフロップなど、簡素な回路で上記分周器８２を実現
している。したがって、光信号復調装置を製作する際の
コストを抑えることができる。

【０１１２】上記構成に加えて、本実施形態では、図１
に示すように、バンドパスフィルタ４および発振器８１
へ、同一の電流を供給する定電流回路１０が設けられて
いる。上記定電流回路１０は、集積回路内に生成する抵
抗などに比べて高精度の外付けの抵抗Ｒ１によって調整
された一定の電流Ｉ₁₀をバンドパスフィルタ４および発
振器８１へ供給する。

【０１１３】この結果、バンドパスフィルタ４の中心周
波数および発振器８１の発振周波数を精度良く決定する
ことができる。さらに、抵抗の値が僅かにバラついた場
合でも、誤差が同一となるので、両周波数の比率を一定
にできる。これにより、光信号復調装置の復調時のパル
ス幅歪みをさらに低減できる。

【０１１４】また、両周波数を決定する抵抗を共用して
いるので、個別に設ける場合に比べて、部品点数を削減
できる。

【０１１５】なお、本実施形態に係るデジタル計数回路
９では、５段のＤ型フリップフロップ９１ａないし９１
ｅによって、シフトレジスタ部９１を形成しているが、
Ｄ型フリップフロップの段数、すなわち、デジタル計数
回路９が復調信号ｖ_oを出力するまでのクロック数は、
これに限るものではない。例えば、１段や２段、あるい
は、６段や７段でもよい。少なくとも１つのＤ型フリッ
プフロップを用いることにより上述の効果が得られる。

【０１１６】ただし、Ｄ型フリップフロップの段数は、
本実施形態のように、５以上に設定されることが望まれ
る。赤外線などを用いた光リモコンに光信号復調装置が
具備される場合、主要なノイズ源として、蛍光灯が挙げ
られる。図８に示すように、インパルス性ノイズを発生
する蛍光灯の光を受光した場合、図１に示すバンドパス
フィルタ４の出力信号ｖ_o4と、積分回路５の出力信号ｖ
_o5とは、図９に示すように変化し、出力信号ｖ_o5よりも
出力信号ｖ_o4の方が大きい期間が、最大４回連続して現
れる。この結果、図１に示すコンパレータ６の出力電圧
ｖ_o6は、該ノイズによって、最大４回、ローレベルから
ハイレベルに変化する。

【０１１７】また、図１０に示すように、通常の商用電
源周波数にて点灯している蛍光灯を受光した場合は、図
１に示す積分回路５において、トランスコンダクタンス
アンプ５ａの出力電流Ｉ_5aと、定電流源５ｃの電流値Ｉ
_5cとの比率を調整することによって、図１１に示すよう
に、上記出力信号ｖ_o5よりも出力信号ｖ_o4の方が多い期
間、すなわち、コンパレータ６の出力するパルス数を、
５未満に設定できる。

【０１１８】いずれの場合であっても、蛍光灯からのノ
イズによって、コンパレータ６が生成するパルス数は、
５回未満である。したがって、図４に示すように、５段
以上のＤ型フリップフロップによりシフトレジスタ部９
１を形成し、５回以上のパルスがきた場合のみ、出力信
号ｖ_oを生成することによって、蛍光灯ノイズに対して
誤動作しない光信号復調装置を実現できる。

【０１１９】また、本実施形態に係るデジタル計数回路
９には、Ｄ型フリップフロップ９１ａないし９１ｅが設
けられているが、これに限るものではない。例えば、カ
ウンタなどを用いて、パルス数を数え、タイマなどによ
って、該パルス数に応じたパルス幅の復調信号ｖ_oを出
力してもよい。あるいは、コンピュータが所定のプログ
ラムを実行することによって、同様の動作を行ってもよ
い。デジタル計数回路９が、パルス信号ｖ_o6において、
クロック信号ｖ_o8に同期したパルス数を数え、該パルス
数に応じたパルス幅のコード信号ｖ_oへ復調する構成で
あれば、本実施形態と同様の効果が得られる。

【０１２０】ただし、本実施形態のように、Ｄ型フリッ
プフロップ９１ａないし９１ｅによって構成されたシフ
トレジスタ部９１と、各Ｄ型フリップフロップ９１ａな
いし９１ｅの出力に応じて、復調信号ｖ_oを生成する出
力ゲート回路９２とを備えた場合、例えば、Ｄ型フリッ
プフロップと、ＮＡＮＤ回路などの基本的な論理ゲート
によって、デジタル計数回路９を実現できる。この結
果、精度良くかつバラツキの少ない光信号復調装置を簡
易な構成で実現できる。

【０１２１】

【発明の効果】請求項１の発明に係る光信号復調装置
は、以上のように、リセット信号が入力されることによ
り、クロック信号を生成するクロック信号生成手段と、
上記パルス信号の立ち上がりを検出し、立ち上がり時点
において、上記クロック信号生成手段に上記リセット信
号を供給することにより、上記クロック信号生成手段が
生成するクロック信号を受光素子の検出信号に基づいた
パルス信号に同期させる同期制御手段と、上記パルス信
号と上記クロック信号とが入力され、上記クロック信号
に基づいて動作し、該クロック信号に同期した上記パル
ス信号のパルス数を数え、数えたパルス数が所定の下限
値を越えた場合、パルス数に応じたパルス幅のコード信
号を復調して出力する計数手段とを備えている構成であ
る。

【０１２２】上記構成では、計数手段は、パルス数が下
限値に満たない場合、あるいは、受光素子がノイズを受
光して、クロック信号に同期しないパルス信号が生成さ
れた場合は、コード信号を出力しない。この結果、光信
号復調装置において、ノイズと信号との分離特性を向上
できるという効果を奏する。さらに、計数手段は、計数
したパルス数に基づいて、出力するコード信号のパルス
幅を決定している。この結果、復調時の波形歪みを削減
できるという効果を奏する。

【０１２３】請求項２の発明に係る光信号復調装置は、
以上のように、請求項１記載の発明の構成において、上
記クロック信号生成手段は、上記クロック信号の基本ク
ロックを生成する発振器を備えており、該発振器には、
上記同期制御手段の指示に応じて、出力をリセットする
セットリセットフリップフロップ回路が設けられている
構成である。

【０１２４】それゆえ、大規模な回路を用いることな
く、クロック信号生成手段を構成できる。この結果、光
信号復調装置を製作する際のコストを低減できるという
効果を奏する。

【０１２５】請求項３の発明に係る光信号復調装置は、
以上のように、請求項２記載の発明の構成において、上
記クロック信号生成手段は、上記発振器の出力を分周す
ると共に、上記同期制御手段の指示に応じてリセットさ
れる分周器と、上記発振器の出力と当該分周器の出力と
から、クロック信号を生成する出力部とを備えている構
成である。

【０１２６】それゆえ、クロック信号生成手段に分周器
を用いた場合でも、パルス信号とクロック信号との位相
差を保つことができる。また、上記分周器および出力部
は、例えば、Ｄ型フリップフロップやＮＡＮＤ回路など
の簡素な回路で実現できる。この結果、光信号復調装置
を製作する際のコストを低減できるという効果を奏す
る。

【０１２７】請求項４の発明に係る光信号復調装置は、
以上のように、請求項１、２、または３記載の発明の構
成において、上記クロック信号生成手段の発振周波数
と、上記弁別手段が弁別する周波数との双方を決定する
外付け抵抗を備えている構成である。

【０１２８】それゆえ、集積回路内に設けた抵抗によっ
て決定する場合に比べて、両周波数を精度良く決定する
ことができる。この結果、光信号復調装置の復調時のパ
ルス幅歪みをさらに低減できるという効果を奏する。加
えて、弁別手段とクロック信号生成手段とで外付け抵抗
を共用しているので、個別に設ける場合に比べて、部品
点数を削減できるという効果を併せて奏する。

【０１２９】請求項５の発明に係る光信号復調装置は、
以上のように、請求項１、２、３、または４記載の発明
の構成において、上記計数手段の下限値は、５以上に設
定されている構成である。

【０１３０】上記構成では、計数手段は、５回未満のノ
イズが入力されても、コード信号を出力しない。したが
って、蛍光灯の出すノイズ光に対して応答しない光信号
復調装置を実現できるという効果を奏する。

【０１３１】請求項６の発明に係る光信号復調装置は、
以上のように、請求項５の構成において、上記計数手段
は、上記クロック信号にて動作する下限値に応じた段数
のＤ型フリップフロップからなるシフトレジスタ回路
と、該シフトレジスタ回路の出力に基づいて、コード信
号を出力する出力論理回路とを備えている構成である。

【０１３２】上記構成では、上記シフトレジスタ回路お
よび出力論理回路は、例えば、Ｄ型フリップフロップ
と、ＮＡＮＤ回路などの基本的な論理回路により実現で
きる。この結果、精度良くかつバラツキの少ない光信号
復調装置を簡易な構成で実現できるという効果を奏す
る。

【図面の簡単な説明】

【図１】本発明の一実施形態を示すものであり、光信号
復調装置の要部構成を示す回路図である。

【図２】上記光信号復調装置において、発振器の要部構
成を示す回路図である。

【図３】上記光信号復調装置において、出力変化検出回
路の要部構成を示す回路図である。

【図４】上記光信号復調装置において、デジタル計数回
路の要部を示す回路図である。

【図５】上記光信号復調装置において、上記出力変化検
出回路の入力信号を生成する際における各部の動作を示
すタイミングチャートである。

【図６】上記出力変化検出回路および発振回路の動作を
示すタイミングチャートである。

【図７】上記デジタル計数回路において、復調時におけ
る各部の動作を示すタイミングチャートである。

【図８】上記光信号復調装置へ入力されるノイズの一例
を示すものであり、インパルス性の蛍光灯ノイズ波形を
示す波形図である。

【図９】図８に示す蛍光灯ノイズ波形が入力された際に
おいて、上記光信号復調装置の各部波形を示す波形図で
ある。

【図１０】上記光信号復調装置へ入力されるノイズの一
例を示すものであり、商用電源を用いた蛍光灯ノイズ波
形を示す波形図である。

【図１１】図１０に示す蛍光灯ノイズ波形が入力された
際において、上記光信号復調装置の各部波形を示す波形
図である。

【図１２】従来例を示すものであり、光信号復調装置の
要部を示す回路図である。

【図１３】上記従来の光信号復調装置において、復調時
における各部の動作を示すタイミングチャートである。

【符号の説明】

１フォトダイオード（受光素子）４バンドパスフィルタ（弁別手段）６コンパレータ（変換手段）７出力変化検出回路（同期制御手段）８クロック生成部（クロック信号生成手段）９デジタル計数回路（計数手段）８１発振器８１ｈセットリセットフリップフロップ８２分周器８３ＮＡＮＤ回路（出力部）９１シフトレジスタ部（シフトレジスタ回路）９１ａＤ型フリップフロップ９２出力ゲート回路（出力論理回路）Ｒ１外付け抵抗

Claims

(57)【特許請求の範囲】

【請求項１】特定周波数のパルスによって変調された光
コード信号を受信する受光素子と、上記受光素子の検出
信号から、上記特定周波数を弁別する弁別手段と、上記
弁別手段の弁別信号をパルス信号に変換する変換手段と
を有する光信号復調装置において、リセット信号が入力されることにより、クロック信号を
生成するクロック信号生成手段と、上記パルス信号の立ち上がりを検出し、立ち上がり時点
において、上記クロック信号生成手段に上記リセット信
号を供給することにより、上記クロック信号生成手段が
生成するクロック信号を上記パルス信号に同期させる同
期制御手段と、上記パルス信号と上記クロック信号とが入力され、上記
クロック信号に基づいて動作し、該クロック信号に同期
した上記パルス信号のパルス数を数え、数えたパルス数
が所定の下限値を越えた場合、パルス数に応じたパルス
幅のコード信号を復調して出力する計数手段とを備えて
いることを特徴とする光信号復調装置。
【請求項２】上記クロック信号生成手段は、上記クロッ
ク信号の基本クロックを生成する発振器を備えており、
該発振器には、上記同期制御手段の指示に応じて、出力
をリセットするセットリセットフリップフロップ回路が
設けられていることを特徴とする請求項１記載の光信号
復調装置。
【請求項３】上記クロック信号生成手段は、上記発振器
の出力を分周すると共に、上記同期制御手段の指示に応
じてリセットされる分周器と、上記発振器の出力と当該
分周器の出力とから、クロック信号を生成する出力部と
を備えていることを特徴とする請求項２記載の光信号復
調装置。
【請求項４】上記クロック信号生成手段の発振周波数
と、上記弁別手段が弁別する周波数との双方を決定する
外付け抵抗を備えていることを特徴とする請求項１、
２、または３記載の光信号復調装置。
【請求項５】上記計数手段の下限値は、５以上に設定さ
れていることを特徴とする請求項１、２、３、または４
記載の光信号復調装置。
【請求項６】上記計数手段は、上記クロック信号にて動
作する下限値に応じた段数のＤ型フリップフロップから
なるシフトレジスタ回路と、該シフトレジスタ回路の出
力に基づいて、コード信号を出力する出力論理回路とを
備えていることを特徴とする請求項５記載の光信号復調
装置。