JP3276226B2 - Ｒｏｍ装置 - Google Patents
Ｒｏｍ装置Info
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Description
【０００１】（目次） 産業上の利用分野 従来の技術（図４乃至図５） 発明が解決しようとする課題 課題を解決するための手段（図１） 作用 実施例 （ａ）一実施例の説明（図２乃至図３） （ｂ）他の実施例の説明 発明の効果
【０００２】
【産業上の利用分野】本発明は、アドレスバスに接続さ
れ、アクセスされるＲＯＭに複数のメモリ空間を設定し
たＲＯＭ装置に関する。
れ、アクセスされるＲＯＭに複数のメモリ空間を設定し
たＲＯＭ装置に関する。
【０００３】プリンタ装置等の画像形成装置や文字表示
装置では、文字パターンを生成するためのフォントメモ
リを有している。近年の多書体収容の要請に伴い、この
フォントメモリの容量は、益々増加しつつある。このよ
なフォントメモリは、マスクＲＯＭ等のＲＯＭ（リード
・オンリー・メモリ）で構成されている。
装置では、文字パターンを生成するためのフォントメモ
リを有している。近年の多書体収容の要請に伴い、この
フォントメモリの容量は、益々増加しつつある。このよ
なフォントメモリは、マスクＲＯＭ等のＲＯＭ（リード
・オンリー・メモリ）で構成されている。
【０００４】一方、プロセッサを動作させるためのプロ
グラムもＲＯＭに格納される。従って、これらＲＯＭを
一体に構成する技術が求められている。
グラムもＲＯＭに格納される。従って、これらＲＯＭを
一体に構成する技術が求められている。
【０００５】
【従来の技術】図４は従来技術の構成図、図５は従来技
術の説明図である。図４に示すように、ホスト３に接続
されたプリンタ装置では、主制御回路としてマイクロプ
ロセッサ（ＭＰＵ）１０を有する。このマイクロプロセ
ッサ１０のアドレス／データバス２７には、ホスト３と
の接続のためのインターフェース制御回路１１、オペレ
ーションパネル１２、各種のセンサ１３と、タイマ１４
と、プログラムＲＯＭ２１と、フォントＲＯＭ２２と、
ＲＡＭ（ランダム・アクセス・メモリ）１５と、印刷機
構（ヘッド）１７を制御する印刷制御回路１６と、モー
タ２０のドライバ回路１９を制御するモータ制御回路１
８とが接続される。
術の説明図である。図４に示すように、ホスト３に接続
されたプリンタ装置では、主制御回路としてマイクロプ
ロセッサ（ＭＰＵ）１０を有する。このマイクロプロセ
ッサ１０のアドレス／データバス２７には、ホスト３と
の接続のためのインターフェース制御回路１１、オペレ
ーションパネル１２、各種のセンサ１３と、タイマ１４
と、プログラムＲＯＭ２１と、フォントＲＯＭ２２と、
ＲＡＭ（ランダム・アクセス・メモリ）１５と、印刷機
構（ヘッド）１７を制御する印刷制御回路１６と、モー
タ２０のドライバ回路１９を制御するモータ制御回路１
８とが接続される。
【０００６】図５（Ａ）に示すように、このプログラム
領域は、プログラムＲＯＭ２１に格納されており、フォ
ント領域は、フォントＲＯＭ２２に格納されている。近
年３２ビット幅のＭＰＵを使用すると、各ＲＯＭ２１、
２２は、各々４個必要とする。即ち、ＲＯＭは、ビット
幅の少ないものの方が安価であるため、例えば、８ビッ
ト幅の小さいＲＯＭを使用すると、各々４個必要とな
る。
領域は、プログラムＲＯＭ２１に格納されており、フォ
ント領域は、フォントＲＯＭ２２に格納されている。近
年３２ビット幅のＭＰＵを使用すると、各ＲＯＭ２１、
２２は、各々４個必要とする。即ち、ＲＯＭは、ビット
幅の少ないものの方が安価であるため、例えば、８ビッ
ト幅の小さいＲＯＭを使用すると、各々４個必要とな
る。
【０００７】このように、プログラムとフォントに別々
のＲＯＭを割当てた理由としては、図５（Ｂ）に示すよ
うに、プログラム領域２１は、アドレスが１６進表示
で、「００００００００」〜「０００ＦＦＦＦＦ」の範
囲であり、フォント領域２２は「０１００００００」〜
「０１０ＦＦＦＦＦ」の範囲であり、連続していないた
めである。このような連続しないアドレス空間を設定し
た理由は、プログラムの開発において、プログラムの修
正、追加等を考慮して、プログラム領域に拡張性を持た
せるためである。
のＲＯＭを割当てた理由としては、図５（Ｂ）に示すよ
うに、プログラム領域２１は、アドレスが１６進表示
で、「００００００００」〜「０００ＦＦＦＦＦ」の範
囲であり、フォント領域２２は「０１００００００」〜
「０１０ＦＦＦＦＦ」の範囲であり、連続していないた
めである。このような連続しないアドレス空間を設定し
た理由は、プログラムの開発において、プログラムの修
正、追加等を考慮して、プログラム領域に拡張性を持た
せるためである。
【０００８】
【発明が解決しようとする課題】しかしながら、従来技
術では、次の問題があった。 アドレス空間を離して設定した領域を格納するために
は、各々別のＲＯＭを用いる必要があるため、前述のよ
うに、ＲＯＭの個数が多くなり、装置価格が高価とな
る。
術では、次の問題があった。 アドレス空間を離して設定した領域を格納するために
は、各々別のＲＯＭを用いる必要があるため、前述のよ
うに、ＲＯＭの個数が多くなり、装置価格が高価とな
る。
【０００９】プリント板設計時においても、ＲＯＭの
個数が多いため、ＲＯＭの実装面積が大きくなり、ＲＯ
Ｍの実装が困難となる。
個数が多いため、ＲＯＭの実装面積が大きくなり、ＲＯ
Ｍの実装が困難となる。
【００１０】従って、本発明は、アドレス空間を離して
設定した複数のメモリ空間を共通のＲＯＭに格納するた
めのＲＯＭ装置を提供することを目的とする。
設定した複数のメモリ空間を共通のＲＯＭに格納するた
めのＲＯＭ装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】図１は本発明の原理図で
ある。本発明の請求項１は、アドレスバス２７に接続さ
れ、前記アドレスバス２７のアドレスによりアクセスさ
れて、対応する格納データを出力するＲＯＭ装置におい
て、アドレス空間で離れて設定された第１のメモリ空間
２３ａと第２のメモリ空間２３ａを格納するＲＯＭ２３
と、前記アドレスバス２７の前記第２のメモリ空間２３
ｂのアドレスの最上位有意アドレスビットを、前記第１
のメモリ空間２３ａと前記第２のメモリ空間２３ｂを連
続したメモリ空間となるようなアドレスビット位置に変
更して、前記ＲＯＭ２３に入力する手段とを有すること
を特徴とする。
ある。本発明の請求項１は、アドレスバス２７に接続さ
れ、前記アドレスバス２７のアドレスによりアクセスさ
れて、対応する格納データを出力するＲＯＭ装置におい
て、アドレス空間で離れて設定された第１のメモリ空間
２３ａと第２のメモリ空間２３ａを格納するＲＯＭ２３
と、前記アドレスバス２７の前記第２のメモリ空間２３
ｂのアドレスの最上位有意アドレスビットを、前記第１
のメモリ空間２３ａと前記第２のメモリ空間２３ｂを連
続したメモリ空間となるようなアドレスビット位置に変
更して、前記ＲＯＭ２３に入力する手段とを有すること
を特徴とする。
【００１２】本発明の請求項２は、請求項１において、
前記入力手段は、前記アドレスバス２７の前記最上位有
意アドレスビット線を、前記アドレスビット位置の入力
端子に接続する接続ラインであることを特徴とする。
前記入力手段は、前記アドレスバス２７の前記最上位有
意アドレスビット線を、前記アドレスビット位置の入力
端子に接続する接続ラインであることを特徴とする。
【００１３】本発明の請求項３は、請求項１又は２にお
いて、前記第１のメモリ空間２３ａがプログラム領域で
あり、前記第２のメモリ空間２３ｂがフォント領域であ
ることを特徴とする。
いて、前記第１のメモリ空間２３ａがプログラム領域で
あり、前記第２のメモリ空間２３ｂがフォント領域であ
ることを特徴とする。
【００１４】本発明の請求項４は、請求項１又は２又は
３において、前記アドレスバス２７に接続され、前記Ｒ
ＯＭ２３をアクセスするプロセッサ１０を設けたことを
特徴とする。
３において、前記アドレスバス２７に接続され、前記Ｒ
ＯＭ２３をアクセスするプロセッサ１０を設けたことを
特徴とする。
【００１５】
【作用】本発明の請求項１では、アドレス空間で離れて
設定された第１のメモリ空間２３ａと第２のメモリ空間
２３ａをＲＯＭ２３に格納した。この時、両メモリ空間
がＲＯＭ２３上で連続したメモリ空間となるような工夫
が必要である。このため、アドレスバス２７の第２のメ
モリ空間２３ｂのアドレスの最上位有意アドレスビット
（図５（Ｂ）では、２５ビット目の「１」）を、第１の
メモリ空間２３ａと第２のメモリ空間２３ｂが連続した
メモリ空間となるようなアドレスビット位置（図１
（Ｂ）では、２１ビット目）に変更して、ＲＯＭ２３に
入力する手段を設けた。これにより、アドレス空間で離
れて設定された第１のメモリ空間２３ａと第２のメモリ
空間２３ａがＲＯＭ２３上で連続したメモリ空間とな
る。このため、１個のＲＯＭを使用して、プログラムと
フォントの両方を格納できる。
設定された第１のメモリ空間２３ａと第２のメモリ空間
２３ａをＲＯＭ２３に格納した。この時、両メモリ空間
がＲＯＭ２３上で連続したメモリ空間となるような工夫
が必要である。このため、アドレスバス２７の第２のメ
モリ空間２３ｂのアドレスの最上位有意アドレスビット
（図５（Ｂ）では、２５ビット目の「１」）を、第１の
メモリ空間２３ａと第２のメモリ空間２３ｂが連続した
メモリ空間となるようなアドレスビット位置（図１
（Ｂ）では、２１ビット目）に変更して、ＲＯＭ２３に
入力する手段を設けた。これにより、アドレス空間で離
れて設定された第１のメモリ空間２３ａと第２のメモリ
空間２３ａがＲＯＭ２３上で連続したメモリ空間とな
る。このため、１個のＲＯＭを使用して、プログラムと
フォントの両方を格納できる。
【００１６】本発明の請求項２では、前記アドレス位置
の変更のため、接続ラインを用いたので、容易に且つ簡
易に実現できる。
の変更のため、接続ラインを用いたので、容易に且つ簡
易に実現できる。
【００１７】本発明の請求項３では、アドレス空間で離
れて設定されるプログラム領域とフォント領域を１つの
ＲＯＭに収容できる。本発明の請求項４では、プロセッ
サ１０のアドレスの変更なしに実現できる。
れて設定されるプログラム領域とフォント領域を１つの
ＲＯＭに収容できる。本発明の請求項４では、プロセッ
サ１０のアドレスの変更なしに実現できる。
【００１８】
（ａ）一実施例の説明 図２は本発明の一実施例ブロック図、図３は図２のＲＯ
Ｍの回路図である。図２において、図４で示したものと
同一のものは、同一の記号で示してある。図２に示すよ
うに、８メガビットの容量のＲＯＭ２３には、アドレス
バス２７より２１ビットのアドレスが入力されている。
この内、アドレスＡ００〜Ａ１９は、ＲＯＭ２３の入力
端子Ａ００〜Ａ１９に入力されている。しかし、アドレ
スＡ２４は、ＲＯＭ２３の入力端子Ａ２０に入力されて
いる。
Ｍの回路図である。図２において、図４で示したものと
同一のものは、同一の記号で示してある。図２に示すよ
うに、８メガビットの容量のＲＯＭ２３には、アドレス
バス２７より２１ビットのアドレスが入力されている。
この内、アドレスＡ００〜Ａ１９は、ＲＯＭ２３の入力
端子Ａ００〜Ａ１９に入力されている。しかし、アドレ
スＡ２４は、ＲＯＭ２３の入力端子Ａ２０に入力されて
いる。
【００１９】図３に示すように、ＲＯＭ２３は、各々２
メガビットの容量を持つ４つのＲＯＭ２３０〜２３３で
構成されている。各ＲＯＭ２３０〜２３３は、Ａ００か
らＡ２０の２１個の入力端子とチップイネーブル端子Ｃ
Ｅ、アウトプットイネーブル端子ＯＥを有する。更に、
各ＲＯＭ２３０〜２３３は、８本のデータ出力端子Ｄ０
〜Ｄ７を有する。。
メガビットの容量を持つ４つのＲＯＭ２３０〜２３３で
構成されている。各ＲＯＭ２３０〜２３３は、Ａ００か
らＡ２０の２１個の入力端子とチップイネーブル端子Ｃ
Ｅ、アウトプットイネーブル端子ＯＥを有する。更に、
各ＲＯＭ２３０〜２３３は、８本のデータ出力端子Ｄ０
〜Ｄ７を有する。。
【００２０】このアドレスバス２７のアドレス線Ａ００
〜Ａ１９は、各ＲＯＭ２３０〜２３３の入力端子Ａ００
〜Ａ１９に接続されている。しかし、各ＲＯＭ２３０〜
２３３の入力端子Ａ２０には、アドレス線Ａ２４が接続
されている。
〜Ａ１９は、各ＲＯＭ２３０〜２３３の入力端子Ａ００
〜Ａ１９に接続されている。しかし、各ＲＯＭ２３０〜
２３３の入力端子Ａ２０には、アドレス線Ａ２４が接続
されている。
【００２１】従って、２１ビットのアドレスに対し、各
ＲＯＭ２３０〜２３３から８ビットのデータが読み出さ
れ、計３２ビットのデータが出力される。
ＲＯＭ２３０〜２３３から８ビットのデータが読み出さ
れ、計３２ビットのデータが出力される。
【００２２】このＲＯＭ２３には、図１（Ｂ）に示した
ように、プログラム領域２３ａとフォント領域２３ｂを
有する。そして、図５（Ｂ）に示したように、アドレス
空間上は、プログラム領域２３ａは、１６進表示で、
「００００００００」〜「０００ＦＦＦＦＦ」のアドレ
スに設定されている。一方、フォント領域２３ｂは、１
６進表示で、「０１００００００」〜「０１０ＦＦＦＦ
Ｆ」のアドレスに設定されている。
ように、プログラム領域２３ａとフォント領域２３ｂを
有する。そして、図５（Ｂ）に示したように、アドレス
空間上は、プログラム領域２３ａは、１６進表示で、
「００００００００」〜「０００ＦＦＦＦＦ」のアドレ
スに設定されている。一方、フォント領域２３ｂは、１
６進表示で、「０１００００００」〜「０１０ＦＦＦＦ
Ｆ」のアドレスに設定されている。
【００２３】このフォント領域２３ｂのアドレスを、
「００１０００００」〜「００１ＦＦＦＦＦ」にする
と、図１（Ｂ）に示したように、プログラム領域２３ａ
と連続する。
「００１０００００」〜「００１ＦＦＦＦＦ」にする
と、図１（Ｂ）に示したように、プログラム領域２３ａ
と連続する。
【００２４】そこで、ＲＯＭ２３では、アドレス「００
００００００」〜「０００ＦＦＦＦＦ」にプログラム領
域２３ａを設け、アドレス「００１０００００」〜「０
０１ＦＦＦＦＦ」にフォント領域２３ｂを設ける。次
に、フォント領域２３ｂのアドレスは、アドレスバス２
７上では、「０１００００００」〜「０１０ＦＦＦＦ
Ｆ」のアドレスであるから、ＲＯＭ２３の入力上では、
これを、アドレス「００１０００００」〜「００１ＦＦ
ＦＦＦ」に変換する必要がある。
００００００」〜「０００ＦＦＦＦＦ」にプログラム領
域２３ａを設け、アドレス「００１０００００」〜「０
０１ＦＦＦＦＦ」にフォント領域２３ｂを設ける。次
に、フォント領域２３ｂのアドレスは、アドレスバス２
７上では、「０１００００００」〜「０１０ＦＦＦＦ
Ｆ」のアドレスであるから、ＲＯＭ２３の入力上では、
これを、アドレス「００１０００００」〜「００１ＦＦ
ＦＦＦ」に変換する必要がある。
【００２５】この両アドレスを比較すると、アドレスバ
ス２７上のアドレスの２５ビット目（最上位有意ビッ
ト）の「１」を、２１ビット目と置き換えると、変換が
できる。これを実現するには、アドレス線Ａ２１に対応
したＲＯＭ２３の入力端子Ａ２１に、アドレス線Ａ２４
を接続すれば良い。
ス２７上のアドレスの２５ビット目（最上位有意ビッ
ト）の「１」を、２１ビット目と置き換えると、変換が
できる。これを実現するには、アドレス線Ａ２１に対応
したＲＯＭ２３の入力端子Ａ２１に、アドレス線Ａ２４
を接続すれば良い。
【００２６】このように、結線を変えるだけで、離れた
アドレス空間に設定された２つの領域を連続領域として
取り扱うことができる。このため、前述の実施例では、
従来８個のＲＯＭを必要としたものに比し、４個のＲＯ
Ｍで済む。これにより、必要なＲＯＭの数が減り、安価
な構成が可能となる。又、ＲＯＭの実装面積も減少する
ため、プリント基板への搭載が容易となる。
アドレス空間に設定された２つの領域を連続領域として
取り扱うことができる。このため、前述の実施例では、
従来８個のＲＯＭを必要としたものに比し、４個のＲＯ
Ｍで済む。これにより、必要なＲＯＭの数が減り、安価
な構成が可能となる。又、ＲＯＭの実装面積も減少する
ため、プリント基板への搭載が容易となる。
【００２７】このＲＯＭ２３としては、マスクＲＯＭ、
ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭを用いることがで
きる。
ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭを用いることがで
きる。
【００２８】（ｂ）他の実施例の説明 上述の実施例の他に、本発明は、次のような変形が可能
である。 ８ビット幅のＲＯＭで説明したが、１６ビット幅のも
のや、４ビット幅のもの等他のビット幅のＲＯＭに適用
できる。
である。 ８ビット幅のＲＯＭで説明したが、１６ビット幅のも
のや、４ビット幅のもの等他のビット幅のＲＯＭに適用
できる。
【００２９】上述の実施例では、プリンタ装置で説明
したが、複写機、ファクシミリ等他の画像形成装置や文
字表示装置に適用しても良い。
したが、複写機、ファクシミリ等他の画像形成装置や文
字表示装置に適用しても良い。
【００３０】３２ビットのプロセッサで説明したが、
他のビット数のプロセッサにも適用できる。
他のビット数のプロセッサにも適用できる。
【００３１】以上、本発明を実施例により説明したが、
本発明の主旨の範囲内で種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
本発明の主旨の範囲内で種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
【００３２】
【発明の効果】以上説明したように、本発明によれば、
次の効果を奏する。 アドレスバス２７の第２のメモリ空間２３ｂのアドレ
スの最上位有意アドレスビットを、第１のメモリ空間２
３ａと第２のメモリ空間２３ｂが連続したメモリ空間と
なるようなアドレスビット位置に変更して、ＲＯＭ２３
に入力する手段を設けたので、アドレス空間で離れて設
定された第１のメモリ空間２３ａと第２のメモリ空間２
３ａとがＲＯＭ２３上で連続したメモリ空間とでき、Ｒ
ＯＭの個数を半減でき、コストダウンに寄与する。
次の効果を奏する。 アドレスバス２７の第２のメモリ空間２３ｂのアドレ
スの最上位有意アドレスビットを、第１のメモリ空間２
３ａと第２のメモリ空間２３ｂが連続したメモリ空間と
なるようなアドレスビット位置に変更して、ＲＯＭ２３
に入力する手段を設けたので、アドレス空間で離れて設
定された第１のメモリ空間２３ａと第２のメモリ空間２
３ａとがＲＯＭ２３上で連続したメモリ空間とでき、Ｒ
ＯＭの個数を半減でき、コストダウンに寄与する。
【００３３】又、ＲＯＭの実装面積も半減し、容易に
プリント基板に実装できる。 ＲＯＭの個数が減るため、信号パターンも減少し、発
生ノイズを低減できる。
プリント基板に実装できる。 ＲＯＭの個数が減るため、信号パターンも減少し、発
生ノイズを低減できる。
【図１】本発明の原理図である。
【図２】本発明の一実施例ブロック図である。
【図３】図２のＲＯＭの回路図である。
【図４】従来技術の構成図である。
【図５】従来技術の説明図である。
１０ マイクロプロセッサ ２１、２２、２３ ＲＯＭ ２７ アドレスバス
Claims (4)
- 【請求項１】 アドレスバス（２７）に接続され、前記
アドレスバス（２７）のアドレスによりアクセスされ
て、対応する格納データを出力するＲＯＭ装置におい
て、 アドレス空間で離れて設定された第１のメモリ空間（２
３ａ）と第２のメモリ空間（２３ｂ）を格納するＲＯＭ
（２３）と、 前記アドレスバス（２７）の前記第２のメモリ空間（２
３ｂ）のアドレスの最上位有意アドレスビットを、前記
第１のメモリ空間（２３ａ）と前記第２のメモリ空間
（２３ｂ）とが連続したメモリ空間となるようなアドレ
スビット位置に変更して、前記ＲＯＭ（２３）に入力す
る手段とを有することを特徴とするＲＯＭ装置。 - 【請求項２】 前記入力手段は、前記アドレスバス（２
７）の前記最上位有意アドレスビット線を、前記アドレ
スビット位置の入力端子に接続する接続ラインであるこ
とを特徴とする請求項１のＲＯＭ装置。 - 【請求項３】 前記第１のメモリ空間（２３ａ）がプロ
グラム領域であり、前記第２のメモリ空間（２３ｂ）が
フォント領域であることを特徴とする請求項１又は２の
ＲＯＭ装置。 - 【請求項４】 前記複数のアドレスバス（２７）に接続
され、前記ＲＯＭ（２３）をアクセスするプロセッサ
（１０）を設けたことを特徴とする請求項１又は２又は
３のＲＯＭ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28765393A JP3276226B2 (ja) | 1993-10-22 | 1993-10-22 | Ｒｏｍ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28765393A JP3276226B2 (ja) | 1993-10-22 | 1993-10-22 | Ｒｏｍ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07121432A JPH07121432A (ja) | 1995-05-12 |
| JP3276226B2 true JP3276226B2 (ja) | 2002-04-22 |
Family
ID=17719994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28765393A Expired - Fee Related JP3276226B2 (ja) | 1993-10-22 | 1993-10-22 | Ｒｏｍ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3276226B2 (ja) |
-
1993
- 1993-10-22 JP JP28765393A patent/JP3276226B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH07121432A (ja) | 1995-05-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020129 |
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