JP2001022634A

JP2001022634A - メモリ制御装置

Info

Publication number: JP2001022634A
Application number: JP11189632A
Authority: JP
Inventors: Hidenori Kurosawa; 秀徳黒沢
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1999-07-02
Filing date: 1999-07-02
Publication date: 2001-01-26

Abstract

(57)【要約】【課題】ロウアドレスとカラムアドレスの桁数が２以上
異なるＤＲＡＭを、従来のＤＲＡＭを混在した状態で使
用する。【解決手段】従来、カラムアドレスとしてデコードされ
ていたアドレス信号Ａ２３を、カラムアドレスとして割
り当てる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリ素子として
ＤＲＡＭ等の揮発性メモリを用いた、例えば印刷装置に
おけるメモリ制御方法及び装置に関する。

【０００２】

【従来の技術】従来、ホストコンピュータ等の上位装置
より印刷データを入力して印刷する印刷装置において
も、受信データの格納やビットマップメモリの展開にＤ
ＲＡＭが使用されている。ＤＲＡＭは、ロウアドレスと
カラムアドレスとを共通のアドレスピンから時分割で入
力し、確定されたアドレスのロケーションにデータを書
き、あるいはデータを読むように構成されている。ロウ
アドレスとカラムアドレスは、それぞれの桁数が等しい
か、あるいはロウアドレスの方が１本多いのが普通であ
った。

【０００３】このようなＤＲＡＭデバイスは、それを用
いる装置にオンボード搭載されることも多いが、ＳＩＭ
Ｍ(single in-line memory module)やＤＩＭＭ(dual in
-line memory module)といった拡張用メモリとして利用
されることも多い。このようなＳＩＭＭやＤＩＭＭは汎
用性を高めるためにコネクタ形状や端子の配置等が規格
化されており、搭載するＤＲＡＭデバイスの配線等はそ
の規格に合うように構成されている。

【０００４】

【発明が解決しようとする課題】ところが、ＤＲＡＭの
製造プロセスの改善により、大容量のＤＲＡＭが開発製
造され、ロウアドレスの桁数がカラムアドレスの桁数よ
り２本も多いＤＲＡＭが登場している。例えば、６４Ｍ
ビット（×１６ビット）のＤＲＡＭでは、ロウアドレス
が１２本で、カラム１０本となっている。従来の方式で
は、ロウアドレス及びカラムアドレスが１０本を越える
場合には、交互に１本ずつ増えることを前提として、Ｃ
ＰＵアドレスからロウ及びカラムアドレスへデコードが
行われていた。このため、ロウアドレスの数とカラムア
ドレスの数とが２以上異なるＤＲＡＭは、ロウアドレス
の桁数とカラムアドレスの桁数がせいぜい１桁しか違わ
ない従来のＤＲＡＭを制御するために利用されていた従
来の方式ではアドレスが制御できない。そのため、この
ＤＲＡＭを用いたＳＩＭＭやＤＩＭＭなどの拡張メモリ
は、ロウアドレスの桁数とカラムアドレスの桁数との差
が１以下のＤＲＡＭ素子を用いた拡張メモリに対応した
アドレスの制御方式を用いた装置では、そのまま利用す
ることができなかった。このため、これら２種類のＤＲ
ＡＭを同時に使用することもできなかった。

【０００５】本発明は、上記の問題点を解決するために
なされたもので、６４ＭビットＤＲＡＭ等、ロウアドレ
スの桁数とカラムアドレスの桁数に２桁以上差があるＤ
ＲＡＭであっても、ロウアドレスの桁数とカラムアドレ
スの桁数がせいぜい１桁しか違わないＤＲＡＭと混在さ
せて使用できるメモリ制御方法方法及び装置を提供する
こと目的とする。

【０００６】

【課題を解決するための手段】上記目的を達成する本発
明の出力装置は以下に示す構成を備える。

【０００７】ロウアドレスとカラムアドレスとを時分割
で指定することにより、指定したアドレスにアクセス可
能なメモリデバイスと、入力されたアドレスを、前記ロ
ウアドレス及びカラムアドレスに割り振るデコーダとを
備える。

【０００８】また好ましくは、前記デコーダは、前記ア
ドレスを所定の規則に従ってロウアドレス及びカラムア
ドレスに振り分けており、前記規則により指定したアド
レスにアクセスできないメモリデバイスに対しては、該
メモリデバイスに応じた規則でロウアドレス及びカラム
アドレスを振り分ける。

【０００９】また好ましくは、前記メモリデバイスが、
前記規則により指定したアドレスにアクセスできるデバ
イスであるか否かを判定する判定回路を更に備え、前記
デコーダは、前記判定回路による判定結果に応じて、前
記アドレスから前記所定の規則に従ってロウアドレス及
びカラムアドレスに振り分けるか、それとも、前記メモ
リデバイスに応じた規則でロウアドレス及びカラムアド
レスを振り分ける。

【００１０】また好ましくは、前記メモリデバイスは、
ロウアドレスの桁数がカラムアドレスの桁数と同じか１
桁多いメモリデバイスであり、前記所定の規則とは、ロ
ウアドレスの桁数とカラムアドレスの桁数との差が最大
１桁であることを前提とした振り分け規則であり、所定
の規則により指定したアドレスにアクセスできないメモ
リデバイスとは、ロウアドレスの桁数がカラムアドレス
の桁数よりも１桁以上多いメモリデバイスであり、メモ
リデバイスが、ロウアドレスの桁数がカラムアドレスの
桁数よりも１桁以上多いメモリデバイスの場合には、前
記デコーダは、入力されたアドレスを、ロウアドレス及
びカラムアドレスの桁数に応じて割り当てる。

【００１１】あるいは、上述したいずれかのメモリ制御
装置により制御されるメモリにデータを格納し、該デー
タに基づいて印刷を行う印刷装置である。

【００１２】

【発明の実施の形態】［第１の実施形態］まず本実施例
を適用するに好適なレーザビームプリンタの構成につい
て図１、図２を参照しながら説明する。なお、本実施例
（拡張メモリ、インターフェースの部分）を適用するプ
リンタは、レーザビームプリンタに限られるものではな
く、他のプリント方式のプリンタでも良い。

【００１３】図１は本発明を適用可能なレーザビームプ
リンタ（ＬＢＰ）の構成を示す断面図である。

【００１４】図において、ＬＢＰ本体１５００は、外部
に接続されているホストコンピュータから供給される印
刷情報（文字コード等）やフォーム情報あるいはマクロ
命令等を入力して記憶するとともに、それらの情報に従
って対応する文字パターンやフォームパターン等を作成
し、記録媒体である記録紙等に像を形成する。操作パネ
ル１５０１は、操作のためのスイッチおよびＬＥＤ表示
器等が配されている。制御ユニット１０００は、ＬＢＰ
本体１５００全体の制御およびホストコンピュータから
供給される文字情報等を解析する。このプリンタ制御ユ
ニット１０００は、主に文字情報を対応する文字パター
ンのビデオ信号に変換してレーザドライバ１５０２に出
力する。レーザドライバ１５０２は半導体レーザ１５０
３を駆動するための回路であり、入力されたビデオ信号
に応じて半導体レーザ１５０３から発射されるレーザ光
１５０４をオン・オフ切り換えする。レーザ光１５０４
は回転多面鏡１５０５で左右方向に振らされて静電ドラ
ム１５０６上を走査露光する。これにより、静電ドラム
１５０６上には文字パターンの静電潜像が形成されるこ
とになる。この潜像は、静電ドラム１５０６周囲に配設
された現像ユニット１５０７により現像された後、記録
紙に転写される。この記録紙にはカットシートを用い、
カットシート記録紙はＬＢＰ１５００に装着した用紙カ
セット１５０８に収納され、給紙ローラ１５０９および
搬送ローラ１５１０と搬送ローラ１５１１とにより、装
置内に取り込まれて、静電ドラム１５０６に供給され
る。また、ＬＢＰ本体１５００には、図示しないカード
スロットを少なくとも１個以上備え、内蔵フォントに加
えてオプションフォントカード，言語系の異なる制御カ
ード（エミュレーションカード）を接続できるように構
成されている。

【００１５】図２はプリンタ制御システムの構成を説明
するブロック図である。なお、本発明の機能が実行され
るのであれば、単体の機器であっても、複数の機器から
なるシステムであっても、ＬＡＮ等のネットワークを介
して処理が行われるシステムであっても本発明を適用で
きる。

【００１６】図において、ホストコンピュータ３０００
は、ＲＯＭ３のプログラム用ＲＯＭに記憶された文書処
理プログラム等に基づいて図形，イメージ，文字，表
（表計算等を含む）等が混在した文書処理を実行するＣ
ＰＵ１を備え、システムデバイス４に接続される各デバ
イスをＣＰＵ１が総括的に制御する。

【００１７】また、このＲＯＭ３のプログラム用ＲＯＭ
には、ＣＰＵ１の制御プログラム等を記憶し、ＲＯＭ３
のフォント用ＲＯＭには上記文書処理の際に使用するフ
ォントデータ等を記憶し、ＲＯＭ３のデータ用ＲＯＭは
上記文書処理等を行う際に使用する各種データを記憶す
る。ＲＡＭ２はＣＰＵ１の主メモリ，ワークエリア等と
して機能する。キーボードコントローラ（ＫＢＣ）５
は、キーボード９や不図示のポインティングデバイスか
らのキー入力を制御する。ＣＲＴコントローラ（ＣＲＴ
Ｃ）６は、ＣＲＴディスプレイ（ＣＲＴ）１０の表示を
制御する。ディスクコントローラ（ＤＫＣ）７は、ブー
トプログラム，種々のアプリケーシヨン，フォントデー
タ，ユーザファイル，編集ファイル等を記憶するハード
ディスク（ＨＤ）、フロッピーディスク（ＦＤ）等の外
部メモリ１１とのアクセスを制御する。プリンタコント
ローラ（ＰＲＴＣ）８は、所定の双方向性インタフェー
ス（インタフェース）２１を介してプリンタ１５００に
接続されて、プリンタ１５００との通信制御処理を実行
する。なお、ＣＰＵ１は、例えばＲＡＭ２上に設定され
た表示情報ＲＡＭへのアウトラインフォントの展開（ラ
スタライズ）処理を実行し、ＣＲＴ１０上でのＷＹＳＩ
ＷＹＧを可能としている。また、ＣＰＵ１は、ＣＲＴ１
０上の不図示のマウスカーソル等で指示されたコマンド
に基づいて登録された種々のウインドウを開き、種々の
データ処理を実行する。

【００１８】プリンタ１５００において、プリンタＣＰ
Ｕ１２は、ＲＯＭ１３のプログラム用ＲＯＭに記憶され
た制御プログラム等或いは外部メモリ１４に記憶された
制御プログラム等に基づいてシステムバス１５に接続さ
れる各種のデバイスとのアクセスを総括的に制御し、印
刷部インタフェース１６を介して接続される印刷部（プ
リンタエンジン）１７に出力情報としての画像信号を出
力する。また、このＲＯＭ１３のプログラムＲＯＭに
は、ＣＰＵ１２の制御プログラム等を記憶する。ＲＯＭ
１３のフォント用ＲＯＭには上記出力情報を生成する際
に使用するフォントデータ等を記憶し、ＲＯＭ１３のデ
ータ用ＲＯＭにはハードディスク等の外部メモリ１４が
無いプリンタの場合には、ホストコンピュータ上で利用
される情報等を記憶している。ＣＰＵ１２は入力部１８
を介してホストコンピュータとの通信処理が可能となっ
ており、プリンタ内の情報等をホストコンピュータ３０
００に通知可能に構成されている。ＲＡＭ１９はＣＰＵ
１２の主メモリ、ワークエリア等として機能するＲＡＭ
で、図示しない増設ポートに接続されるオプションＲＡ
Ｍによりメモリ容量を拡張することができるように構成
されている。なお、ＲＡＭ１９は、出力情報展開領域、
環境データ格納領域、ＮＶＲＡＭ等に用いられる。前述
したハードディスク（ＨＤ）、ＩＣカード等の外部メモ
リ１４は、ディスクコントローラ（ＤＫＣ）２０により
アクセスを制御される。外部メモリ１４は、オプション
として接続され、フォントデータ、エミュレーションプ
ログラム、フォームデータ等を記憶する。また、１８は
前述した操作パネルで操作のためのスイッチおよびＬＥ
Ｄ表示器等が配されている。

【００１９】また、前述した外部メモリは１個に限ら
ず、少なくとも１個以上備え、内蔵フォントに加えてオ
プションフォントカード，言語系の異なるプリンタ制御
言語を解釈するプログラムを格納した外部メモリを複数
接続できるように構成されていても良い。さらに、図示
しないＮＶＲＡＭを有し、操作パネル１５０１からのプ
リンタモード設定情報を記憶するようにしても良い。

【００２０】このように構成されたプリンタ制御システ
ムにおいて、ホストコンピュータより出力された文章デ
ータは、まず入力部１８に格納される。ＣＰＵ１２は、
入力された情報をＲＯＭ１３を参照しながら翻訳し、翻
訳した内容をＲＡＭ１９に貯える。ここでＲＡＭ１９の
格納方法は、１６、３２、４８ビット幅の中間フォーム
またはビットマップデータとして格納してされる。ここ
で、文字データ、イメージデータをＲＡＭ１９に格納す
る際、今まで１つのページメモリとして使用していたＲ
ＡＭ１９を、２つのページメモリとして分割し、一方を
文字領域、もう一方をイメージ領域として分割定義す
る。そこで、このそれぞれの領域に、文字情報を展開し
たフォームとイメージ情報を展開したフォームとをそれ
ぞれ格納する。この格納方法は、中間のオブジェクトを
生成する際に文字情報やイメージ情報が持っているそれ
ぞれのヘッダをもとに認識し、それぞれの領域に展開さ
せる。ＲＡＭ１９は、一般的に１ページ分のメモリ領域
を持っている為、文字とイメージの領域が分けられただ
けでメモリーの追加は必要ないが、バンド処理の為省メ
モリで動作している場合は、ＲＡＭを追加する必要があ
る。

【００２１】ＲＡＭ１９は、コントローラボード上には
じめから搭載されている内蔵ＤＲＡＭと、ＳＩＭＭやＤ
ＩＭＭによって拡張出来る拡張ＤＲＡＭとに、その用途
に合わせて区切られ、バンク毎に別れている。バンクの
切り替えはＲＡＳ信号によって行われる。なお、内蔵Ｒ
ＡＭ，拡張ＲＡＭものそ用途に合わせ更に細かいバンク
に別れている。図３にＲＡＭの構成を示す。図３におい
ては、アドレス信号がＭ＋１本、データ信号がＬ＋１
本、ＲＡＳ信号がＮ＋１本、ＣＡＳ信号が４本に加え
て、ライトイネイブル信号がＤＲＡＭに入力されてい
る。ＲＡＳ信号のみがアクティブ時に入力されたアドレ
ス信号がロウアドレス、ＣＡＳ信号もアクティブ時に入
力されたアドレス信号がカラムアドレスとして、ＤＲＡ
Ｍに入力される。

【００２２】図４に示すように、ＤＲＡＭへのデータの
リード／ライトを行うには、ロウアドレスをアドレス線
に出力し、その後ＲＡＳ信号をイネイブルにさせ、次に
カラムアドレスをアドレス線に出力しＣＡＳ信号をイネ
イブルにすることで、ＷＥ信号がイネイブルの場合はＲ
ＡＭへのライトが、またＷＥ信号がディスエイブルの場
合は、データのリードが行える。

【００２３】図５に、例えばＲＡＭ１９としてＤＲＡＭ
を用い、ＣＰＵ１２からＤＲＡＭ１９に対してデータを
リード／ライトする場合を示す。

【００２４】ＣＰＵ１２は、あらかじめ設定されたメモ
リ空間にあるメモリロケーションにアクセスする際は、
そのメモリロケーションに対応するアドレスを発する。
発せられたアドレス信号のうち、Ａ２〜Ａ２３の２４ビ
ットがデコーダ５１に入力されて、ロウアドレス、カラ
ムアドレスに分割される。バンクレジスタ５２は、それ
ぞれバンクで区切られた内蔵ＲＡＭや拡張ＲＡＭのどの
ＲＡＭにアクセスするのかを、出力されるアドレスに合
わせて選択するレジスタである。なお、図５に示したデ
コーダ５１は、ここではＲＡＭ１９に含まれるものとす
る。

【００２５】ここで、一般的なＤＲＡＭのロウアドレス
とカラムアドレスの構成を見てみると、例えば１６Ｍｂ
ｉｔＤＲＡＭ（×１６ｂｉｔ）ではＲＯＷアドレスが１
０本、ＣＯＬＵＭＮアドレスが１０本となっており、１
６ＭｂｉｔＤＲＡＭ（×８ｂｉｔ）では、ＲＯＷアドレ
スが１１本、ＣＯＬＵＭＮアドレスが１０本となってお
り、それぞれロウアドレスとカラムアドレスが等しいか
もしくはロウアドレスがカラムアドレスより１本多い。
これらＤＲＡＭを用いてＲＡＭ１４を構成する場合、従
来は、図９のアドレスデコード方式でロウアドレスとカ
ラムアドレスが分割されていた。図５のデコーダ５１も
また、従来は図９の規則でアドレスのデコードを行って
いた。

【００２６】図９の規則では、アドレスが２０桁を越え
る場合、ロウアドレスとカラムアドレスとをこの順に交
互に１桁ずつ増やすようにデコードが行われる。すなわ
ち、Ａ２４，Ａ２２−Ａ０がロウアドレスの第１１〜０
ピンに、Ａ２５，Ａ２３，Ａ１１−Ａ２がカラムアドレ
スの第１１〜０ピンにそれぞれ入力される。入力される
アドレス信号がＡ２−Ａ２３の２２ビットの場合、ロウ
アドレスの桁数がカラムアドレスの桁数と同じか１桁多
いＤＲＡＭであれば、２４ビットのアドレス信号まで対
応することができる。

【００２７】ここで、例えば６４ＭｂｉｔＤＲＡＭ（×
１６）は、ＲＯＷアドレスが１２本、ＣＯＬＵＭＮが１
０本である。このため、このＤＲＡＭに、図９のデコー
ド規則で動作するデコード回路を用いてアクセスする
と、図１０の太枠に示したように、ロウアドレスはＡ２
４，Ａ２２−Ａ１２の１２ビットが入力され、カラムア
ドレスには、Ａ１１−Ａ２の１０ビットが入力される。
カラムアドレスの第１１ピンに入力されるＣＰＵアドレ
スのＡ２４は、デコーダ５１に入力されていない信号で
あり、また、デコーダ５１に入力されている信号Ａ２３
は無視されてしまう。この結果、ＤＲＡＭのメモリロケ
ーションがＣＰＵからのアドレス信号によって一意的に
決定できず、ＣＰＵがアクセスを意図したアドレス、す
なわちアドレスＡ２３−Ａ２で指定されているアドレス
にアクセスすることができない。

【００２８】そこで、本実施形態のデコーダ５１’は、
図６に示すようにアドレス信号のＡ２３を、ＤＲＡＭの
ロウアドレス第１１ピンに対する入力として出力する。
これにより、ロウアドレス１２ビット、カラムアドレス
１０ビットの６４ＭビットＤＲＡＭに対しても、図４に
示したタイミングでＲＯＷアドレスを出力することによ
り、ＣＰＵが意図したアドレスにアクセスできる。ま
た、下位から１１ビット分のロウアドレス（Ａ１２−Ａ
２２）と、下位から１０ビット分のカラムアドレス（Ａ
２−Ａ１１）は従来と変わらないため、ロウアドレスが
１１ビットまで、及び、カラムアドレスが１０ビットま
でのＤＲＡＭに対しては、従来と同様の方式でアクセス
することが可能である。

【００２９】尚、ここでは、１６ＭｂｉｔＤＲＡＭ（×
１６）と６４ＭｂｉｔＤＲＡＭ（×１６）に関して述べ
たが、ＣＰＵから入力されるアドレス信号からロウアド
レス及びカラムアドレスへ従来のデコード規則でデコー
ドした結果、ＤＲＡＭのロウアドレス及びカラムアドレ
スの仕様に合わない場合には、上述した方法と同様の方
法で対応することができる。

【００３０】［第２の実施形態］図７に第２の実施例の
デコーダ及びＤＲＡＭの構成を示す。

【００３１】図７で、センス信号５５は、第１の実施形
態で示したようにロウアドレスとカラムアドレスの桁数
の差が２本ある場合、その旨をデコーダ２２に知らせる
信号で、各バンク毎に準備されている。この信号は、従
来の拡張メモリにおいて未使用となっていた信号線を用
いればよく、ロウアドレスとカラムアドレスの桁数の差
が２本あるＤＲＡＭを用いた場合には、その信号線から
所定の信号値が出力されるように、その拡張メモリの製
造時に配線しておく。なお、この信号は出力されるもの
とする。アドレスレジスタ２５は、バンク毎に受け取っ
たセンス信号２６に応じて、それぞれのバンクに用いら
れているＤＲＡＭの構成に対応したアドレスをデコード
するようにデコーダに指示を行う為のレジスタである。

【００３２】図８にバンクレジスタ５４及びデコーダ５
１の構成を示す。バンクレジスタ５４において、選択さ
れているバンクを示すバンクセレクト信号及びセンス信
号はレジスタ５４１に取り込まれ、各バンク毎に、セレ
クト信号とセンス信号との論理積が計算される。すなわ
ち、選択されているバンクが、ロウアドレスとカラムア
ドレスの桁数の差が２本あるＤＲＡＭが用いられたバン
クであることを示す信号が生成される。この信号は、各
バンクごとに生成され、その論理和がデコーダ５１のセ
レクト入力に入力される。

【００３３】例えば、バンク０のＲＡＭアドレス領城に
アクセスが行われると、バンクレジスタはバンク０セレ
クト信号をＴｒｕｅとする。この時、バンク０に、カラ
ムアドレスよりもロウアドレスの方が２本多いＤＲＡＭ
が接続されていると、バンク０センス信号がＴｒｕｅと
なりデコーデ２２のセレクト信号をＴｒｕｅにする。

【００３４】セレクト信号がＴｒｕｅとなると、デコー
ダ２２は、ロウアドレスにアドレス（２３：１２）を割
り振り、カラムアドレス（１１：２）を割り振る。これ
は第１の実施形態で説明した、図６に示した割り当てで
ある。

【００３５】一方、セレクト信号がＦａｌｓｅになる
と、デコーダ２２は、ロウアドレスにアドレス（２２：
１２）を、カラムアドレスにアドレス（２３；１１：
２）を割り当てる。これは従来通りのデコードの仕方で
ある。こうして、ロウアドレスとカラムアドレスがそれ
ぞれ１１桁ずつのＤＲＡＭで構成された拡張メモリを利
用することも可能となる。

【００３６】以上のようにすることで、接続され、選択
されたバンクのメモリの構成に応じて、アドレス信号を
デコードすることが可能となる。

【００３７】

【他の実施形態】なお、本発明は、複数の機器（例えば
ホストコンピュータ、インタフェイス機器、リーダ、プ
リンタなど）から構成されるシステムに適用しても、一
つの機器からなる装置（例えば、複写機、ファクシミリ
装置など）に適用してもよい。

【００３８】また、本発明の目的は、前述した実施形態
の機能を実現するソフトウェアのプログラムコードを記
録した記憶媒体（または記録媒体）を、システムあるい
は装置に供給し、そのシステムあるいは装置のコンピュ
ータ（またはCPUやMPU）が記憶媒体に格納されたプログ
ラムコードを読み出し実行することによっても達成され
る。この場合、記憶媒体から読み出されたプログラムコ
ード自体が前述した実施形態の機能を実現することにな
り、そのプログラムコードを記憶した記憶媒体は本発明
を構成することになる。また、コンピュータが読み出し
たプログラムコードを実行することにより、前述した実
施形態の機能が実現されるだけでなく、そのプログラム
コードの指示に基づき、コンピュータ上で稼働している
オペレーティングシステム(OS)などが実際の処理の一部
または全部を行い、その処理によって前述した実施形態
の機能が実現される場合も含まれる。

【００３９】さらに、記憶媒体から読み出されたプログ
ラムコードが、コンピュータに挿入された機能拡張カー
ドやコンピュータに接続された機能拡張ユニットに備わ
るメモリに書込まれた後、そのプログラムコードの指示
に基づき、その機能拡張カードや機能拡張ユニットに備
わるCPUなどが実際の処理の一部または全部を行い、そ
の処理によって前述した実施形態の機能が実現される場
合も含まれる。

【００４０】

【発明の効果】以上述べたように本発明によれば、ＲＡ
Ｍを構成するＤＲＡＭの種類がバンクごとに異なってい
ても、ＤＲＡＭのロウアドレスとカラムアドレスの入力
方法に合わせた方式でアドレスをデコードすることで、
それらのＲＡＭに対応することができる。

【図面の簡単な説明】

【図１】本発明を適用可能な第１の出力装置の構成を示
す断面図である。

【図２】本発明の一実施例を示すプリンタ制御システム
の構成を説明するブロック図である。

【図３】本発明の一実施例を示すプリンタ制御システム
のＲＡＭの構成を示すブロック図である。

【図４】本発明の一実施例を示すプリンタ制御システム
のＲＡＭリード／ライトサイクルを示すタイミングチャ
ートである。

【図５】本発明の一実施例を示すプリンタ制御システム
のＲＡＭのアクセス方法を示すブロック図である。

【図６】本発明の一実施例を示すプリンタ制御システム
の６４ＭｂｉｔＤＲＡＭアクセスを示すブロック図であ
る。

【図７】本発明の一実施例を示すプリンタ制御システム
のＲＡＭセンス方法を示すブロック図である。

【図８】本発明の一実施例を示すプリンタ制御システム
のアドレスデコードシステムを示すブロック図である。

【図９】本発明の一実施例を示すプリンタ制御システム
のアドレスデコード方式を示す図である。

【図１０】本発明の一実施例を示すプリンタ制御システ
ムにおける、６４ＭｂｉｔＤＲＡＭに対応したのアドレ
スデコード方式を示す図である。

【符号の説明】

１ＣＰＵ２ＲＡＭ３ＲＯＭ４システムバス１２ＣＰＵ１３ＲＯＭ１９ＲＡＭ３０００ホストコンピュータ１５００プリンタ

Claims

【特許請求の範囲】

【請求項１】ロウアドレスとカラムアドレスとを時分
割で指定することにより、指定したアドレスにアクセス
可能なメモリデバイスと、入力されたアドレスを、前記ロウアドレス及びカラムア
ドレスに割り振るデコーダとを備えることを特徴とする
メモリ制御装置。
【請求項２】前記デコーダは、前記アドレスを所定の
規則に従ってロウアドレス及びカラムアドレスに振り分
けており、前記規則により指定したアドレスにアクセス
できないメモリデバイスに対しては、該メモリデバイス
に応じた規則でロウアドレス及びカラムアドレスを振り
分けることを特徴とする請求項１に記載のメモリ制御装
置。
【請求項３】前記メモリデバイスが、前記規則により
指定したアドレスにアクセスできるデバイスであるか否
かを判定する判定回路を更に備え、前記デコーダは、前
記判定回路による判定結果に応じて、前記アドレスから
前記所定の規則に従ってロウアドレス及びカラムアドレ
スに振り分けるか、それとも、前記メモリデバイスに応
じた規則でロウアドレス及びカラムアドレスを振り分け
ることを特徴とする請求項２に記載のメモリ制御装置。
【請求項４】前記メモリデバイスは、ロウアドレスの
桁数がカラムアドレスの桁数と同じか１桁多いメモリデ
バイスであり、前記所定の規則とは、ロウアドレスの桁
数とカラムアドレスの桁数との差が最大１桁であること
を前提とした振り分け規則であり、所定の規則により指
定したアドレスにアクセスできないメモリデバイスと
は、ロウアドレスの桁数がカラムアドレスの桁数よりも
１桁以上多いメモリデバイスであり、メモリデバイス
が、ロウアドレスの桁数がカラムアドレスの桁数よりも
１桁以上多いメモリデバイスの場合には、前記デコーダ
は、入力されたアドレスを、ロウアドレス及びカラムア
ドレスの桁数に応じて割り当てることを特徴とする請求
項１に記載のメモリ制御装置。
【請求項５】請求項１乃至４のいずれかに記載のメモ
リ制御装置により制御されるメモリにデータを格納し、
該データに基づいて印刷を行うことを特徴とする印刷装
置。