JP2004009416A - レーザビーム方式の出力装置及び出力方法 - Google Patents
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Abstract
【課題】マルチビーム方式のレーザビームプリンタにおいて、シングルビームのときの描画データのままで、シッパーでデータを読むときに1度のメモリリクエストで2ライン分読み込み、パフォーマンスを低下させない事を目的とする。
【解決手段】バンドメモリに描画データを書き込む際に奇数ライン偶数ライン同じROWアドレスになるようにバンド幅を設定して、1度のメモリアクセスで奇数ライン偶数ラインを交互に読み込むメモリコントローラを持ち、奇数、偶数ライン用のFIFOとシッパー回路を持を同時にシッピングしていく。
【選択図】 図1
【解決手段】バンドメモリに描画データを書き込む際に奇数ライン偶数ライン同じROWアドレスになるようにバンド幅を設定して、1度のメモリアクセスで奇数ライン偶数ラインを交互に読み込むメモリコントローラを持ち、奇数、偶数ライン用のFIFOとシッパー回路を持を同時にシッピングしていく。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、マルチビーム方式等を採用しかつ画像データを記憶する手段にEDOもしくはFast Page ModeのDRAMを採用したレーザビームプリンターに関するものである。
【0002】
【従来の技術】
1)従来、シングルビーム方式のレーザビームプリンタで画像出力データを制御回路が読み込むときに主走査方向に数ワード単位でデータを読み込んでいた。
【0003】
2)またマルチビーム方式のレーザビームプリンタでは奇数ライン、偶数ラインの各ライン単位でダイレクトメモリアクセス用の2チャンネルを持ち奇数ライン、偶数ライン交互にダイレクトメモリアクセスのリクエストを発生させメモリから画像データを取り込み奇数ライン、偶数ラインの各FIFO等にデータを格納し、各々の独立したシッパー回路でシッピングを行っていた。
【0004】
3)または画像データをメモリに記憶させる際に奇数ライン、偶数ラインの1ワード単位で交互にメモリアドレスをインクリメントさせていき、画像データを出力する際も同じように奇数ラインの1ワード目、偶数ラインの1ワード目、奇数ラインの2ワード目、偶数ラインの2ワード目とデータを画像出力用回路にデータを取り込む方法もあった。
【0005】
【発明が解決しようとする課題】
しかしながら2)のマルチビームで奇数ライン、偶数ラインの各々にDMAチャンネルを持ちメモリからデータを読み込んでいく場合、各ライン単位でメモリアクセスが発生し、メモリのファーストアクセスに時間がかかるためにパフォーマンスが低下してしまう。またあるいは3)のアドレスの振り方を奇数ラインと偶数ラインをペアとして考え奇数ライン、偶数ラインのワード毎に交互にアドレスをインクリメントしていく方法も考えられるが、そのようにするとシングルビームの際の画像データを書き込むソフトウェアの資産等が流用できない。つまりはシングルビームのときのアーキテクチャーを流用することができないという問題があった。
【0006】
【課題を解決するための手段】
マルチビームのレーザビームプリンタにおいて画像データを出力するために、1)画像データをメモリに書き込む際に主走査方向に連続したメモリアドレスで書き込むメモリコントローラ手段を持ち、2)画像データを書き込むときに奇数ライン、偶数ラインを同じ行アドレスに画像データを書き込む手段を有し、3)奇数ライン、偶数ラインを読み込むときに同じ1回のダイレクトメモリアクセスリクエストでFIFO等にデータを格納できるダイレクトメモリアクセス(DMA)等の手段を有し、4)奇数ライン、偶数ラインを交互に同じ行アドレスから読み込むDMAを持つ。
【0007】
(作用)
1)マルチビームのレーザビームプリンタにおいてパフォーマンスを低下させずにLBPに印字することが可能となる。
【0008】
2)マルチビームのレーザビームプリンタにおいて、バンドメモリに書き込む方法は従来のシングルビームのときのように主走査方向に連続したメモリアドレスでかくために今までのソフトウェアの資産が使用できる。
【0009】
【発明の実施の形態】
本実施形態の構成を説明する前に、本実施形態を適用するに好適なレーザビームプリンタの構成について図1〜図3を参照しながら説明する。なお、本実施形態を適用するプリンタは、レーザビームプリンタに限られるものである。
【0010】
図1は本発明を適用可能な第1の出力装置の構成を示す断面図であり、レーザビームプリンタ(LBP)の場合を示す。
【0011】
図において、1500はLBP本体であり、外部に接続されているホストコンピュータから供給される印刷情報(文字コード等)やフォーム情報あるいはマクロ命令等を入力して記憶するとともに、それらの情報に従って対応する文字パターンやフォームパターン等を作成し、記録媒体である記録紙等に像を形成する。1501は操作のためのスイッチおよびLED表示器等が配されている操作パネル、1000はLBP本体1500全体の制御およびホストコンピュータから供給される文字情報等を解析するプリンタ制御ユニットである。このプリンタ制御ユニット1000は、主に文字情報を対応する文字パターンのビデオ信号に変換してレーザドライバ1502に出力する。レーザドライバ1502は半導体レーザ1503を駆動するための回路であり、入力されたビデオ信号に応じて半導体レーザ1503から発射されるレーザ光1504をオン・オフ切り換えする。レーザ光1504は回転多面鏡1505で左右方向に振らされて静電ドラム1506上を走査露光する。なお、マルチビームのときはこの1502〜1505をもう1系統持ち2つのレーザで走査露光することになる。
【0012】
これにより、静電ドラム1506上には文字パターンの静電潜像が形成されることになる。この潜像は、静電ドラム1506周囲に配設された現像ユニット1507により現像された後、記録紙に転写される。この記録紙にはカットシートを用い、カットシート記録紙はLBP1500に装着した用紙カセット1508に収納され、給紙ローラ1509および搬送ローラ1510と搬送ローラ1511とにより、装置内に取り込まれて、静電ドラム1506に供給される。また、LBP本体1500には、図示しないカードスロットを少なくとも1個以上備え、内蔵フォントに加えてオプションフォントカード,言語系の異なる制御カード(エミュレーションカード)を接続できるように構成されている。
【0013】
図2は、図1に示した第1の出力装置の制御構成を説明するブロック図である。
【0014】
図において、1700は記録信号を入力するインタフェース、1701はMPU、1702は前記MPU1701が実行する制御プログラムやホスト印刷情報等を格納するROM、1703はDRAMで、各種データ(上記記録信号やヘッドに供給される記録データ等)を保存しておく。1704は記録ヘッド1708に対する出力データの供給制御を行うゲートアレイで、インタフェース1700,MPU1701,DRAM1703間のデータの転送制御も行う。1710は前記記録ヘッド1708を搬送するためのキャリアモータ、1709は記録用紙搬送のための搬送モータ、1705は前記記録ヘッドを駆動するヘッドドライバ、1706は前記搬送モータ1709を駆動するモータドライバ、1707は前記キャリアモータ1710を駆動するモータドライバである。
【0015】
このように構成された上記記録装置において、インタフェース1700を介して後述するホストコンピュータ100より入力情報が入力されると、ゲートアレイ1704とMPU1701との間で入力情報がプリント用の出力情報に変換される。そして、モータドライバ1706,1707が駆動されるとともに、ヘッドドライバ1705に送られた出力情報に従って記録ヘッドが駆動され印字が実行される。
【0016】
なお、MPU1701はインタフェース1700を介して後述するホストコンピュータ100との通信処理が可能となっており、DRAM1703に関するメモリ情報および資源データ等やROM1702内のホスト印刷情報を後述するホストコンピュータ100に通知可能に構成されている。
【0017】
またゲートアレイ1704内にスムージング処理用の回路及び画像保存用のメモリが内蔵されていてもよいし、スムージング処理専用のゲートアレイ(メモリ内蔵)でもよい。また、メモリも外付けでも構わない。
【0018】
図3は本発明の実施形態を示すプリンタ制御システムの構成を説明するブロック図である。ここでは、レーザビームプリンタ(図1)を例にして説明する。なお、本発明の機能が実行されるのであれば、単体の機器であっても、複数の機器からなるシステムであっても、LAN等のネットワークを介して処理が行われるシステムであっても本発明を適用できることは言うまでもない。
【0019】
図において、3000はホストコンピュータで、ROM3のプログラム用ROMに記憶された文書処理プログラム等に基づいて図形,イメージ,文字,表(表計算等を含む)等が混在した文書処理を実行するCPU1を備え、システムデバイス4に接続される各デバイスをCPU1が総括的に制御する。
【0020】
また、このROM3のプログラム用ROMには、CPU1の制御プログラム等を記憶し、ROM3のフォント用ROMには上記文書処理の際に使用するフォントデータ等を記憶する。2はRAMで、CPU1の主メモリ,ワークエリア等として機能する。5はキーボードコントローラ(KBC)で、キーボード9や不図示のポインティングデバイスからのキー入力を制御する。6はCRTコントローラ(CRTC)で、CRTディスプレイ(CRT)10の表示を制御する。7はディスクコントローラ(DKC)で、ブートプログラム,種々のアプリケーション,フォントデータ,ユーザファイル,編集ファイル等を記憶するハードディスク(HD)、フロッピー(R)ディスク(FD)等の外部メモリ11とのアクセスを制御する。8はプリンタコントローラ(PRTC)で、所定の双方向性インタフェース(インタフェース)21を介してプリンタ1500に接続されて、プリンタ1500との通信制御処理を実行する。なお、CPU1は、例えばRAM2上に設定された表示情報RAMへのアウトラインフォントの展開(ラスタライズ)処理を実行し、CRT10上でのWYSIWYGを可能としている。また、CPU1は、CRT10上の不図示のマウスカーソル等で指示されたコマンドに基づいて登録された種々のウインドウを開き、種々のデータ処理を実行する。
【0021】
プリンタ1500において、12はプリンタCPUで、ROM13のプログラム用ROMに記憶された制御プログラム等或いは外部メモリ14に記憶された制御プログラム等に基づいてシステムバス15に接続される各種のデバイスとのアクセスを総括的に制御し、印刷部インタフェース16を介して接続される印刷部(プリンタエンジン)17に出力情報としての画像信号を出力する。また、このROM13のプログラムROMには、図5、図6のフローチャートで示されるようなCPU12の制御プログラム等を記憶する。ROM13のフォント用ROMには上記出力情報を生成する際に使用するフォントデータ等を記憶し、ROM13のデータ用ROMにはハードディスク等の外部メモリ14が無いプリンタの場合には、ホストコンピュータ上で利用される情報等を記憶している。CPU12は入力部18を介してホストコンピュータとの通信処理が可能となっており、プリンタ内の情報等をホストコンピュータ3000に通知可能に構成されている。19はCPU12の主メモリ、ワークエリア等として機能するRAMで、図示しない増設ポートに接続されるオプションRAMによりメモリ容量を拡張することができるように構成されている。なお、RAM19は、出力情報展関領域、環境データ格納領域、NVRAM等に用いられる。前述したハードディスク(HD)、ICカード等の外部メモリ14は、ディスクコントローラ(DKC)20によりアクセスを制御される。外部メモリ14は、オプションとして接続され、フォントデータ、エミュレーションプログラム、フォームデータ等を記憶する。また、18は前述した操作パネルで操作のためのスイッチおよびLED表示器等が配されている。
【0022】
また、前述した外部メモリは1個に限らず、少なくとも1個以上備え、内蔵フォントに加えてオプションフォントカード,言語系の異なるプリンタ制御言語を解釈するプログラムを格納した外部メモリを複数接続できるように構成されていても良い。さらに、図示しないNVRAMを有し、操作パネル1501からのプリンタモード設定情報を記憶するようにしても良い。
【0023】
このように構成されたプリンタ制御システムにおいて、どのようにメモリアクセスを行うか説明する。
【0024】
図4に1例としてバンド幅32ワード、バンド高さ4ラインのバンドに関してどのように書き込み、読み込みを行うか記載する。
【0025】
ハードウェア、あるいはCPUが介在したソフトウェアはバンドメモリに描画データを書き込むときに主走査方向に描画データを書き込んでいく。図4の場合は1ライン目の先頭が20100000hでアドレスをインクリメントさせながら描画データを書き込んでいく。バンド幅が32ワードなので2010007Chまでデータを書き込んでいく。1ライン分が終了したら、次のラインデータを連続したアドレス20100080hに書き込んでいく。以上のように4ライン分のデータを書き込んでいく。
【0026】
次にシッパー回路がどのようにメモリからシッピングデータを取り込んでいくかを説明する。シッパー回路は1ライン目の先頭である20100000hをよみこみ、次に2ライン目の先頭の20100080hをよみ、次にまた1ライン目の2ワード目の20100004hをよみ、次に2ライン目の2ワード目の20100084hを読み込む。このように1ライン目と2ライン目の同じワード位置を交互に読み込んでいく。なお、この読み込む単位は1ライン当たり4ワードつまりは2ライン分で8ワードでも1ライン当たり8ワードで2ラインで16ワード分読み込んでも良い。使用するDRAMメモリはFast Page Type DRAMあるいはEDO Type DRAMでもよいがSDRAM Typeはこの方式は不可能である。
【0027】
ここで使用されるタイプのDRAMは8M×8bitで4krefタイプのEDO DRAM4個使いとする。また1ワード4バイト(32bit)構成のメモリ構成とする。
【0028】
つまりメモリの容量は32Mバイトである。この場合Row Addressは12本、Column Addressは11本とする。従って、1Row Addressあたり8kバイトである。Fast PageタイプあるいはEDOタイプのDRAMの場合同じRow Addressの場合Row Addressを発生させる必要がなく、Column Addressのみを変更すればアクセス可能である。同じRow Addressの領域は8kB(2kワード)となるこのメモリアクセスに関して図5にタイミングを記載する。
【0029】
各ライン8ワードバウンダリィとして2ラインで16ワード読み込むとする。
【0030】
1ライン目の1ワードのアドレスが20100000hなのでRow Addressをアドレスのbit24〜bit13まで表わし、Column Addressをbit12〜bit2までで表わす。従ってRow Addressは080hでColumn Addressは1ライン目の1ワード目は000hで2ライン目の1ワード目は020hとなる。Column Addressは000h、020h、001h、021h、002h、022h…………026h、007h、027hとする。
【0031】
なお、ここで重要なこととして2ライン分のデータは必ず同じRow Addressであるということである。奇数、偶数の両ラインのデータを読み込むときにRow miss Addressが発生しないために、このバンド幅の設定をあらかじめ考慮して設定する必要がある。
【0032】
ここでバンド高さを最大1024としてA4サイズの横で解像度を600dpiとすると主走査方向で約6100dotなので最大バンド幅は約c0hワードとなる。また奇数ラインと偶数ラインが同じRow Addressであるという条件から180hワードとなるが、2ライン単位でかつ最大1024の高さですべての2ラインのペアが必ず同じRow Addressであるためにはバンド幅×2が2のn乗である必要がある。従って、バンド幅は100h、80h、40h、20h、10h、8h、4hとなる。1ラインあたりのバーストカウントは8バーストの場合はバンド幅はminで8h、4バーストの場合minで4hとなる。
【0033】
次に図6をもとにこのマルチビーム対応のシッピング回路のブロック図でそのお動作を説明する。
【0034】
1はメモリからデータをリードして奇数ライン、偶数ラインに分配するためのSELECTERである。2が奇数ライン用FIFO、3が偶数ライン用FIFOである。4、5は各々奇数、偶数ライン用のシッピング回路である。6が各FIFOにデータなくなった場合にメモリからデータを読み込むためのDMA制御回路で7はShipper用DMAアドレスGenで8はバンド幅値を格納するためのバンド幅レジスタである。9がEDO(Fast Page)DRAMを制御するためのDRAM CONTROLで10がDRAMのAddressセレクターである。11はDMAに起動をかけるためのAddress Decoderで特定のアドレスに書き込むとDMAに起動をかけることができる。
【0035】
まずCPU等が7のアドレスGenに既にCPUあるいはハードウェアで描画されているバンドメモリの先頭アドレスを設定し、8のバンド幅レジスタにバンド幅を設定する。次にCPU等でShipper DMAの起動をかける。すると9のDRAM CONTROLが起動がかかり、10のAddress SelectにRow Addressが出力されるように選択して、Row AddressをDRAMが取り込めるタイミングでnRASをツルーにする。次にColumn AddressをDRAM Addressに出力する。KG信号という奇数ラインか偶数ラインかを選択する信号で奇数ラインを選択しているときは2の奇数ラインFIFOにデータを取り込むように出力して、偶数ラインのときは3の偶数ラインFIFOにデータを取り込むとともに7のSipper用Address Genで先に書き込んだ8のバンド幅レジスタの値との和をとりColumn Addressに出力する。従って1サイクル毎に奇数ライン用のアドレスと偶数ライン用のアドレスが出力されるようになる。また、2サイクルに1回7のAAddress Gen内のアドレスカウンターをインクリメントしていく。このようにして奇数ライン、偶数ライン8ワード分データを取り込み終わったら9のDRAM CONTROLはEND信号を出力してDRAMサイクルを終了させる。次にFIFOにつまったデータをシッパー回路は1ワード単位に取り込み、内部のパラレルシリアル変換回路でシリアルデータにして1ビットずつシッピングをしていく。この場合全ワードをシッピングする前にDMAのリクエストを発生させないとオーバーランという現象が発生するのでシッパー回路は随時リクエストを発生させていく必要がある。このようにしてマルチビームに対応したデータを印字していく。
【0036】
またこのような方法で両面印字の場合のリバースシッパーの場合は逆に偶数ラインからデータを取り込んでいく必要がある。このときのタイミングを図7に記載する。この場合もバンドメモリに描画する場合は従来通りである。
【0037】
(他の実施形態)
1)アクセス順序をライン交互によむのではなく、奇数ラインの数ワード読んでから、偶数ラインの同一ワードをよんでも良い。
【0038】
【発明の効果】
以上説明したように、本発明によればマルチビームのLBPのときの印字手段の1方法として採用できる。
【図面の簡単な説明】
【図1】本発明を適用可能な第1の出力装置の構成を示す断面図である。
【図2】図1に示した出力装置の制御構成を説明するブロック図である。
【図3】本発明の一実施形態を示すプリンタ制御システムの構成を説明するブロック図である。
【図4】本発明の一実施形態を示すプリンタ制御システムの構成を説明するバンドメモリ図である。
【図5】本発明の一実施形態を示すプリンタ制御システムの構成を説明するタイミングチャートである。
【図6】本発明の一実施形態を示すプリンタ制御システムの構成を説明するブロック図である。
【図7】本発明の一実施形態を示すプリンタ制御システムの構成を説明するタイミングチャートである。
【符号の説明】
1 データセレクター
2 奇数ライン用FIFO
3 偶数ライン用FIFO
4 奇数ライン用シッパー回路
5 偶数ライン用シッパー回路
6 シッパーDMA調停回路
7 シッパー用アドレスジェネレータ
8 バンド幅レジスタ
9 DRAM CONTROL
10 アドレスセレクタ
11 アドレスデコーダー
【発明の属する技術分野】
本発明は、マルチビーム方式等を採用しかつ画像データを記憶する手段にEDOもしくはFast Page ModeのDRAMを採用したレーザビームプリンターに関するものである。
【0002】
【従来の技術】
1)従来、シングルビーム方式のレーザビームプリンタで画像出力データを制御回路が読み込むときに主走査方向に数ワード単位でデータを読み込んでいた。
【0003】
2)またマルチビーム方式のレーザビームプリンタでは奇数ライン、偶数ラインの各ライン単位でダイレクトメモリアクセス用の2チャンネルを持ち奇数ライン、偶数ライン交互にダイレクトメモリアクセスのリクエストを発生させメモリから画像データを取り込み奇数ライン、偶数ラインの各FIFO等にデータを格納し、各々の独立したシッパー回路でシッピングを行っていた。
【0004】
3)または画像データをメモリに記憶させる際に奇数ライン、偶数ラインの1ワード単位で交互にメモリアドレスをインクリメントさせていき、画像データを出力する際も同じように奇数ラインの1ワード目、偶数ラインの1ワード目、奇数ラインの2ワード目、偶数ラインの2ワード目とデータを画像出力用回路にデータを取り込む方法もあった。
【0005】
【発明が解決しようとする課題】
しかしながら2)のマルチビームで奇数ライン、偶数ラインの各々にDMAチャンネルを持ちメモリからデータを読み込んでいく場合、各ライン単位でメモリアクセスが発生し、メモリのファーストアクセスに時間がかかるためにパフォーマンスが低下してしまう。またあるいは3)のアドレスの振り方を奇数ラインと偶数ラインをペアとして考え奇数ライン、偶数ラインのワード毎に交互にアドレスをインクリメントしていく方法も考えられるが、そのようにするとシングルビームの際の画像データを書き込むソフトウェアの資産等が流用できない。つまりはシングルビームのときのアーキテクチャーを流用することができないという問題があった。
【0006】
【課題を解決するための手段】
マルチビームのレーザビームプリンタにおいて画像データを出力するために、1)画像データをメモリに書き込む際に主走査方向に連続したメモリアドレスで書き込むメモリコントローラ手段を持ち、2)画像データを書き込むときに奇数ライン、偶数ラインを同じ行アドレスに画像データを書き込む手段を有し、3)奇数ライン、偶数ラインを読み込むときに同じ1回のダイレクトメモリアクセスリクエストでFIFO等にデータを格納できるダイレクトメモリアクセス(DMA)等の手段を有し、4)奇数ライン、偶数ラインを交互に同じ行アドレスから読み込むDMAを持つ。
【0007】
(作用)
1)マルチビームのレーザビームプリンタにおいてパフォーマンスを低下させずにLBPに印字することが可能となる。
【0008】
2)マルチビームのレーザビームプリンタにおいて、バンドメモリに書き込む方法は従来のシングルビームのときのように主走査方向に連続したメモリアドレスでかくために今までのソフトウェアの資産が使用できる。
【0009】
【発明の実施の形態】
本実施形態の構成を説明する前に、本実施形態を適用するに好適なレーザビームプリンタの構成について図1〜図3を参照しながら説明する。なお、本実施形態を適用するプリンタは、レーザビームプリンタに限られるものである。
【0010】
図1は本発明を適用可能な第1の出力装置の構成を示す断面図であり、レーザビームプリンタ(LBP)の場合を示す。
【0011】
図において、1500はLBP本体であり、外部に接続されているホストコンピュータから供給される印刷情報(文字コード等)やフォーム情報あるいはマクロ命令等を入力して記憶するとともに、それらの情報に従って対応する文字パターンやフォームパターン等を作成し、記録媒体である記録紙等に像を形成する。1501は操作のためのスイッチおよびLED表示器等が配されている操作パネル、1000はLBP本体1500全体の制御およびホストコンピュータから供給される文字情報等を解析するプリンタ制御ユニットである。このプリンタ制御ユニット1000は、主に文字情報を対応する文字パターンのビデオ信号に変換してレーザドライバ1502に出力する。レーザドライバ1502は半導体レーザ1503を駆動するための回路であり、入力されたビデオ信号に応じて半導体レーザ1503から発射されるレーザ光1504をオン・オフ切り換えする。レーザ光1504は回転多面鏡1505で左右方向に振らされて静電ドラム1506上を走査露光する。なお、マルチビームのときはこの1502〜1505をもう1系統持ち2つのレーザで走査露光することになる。
【0012】
これにより、静電ドラム1506上には文字パターンの静電潜像が形成されることになる。この潜像は、静電ドラム1506周囲に配設された現像ユニット1507により現像された後、記録紙に転写される。この記録紙にはカットシートを用い、カットシート記録紙はLBP1500に装着した用紙カセット1508に収納され、給紙ローラ1509および搬送ローラ1510と搬送ローラ1511とにより、装置内に取り込まれて、静電ドラム1506に供給される。また、LBP本体1500には、図示しないカードスロットを少なくとも1個以上備え、内蔵フォントに加えてオプションフォントカード,言語系の異なる制御カード(エミュレーションカード)を接続できるように構成されている。
【0013】
図2は、図1に示した第1の出力装置の制御構成を説明するブロック図である。
【0014】
図において、1700は記録信号を入力するインタフェース、1701はMPU、1702は前記MPU1701が実行する制御プログラムやホスト印刷情報等を格納するROM、1703はDRAMで、各種データ(上記記録信号やヘッドに供給される記録データ等)を保存しておく。1704は記録ヘッド1708に対する出力データの供給制御を行うゲートアレイで、インタフェース1700,MPU1701,DRAM1703間のデータの転送制御も行う。1710は前記記録ヘッド1708を搬送するためのキャリアモータ、1709は記録用紙搬送のための搬送モータ、1705は前記記録ヘッドを駆動するヘッドドライバ、1706は前記搬送モータ1709を駆動するモータドライバ、1707は前記キャリアモータ1710を駆動するモータドライバである。
【0015】
このように構成された上記記録装置において、インタフェース1700を介して後述するホストコンピュータ100より入力情報が入力されると、ゲートアレイ1704とMPU1701との間で入力情報がプリント用の出力情報に変換される。そして、モータドライバ1706,1707が駆動されるとともに、ヘッドドライバ1705に送られた出力情報に従って記録ヘッドが駆動され印字が実行される。
【0016】
なお、MPU1701はインタフェース1700を介して後述するホストコンピュータ100との通信処理が可能となっており、DRAM1703に関するメモリ情報および資源データ等やROM1702内のホスト印刷情報を後述するホストコンピュータ100に通知可能に構成されている。
【0017】
またゲートアレイ1704内にスムージング処理用の回路及び画像保存用のメモリが内蔵されていてもよいし、スムージング処理専用のゲートアレイ(メモリ内蔵)でもよい。また、メモリも外付けでも構わない。
【0018】
図3は本発明の実施形態を示すプリンタ制御システムの構成を説明するブロック図である。ここでは、レーザビームプリンタ(図1)を例にして説明する。なお、本発明の機能が実行されるのであれば、単体の機器であっても、複数の機器からなるシステムであっても、LAN等のネットワークを介して処理が行われるシステムであっても本発明を適用できることは言うまでもない。
【0019】
図において、3000はホストコンピュータで、ROM3のプログラム用ROMに記憶された文書処理プログラム等に基づいて図形,イメージ,文字,表(表計算等を含む)等が混在した文書処理を実行するCPU1を備え、システムデバイス4に接続される各デバイスをCPU1が総括的に制御する。
【0020】
また、このROM3のプログラム用ROMには、CPU1の制御プログラム等を記憶し、ROM3のフォント用ROMには上記文書処理の際に使用するフォントデータ等を記憶する。2はRAMで、CPU1の主メモリ,ワークエリア等として機能する。5はキーボードコントローラ(KBC)で、キーボード9や不図示のポインティングデバイスからのキー入力を制御する。6はCRTコントローラ(CRTC)で、CRTディスプレイ(CRT)10の表示を制御する。7はディスクコントローラ(DKC)で、ブートプログラム,種々のアプリケーション,フォントデータ,ユーザファイル,編集ファイル等を記憶するハードディスク(HD)、フロッピー(R)ディスク(FD)等の外部メモリ11とのアクセスを制御する。8はプリンタコントローラ(PRTC)で、所定の双方向性インタフェース(インタフェース)21を介してプリンタ1500に接続されて、プリンタ1500との通信制御処理を実行する。なお、CPU1は、例えばRAM2上に設定された表示情報RAMへのアウトラインフォントの展開(ラスタライズ)処理を実行し、CRT10上でのWYSIWYGを可能としている。また、CPU1は、CRT10上の不図示のマウスカーソル等で指示されたコマンドに基づいて登録された種々のウインドウを開き、種々のデータ処理を実行する。
【0021】
プリンタ1500において、12はプリンタCPUで、ROM13のプログラム用ROMに記憶された制御プログラム等或いは外部メモリ14に記憶された制御プログラム等に基づいてシステムバス15に接続される各種のデバイスとのアクセスを総括的に制御し、印刷部インタフェース16を介して接続される印刷部(プリンタエンジン)17に出力情報としての画像信号を出力する。また、このROM13のプログラムROMには、図5、図6のフローチャートで示されるようなCPU12の制御プログラム等を記憶する。ROM13のフォント用ROMには上記出力情報を生成する際に使用するフォントデータ等を記憶し、ROM13のデータ用ROMにはハードディスク等の外部メモリ14が無いプリンタの場合には、ホストコンピュータ上で利用される情報等を記憶している。CPU12は入力部18を介してホストコンピュータとの通信処理が可能となっており、プリンタ内の情報等をホストコンピュータ3000に通知可能に構成されている。19はCPU12の主メモリ、ワークエリア等として機能するRAMで、図示しない増設ポートに接続されるオプションRAMによりメモリ容量を拡張することができるように構成されている。なお、RAM19は、出力情報展関領域、環境データ格納領域、NVRAM等に用いられる。前述したハードディスク(HD)、ICカード等の外部メモリ14は、ディスクコントローラ(DKC)20によりアクセスを制御される。外部メモリ14は、オプションとして接続され、フォントデータ、エミュレーションプログラム、フォームデータ等を記憶する。また、18は前述した操作パネルで操作のためのスイッチおよびLED表示器等が配されている。
【0022】
また、前述した外部メモリは1個に限らず、少なくとも1個以上備え、内蔵フォントに加えてオプションフォントカード,言語系の異なるプリンタ制御言語を解釈するプログラムを格納した外部メモリを複数接続できるように構成されていても良い。さらに、図示しないNVRAMを有し、操作パネル1501からのプリンタモード設定情報を記憶するようにしても良い。
【0023】
このように構成されたプリンタ制御システムにおいて、どのようにメモリアクセスを行うか説明する。
【0024】
図4に1例としてバンド幅32ワード、バンド高さ4ラインのバンドに関してどのように書き込み、読み込みを行うか記載する。
【0025】
ハードウェア、あるいはCPUが介在したソフトウェアはバンドメモリに描画データを書き込むときに主走査方向に描画データを書き込んでいく。図4の場合は1ライン目の先頭が20100000hでアドレスをインクリメントさせながら描画データを書き込んでいく。バンド幅が32ワードなので2010007Chまでデータを書き込んでいく。1ライン分が終了したら、次のラインデータを連続したアドレス20100080hに書き込んでいく。以上のように4ライン分のデータを書き込んでいく。
【0026】
次にシッパー回路がどのようにメモリからシッピングデータを取り込んでいくかを説明する。シッパー回路は1ライン目の先頭である20100000hをよみこみ、次に2ライン目の先頭の20100080hをよみ、次にまた1ライン目の2ワード目の20100004hをよみ、次に2ライン目の2ワード目の20100084hを読み込む。このように1ライン目と2ライン目の同じワード位置を交互に読み込んでいく。なお、この読み込む単位は1ライン当たり4ワードつまりは2ライン分で8ワードでも1ライン当たり8ワードで2ラインで16ワード分読み込んでも良い。使用するDRAMメモリはFast Page Type DRAMあるいはEDO Type DRAMでもよいがSDRAM Typeはこの方式は不可能である。
【0027】
ここで使用されるタイプのDRAMは8M×8bitで4krefタイプのEDO DRAM4個使いとする。また1ワード4バイト(32bit)構成のメモリ構成とする。
【0028】
つまりメモリの容量は32Mバイトである。この場合Row Addressは12本、Column Addressは11本とする。従って、1Row Addressあたり8kバイトである。Fast PageタイプあるいはEDOタイプのDRAMの場合同じRow Addressの場合Row Addressを発生させる必要がなく、Column Addressのみを変更すればアクセス可能である。同じRow Addressの領域は8kB(2kワード)となるこのメモリアクセスに関して図5にタイミングを記載する。
【0029】
各ライン8ワードバウンダリィとして2ラインで16ワード読み込むとする。
【0030】
1ライン目の1ワードのアドレスが20100000hなのでRow Addressをアドレスのbit24〜bit13まで表わし、Column Addressをbit12〜bit2までで表わす。従ってRow Addressは080hでColumn Addressは1ライン目の1ワード目は000hで2ライン目の1ワード目は020hとなる。Column Addressは000h、020h、001h、021h、002h、022h…………026h、007h、027hとする。
【0031】
なお、ここで重要なこととして2ライン分のデータは必ず同じRow Addressであるということである。奇数、偶数の両ラインのデータを読み込むときにRow miss Addressが発生しないために、このバンド幅の設定をあらかじめ考慮して設定する必要がある。
【0032】
ここでバンド高さを最大1024としてA4サイズの横で解像度を600dpiとすると主走査方向で約6100dotなので最大バンド幅は約c0hワードとなる。また奇数ラインと偶数ラインが同じRow Addressであるという条件から180hワードとなるが、2ライン単位でかつ最大1024の高さですべての2ラインのペアが必ず同じRow Addressであるためにはバンド幅×2が2のn乗である必要がある。従って、バンド幅は100h、80h、40h、20h、10h、8h、4hとなる。1ラインあたりのバーストカウントは8バーストの場合はバンド幅はminで8h、4バーストの場合minで4hとなる。
【0033】
次に図6をもとにこのマルチビーム対応のシッピング回路のブロック図でそのお動作を説明する。
【0034】
1はメモリからデータをリードして奇数ライン、偶数ラインに分配するためのSELECTERである。2が奇数ライン用FIFO、3が偶数ライン用FIFOである。4、5は各々奇数、偶数ライン用のシッピング回路である。6が各FIFOにデータなくなった場合にメモリからデータを読み込むためのDMA制御回路で7はShipper用DMAアドレスGenで8はバンド幅値を格納するためのバンド幅レジスタである。9がEDO(Fast Page)DRAMを制御するためのDRAM CONTROLで10がDRAMのAddressセレクターである。11はDMAに起動をかけるためのAddress Decoderで特定のアドレスに書き込むとDMAに起動をかけることができる。
【0035】
まずCPU等が7のアドレスGenに既にCPUあるいはハードウェアで描画されているバンドメモリの先頭アドレスを設定し、8のバンド幅レジスタにバンド幅を設定する。次にCPU等でShipper DMAの起動をかける。すると9のDRAM CONTROLが起動がかかり、10のAddress SelectにRow Addressが出力されるように選択して、Row AddressをDRAMが取り込めるタイミングでnRASをツルーにする。次にColumn AddressをDRAM Addressに出力する。KG信号という奇数ラインか偶数ラインかを選択する信号で奇数ラインを選択しているときは2の奇数ラインFIFOにデータを取り込むように出力して、偶数ラインのときは3の偶数ラインFIFOにデータを取り込むとともに7のSipper用Address Genで先に書き込んだ8のバンド幅レジスタの値との和をとりColumn Addressに出力する。従って1サイクル毎に奇数ライン用のアドレスと偶数ライン用のアドレスが出力されるようになる。また、2サイクルに1回7のAAddress Gen内のアドレスカウンターをインクリメントしていく。このようにして奇数ライン、偶数ライン8ワード分データを取り込み終わったら9のDRAM CONTROLはEND信号を出力してDRAMサイクルを終了させる。次にFIFOにつまったデータをシッパー回路は1ワード単位に取り込み、内部のパラレルシリアル変換回路でシリアルデータにして1ビットずつシッピングをしていく。この場合全ワードをシッピングする前にDMAのリクエストを発生させないとオーバーランという現象が発生するのでシッパー回路は随時リクエストを発生させていく必要がある。このようにしてマルチビームに対応したデータを印字していく。
【0036】
またこのような方法で両面印字の場合のリバースシッパーの場合は逆に偶数ラインからデータを取り込んでいく必要がある。このときのタイミングを図7に記載する。この場合もバンドメモリに描画する場合は従来通りである。
【0037】
(他の実施形態)
1)アクセス順序をライン交互によむのではなく、奇数ラインの数ワード読んでから、偶数ラインの同一ワードをよんでも良い。
【0038】
【発明の効果】
以上説明したように、本発明によればマルチビームのLBPのときの印字手段の1方法として採用できる。
【図面の簡単な説明】
【図1】本発明を適用可能な第1の出力装置の構成を示す断面図である。
【図2】図1に示した出力装置の制御構成を説明するブロック図である。
【図3】本発明の一実施形態を示すプリンタ制御システムの構成を説明するブロック図である。
【図4】本発明の一実施形態を示すプリンタ制御システムの構成を説明するバンドメモリ図である。
【図5】本発明の一実施形態を示すプリンタ制御システムの構成を説明するタイミングチャートである。
【図6】本発明の一実施形態を示すプリンタ制御システムの構成を説明するブロック図である。
【図7】本発明の一実施形態を示すプリンタ制御システムの構成を説明するタイミングチャートである。
【符号の説明】
1 データセレクター
2 奇数ライン用FIFO
3 偶数ライン用FIFO
4 奇数ライン用シッパー回路
5 偶数ライン用シッパー回路
6 シッパーDMA調停回路
7 シッパー用アドレスジェネレータ
8 バンド幅レジスタ
9 DRAM CONTROL
10 アドレスセレクタ
11 アドレスデコーダー
Claims (4)
- 画像データを記憶する記憶手段と前記記憶手段により記憶を開始するタイミングを制御する制御手段を備え、その記憶された画像を印字データとして出力していく手段を有し、またそのタイミングを制御する手段を持つ印刷制御装置で、同時間に2つのレーザ光を照射し印字するマルチビーム法を採用しているレーザビームプリンタにおいて画像データを記憶する手段にEDOタイプあるいはFast PageタイプのDynamic RAMを使用する場合において画像データを書き込む際はシングルビームの書き込み方法に準じ、同じ主走査ラインで連続したアドレスでメモリに書き込みにいく手段を有することを特徴とする印刷装置。
- 請求項1で画像データを記憶させる際に奇数ライン、偶数ラインを1セットとしてDRAMの同じ行アドレスに画像データを記憶させる手段を有することを特徴とする印刷装置。
- 記憶された画像データを印字データとして印字する際の制御手段において画像出力データとしてDRAMから画像データを制御読み込むときに奇数ラインと偶数ラインを交互に読み、そのデータを格納するためのFIFO等を奇数、偶数ライン用の各々を有し、そのFIFOへの画像データの格納を1回のリクエストで行うことを特徴とする印刷装置。
- 画像データを印字データ制御回路が読み込むときにに奇数ライン、偶数ラインを交互にDRAMから読み込み全データを同じ行アドレス内からを読み込むことを特徴とする印刷装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002164297A JP2004009416A (ja) | 2002-06-05 | 2002-06-05 | レーザビーム方式の出力装置及び出力方法 |
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ID=30432476
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005243022A (ja) * | 2004-02-25 | 2005-09-08 | Agilent Technol Inc | パラレルビデオ処理アーキテクチャ |
JP2009064312A (ja) * | 2007-09-07 | 2009-03-26 | Ricoh Co Ltd | 画像処理装置,画像形成装置,画像転送方法,プログラム,および記録媒体 |
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2002
- 2002-06-05 JP JP2002164297A patent/JP2004009416A/ja not_active Withdrawn
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