JP3269000B2 - 映像信号処理回路 - Google Patents

映像信号処理回路

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JP3269000B2
JP3269000B2 JP08147197A JP8147197A JP3269000B2 JP 3269000 B2 JP3269000 B2 JP 3269000B2 JP 08147197 A JP08147197 A JP 08147197A JP 8147197 A JP8147197 A JP 8147197A JP 3269000 B2 JP3269000 B2 JP 3269000B2
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    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
    • H04N5/445—Receiver circuitry for the reception of television signals according to analogue transmission standards for displaying additional information
    • H04N5/45—Picture in picture, e.g. displaying simultaneously another television channel in a region of the screen
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N3/00—Scanning details of television systems; Combination thereof with generation of supply voltages
    • H04N3/10—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical
    • H04N3/16—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical by deflecting electron beam in cathode-ray tube, e.g. scanning corrections
    • H04N3/22—Circuits for controlling dimensions, shape or centering of picture on screen
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  • Signal Processing (AREA)
  • Studio Circuits (AREA)
  • Controls And Circuits For Display Device (AREA)
  • Television Signal Processing For Recording (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、フィールドメモリ
やフレームメモリ等のバッファメモリを用い、入力映像
信号を縮小又は拡大してウインドウ表示する映像信号処
理回路に関わり、特に、縮小率又は拡大率等の画像倍率
が変更可能な同回路に関する。
【０００２】
【従来の技術】テレビジョンの表示機能として、１画面
を全面表示するだけでなく、複数の画面をウインドウ表
示するいわゆるＰＩＰ機能が一般的に知られている。一
方、マルチメディア時代を迎え、より多彩な表示機能が
要求されるようになってきている。特に、パーソナルコ
ンピュータの操作環境で一般化されつつある「任意の縮
小率でのウインドウ表示機能」は、テレビジョン表示に
おいても求められている。このような別画面をウインド
ウ表示させるためには、親画面と子画面の同期をとるた
めフィールドメモリやフレームメモリ等のバッファメモ
リが必要となる。
【０００３】そこで、図９に従来の縮小映像信号処理回
路のブロック図を示す。まず、ウインドウ表示用の子画
面の入力映像信号は入力処理部１に入力され、内部のフ
ィルタ回路１０を用いて縮小率データＫに応じた縮小処
理が施され、その縮小映像信号がフィールドメモリ２，
３に送出される。一方、制御ブロック４には、フィール
ドメモリ２，３の書き込みを制御するための入力映像ク
ロックジェネレータ５と、読み出しを制御するための表
示映像クロックジェネレータ６が設けられており、入力
映像クロックジェネレータ５に外部から縮小率データＫ
が供給され、ここから入力処理部１に縮小率データＫが
入力される。
【０００４】また、入力映像クロックジェネレータ５
は、入力映像信号の水平同期信号（入力Ｈ）と垂直同期
信号（入力Ｖ）を入力し、入力Ｈに同期した画素クロッ
クと同一レートの書き込みクロックＷＣＬＫと、入力映
像信号の有効表示期間の間フィールドメモリ２，３をフ
ィールド単位に交互にイネーブル状態とするライトイネ
ーブル信号ＷＥ１，ＷＥ２と、ライトイネーブル信号の
立ち上がり時にフィールドメモリ２，３の書き込みアド
レスをリセットするライトリセット信号ＷＲＳＴを出力
する。フィールドメモリ２，３は、各々、書き込みと読
み出しを独立して指定するためのアドレスカウンタを有
しており、書き込み用のアドレスカウンタが、信号ＷＲ
ＳＴによりリセットされ、イネーブル信号ＷＥ１，ＷＥ
２がＨレベルの期間に書き込みクロックＷＣＬＫをカウ
ントすることにより、書き込みアドレスをインクリメン
トして、入力処理部１からの縮小映像信号をフィールド
メモリ２，３に書き込む。
【０００５】ここで、縮小率データＫが「１」のとき、
即ち、縮小処理を行わないときは、ライトイネーブル信
号ＷＥ１，ＷＥ２は有効映像期間中連続してＨレベルを
維持する。しかしながら、縮小率データＫが「１」より
小さいときは、縮小率データＫに応じてイネーブル信号
ＷＥ１，ＷＥ２のＨレベル期間が制御され、例えば「１
／２」であるときは、図１０イ，ウに示すように、１画
素おきにＨレベルとＬレベルを繰り返すように出力され
る。
【０００６】更に、入力映像クロックジェネレータ５
は、縮小率データＫに基づいて画像サイズデータＳＩＺ
を演算し、このデータＳＩＺを表示映像クロックジェネ
レータ６に送出する。例えば、入力映像信号の水平画素
数及び垂直画素数が「６４０」及び「４８０」で、縮小
率データＫが「１／２」であれば、画像サイズデータＳ
ＩＺは、水平ＳＩＺ（Ｈ）及び垂直ＳＩＺ（Ｖ）が各々
「３２０」，「２４０」となる。
【０００７】一方、フィールドメモリ２，３から縮小映
像信号を読み出すために、表示映像クロックジェネレー
タ６には、親画面である表示映像信号の水平同期信号
（表示Ｈ）及び垂直同期信号（表示Ｖ）と、縮小画像の
ウインドウ表示位置を示す表示位置データ（Ｘ，Ｙ）が
入力され、表示Ｈに同期した画素クロックと同一レート
の読み出しクロックＲＣＬＫと、表示映像信号の有効表
示期間の間フィールドメモリ２，３をフィールド単位に
交互にイネーブル状態とするリードイネーブル信号ＲＥ
１，ＲＥ２と、リードイネーブル信号の立ち上がり時に
フィールドメモリ２，３の読み出しアドレスをリセット
するリードリセット信号ＲＲＳＴを出力する。そして、
フィールドメモリ２，３内の読み出し用のアドレスカウ
ンタが、信号ＲＲＳＴによりリセットされ、イネーブル
信号ＲＥ１，ＲＥ２がＨレベルの期間に読み出しクロッ
クＲＣＬＫをカウントすることにより、読み出しアドレ
スをインクリメントして、フィールドメモリ２，３から
縮小映像信号を読み出す。尚、表示Ｈ及び表示Ｖは、予
めわかっている場合表示映像クロックジェネレータ６で
発生するようにして、これらに基づいて各種信号ＲＲＳ
Ｔ，ＲＣＬＫ，ＲＥ１，ＲＥ２を発生してもよい。
【０００８】図３は、入力映像信号Ａをウインドウ表示
した状態を示し、図示したように、表示位置データ
（Ｘ，Ｙ）は親画面（表示映像信号）上での表示位置を
表し、画像サイズデータＳＩＺ（Ｈ，Ｖ）はウインドウ
表示される子画面（入力映像信号）の大きさを表す。そ
して、表示映像クロックジェネレータ６は、図１０オ，
カに示すように、画像サイズデータＳＩＺ（Ｈ，Ｖ）と
画像位置データ（Ｘ，Ｙ）に基づいて、図３の表示を実
現するよう有効表示期間のみにおいて、上述のリードイ
ネーブル信号ＲＥ１，ＲＥ２をＨレベルとする。この場
合は、入力側と異なり連続してＨレベルが出力される。
【０００９】また、画像サイズデータＳＩＺ（Ｈ，Ｖ）
及び画像位置データ（Ｘ，Ｙ）は、表示映像クロックジ
ェネレータ４からフィールドメモリ２，３の後段に設け
られた表示処理部７に送出され、ここで、読み出された
縮小映像信号に枠付けや背景データの付加等ウインドウ
表示用の表示処理が施され、その結果が表示映像信号と
して出力される。
【００１０】
【発明が解決しようとする課題】縮小率を任意に変更で
きるようにするためには、縮小率データの入力に応じて
上述した書き込み側と読み出し側の双方において処理内
容を変更する必要がある。しかしながら、書き込み及び
読み出しを実際に行っている最中に処理内容を変更して
しまうと表示映像に乱れを生ずるので、これを防止する
ために縮小率の変更処理は映像の垂直帰線期間に行われ
ていた。
【００１１】ところが、入力Ｖと表示Ｖは同期していな
いために、縮小率の変更処理は書き込み側と読み出し側
で時間のずれを生ずる。例えば、図１０のア，エに示す
ように、表示Ｖの位相が入力Ｖより遅れている場合に、
新たな縮小率データＫが時刻Ｔ１で入力されると、入力
映像クロックジェネレータ５及び入力処理部１では、Ｔ
１のすぐ後の垂直帰線期間ＮＰ１で縮小率の変更がなさ
れ、それ以後の縮小処理及び書き込み制御は変更された
縮小率に応じて行われる。そして、表示映像クロックジ
ェネレータ６及び表示処理部７では、Ｔ１のすぐ後の垂
直帰線期間ＤＰ１で縮小率の変更がなされ、この変更タ
イミングは入力側での変更タイミングＮＰ１より後であ
るため、変更された縮小率に応じて書き込まれた映像信
号がＤＰ１以降で表示処理されることとなる。
【００１２】しかしながら、図１１に示すように、入力
Ｖでの垂直帰線期間ＮＰ１の後であって表示Ｖの垂直帰
線期間ＤＰ１の前である時刻Ｔ２に、新たな縮小率デー
タが入力されると、入力映像クロックジェネレータ５及
び入力処理部１では、Ｔ２の後の垂直帰線期間ＮＰ２で
縮小率の変更がなされるが、表示映像クロックジェネレ
ータ６及び表示処理部７では、入力側の縮小率の変更に
先立ち、ＮＰ２より前の垂直帰線期間ＤＰ１で縮小率の
変更がなされてしまう。このため、縮小率の変更（ＤＰ
１）後の表示期間においては、縮小率が変更される前の
映像信号が表示の対象となってしまい、ウインドウ表示
映像に著しい歪みが生じてしまう。従って、ウインドウ
表示を続行したままでは縮小率の変更ができないという
問題があった。
【００１３】そこで、本願出願人は特願平７−２６７１
０７号において、縮小率が変更されたとき、この縮小率
に基づく画像サイズデータをヘッダとして縮小映像信号
と共にバッファメモリに書き込み、表示側で画像サイズ
データを読み出してこのデータに基づき縮小映像信号の
読み出し制御を行う縮小映像信号処理回路を提案した。
【００１４】この構成によれば、画像サイズデータが確
定した後は、表示側では縮小率が変更された映像信号か
ら確実に新たな縮小率での表示処理が可能となる。しか
しながら、画像サイズデータは、ライトイネーブル信号
ＷＥ１，ＷＥ２を生成するための水平方向のライトイネ
ーブル信号ＷＥＨ及び垂直方向のライトイネーブル信号
ＷＥＶを、各々、入力Ｈの１水平期間及び入力Ｖの１フ
ィールド期間カウントすることにより求める。従って、
縮小率が変更された直後の１フィールド期間では、映像
信号自体は新たな縮小率で処理された信号となるが、画
像サイズデータは縮小率の変更後のデータを付加するこ
とは不可能であり、バッファメモリに書き込まれる縮小
映像信号と画像サイズデータでは縮小率が一致しなくな
ってしまう。
【００１５】また、バッファメモリに対する書き込みア
ドレスと読み出しアドレスにおいて、アドレスの追い越
し現象が発生すると、同様にヘッダとして付加された画
像サイズデータとそれに続く縮小映像信号で縮小率が一
致しなくなることが起こる。以上説明した問題は、縮小
処理を行うときだけでなく拡大処理を行うときも同様に
発生する。
【００１６】
【課題を解決するための手段】本発明は、画像倍率デー
タに応じて入力映像信号に縮小または拡大処理を施す入
力処理部と、該縮小または拡大された映像信号を記憶す
るバッファメモリと、前記画像倍率データに従って書き
込み制御信号を発生することにより前記バッファメモリ
に対する書き込みの制御を行うと共に、前記画像倍率デ
ータの変更後前記書き込み制御信号に基づいて画像サイ
ズデータを算出する算出回路を含む書き込み制御部とを
備え、算出した画像サイズデータをヘッダとして縮小ま
たは拡大された映像信号と共に前記バッファメモリに書
き込むと共に、前記画像倍率データの変更後所定期間画
像倍率の変更を示すフラグビットを前記ヘッダに書き込
み、更に、前記画像サイズデータに従って前記バッファ
メモリからの映像信号の読み出しを制御すると共に、前
記フラグビットの検出時は一定期間出力をミュートする
表示制御部を有することを特徴とする。
【００１７】また、本発明では、前記書き込み制御部
は、少なくとも前記算出回路での算出期間、前記バッフ
ァメモリに対する書き込みを禁止する禁止回路を更に備
えたことを特徴とする。また、本発明では、前記所定期
間は２垂直期間であり、前記一定期間は１垂直期間であ
ることを特徴とする。
【００１８】
【発明の実施の形態】図１は、本発明の第１の実施形態
を示すブロック図であり、２０，２１，２２，２３，２
４が、各々、図９に示す従来例における入力処理部１，
制御ブロック４，入力映像クロックジェネレータ５，表
示映像クロックジェネレータ６，表示処理部７に対応す
る。但し、この実施形態は、フィールドメモリとして唯
一のフィールドメモリ２を用いた例であり、勿論フレー
ムメモリを用いても良い。
【００１９】入力映像クロックジェネレータ２２は、縮
小率データＫのうち垂直方向の縮小率データＫＶに応じ
て、１フィールド期間のうち書き込むべきラインにおい
てのみＨレベルとなる垂直ライトイネーブル信号ＷＥＶ
を発生するＷＥＶ発生回路２２１と、水平方向の縮小率
データＫＨに応じて、１水平期間のうち書き込むべきド
ットにおいてのみＨレベルとなる水平ライトイネーブル
信号ＷＥＨを発生するＷＥＨ発生回路２２２と、入力Ｖ
によりリセットされ垂直ライトイネーブル信号ＷＥＶを
カウントすることにより垂直方向の画像サイズデータＳ
ＩＺ（Ｖ）を算出するカウンタ２２３と、入力Ｈにより
リセットされ水平ライトイネーブル信号ＷＥＨをカウン
トすることにより水平方向の画像サイズデータＳＩＺ
（Ｈ）を算出するカウンタ２２４と、ライトイネーブル
信号ＷＥＶとＷＥＨを入力してイネーブル信号ＷＥを出
力するＡＮＤゲート２２５とを有している。
【００２０】以下、図４のタイミングチャートに従っ
て、まず、フィールドメモリ２に対する書き込みと読み
出しでアドレスの追い越しが発生しない場合について、
本実施形態の動作を説明する。図４において、新たな縮
小率データＫが時刻Ｔ３で入力されると、入力映像クロ
ックジェネレータ２２及び入力処理部２０では、Ｔ１の
すぐ後の垂直帰線期間ＮＰ２で縮小率データＫに応じて
縮小率の変更がなされ、それ以後の縮小処理及び書き込
み制御は変更された縮小率に応じて行われる。また、入
力映像クロックジェネレータ２２内では、変更された縮
小率に応じたライトイネーブル信号ＷＥＶ，ＷＥＨがＷ
ＥＶ発生回路２２１及びＷＥＨ発生回路２２２から発生
し、ＮＰ２とＮＰ３の間の１フィールド期間に、カウン
タ２２３，２２４はライトイネーブル信号ＷＥＶ，ＷＥ
Ｈを各々カウントして画像サイズデータＳＩＺ（Ｖ），
ＳＩＺ（Ｈ）を算出する。更に、ＮＰ２からＮＰ４まで
の２フィールド期間には、図４イに示すように縮小率の
変更を示すフラグビットＳＰがＨレベルとなる。
【００２１】そこで、ＮＰ２直後の１フィールド期間に
は、入力映像クロックジェネレータ２２は、画像サイズ
データＳＩＺとフラグビットＳＰを入力処理部２０に送
出し、ライトイネーブル信号ＷＥを図４ウの如く出力す
る。よって、図２に示すように、フラグビットＳＰと画
像サイズデータＳＩＺがヘッダとしてフィールドメモリ
２に書き込まれ、続いて入力処理部２０において変更後
の縮小率データＫに基づいて縮小処理された縮小映像信
号がフィールドメモリ２に書き込まれる。しかしなが
ら、このときには変更後の縮小率に対する画像サイズデ
ータＳＩＺは未だ算出されていないので、ヘッダには変
更前の画像サイズデータが書き込まれ、続いて書き込ま
れた縮小映像信号の縮小率とは一致しない。
【００２２】しかしながら、このようにして書き込まれ
たフラグビットＳＰは、表示映像クロックジェネレータ
２３からのリードイネーブル信号ＲＥによって、ＤＰ２
直後の１フィールド期間にフィールドメモリ２から読み
出され、表示処理部２４を介して表示映像クロックジェ
ネレータ２３に入力されるので、表示映像クロックジェ
ネレータ２３は、その後のリードイネーブル信号ＲＥを
Ｌレベルに下げ、フィールドメモリ２からの画像サイズ
データと映像信号の読み出しは行わない。よって、縮小
率が一致しない映像信号出力はミュートされる。
【００２３】次のＮＰ３直後の１フィールド期間でもＳ
ＰがＨレベルであるので、入力映像クロックジェネレー
タ２２は、画像サイズデータＳＩＺとフラグビットＳＰ
を入力処理部２０に送出し、ライトイネーブル信号ＷＥ
を図４ウの如く出力する。よって、画像サイズデータＳ
ＩＺとフラグビットＳＰがヘッダとしてフィールドメモ
リ２に書き込まれ、続いて変更後の縮小率データＫに基
づく縮小映像信号がフィールドメモリ２に書き込まれ
る。このときには変更後の縮小率に対する画像サイズデ
ータＳＩＺが既に算出されているので、ヘッダの画像サ
イズデータと縮小映像信号の縮小率とは一致する。
【００２４】しかし、フラグビットＳＰが書き込まれて
いるため、ＤＰ３直後の１フィールド期間では、表示映
像クロックジェネレータ２３は、前述と同様にリードイ
ネーブル信号ＲＥをＬレベルに下げて、フィールドメモ
リ２からの画像サイズデータと映像信号の読み出しは行
わなわず、映像信号出力はミュートされる。このように
縮小率の変更直後の１フィールド期間だけでなく２フィ
ールド期間に亘ってフラグビットを書き込むのは、フィ
ールドメモリに対する書き込みと読み出しでアドレスの
追い越しが発生しても、確実に不都合な映像信号出力を
ミュートするためである。
【００２５】即ち、図５は、ＮＰ３直後の１フィールド
期間に書き込みを行っている際に、ＤＰ３直後の１フィ
ールド期間に読み出しアドレスが書込アドレスを追い越
す場合の動作を示している。この場合、ＮＰ３直後の１
フィールド期間に書き込まれたヘッダの画像サイズデー
タは、その直前の１フィールド期間に算出が終了してい
る変更後の画像サイズデータである。そして、ＤＰ３直
後の１フィールド期間では、読み出しアドレスが書込ア
ドレスを追い越すまでは、ヘッダに続いて書き込まれた
変更後の縮小映像信号が読み出され、画像サイズデータ
と映像信号の縮小率は一致している。しかしながら、読
み出しアドレスが書込アドレスを追い越すと、フィール
ドメモリ２には未だ変更後の縮小映像信号が書き込まれ
ていないので、それ以前に書かれた変更前の縮小画像信
号が読み出されることとなる。よって、仮にＮＰ３直後
の１フィールド期間にヘッダとしてフラグビットＳＰを
書き込まないと、ＤＰ３直後の１フィールド期間に読み
出しを行った際、縮小率が一致しない画像サイズデータ
及び縮小映像信号が読み出されてしまい、画像に歪みが
生じる。
【００２６】ところが、本実施形態では、ＮＰ３直後の
１フィールド期間にヘッダとしてフラグビットＳＰを書
き込んでいるので、ＤＰ３直後の１フィールド期間では
そのフラグビットが読み出され、これによって上述と同
様、リードイネーブル信号ＲＥがＬレベルに下げられ、
フィールドメモリ２からの画像サイズデータと映像信号
の読み出しは行われず、映像信号出力はミュートされ
る。従って、縮小率が一致しない画像サイズデータ及び
縮小映像信号が読み出されず、画像に歪みは生じない。
【００２７】ＤＰ４直後の１フィールド期間では、読み
出しアドレスが書込アドレスを既に追い越してしまって
いるので、再び、ＮＰ３直後の１フィールド期間に書き
込まれたヘッダ及び映像信号が読み出され、このヘッダ
にはフラグビットＳＰが含まれているので、同様に映像
信号出力はミュートされる。ＮＰ４直後の１フィールド
期間では既にＳＰがＬレベルに落ちているのでヘッダに
はフラグビットが書き込まれず、従って、ＤＰ５以降で
は縮小率が一致したが画像サイズデータと縮小映像信号
の読み出しが確実に行われる。
【００２８】以上説明した第１の実施形態においては、
映像信号出力のミュート期間が少なくとも表示Ｖの２垂
直期間という長い期間続いてしまう。そこで、ミュート
期間を最小限とした第２の実施形態を図６に示す。この
第２実施形態では、入力映像信号クロックジェネレータ
２５を、縮小率データＫが変更されるとその直後の１フ
ィールド期間のみ書き込み禁止信号ＷＥＳＰを出力する
構成とし、更にこの書き込み禁止信号ＷＥＳＰの反転出
力とイネーブル信号ＷＥを入力し、イネーブル信号ＷＥ
１を出力するＡＮＤゲート２６を設けている。
【００２９】そこで、図７のタイミングチャートに示す
ように、縮小率が変更されたＮＰ２直後の１フィールド
期間には、イネーブル信号ＷＥ１は出力されず、ヘッダ
及び映像信号もフィールドメモリに書き込まれない。こ
のため、ＤＰ２直後の１フィールド期間においては、Ｎ
Ｐ２直前の１フィールド期間に書き込まれたヘッダ及び
映像信号が読み出される。このヘッダにはフラグビット
は含まれていないので画像サイズデータ及び映像信号が
読み出され、映像信号出力はミュートされない。しか
も、このとき読み出された画像サイズデータ及び映像信
号は、いずれも縮小率変更前のものであるので、表示に
歪みが生じることはない。
【００３０】次のＮＰ３直後の１フィールド期間では、
書き込み禁止信号ＷＥＳＰがＬレベルに落ちており、し
かもＳＰはＨレベルなので第１実施形態と同様、ヘッダ
にはフラグビットが書き込まれる。よって、ＤＰ３直後
の１フィールド期間においてこのフラグビットが読み出
され、リードイネーブル信号ＲＥが落ち映像信号出力は
ミュートされる。ＮＰ４直後の１フィールド期間では既
にＳＰがＬレベルに落ちているのでヘッダにはフラグビ
ットが書き込まれず、従って、ＤＰ４以降では縮小率が
一致した画像サイズデータと縮小映像信号の読み出しが
確実に行われる。
【００３１】このように、図７に示す場合にはミュート
期間は１フィールド期間となり、図４に示す２フィール
ド期間より短くなる。次に、第２実施形態において、フ
ィールドメモリに対する書き込みと読み出しでアドレス
の追い越しが発生した場合について図８のタイミングチ
ャートを参照して説明する。
【００３２】図８は、図５と同様、ＮＰ３直後の１フィ
ールド期間に書き込みを行っている際に、ＤＰ３直後の
１フィールド期間に読み出しアドレスが書込アドレスを
追い越す場合の動作を示している。この場合、図７と同
様、縮小率が変更されたＮＰ２直後の１フィールド期間
には、書き込み禁止信号ＷＥＳＰがＨレベルになるの
で、図４エに示すようにイネーブル信号ＷＥ１は出力さ
れず、ヘッダ及び映像信号もフィールドメモリ２に書き
込まれない。このため、ＤＰ２直後の１フィールド期間
においては、ＮＰ２直前の１フィールド期間に書き込ま
れた変更前の画像サイズデータ及び映像信号が読み出さ
れ、映像信号出力はミュートされない。そして、表示に
歪みが生じることもない。
【００３３】次のＮＰ３直後の１フィールド期間では、
書き込み禁止信号ＷＥＳＰがＬレベルに落ちており、し
かもＳＰはＨレベルなので第１実施形態と同様、ヘッダ
にはフラグビットが書き込まれる。よって、ＤＰ３直後
の１フィールド期間においてこのフラグビットが読み出
され、リードイネーブル信号ＲＥが落ち映像信号出力は
ミュートされる。つまり、アドレス追い越しが発生して
画像サイズデータと映像信号で縮小率が一致しなくなっ
たときは、映像出力がミュートされる。また、ＤＰ４直
後の１フィールド期間では、読み出しアドレスが書込ア
ドレスを既に追い越してしまっているので、再び、ＮＰ
３直後の１フィールド期間に書き込まれたヘッダ及び映
像信号が読み出され、このヘッダにはフラグビットＳＰ
が含まれているので、同様に映像信号出力はミュートさ
れる。
【００３４】ＮＰ４直後の１フィールド期間では既にＳ
ＰがＬレベルに落ちているのでヘッダにはフラグビット
が書き込まれず、従って、ＤＰ５以降では縮小率が一致
した画像サイズデータと縮小映像信号の読み出しが確実
に行われる。そして、この場合、ミュート期間は２フィ
ールド期間となり、図５の場合に比べ１フィールド期間
短くなる。
【００３５】以上説明したように、画像サイズデータと
縮小映像信号が一致しないときは、確実に映像信号出力
がミュートされるので、画像サイズデータと縮小映像信
号で縮小率が一致する映像信号のみが出力されることと
なる。尚、書き込み及び読み出しのデータがヘッダ分だ
け増えるので、図４に点線で示すように、ライト及びリ
ードのイネーブル信号ＷＥ，ＷＥ１，ＲＥをその分だけ
従来より早く立ち上げるようにしている。
【００３６】ところで、上述した第１及び第２の実施形
態においては、表示映像クロックジェネレータ２１から
のライトイネーブル信号ＲＥをＬレベルにして、フィー
ルドメモリ２からの映像信号を読み出さないようにし
て、映像信号出力のミュートを実現したが、映像信号の
読み出しは行い、その後の表示処理部２４において出力
をミュートするようにしてもよい。
【００３７】以上の説明は、画像を縮小する処理につい
て述べたが、本発明は画像を拡大する処理にも同様に適
用可能である。
【００３８】
【発明の効果】本発明によれば、画像倍率の変更がいつ
行われても確実に対応する処理を行えるので、縮小又は
拡大映像をウインドウ表示したまま画像倍率の変更が可
能となる。また、画像倍率データが変更されたとき、画
像サイズデータと映像信号が一致しない場合は確実に映
像信号出力がミュートされるので、画像サイズデータと
映像信号で画像倍率が一致する映像信号のみが常に出力
される。
【００３９】更に、書き込み禁止処理を実行することに
より、映像信号出力のミュート期間を短くすることが可
能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すブロック図であ
る。
【図２】フィールドメモリへの書き込みデータフォーマ
ットを示す説明図である。
【図３】ウインドウ表示例を示す図である。
【図４】第１の実施形態の動作を説明するためのタイミ
ングチャートである。
【図５】第１の実施形態においてアドレス追い越しが発
生した場合の動作を説明するためのタイミングチャート
である。
【図６】本発明の第２の実施形態を示すブロック図であ
る。
【図７】第２の実施形態の動作を説明するためのタイミ
ングチャートである。
【図８】第２の実施形態においてアドレス追い越しが発
生した場合の動作を説明するためのタイミングチャート
である。
【図９】従来の縮小映像信号処理回路を示すブロック図
である。
【図１０】従来の縮小映像信号処理回路の動作を説明す
るためのタイミングチャートである。
【図１１】従来の縮小映像信号処理回路の他の動作を説
明するためのタイミングチャートである。
【符号の説明】
１，２０ 入力処理部 ２ フィールドメモリ ４，２１ 制御ブロック ５，２２，２５ 入力映像クロックジェネレータ ６，２３ 表示映像クロックジェネレータ ７，２４ 表示処理部 １０ フィルタ回路 ２６ ＡＮＤゲート ２２３，２２４ カウンタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 5/44 - 5/46

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 画像倍率データに応じて入力映像信号に
    縮小または拡大処理を施す入力処理部と、該縮小または
    拡大された映像信号を記憶するバッファメモリと、前記
    画像倍率データに従って書き込み制御信号を発生するこ
    とにより前記バッファメモリに対する書き込みの制御を
    行うと共に、前記画像倍率データの変更後前記書き込み
    制御信号に基づいて画像サイズデータを算出する算出回
    路を含む書き込み制御部とを備え、算出した画像サイズ
    データをヘッダとして縮小または拡大された映像信号と
    共に前記バッファメモリに書き込むと共に、前記画像倍
    率データの変更後所定期間画像倍率の変更を示すフラグ
    ビットを前記ヘッダに書き込み、更に、前記画像サイズ
    データに従って前記バッファメモリからの映像信号の読
    み出しを制御すると共に、前記フラグビットの検出時は
    一定期間出力をミュートする表示制御部を有することを
    特徴とする映像信号処理回路。
  2. 【請求項２】 前記書き込み制御部は、少なくとも前記
    算出回路での算出期間、前記バッファメモリに対する書
    き込みを禁止する禁止回路を更に備えたことを特徴とす
    る請求項１記載の映像信号処理回路。
  3. 【請求項３】 前記所定期間は２垂直期間であり、前記
    一定期間は１垂直期間であることを特徴とする請求項１
    又は２記載の映像信号処理回路。
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