KR19980080860A

KR19980080860A - 영상 신호 처리 회로

Info

Publication number: KR19980080860A
Application number: KR1019980011013A
Authority: KR
Inventors: 시미즈유따까; 오따세이야
Original assignee: 다까노야스아끼; 상요덴기가부시끼가이샤
Priority date: 1997-03-31
Filing date: 1998-03-30
Publication date: 1998-11-25
Also published as: JP3269000B2; US6160590A; JPH10285488A; TW373401B; KR100316499B1

Abstract

본 발명은 축소율이 변경되었을 때 헤더로서의 화상 사이즈 데이타와 축소 영상 신호로 축소율이 일치하지 않게 되는 것을 방지한다.

본 발명에 따르면, 축소율의 변경시, 변경 직후의 1필드 기간에 입력 영상 클럭 발생기(22)로, 축소율 데이타(K)에 기초하여 라이트 인에이블 신호에서 화상 사이즈 데이타(SIZ)를 산출하고, 산출한 화상 사이즈 데이타를 헤더로서 축소 영상 신호와 함께 필드 메모리(2)에 기입함과 동시에, 변경 직후의 1필드 기간에는 한편 헤더로서 축소율의 변경을 나타내는 플래그 비트(SP)를 부가한다. 판독시에는, 표시 영상 클럭 발생기(22)로 플래그 비트(SP)를 검출하여 영상 신호 출력을 뮤트(mute)한다. 또한, 변경 직후의 1필드 기간, 필드 메모리(2)로의 기입을 금지함으로써, 영상 신호 출력의 뮤트 기간을 단축할 수 있다.

Description

영상 신호 처리 회로

본 발명은 필드 메모리나 프레임 메모리 등의 버퍼 메모리를 이용하고, 입력 영상 신호를 축소 또는 확대하여 윈도우 표시하는 영상 신호 처리 회로에 관한 것으로, 특히 축소율 또는 확대율 등의 영상 배율이 변경 가능한 영상 신호 처리 회로에 관한 것이다.

텔레비전의 표시 기능으로서, 1화면을 전면 표시할 뿐만 아니라, 복수의 화면을 윈도우 표시하는 소위 PIP 기능이 일반적으로 알려져 있다. 한편, 멀티미디어 시대를 맞이하여 보다 다채로운 표시 기능이 요구되도록 되어 오고 있다. 특히, 퍼스널 컴퓨터의 조작 환경에서 일반화되고 있는 「임의의 축소율로서의 윈도우 표시 기능」은 텔레비전 표시에 있어서도 요구되고 있다. 이와 같은 별도의 화면을 윈도우 표시시키기 위해서는 친(親)화면과 자(子)화면의 동기를 갖기 때문에 필드 메모리나 프레임 메모리 등의 버퍼 메모리가 필요로 된다.

그래서, 도 9에 종래의 축소 영상 신호 처리 회로의 블록도를 나타낸다.

먼저, 윈도우 표시용 자화면의 입력 영상 신호는 입력 처리부(1)로 입력되고, 내부의 필터 회로(10)를 이용해 축소율 데이타(K)에 따른 축소율 처리가 실시되고, 그 축소 영상 신호가 필드 메모리(2, 3)로 송출된다. 한편, 제어 블록(4)에는, 필드 메모리(2, 3)의 기입을 제어하기 위한 입력 영상 클럭 발생기(5)와, 판독을 제어하기 위한 표시 영상 클럭 발생기(6)가 설치되어 있고, 입력 영상 클럭 발생기(5)에 외부로부터 축소율 데이타(K)가 공급되며, 여기서부터 입력 처리부(1)에 축소율 데이타(K)가 입력된다.

또한, 입력 영상 클럭 발생기(5)는, 입력 영상 신호의 수평동기 신호(입력 H)와 수직 동기 신호(입력 V)를 입력하고, 입력(H)에 동기한 화소 클럭과 동기율의 기입 클럭(WCLK)과, 입력 영상 신호의 유효 표시 기간의 사이 필드 메모리(2, 3)를 필드 단위로 교대로 인에이블 상태로 하는 라이트 인에이블 신호(WE1, WE2), 라이트 인에이블 신호의 상승시에 필드 메모리(2, 3)의 기입 어드레스를 리셋하는 라이트 리셋 신호(WRST)를 출력한다. 필드 메모리(2, 3)는 각각 기입과 판독을 독립하여 지정하기 위한 어드레스 카운터를 갖고 있고, 기입용 어드레스 카운터가 신호(WRST)에 의해 리셋되며, 인에이블 신호(WE1, WE2)가 H 레벨의 기간에 기입 클럭(WCLK)을 카운트함으로써 기입 어드레스를 인크리멘트하여 입력 처리부(1)로부터의 축소 영상 신호를 필드 메모리(2, 3)에 기입한다.

여기서, 축소율 데이타(K)가 「1」일 때, 즉 축소 처리를 행하지 않을 때는, 라이트 인에이블 신호(WE1, WE2)는 유효 영상 기간 중 연속하여 H 레벨을 유지한다. 그러나, 축소율 데이타(K)가 「1」보다 작을 때에는 축소율 데이타(K)에 따라 인에이블 신호(WE1, WE2)의 H 레벨 기간이 제어되어, 예를 들어 「1/2」일 때는 도 10의 (b), (c)에 도시하는 바와 같이, 1화소씩 H 레벨과 L 레벨을 반복하도록 출력된다.

한편, 입력 영상 클럭 발생기(5)는, 축소율 데이타(K)에 기초하여 영상 사이즈 데이타(SIZ)를 연산하고, 이 데이타(SIZ)를 표시 영상 클럭 발생기(6)로 송출한다. 예를 들어, 입력 영상 신호의 수평 화소수 및 수직 화소수가 「640」 및 「480」으로, 축소율 데이타(K)가 「1/2」이면 화상 사이즈 데이타(SIZ)는, 수평 SIZ(H) 및 수직 SIZ(V)가 각각 「320」, 「240」으로 된다.

한편, 필드 메모리(2, 3)로부터 축소 영상 신호를 판독하기 위해, 표시 영상 클럭 발생기(6)에는, 친화면인 표시 영상 신호의 수평 동기 신호(표시 H) 및 수직 동기 신호(표시 V)와, 축소 화상의 윈도우 표시 위치를 나타내는 표시 위치 데이타(X, Y)가 입력되고, 표시(H)에 동기한 화소 클럭과 동일 비율을 판독하는 클럭(RCLK)과, 표시 영상 신호의 유효 표시 사이의 필드 메모리(2, 3)를 필드 단위로 교대로 인에이블 상태로 하는 리드 인에이블 신호(RE1, RE2)와, 리드 인에이블 신호의 상승 시에 필드 메모리(2, 3)의 판독 어드레스를 리셋하는 리드 리셋 신호(RRST)를 출력한다. 그리고, 필드 메모리(2, 3) 내의 판독용의 어드레스 카운터가 신호(RRST)에 의해 리셋되고, 인에이블 신호(RE1, RE2)가 H 레벨의 기간에 판독할 클럭(RCLK)을 카운트함으로써, 판독 어드레스를 인크리멘트하여 필드 메모리(2, 3)로부터 축소 영상 신호를 판독한다. 단, 표시(H) 및 표시(V)는 미리 알고 있었을 경우 표시 영상 클럭 발생기(6)로 발생하도록 하여 이들에 기초하여 각종 신호(RRST, RCLK, RE1, RE2)를 발생해도 된다.

도 3은 입력 영상 신호(A)를 윈도우 표시한 상태를 나타내고, 도시한 바와 같이 표시 위치 데이타(X, Y)는 친화면(표시 화상 신호)상에서의 표시 위치를 나타내고, 화상 사이즈 데이타 SIZ(H, V)는 윈도우 표시되는 자화면(입력 영상 신호)의 크기를 나타낸다. 그리고, 표시 영상 클럭 발생기(6)는, 도 10의 (d), (f)에 도시하는 바와 같이, 화상 사이즈 데이타(SIZ(H, V)와 화상 위치 데이타(X, Y)에 기초하여 도 3의 표시를 실현하도록 유효 표시 기간만에 있어서 상술의 리드 인에이블 신호(RE1, RE2)를 H 레벨로 한다. 이 경우, 입력측과 달리 연속하여 H 레벨이 출력된다.

또한, 화상 사이즈 데이타 SIZ(H, V) 및 화상 위치 데이타 (X, Y)는 표시 영상 클럭 발생기(4)로부터 필드 메모리(2, 3)의 후단에 설치된 표시 처리부(7)로 송출되고, 여기서 판독된 축소 영상 신호에 테를 붙이거나 배경 데이타의 부가 등 윈도우 표시용 표시 처리가 실시되고, 그 결과가 표시 영상 신호로서 출력된다.

축소율을 임의로 변경할 수 있도록 하기 위해서는, 축소율 데이타의 입력에 따라 상술한 기입측과 판독측의 쌍방에서 처리 내용을 변경할 필요가 있다. 그러나, 기입 및 판독을 실제로 행하고 있는 가장 가운데에서 처리 내용을 변경해 버리면 표시 영상에 산란이 생기기 때문에, 이를 방지하기 위해 축소율의 변경 처리는 영상의 수직 귀선 기간에 행해지고 있었다.

그렇지만, 입력(V)와 표시(V)는 동기하고 있지 않았기 때문에, 축소율의 변경 처리는 기입측과 판독측에서 시간의 오차가 생긴다. 예를 들어, 도 10의 (a), (c)에 도시하는 바와 같이, 표시(V)의 위상이 입력(V)보다 늦어질 경우에 새로운 축소율 데이타(K)가 시각(T1)에서 입력되면, 입력 영상 클럭 발생기(5) 및 입력 처리부(1)에서는 T1 직후의 수직 귀선 기간(NP1)에서 축소율의 변경이 되고, 그 이후의 축소 처리 및 기입 제어는 변경된 축소율에 따라 행하여진다. 그리고, 표시 영상 클럭 발생기(6) 및 표시 처리부(7)에서는, T1 직후의 수직 귀선 기간(DP1)에서 축소율의 변경이 되고, 이 변경 타이밍은 입력측에서의 변경 타이밍(NP1)보다 뒤에 있기 때문에, 변경된 축소율에 따라 기입된 영상 신호가 DP1 이후에서 표시 처리되게 된다.

그러나, 도 11에 도시하는 바와 같이, 입력(V)에서의 수직 귀선 기간(NP1) 후에서 표시(V)의 수직 귀선 기간(DP1) 이전 시각(T2)에 새로운 축소율 데이타가 입력되면, 입력 영상 클럭 발생기(5) 및 입력 처리부(1)에서는, T2 후의 수직 귀선 기간(NP2)에서 축소율의 변경이 되지만, 표시 영상 클럭 발생기(6) 및 표시 처리부(7)에서는, 입력측의 축소율의 변경에 앞서고, NP2보다 이전 수직 귀선 기간(DP1)에서 축소율의 변경이 되어져 버린다. 이 때문에, 축소율의 변경(DP1) 후의 표시 기간에 있어서는 축소율이 변경되기 이전의 영상 신호가 표시의 대상으로 되어 버리고, 윈도우 표시 영상에 현저하게 찌그러짐이 생겨 버린다. 따라서, 윈도우 표시를 속행한 채에서는 축소율을 변경할 수 없다는 문제가 있었다.

그래서, 본원 출원인은 특개평7-267107호에서, 축소율이 변경되었을 때 이 축소율에 기초하여 화상 사이즈 데이타를 헤더로서 축소 영상 신호와 함께 버퍼 메모리에 기입하고, 표시측에서 화상 사이즈 데이타를 판독하여 이 데이타에 기초해 축소 영상 신호의 판독 제어를 행하는 축소 영상 신호 처리 회로를 제안했다.

이 구성에 의하면, 화상 사이즈 데이타를 확정한 후는, 표시측에서는 축소율이 변경된 영상 신호로부터 확실하게 새로운 축소율에서의 표시 처리가 가능하게 된다. 그러나, 화상 사이즈 데이타는 라이트 인에이블 신호(WE1, WE2)를 생성하기 위한 수평 방향의 라이트 인에이블 신호(WEH) 및 수직 방향의 라이트 인에이블 신호(WEV)를 각각 입력(H)의 1수평 기간 및 입력(V)의 1필드 기간 카운트함으로써 구한다. 따라서, 축소율이 변경된 직후의 1필드 기간에서는, 영상 신호 자체는 새로운 축소율로 처리된 신호로 되지만, 화상 사이즈 데이타는 축소율 변경 후의 데이타를 부가하는 것은 불가능하고, 버퍼 메모리에 기입되는 축소 영상 신호와 화상 사이즈 데이타에서는 축소율이 일치하지 않게 되어 버린다.

또한, 버퍼 메모리에 대한 기입 어드레스와 판독 어드레스에 있어서, 어드레스의 추월 현상이 발생하면, 마찬가지로 헤더로서 부가된 화상 사이즈 데이타와 그에 이은 축소 영상 신호로 축소율이 일치하지 않게 되는 일이 일어난다.

이상 설명한 문제는 축소 처리를 행할 때 뿐만 아니라 확대 처리를 행할 때에도 마찬가지로 발생한다.

본 발명은 화상 배율 데이타에 따라 입력 영상 신호에 축소 또는 확대 처리를 실시하는 입력 처리부와, 그 축소 또는 확대된 영상 신호를 기억하는 버퍼 메모리, 상기 화상 배율 데이타에 따라 기입 제어 신호를 발생함으로써 상기 버퍼 메모리에 대한 기입의 제어를 행함과 동시에, 상기 화상 배율 데이타의 변경 후 상기 기입 제어 신호에 기초하여 화상 사이즈 데이타를 산출하는 산출 회로를 포함하는 기입 제어부를 구비하고, 산출한 화상 사이즈 데이타를 헤더로서 축소 또는 확대된 영상 신호와 함께 상기 버퍼 메모리에 기입함과 동시에, 상기 영상 배율 데이타의 변경 후 소정 기간 화상 배율의 변경을 나타내는 플래그 비트를 상기 헤더에 기입하는 한편, 상기 화상 사이즈 데이타에 따라 상기 버퍼 메모리로부터의 영상 신호의 판독을 제어함과 동시에, 상기 플래그 비트의 검출시는 일정 기간 출력을 뮤트하는 표시 제어부를 갖는 것을 특징으로 한다.

또한, 본 발명에서는 상기 기입 제어부는 적어도 상기 산출 회로에서의 산출 기간, 상기 버퍼 메모리에 대한 기입을 금지하는 금지 회로를 더 구비한 것을 특징으로 한다.

또, 본 발명에서는 상기 소정 기간은 2수직 기간이고, 상기 일정 기간은 1수직 기간인 것을 특징으로 한다.

도 1은 본 발명의 제1 실시 형태를 나타내는 블록도.

도 2는 필드 메모리로의 기입 데이타 포멧을 나타내는 설명도.

도 3은 윈도우 표시예를 나타내는 도면.

도 4는 제1 실시 형태의 동작을 설명하기 위한 타이밍차트.

도 5는 제1 실시 형태에 있어서 어드레스 추월이 발생했을 경우의 동작을 설명하기 위한 타이밍차트.

도 6은 본 발명의 제2 실시 형태를 나타내는 블록도.

도 7은 제2 실시 형태의 동작을 설명하기 위한 타이밍차트.

도 8은 제2 실시 형태에 있어서 어드레스 추월이 발생했을 경우의 동작을 설명하기 위한 타이밍차트.

도 9는 종래의 축소 영상 신호 처리 회로를 나타내는 블록도.

도 10은 종래의 축소 영상 신호 처리 회로의 동작을 설명하기 위한 타이밍차트.

도 11은 종래의 축소 영상 신호 처리 회로의 다른 동작을 설명하기 위한 타이밍차트.

도면의 주요 부분에 대한 부호의 설명

1, 20 : 입력 처리부

2 : 필드 메모리

4, 21 : 제어 블록

5, 22, 25 : 입력 영상 클럭 발생기

6, 23 : 표시 영상 클럭 발생기

7, 24 : 표시 처리부

10 : 필터 회로

26 : AND 게이트

223, 224 : 카운터

도 1은 본 발명의 제1 실시 형태를 나타내는 블록도로서, 참조 번호 20, 21, 22, 23, 24가 각각 도 9에 도시하는 종래예에서의 입력 처리부(1)와, 제어 블록(4), 입력 영상 클럭 발생기(5), 표시 영상 클럭 발생기(6), 표시 처리부(7)에 대응한다. 단, 본 실시 형태는 필드 메모리로서 유일한 필드 메모리(2)를 이용한 예이고, 물론 프레임 메모리를 이용해도 된다.

입력 영상 클럭 발생기(22)는, 축소율 데이타(K) 중 수직 방향의 축소율 데이타(KV)에 따라, 1필드 기간 중 기입해야 할 라인에서만 H 레벨로 되는 수직 라이트 인에이블 신호(WEV)를 발생하는 WEV 발생 회로(221)와, 수평 방향의 축소율 데이타(KH)에 따라 수평 기간 중 기입해야 할 도트에 있어서만 H 레벨로 되는 수평 라이트 인에이블 신호(WEH)를 발생하는 WEH 발생 회로(222)와, 입력(V)에 의해 리셋되어 수직 라이트 인에이블 신호(WEH)를 카운트함으로써 수직 방향의 화상 사이즈 데이타 SIZ(V)를 산출하는 카운터(223)와, 입력(H)에 의해 리셋되어 수평 라이트 인에이블 신호(WEH)를 카운트함으로써 수평 방향의 화상 사이즈 데이타 SIZ(H)를 산출하는 카운터(224)와, 라이트 인에이블 신호(WEV, WEH)를 입력하여 인에이블 신호(WE)를 출력하는 AND 게이트(225)를 갖고 있다.

이하, 도 4의 타이밍차트에 따라, 먼저 필드 메모리(2)에 대한 기입과 판독 어드레스의 추월이 발생하지 않을 경우에 대해서 본 실시 형태의 동작을 설명한다.

도 4에 있어서, 새로운 축소율 데이타(K)가 시각 T3에 입력되면, 입력 영상 클럭 발생기(22) 및 입력 처리부(20)에서는 T1 직후의 수직 귀선 기간(NP2)에서 축소율 데이타(K)에 따라 축소율이 변경되고, 그 이후의 축소 처리 및 기입 제어는 변경된 축소율에 따라 행하여진다. 또한, 입력 영상 클럭 발생기(22) 내에서는, 변경된 축소율에 따른 라이트 인에이블 신호(WEV, WEH)가 WEV 발생 회로(221) 및 WEH 발생 회로(222)에서 발생하고, NP2와 NP3 사이의 1필드 기간에 카운터(223, 224)는 라이트 인에이블 신호(WEV, WEH)를 각각 카운트하여 화상 사이즈 데이타(SIZ(V), SIZ(H))를 산출한다. 한편, NP2에서 NP4까지의 2필드 기간에는 도 4의 (b)에 도시하는 바와 같이 축소율의 변경을 나타내는 플래그 비트(SP)가 H 레벨로 된다.

그래서, NP2 직후의 1필드 기간에는, 입력 영상 클럭 발생기(22)는, 화상 사이즈 데이타(SIZ)와 플래그 비트(SP)를 입력 처리부(20)로 송출하고, 라이트 인에이블 신호(WE)를 도 4의 (c)와 같이 출력한다. 따라서, 도 2에 도시하는 바와 같이, 플래그 비트(SP)와 화상 사이즈 데이타(SIZ)가 헤더로서 필드 메모리(2)에 기입되고, 이어서 입력 처리부(20)에서 변경 후의 축소율 데이타(K)에 기초하여 축소 처리된 축소 영상 신호가 필드 메모리(2)에 기입된다. 그러나, 이 때에는 변경 후의 축소율에 대한 화상 사이즈 데이타(SIZ)는 아직 산출되어 있지 않기 때문에 헤더에는 변경 전의 화상 사이즈 데이타가 기입되고, 이어서 기입된 축소 영상 신호의 축소율과는 일치하지 않는다.

그러나, 이와 같이 하여 기입된 플래그 비트(SP)는, 표시 영상 클럭 발생기(23)로부터의 리드 인에이블 신호(RE)에 의해 DP2 직후의 1필드 기간에 필드 메모리(2)로부터 판독되고, 표시 처리부(24)를 통해 표시 영상 클럭 발생기(23)로 입력되기 때문에, 표시 영상 클럭 발생기(23)는 그 후의 리드 인에이블 신호(RE)를 L 레벨로 내리고, 필드 메모리(2)로부터의 화상 사이즈 데이타와 영상 신호의 판독은 행하지 않는다. 따라서, 축소율이 일치하지 않는 영상 신호 출력은 뮤트된다.

다음의 NP3 직후의 1필드 기간에서도 SP가 H 레벨이기 때문에, 입력 영상 클럭 발생기(22)는, 화상 사이즈 데이타(SIZ)와 플래그 비트(SP)를 입력 처리부(20)로 송출하고, 라이트 인에이블 신호(WE)를 도 4의 (c)와 같이 출력한다. 따라서, 화상 사이즈 데이타(SIZ)와 플래그 비트(SP)가 헤더로서 필드 메모리(2)에 기입되고, 이어서 변경 후의 축소율 데이타(K)에 기초해 축소 영상 신호가 필드 메모리(2)에 기입된다. 이 때에는, 변경 후의 축소율에 대한 화상 사이즈 데이타(SIZ)가 이미 산출되어 있기 때문에, 헤더의 화상 사이즈 데이타와 축소 영상 신호의 축소율은 일치한다.

그러나, 플래그 비트(SP)가 기입되어 있기 때문에, DP3 직후의 1프레임 기간에서는, 표시 영상 클럭 발생기(23)는, 상술과 마찬가지로 리드 인에이블 신호(RE)를 L 레벨로 내리고, 필드 메모리(2)로부터의 화상 사이즈 데이타와 영상 신호의 판독은 행하지 않아 영상 신호 출력은 뮤트된다.

이와 같이 축소율 변경 직후의 1필드 기간 분만 아니라 2필드 기간에 맞춰 플래그 비트를 기입하는 것은, 필드 메모리에 대한 기입과 판독 어드레스의 추월이 발생해도 확실하게 부적합한 영상 신호 출력을 뮤트하기 때문이다.

즉, 도 5는 NP3 직후의 1필드 기간에 기입을 행하고 있을 때에, DP3 직후의 1필드 기간에 판독 어드레스가 기입 어드레스를 추월할 경우의 동작을 나타내고 있다.

이 경우, NP3 직후의 1필드 기간에 기입된 헤더의 화상 사이즈 데이타는 그 직후의 1필드 기간에 산출이 종료하고 있는 변경 후의 화상 사이즈 데이타이다. 그리고, DP3 직후의 1필드 기간에서는 판독 어드레스가 기입 어드레스를 추월하기까지에서는 헤더에 이어서 기입된 변경 후의 축소 영상 신호가 판독되고, 화상 사이즈 데이타와 영상 신호의 축소율은 일치하고 있다. 그러나, 판독 어드레스가 기입 어드레스를 추월하면, 필드 메모리(2)에는 아직 변경 후의 축소 영상 신호가 기입되어 있지 않기 때문에, 그 이전에 기입된 변경 전의 축소 화상 신호가 판독되게 된다. 따라서, 가짜로 NP3 직후의 1필드 기간에 헤더로서 플래그 비트(SP)를 기입하지 않으면, DP3 직후의 1필드 기간에 판독을 행하였을 때, 축소율이 일치하지 않는 화상 사이즈 데이타 및 축소 영상 신호가 독출되어 버려 화상에 찌그러짐이 생긴다.

그렇지만, 본 실시 형태에서는, NP3 직후의 1필드 기간에 헤더로서 플래그 비트(SP)를 기입하고 있기 때문에, DP3 직후의 1필드 기간에서는 그 플래그 비트가 판독되고, 이로써 상술과 마찬가지로 리드 인에이블 신호(RE)가 L 레벨로 내려가며, 필드 메모리(2)로부터의 화상 사이즈 데이타와 영상 신호의 판독은 행하지 않아 영상 신호 출력은 뮤트된다. 따라서, 축소율이 일치하지 않는 화상 사이즈 데이타 및 축소 영상 신호가 판독되지 않아 화상에 찌그러짐이 생기지 않는다.

DP4 직후의 1필드 기간에서는, 판독 어드레스가 기입 어드레스를 이미 추월해 버리고 있기 때문에, 다시 NP3 직후의 1필드 기간에 기입된 헤더 및 영상 신호가 판독되고, 이 헤더에는 플래그 비트(SP)가 포함되어 있기 때문에, 마찬가지로 영상 신호 출력은 뮤트된다.

NP4 직후의 1필드 기간에서는 이미 SP가 L 레벨로 떨어져 있기 때문에 헤더에는 플래그 비트가 기입되지 않고, 따라서 DP5 이후에서는 축소율이 일치했지만, 화상 사이즈 데이타와 축소 영상 신호의 판독이 확실하게 행하여진다.

이상 설명한 제1 실시 형태에 있어서는, 영상 신호 출력의 뮤트 기간이 짧아도 표시(V)의 2수직 기간이라는 긴 기간 계속되어 버린다.

그래서, 뮤트 기간을 최소한으로 한 제2 실시 형태를 도 6에 도시한다.

본 제2 실시 형태에서는, 입력 영상 신호 클럭 발생기(25)를, 축소율 데이타(K)가 변경되면 그 직후의 1필드 기간만 기입 금지 신호(WESP)를 출력하는 구성으로 하는 한편, 이 기입 금지 신호(WESP)의 반전 출력과 인에이블 신호(WE)를 입력하고, 인에이블 신호(WE1)를 출력하는 AND 게이트(26)를 설치하고 있다.

그래서, 도 7의 타이밍차트에 나타내는 바와 같이, 축소율이 변경된 NP2 직후의 1필드 기간에는, 인에이블 신호(WE1)는 출력되지 않고, 헤더 및 영상 신호도 필드 메모리에 기입되지 않는다. 이 때문에, DP2 직후의 1필드 기간에 있어서는 NP2 직후의 1필드 기간에 기입된 헤더 및 영상 신호가 판독된다. 이 헤더에는 플래그 비트는 포함되어 있지 않기 때문에 화상 사이즈 데이타 및 영상 신호가 판독되고, 영상 신호 출력은 뮤트되지 않는다. 그러나, 이 때 판독된 화상 사이즈 데이타 및 영상 신호는 모두 축소율 변경 전의 것이기 때문에 표시에 찌그러짐이 생기는 일은 없다.

다음의 NP3 직후의 1필드 기간에서는, 기입 금지 신호(WESP)가 L 레벨로 떨어져 있고, 게다가 SP는 H 레벨이기 때문에 제1 실시 형태와 마찬가지로, 헤더에는 플래그 비트가 기입된다. 따라서, DP3 직후의 1필드 기간에 있어서 이 플래그 비트가 판독되고, 리드 인에이블 신호(RE)가 떨어져 영상 신호 출력은 뮤트된다. NP4 직후의 1필드 기간에서는 이미 SP가 L 레벨로 떨어져 있기 때문에 헤더에는 플래그 비트가 기입되지 않고, 따라서 DP4 이후에서는 축소율이 일치한 화상 사이즈 데이타와 축소 영상 신호의 판독이 확실하게 행하여진다.

이와 같이, 도 7에 도시하는 경우에는 뮤트 기간은 1필드 기간으로 되어 도 4에 도시하는 2필드 기간보다 짧게 된다.

다음에, 제2 실시 형태에 있어서 필드 메모리에 대한 기입과 판독으로 어드레스의 추월이 발생했을 경우에 대해 도 8의 타이밍차트를 참조하여 설명한다.

도 8은 도 5와 마찬가지로, NP3 직후의 1필드 기간에 기입을 행하고 있을 때, DP3 직후의 1필드 기간에 판독 어드레스가 기입 어드레스를 추월할 경우의 동작을 나타내고 있다.

이 경우, 도 7과 마찬가지로, 축소율이 변경된 NP2 직후의 1필드 기간에는 기입 금지 신호(WESP)가 H 레벨로 되기 때문에, 도 4의 (d)에 도시하는 바와 같이 인에이블 신호(WE1)는 출력되지 않고, 헤더 및 영상 신호도 필드 메모리(2)에 기입되지 않는다. 이 때문에, DP2 직후의 1필드 기간에 있어서는 NP2 직전의 1필드 기간에 기입된 변경 전의 화상 사이즈 데이타 및 영상 신호가 판독되고, 영상 신호 출력은 뮤트되지 않는다. 그리고, 표시에 찌그러짐이 생기는 일도 없다.

다음의 NP3 직후의 1필드 기간에서는, 기입 금지 신호(WESP)가 L 레벨로 떨어져 있고, 게다가 SP는 H 레벨이기 때문에 제1 실시 형태와 마찬가지로, 헤더에는 플래그 비트가 기입된다. 따라서, DP3 직후의 1필드 기간에 있어서 이 플래그 비트가 판독되고, 리드 인에이블 신호(RE)가 떨어져 영상 신호 출력은 뮤트된다. 요컨대, 어드레스 추월이 발생하여 화상 사이즈 데이타와 영상 신호로 축소율이 일치하지 않게 되었을 때는 영상 출력이 뮤트된다. 또한, DP4 직후의 1필드 기간에서는, 판독 어드레스가 기입 어드레스를 이미 추월해 버리고 있기 때문에 다시 NP3 직후의 1필드 기간에 기입된 헤더 및 영상 신호가 판독되고, 이 헤더에는 플래그 비트(SP)가 포함되어 있기 때문에, 마찬가지로 영상 신호 출력은 뮤트된다.

NP4 직후의 1필드 기간에서는 이미 SP가 L 레벨로 떨어져 있기 때문에 헤더에는 플래그 비트가 기입되지 않고, 따라서 DP5 이후에서는 축소율이 일치한 화상 사이즈 데이타와 축소 영상 신호의 판독이 확실하게 행하여진다. 그리고, 이 경우 뮤트 기간은 2필드 기간으로 되고, 도 5의 경우에 비해 1필드 기간 짧게 된다.

이상 설명한 바와 같이, 화상 사이즈 데이타와 축소 영상 신호가 일치하지 않을 때는 확실하게 영상 신호 출력이 뮤트되기 때문에 화상 사이즈 데이타와 축소 영상 신호로 축소율이 일치하는 영상 신호만이 출력되게 된다.

단, 기입 및 판독의 데이타가 헤더만큼 늘어나기 때문에, 도 4에 점선으로 나타내는 바와 같이, 라이트 및 리드 인에이블 신호(WE, WE1, RE)를 그만큼 종래보다 빠르게 상승하도록 하고 있다.

그렇지만, 상술한 제1 및 제2 실시 형태에 있어서는, 표시 영상 클럭 발생기(21)로부터의 라이트 인에이블 신호(RE)를 L 레벨로 하여, 필드 메모리(2)로부터의 영상 신호를 판독하지 않도록 하여 영상 신호 출력의 뮤트를 실현했지만, 영상 신호의 판독은 행하고, 그 후의 표시 처리부(24)에 있어서 출력을 뮤트하도록 해도 된다.

이상의 설명은, 화상을 축소하는 처리에 대해서 서술했지만, 본 발명은 화상을 확대하는 처리에서도 마찬가지로 적용 가능하다.

본 발명에 의하면, 화상 배율의 변경이 몇번 행하여져도 확실하게 대응하는 처리를 행할 수 있기 때문에, 축소 또는 확대 영상을 윈도우 표시한 채 화상 배율의 변경이 가능하게 된다. 또한, 화상 배율 데이타가 변경되었을 때, 화상 사이즈 데이타와 영상 신호가 일치하지 않을 경우는 확실하게 영상 신호 출력이 뮤트되기 때문에 화상 사이즈 데이타와 영상 신호로 화상 배율이 일치하는 영상 신호만이 항상 출력된다.

한편, 기입 금지 처리를 실행함으로써, 영상 신호 출력의 뮤트 기간을 짧게 하는 것이 가능하게 된다.

Claims

화상 배율 데이타에 따라 입력 영상 신호에 축소 또는 확대 처리를 실시하는 입력 처리부;

상기 축소 또는 확대된 영상 신호를 기억하는 버퍼 메모리; 및

상기 화상 배율 데이타에 따라 기입 제어 신호를 발생함으로써 상기 버퍼 메모리에 대한 기입을 제어함과 동시에, 상기 화상 배율 데이타의 변경 후 상기 기입 제어 신호에 기초하여 화상 사이즈 데이타를 산출하는 산출 회로를 포함하는 기입 제어부

를 구비하고,

산출한 화상 사이즈 데이타를 헤더로서 축소 또는 확대된 영상 신호와 함께 상기 버퍼 메모리에 기입함과 동시에, 상기 화상 배율 데이타의 변경 후 소정 기간 화상 배율의 변경을 나타내는 플래그 비트를 상기 헤더에 기입하는 한편, 상기 화상 사이즈 데이타에 따라 상기 버퍼 메모리로부터의 영상 신호의 판독을 제어함과 동시에, 상기 플래그 비트의 검출시는 일정 기간 출력을 뮤트(mute)하는 표시 제어부를 갖는 것을 특징으로 하는 영상 신호 처리 회로.
제1항에 있어서, 상기 기입 제어부는 적어도 상기 산출 회로에서의 산출 기간, 상기 버퍼 메모리에 대한 기입을 금지하는 금지 회로를 더 구비한 것을 특징으로 하는 영상 신호 처리 회로.
제1항 또는 제2항에 있어서, 상기 소정 기간은 2수직 기간이고, 상기 일정 기간은 1수직 기간인 것을 특징으로 하는 영상 신호 처리 회로.