JP3253908B2 - 集積回路の形成方法 - Google Patents

集積回路の形成方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ツインウェル（対
の不純物領域）を有する集積回路に関する。
【０００２】多くのＣＭＯＳ集積回路は、１対のウェル
（不純物領域）を有する基板を用いている。一方のウェ
ル（タブ）はｎ型のドーパントでドーピングされ、他方
のウエル（タブ）はｐ型のドーパントでドーピングされ
ている。代表的な１対のウエルの特許は米国特許第４４
３５８９６号（発明者：パリロ(Parillo)他）である。
【０００３】ある種のツインタブの製造プロセスによる
製造物は、ｎ型ウェルとｐ型ウェルの上部シリコン表面
の間に段差が生じる。言い換えると、ｐ型ウェルのシリ
コン表面とｎ型ウェルのシリコン表面とは同一平面上に
ない。このように同一平面を形成しないことにより、集
積回路の寸法が小さくなるにつれて、ステッパーの焦点
を合わせることが困難になる（このような平面性の欠如
を回避する試みは、余分のマスクを必要とし、余分なコ
ストがかかる。）。
【０００４】集積回路の開発技術者は、半導体器坂内に
１対のウェルを形成する新らしく良好な方法を常に探し
求めている。
【０００５】
【発明が解決しようとする課題】従って本発明の目的
は、段差のない１対のウェルを形成する方法を提供する
ことである。
【０００６】
【課題を解決するための手段】本発明は、請求項１に記
載した方法である。
【０００７】
【発明の実施の形態】図１−４に本発明の第一の実施例
を示す。図１においてｐ型基板１１は、ｎ型基板あるい
はアンドープの基板でもよい。一般的に基板とは、その
上に他の材料層が形成される材料の総称である。他の適
当な基板としては、ＧａＡｓとその化合物、あるいはＧ
ａＮ等があり、ＩｎＰあるいはその化合物も適当な基板
材料の一例である。ｐ型基板１１の上に選択的な層とし
てｐ型エピテキシャル層１３が形成され、このｐ型エピ
テキシャル層１３の厚さは２〜１５μｍである。このｐ
型エピテキシャル層１３の上にパッド酸化物層１５が形
成され、その厚さは３５０〜４５０オングストロームで
ある。パッド酸化物層１５は、ｐ型基板１１を約１００
０℃の周囲温度で酸化することにより形成される。他の
方法も公知である。フォトレジスト層１７がパターン化
されて形成され、基板の一部を保護している。
【０００８】フォトレジスト層１７を形成した後、露出
したパッド酸化物層１５の一部を選択的に除去してクリ
ーンな上部酸化物表面を形成する。例えば、パッド酸化
物層１５を５０オングストロームだけプラズマエッチン
グで除去する。
【０００９】次に、１種類あるいは複数種類のｎ型種で
もってイオン注入１９１を実行する。選択的方法とし
て、ｎ型種で２回の別個のイオン注入を行うことも可能
である。例えばリンで第１回目のの浅い注入を行い、そ
の後ヒ素で第２回目のの深い注入を行うことができる。
例えば、この注入は０〜３００ＫｅＶのエネルギーでも
ってドーズ量が１×１０11〜５×１０16／ｃｍ2 であ
る。ドーパント種、エネルギー、ドーズ量は適宜選択可
能である。
【００１０】このようにして図２に示すように、ｐ型エ
ピテキシャル層１３内にｎ型領域２３が形成される。
【００１１】同図において、ｎ型領域２３の上のパッド
酸化物層１５の部分は、前述のプラズマエッチングより
その厚さは薄くなっている。ｎ型領域２３は、後続のア
ニールにより最終的にｎ型領域となる。
【００１２】次に保護層２１がｎ型領域２３の上に主に
堆積される（ｎ型領域２３の上の保護層２１のほうがフ
ォトレジスト層１７の上の保護層２１よりも厚くなって
いる）。保護層２１の一部はフォトレジスト層１７の上
部表面１９の上にも堆積される。適当な保護材料は、ス
ピオンガラス、ポリイミド、スピオンプロセスにより形
成された窒化チタン、平面状態の低温ガラス、あるいは
フォトレジスト層１７とは異なるエッチングレートを有
する材料である。保護層２１の厚さは、保護層２１がｎ
型領域２３を後続のプロセスで注入されるｎ型種から保
護できるよう選択される。
【００１３】例えば、保護層２１はブランケット堆積さ
れ、その後化学機械研磨（chemical-mechanical polish
ing:ＣＭＰ）あるいは堆積エッチング、堆積プロセス、
堆積−エッチング−堆積プロセスにより平面化されたも
のである。
【００１４】保護層２１がｎ型領域２３（アニール処理
後ｎ型領域となる。）に形成された後、フォトレジスト
層１７の上部表面１９上の保護層２１の部分は、クリー
ンアップエッチングあるいはＣＭＰによって除去され
る。
【００１５】更にフォトレジスト層１７も除去され、こ
の状態を図３に示す。適宜クリーニングステップをパッ
ド酸化物層１５の上部表面２５に対し実行して、一種類
あるいは複数種類のドーパント種をｐ型エピテキシャル
層１３内に注入する。例えば、２回のボロン注入におい
て１回目は深く２回目は浅くイオン注入を行い、これに
よりｐ型領域２７を形成する。図３では、ｐ型領域２７
はｎ型領域２３よりも若干深く形成されているがこれは
必ずしも本発明にとって重要なことではない。
【００１６】次に図４において、保護層２１を除去す
る。その後、パッド酸化物層１５を除去するとｎ型領域
２３の上部表面３１とｐ型領域２７の上部表面２９とは
同一平面上にあることがわかる。
【００１７】標準的方法によるプロセスをこの時点で実
行してもよい。例えば、ｐ型領域２７とｎ型領域２３を
アニール処理して、それぞれｐ型領域とｎ型領域を形成
してもよい。フィールド酸化物領域をＬＯＣＯＳプロセ
ス、あるいはポリバッファ化ＬＯＣＯＳプロセス、ある
いは他の公知のプロセスにより実行してもよい。その
後、ゲートを形成し、誘電体層と金属化層を形成する。
【００１８】図５−８に本発明の第２の実施例を示す。
この実施例においてはフィールド酸化物をウエル領域の
形成の前に形成するものである。図５において、図１の
上の選択的層としてｐ型エピテキシャル層１３を形成す
る。このｐ型エピテキシャル層１３の上にパッド酸化物
層１１５とフィールド酸化物層１１６を形成する。この
フィールド酸化物層１１６はＬＯＣＯＳプロセス、ある
いはポリバッファ化ＬＯＣＯＳプロセスにより形成され
る。フォトレジスト層１７をパターン化して形成し、基
板の一部を保護する。露出したパッド酸化物層１１５の
一部を選択的に除去してもよい。その後、１種類又は複
数種類のドーパント種の注入によるイオン注入１９１を
実行する。この１１９のエネルギー量とドーズ量は前述
した通りである。次に、図６に示すように、イオン注入
によりｎ型領域１２３を形成する。その後、保護層１２
１を堆積する。保護層１２１の適切な材料はすでに説明
したとおりである。
【００１９】次に図７において、フォトレジスト層１７
とその上の材料層とを除去する。この状態を図８に示
す。その後、１種類あるいは複数種類のドーパント種に
よりイオン注入１９２を実行してｐ型領域１２７を形成
する。保護層１２１を除去した後、ｎ型領域１２３とｐ
型領域１２７をアニール処理して、相補的なウェル領域
を形成する。この時点で更に標準的なプロセスを実行す
る。ゲートおよび誘電体相および金属化層を形成する。
【図面の簡単な説明】
【図１】本発明の第１実施例による第１ステップを表す
半導体の断面図。
【図２】本発明の第１実施例による第２ステップを表す
半導体の断面図。
【図３】本発明の第１実施例による第３ステップを表す
半導体の断面図。
【図４】本発明の第１実施例による第４ステップを表す
半導体の断面図。
【図５】本発明の第２実施例による第１ステップを表す
半導体の断面図。
【図６】本発明の第２実施例による第２ステップを表す
半導体の断面図。
【図７】本発明の第２実施例による第３ステップを表す
半導体の断面図。
【図８】本発明の第２実施例による第４ステップを表す
半導体の断面図。
【符号の説明】
１１ ｐ型基板 １３ ｐ型エピテキシャル層 １５ パッド酸化物層 １７ フォトレジスト層 １９ 上部表面 ２１ 保護層 ２３ ｎ型領域 ２５ 上部表面 ２７ ｐ型領域 ２９、３１ 上部表面 １１５ パッド酸化物層 １１６ フィールド酸化物層 １２１ 保護層 １２３ ｎ型領域 １２７ ｐ型領域 １９１ イオン注入 １９２ イオン注入
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊ ｅｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ. (72)発明者 ウィリアム トーマス コクラン アメリカ合衆国、34711 フロリダ、ク レモント、クレセント ベイ ブルバー ド 11006 (72)発明者 ステファン ナイト アメリカ合衆国、20878 メリーランド、 モントメリ カウンティ、ゲイザースバ ーグ、ツリーハブン ストリート 117 (56)参考文献 特開 昭61−58265（ＪＰ，Ａ) 特開 平２−165668（ＪＰ，Ａ) 特開 昭61−97859（ＪＰ，Ａ) 米国特許4584027（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8238 H01L 27/092

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 集積回路の製作方法であって、 パッド酸化物層を含む、基板の表面の第１の部分の上に
    第１の材料を堆積するステップと、 該第１の材料で覆われていない該パッド酸化物の厚さ方
    向の一部分を取り除くステップと、 該第１の材料で覆われていない該基板の該表面の第２の
    部分を通して１または２以上の第１の型のドーパント種
    を注入するステップと、 該第１の材料と該基板の該表面の該第２の部分の上に、
    保護的な役割を持つ第２の材料を堆積するステップと、 該第１の材料をその表面上に堆積された該第２の材料と
    ともに取り除くステップと、 該第２の材料で覆われていない該基板の該表面の該第１
    の部分を通して１または２以上の第２の型のドーパント
    種を注入するステップとを含む集積回路の製作方法。
  2. 【請求項２】 請求項１に記載の方法において、 該第１の材料が、フォトレジストである方法。
  3. 【請求項３】 請求項１に記載の方法において、 該基板が、シリコンである方法。
  4. 【請求項４】 請求項１に記載の方法において、 該第２の材料が、スピン オン ガラス、ポリイミド、
    窒化チタン、および平面化低温ガラスからなる群から選
    択されるものである方法。
  5. 【請求項５】 請求項１に記載の方法において、 該第１の型のドーパント種が、ｎ型ドーパント種である
    方法。
  6. 【請求項６】 請求項５に記載の方法において、 該第２の型のドーパント種が、ｐ型ドーパント種である
    方法。
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JPH0374871A (ja) 半導体集積回路装置の製造方法

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