JP3239088B2 - 増幅回路 - Google Patents
増幅回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は増幅回路に関し、更
に詳しく言えば、オーディオ信号の大小に連動して電源
電圧を切替えて省電力を図るいわゆる切替型の電源回路
を備え、省電力が図られた増幅回路の改善を目的とす
る。
に詳しく言えば、オーディオ信号の大小に連動して電源
電圧を切替えて省電力を図るいわゆる切替型の電源回路
を備え、省電力が図られた増幅回路の改善を目的とす
る。
【０００２】
【従来の技術】以下で従来の切替型の電源回路を有する
増幅回路について説明する。この回路は、図２に示すよ
うに、電流増幅アンプ１１と、アンプ１１の最終出力段
の第１〜第４のパワートランジスタＱ１１〜Ｑ１４に、
アンプ１１の出力電圧Ｖout の変化に合せて、高電圧Ｖ
ccH ，低電圧ＶccL のいずれかを電源電圧Ｖccとして供
給する第１の電源回路１２と、負側に同様の電源電圧−
ＶccH ，−ＶccL を供給する制御回路１３とを有してい
る。
増幅回路について説明する。この回路は、図２に示すよ
うに、電流増幅アンプ１１と、アンプ１１の最終出力段
の第１〜第４のパワートランジスタＱ１１〜Ｑ１４に、
アンプ１１の出力電圧Ｖout の変化に合せて、高電圧Ｖ
ccH ，低電圧ＶccL のいずれかを電源電圧Ｖccとして供
給する第１の電源回路１２と、負側に同様の電源電圧−
ＶccH ，−ＶccL を供給する制御回路１３とを有してい
る。
【０００３】アンプ１１は、入力信号を増幅して出力電
圧Ｖout として出力する回路であって、その最終出力段
は、ＮＰＮ型の第１，第２のトランジスタＱ１１，Ｑ１
２と、ＰＮＰ型の第３，第４のトランジスタＱ１３，Ｑ
１４と、第１の抵抗Ｒ３１および第２の抵抗Ｒ３２より
構成される。第１のトランジスタＱ１１のエミッタは第
２のトランジスタＱ１２のベースに接続し、第３のトラ
ンジスタＱ１３のエミッタが第４のトランジスタＱ１４
のベースに接続している。また、第１のトランジスタＱ
１１のエミッタと第３のトランジスタＱ１２のエミッタ
との間に、第１の抵抗Ｒ３１が接続し、第２のトランジ
スタＱ１２のエミッタと第４のトランジスタＱ１４のエ
ミッタが接続し、第４のトランジスタＱ１４のベースが
第３のトランジスタＱ１３のエミッタに接続し、第４の
トランジスタＱ１４のエミッタと第３のトランジスタＱ
１３のエミッタとの間に第２の抵抗Ｒ３２を接続詞、第
１のトランジスタＱ１１のベースが入力となり、第２の
トランジスタＱ１２のエミッタが出力ＯＵＴとなってい
る。
圧Ｖout として出力する回路であって、その最終出力段
は、ＮＰＮ型の第１，第２のトランジスタＱ１１，Ｑ１
２と、ＰＮＰ型の第３，第４のトランジスタＱ１３，Ｑ
１４と、第１の抵抗Ｒ３１および第２の抵抗Ｒ３２より
構成される。第１のトランジスタＱ１１のエミッタは第
２のトランジスタＱ１２のベースに接続し、第３のトラ
ンジスタＱ１３のエミッタが第４のトランジスタＱ１４
のベースに接続している。また、第１のトランジスタＱ
１１のエミッタと第３のトランジスタＱ１２のエミッタ
との間に、第１の抵抗Ｒ３１が接続し、第２のトランジ
スタＱ１２のエミッタと第４のトランジスタＱ１４のエ
ミッタが接続し、第４のトランジスタＱ１４のベースが
第３のトランジスタＱ１３のエミッタに接続し、第４の
トランジスタＱ１４のエミッタと第３のトランジスタＱ
１３のエミッタとの間に第２の抵抗Ｒ３２を接続詞、第
１のトランジスタＱ１１のベースが入力となり、第２の
トランジスタＱ１２のエミッタが出力ＯＵＴとなってい
る。
【０００４】第１の電源回路１２は、パワーＭＯＳＦＥ
ＴＭ１１，抵抗Ｒ１１〜Ｒ１５，ツェナーダイオードＺ
Ｄ１１，ドライバトランジスタＱ１５、第１〜第３のダ
イオードＤ１１〜Ｄ１３を有する。パワーＭＯＳＦＥＴ
Ｍ１１のソースは高電圧ＶccH に接続し、ゲートは抵抗
Ｒ１１を介してやはり高電圧ＶccH に接続している。ま
た、このゲートは同時に抵抗Ｒ１２を介してドライバト
ランジスタＱ１５のコレクタに接続している。またその
ドレインはアンプの最終出力段の第２のトランジスタＱ
１２のコレクタに接続し、同時に第１のダイオードＤ１
１を介して低電圧ＶccL と接続している。
ＴＭ１１，抵抗Ｒ１１〜Ｒ１５，ツェナーダイオードＺ
Ｄ１１，ドライバトランジスタＱ１５、第１〜第３のダ
イオードＤ１１〜Ｄ１３を有する。パワーＭＯＳＦＥＴ
Ｍ１１のソースは高電圧ＶccH に接続し、ゲートは抵抗
Ｒ１１を介してやはり高電圧ＶccH に接続している。ま
た、このゲートは同時に抵抗Ｒ１２を介してドライバト
ランジスタＱ１５のコレクタに接続している。またその
ドレインはアンプの最終出力段の第２のトランジスタＱ
１２のコレクタに接続し、同時に第１のダイオードＤ１
１を介して低電圧ＶccL と接続している。
【０００５】ドライバトランジスタＱ１５のベースとエ
ミッタは、抵抗Ｒ１３によって接続しており、そのエミ
ッタは、一方ＶｃｃＬには、ＺＤ１のカソードが接続さ
れ、そのアノードは、Ｒ１４を介して接地されている。
Ｑ１５のエミッタは、ＺＤ１１のアノードに接続され、
接地されている。ドライバトランジスタＱ１５のベース
には、抵抗Ｒ１５，ダイオードＤ１３が直列接続されて
おり、第３のダイオードＤ１３と並列に第２のダイオー
ドＤ１２が接続されている。
ミッタは、抵抗Ｒ１３によって接続しており、そのエミ
ッタは、一方ＶｃｃＬには、ＺＤ１のカソードが接続さ
れ、そのアノードは、Ｒ１４を介して接地されている。
Ｑ１５のエミッタは、ＺＤ１１のアノードに接続され、
接地されている。ドライバトランジスタＱ１５のベース
には、抵抗Ｒ１５，ダイオードＤ１３が直列接続されて
おり、第３のダイオードＤ１３と並列に第２のダイオー
ドＤ１２が接続されている。
【０００６】また、コンデンサＣ１の一端がドライバト
ランジスタＱ１５のエミッタに接続し、他端が抵抗Ｒ１
５を介してドライバトランジスタＱ１５のベースに接続
している。上記の電源回路には、アンプ１１の出力電圧
Ｖout が常時第２，第３のダイオードＤ１２，Ｄ１３を
介して入力される。第２のダイオードＤ１２はｃｈ１の
出力電圧の入力部となり、第３のダイオードＤ１３はｃ
ｈ２の出力電圧の入力部となる。負側の電源電圧の供給
については、正側の第１の電源回路１２の動作とほぼ同
様なので説明を省略し、以下では正側の動作についての
み説明する。
ランジスタＱ１５のエミッタに接続し、他端が抵抗Ｒ１
５を介してドライバトランジスタＱ１５のベースに接続
している。上記の電源回路には、アンプ１１の出力電圧
Ｖout が常時第２，第３のダイオードＤ１２，Ｄ１３を
介して入力される。第２のダイオードＤ１２はｃｈ１の
出力電圧の入力部となり、第３のダイオードＤ１３はｃ
ｈ２の出力電圧の入力部となる。負側の電源電圧の供給
については、正側の第１の電源回路１２の動作とほぼ同
様なので説明を省略し、以下では正側の動作についての
み説明する。
【０００７】ｃｈ１については、アンプ１１の出力電圧
Ｖout が所定の基準電圧Ｖref（ＶｃｃＬ−ＶZD11）よ
りも低い場合には、ドライバトランジスタＱ１５のベー
ス電位が十分に上昇せず、ドライバトランジスタＱ１５
のＶBEがＯＮする電圧に至らないので、ドライバトラン
ジスタＱ１５はＯＦＦしている。すると、ドライバトラ
ンジスタＱ１５のコレクタ電流が流れないためパワーＭ
ＯＳＦＥＴＭ１１もＯＦＦし、アンプ１１の最終出力段
のトランジスタＱ１２のコレクタには、第１のダイオー
ドＤ１１を介して低電圧ＶccL が電源電圧Ｖccとして供
給される。
Ｖout が所定の基準電圧Ｖref（ＶｃｃＬ−ＶZD11）よ
りも低い場合には、ドライバトランジスタＱ１５のベー
ス電位が十分に上昇せず、ドライバトランジスタＱ１５
のＶBEがＯＮする電圧に至らないので、ドライバトラン
ジスタＱ１５はＯＦＦしている。すると、ドライバトラ
ンジスタＱ１５のコレクタ電流が流れないためパワーＭ
ＯＳＦＥＴＭ１１もＯＦＦし、アンプ１１の最終出力段
のトランジスタＱ１２のコレクタには、第１のダイオー
ドＤ１１を介して低電圧ＶccL が電源電圧Ｖccとして供
給される。
【０００８】また、出力電圧Ｖout が所定の基準電圧Ｖ
ref よりも高電圧の際には、抵抗Ｒ１５，第２のダイオ
ードＤ１２を介して入力されるドライバトランジスタＱ
１５のベース電位が上昇して、ドライバトランジスタＱ
１５はＯＮする。すると、ドライバトランジスタＱ１５
にコレクタ電流が流れるので、パワーＭＯＳＦＥＴＭ１
１もＯＮし、アンプ１１の最終出力段のトランジスタＱ
１２のコレクタには、パワーＭＯＳＦＥＴＭ１１を介し
て高電圧ＶccH が供給される。
ref よりも高電圧の際には、抵抗Ｒ１５，第２のダイオ
ードＤ１２を介して入力されるドライバトランジスタＱ
１５のベース電位が上昇して、ドライバトランジスタＱ
１５はＯＮする。すると、ドライバトランジスタＱ１５
にコレクタ電流が流れるので、パワーＭＯＳＦＥＴＭ１
１もＯＮし、アンプ１１の最終出力段のトランジスタＱ
１２のコレクタには、パワーＭＯＳＦＥＴＭ１１を介し
て高電圧ＶccH が供給される。
【０００９】以上のようにして、上記回路では、基準電
圧Ｖref を出力電圧Ｖout が上回ると、電源電圧Ｖccが
高電圧ＶccH になり、基準電圧Ｖref を出力電圧が下回
ると、電源電圧Ｖccが低電圧ＶccL にしている。
圧Ｖref を出力電圧Ｖout が上回ると、電源電圧Ｖccが
高電圧ＶccH になり、基準電圧Ｖref を出力電圧が下回
ると、電源電圧Ｖccが低電圧ＶccL にしている。
【００１０】
【発明が解決しようとする課題】前述した回路は、更
に、符号２０で示す第２の電源回路が設けられている。
つまり第１の整流回路２１の出力は、ＶｃｃＬおよび−
ＶｃｃＬとなり、この間にはコンデンサーＣａおよびＣ
ｂが接続されている。また第２の整流回路２２の出力
は、ＶｃｃＨおよび−ＶｃｃＨとなり、この間にはコン
デンサＣｃとＣｄが接続されている。このコンデンサＣ
ａ、Ｃｂの間とコンデンサＣｃ、Ｃｄの間は接地されて
いる。更には第１の整流回路２１の出力は、フューズ２
３、２４を介して電源トランスと接続され、第２の整流
回路２２の入力は、リレー２５、２６を介して電源トラ
ンスと接続されている。
に、符号２０で示す第２の電源回路が設けられている。
つまり第１の整流回路２１の出力は、ＶｃｃＬおよび−
ＶｃｃＬとなり、この間にはコンデンサーＣａおよびＣ
ｂが接続されている。また第２の整流回路２２の出力
は、ＶｃｃＨおよび−ＶｃｃＨとなり、この間にはコン
デンサＣｃとＣｄが接続されている。このコンデンサＣ
ａ、Ｃｂの間とコンデンサＣｃ、Ｃｄの間は接地されて
いる。更には第１の整流回路２１の出力は、フューズ２
３、２４を介して電源トランスと接続され、第２の整流
回路２２の入力は、リレー２５、２６を介して電源トラ
ンスと接続されている。
【００１１】一方、第１のトランジスタＱ１１のベース
にコレクタが接続され、ＶｃｃＨにエミッタが接続され
たプリドライバーの一要素であるトランジスタＱＡが接
続されてる。尚、符号２７は、ＡＢ級アンプとするため
のバイアス回路であり、符号２８は定電流回路である。
にコレクタが接続され、ＶｃｃＨにエミッタが接続され
たプリドライバーの一要素であるトランジスタＱＡが接
続されてる。尚、符号２７は、ＡＢ級アンプとするため
のバイアス回路であり、符号２８は定電流回路である。
【００１２】ところが第１の問題として、以下のことが
発生した。つまり電源がオフした際、コンデンサＣａ＞
Ｃｃ（Ｃｂ＞Ｃｄ）なので、放電が開始される電源がオ
フした直後、ＶｃｃＬ（−ＶｃｃＬ）の方がＶｃｃＨ
（−ＶｃｃＨ）よりも先に小さくなり、パワーＭＯＳＦ
ＥＴＭ１１のソース・ドレイン間にかかる電圧は、ほぼ
ＶｃｃＨ−０ボルト（−ＶｃｃＨ−（０ボルト））とな
る。この時Ｍ１１には、動作上で一番大きな電圧が加わ
り、素子耐圧を越えて破壊に至る事があった。
発生した。つまり電源がオフした際、コンデンサＣａ＞
Ｃｃ（Ｃｂ＞Ｃｄ）なので、放電が開始される電源がオ
フした直後、ＶｃｃＬ（−ＶｃｃＬ）の方がＶｃｃＨ
（−ＶｃｃＨ）よりも先に小さくなり、パワーＭＯＳＦ
ＥＴＭ１１のソース・ドレイン間にかかる電圧は、ほぼ
ＶｃｃＨ−０ボルト（−ＶｃｃＨ−（０ボルト））とな
る。この時Ｍ１１には、動作上で一番大きな電圧が加わ
り、素子耐圧を越えて破壊に至る事があった。
【００１３】また第２の問題として以下の事が発生し
た。つまり電源ＶｃｃＬ（−ＶｃｃＬ）は、扱う電流が
小さいことから、負荷ショート保護としてフューズ２
３、２４を使っている。しかし負荷ショートでフューズ
が切れ、ＶｃｃＬ（−ＶｃｃＬ）が供給されず、その結
果トランジスタＱ１１、Ｑ１２（Ｑ１３、Ｑ１４）は、
トランジスタとして動作せず、ｈFEが１に近づく。つま
りトランジスタＱ１１、Ｑ１２がダイオードとして働
き、Ｑ１１のベースに流れる電流供給が異常に大きくな
り、そのＡＳＯを越えて、ＱＡが破壊することがあっ
た。通常はＱＡのコレクタ電流は、１／（ｈFE1×ｈFE
2）でよかったものが、ダイオード動作により増加する
からである。ここでｈFE1は、Ｑ１１のｈFE、ｈFE2はＱ
１２のｈFE2である。
た。つまり電源ＶｃｃＬ（−ＶｃｃＬ）は、扱う電流が
小さいことから、負荷ショート保護としてフューズ２
３、２４を使っている。しかし負荷ショートでフューズ
が切れ、ＶｃｃＬ（−ＶｃｃＬ）が供給されず、その結
果トランジスタＱ１１、Ｑ１２（Ｑ１３、Ｑ１４）は、
トランジスタとして動作せず、ｈFEが１に近づく。つま
りトランジスタＱ１１、Ｑ１２がダイオードとして働
き、Ｑ１１のベースに流れる電流供給が異常に大きくな
り、そのＡＳＯを越えて、ＱＡが破壊することがあっ
た。通常はＱＡのコレクタ電流は、１／（ｈFE1×ｈFE
2）でよかったものが、ダイオード動作により増加する
からである。ここでｈFE1は、Ｑ１１のｈFE、ｈFE2はＱ
１２のｈFE2である。
【００１４】
【課題を解決するための手段】本発明は、前述の課題に
鑑みてなされ、第１に、電源回路の第１の電源電圧また
は前記第２の電源電圧の供給が絶たれたとき、強制的に
前記スイッチングトランジスタをオンさせる事で解決す
るものである。また電源回路は、電源がオフした際、ま
たは負荷ショートで第１の電源電圧に接続されたフュー
ズが切断された場合、強制的に前記スイッチングトラン
ジスタをオンさせることで解決するものである。
鑑みてなされ、第１に、電源回路の第１の電源電圧また
は前記第２の電源電圧の供給が絶たれたとき、強制的に
前記スイッチングトランジスタをオンさせる事で解決す
るものである。また電源回路は、電源がオフした際、ま
たは負荷ショートで第１の電源電圧に接続されたフュー
ズが切断された場合、強制的に前記スイッチングトラン
ジスタをオンさせることで解決するものである。
【００１５】電源が断たれたときは、強制的にスイッチ
ングトランジスタをオンさせることで、ドレイン電圧Ｖ
ｃｃＬをＶｃｃＨに近づけ、ソース・ドレイン間の電圧
を小さくしている。また強制的にオンさせることで、Ｑ
１、Ｑ２のトランジスタ動作を行わせ、Ｑ１のベースに
接続されているトランジスタＱＡの負荷を軽減してい
る。
ングトランジスタをオンさせることで、ドレイン電圧Ｖ
ｃｃＬをＶｃｃＨに近づけ、ソース・ドレイン間の電圧
を小さくしている。また強制的にオンさせることで、Ｑ
１、Ｑ２のトランジスタ動作を行わせ、Ｑ１のベースに
接続されているトランジスタＱＡの負荷を軽減してい
る。
【００１６】
【発明の実施の形態】以下で本発明の実施形態に係る増
幅回路を図面を参照しながら説明する。この増幅回路
は、図１に示すように、電流増幅アンプ１と、アンプ１
の最終出力段の第１〜第４のパワートランジスタＱ１〜
Ｑ４に、アンプ１の出力電圧Ｖout の変化に合せて、高
電圧ＶccH ，低電圧ＶccL のいずれかを電源電圧Ｖccと
して供給する電源回路２と、保護回路３とを有してい
る。又図面では省略したが、−ＶｃｃＨ、−ＶｃｃＬの
間にも、同様に電源回路、保護回路が接続されている。
動作は同じであるので、以下片側のみ説明する。
幅回路を図面を参照しながら説明する。この増幅回路
は、図１に示すように、電流増幅アンプ１と、アンプ１
の最終出力段の第１〜第４のパワートランジスタＱ１〜
Ｑ４に、アンプ１の出力電圧Ｖout の変化に合せて、高
電圧ＶccH ，低電圧ＶccL のいずれかを電源電圧Ｖccと
して供給する電源回路２と、保護回路３とを有してい
る。又図面では省略したが、−ＶｃｃＨ、−ＶｃｃＬの
間にも、同様に電源回路、保護回路が接続されている。
動作は同じであるので、以下片側のみ説明する。
【００１７】アンプ１は、入力信号を増幅して出力電圧
Ｖout として出力する回路であって、その最終出力段
は、ＮＰＮ型の第１，第２のトランジスタＱ１，Ｑ２
と、ＰＮＰ型の第３，第４のトランジスタＱ３，Ｑ４
と、第１，第２の抵抗Ｒ１１、Ｒ１２より構成される。
第１のトランジスタＱ１のエミッタは第２のトランジス
タＱ２のベースに接続し、第３のトランジスタＱ３のエ
ミッタが第４のトランジスタＱ４のベースに接続してい
る。また、第１のトランジスタＱ１のエミッタと第３の
トランジスタＱ３のエミッタとの間に、第１の抵抗Ｒ１
１、Ｒ１２が接続され、第２のトランジスタＱ２のエミ
ッタと第４のトランジスタＱ４のエミッタが接続し、第
４のトランジスタＱ４のベースが第３のトランジスタＱ
３のエミッタに接続し、第１のトランジスタＱ１のベー
スが入力となり、第２のトランジスタＱ２のエミッタが
出力ＯＵＴとなっている。また第２のトランジスタと第
４のトランジスタの中点と第１の抵抗Ｒ１１と第２の抵
抗Ｒ１２との中点は共通接続され、出力outと成ってい
る。
Ｖout として出力する回路であって、その最終出力段
は、ＮＰＮ型の第１，第２のトランジスタＱ１，Ｑ２
と、ＰＮＰ型の第３，第４のトランジスタＱ３，Ｑ４
と、第１，第２の抵抗Ｒ１１、Ｒ１２より構成される。
第１のトランジスタＱ１のエミッタは第２のトランジス
タＱ２のベースに接続し、第３のトランジスタＱ３のエ
ミッタが第４のトランジスタＱ４のベースに接続してい
る。また、第１のトランジスタＱ１のエミッタと第３の
トランジスタＱ３のエミッタとの間に、第１の抵抗Ｒ１
１、Ｒ１２が接続され、第２のトランジスタＱ２のエミ
ッタと第４のトランジスタＱ４のエミッタが接続し、第
４のトランジスタＱ４のベースが第３のトランジスタＱ
３のエミッタに接続し、第１のトランジスタＱ１のベー
スが入力となり、第２のトランジスタＱ２のエミッタが
出力ＯＵＴとなっている。また第２のトランジスタと第
４のトランジスタの中点と第１の抵抗Ｒ１１と第２の抵
抗Ｒ１２との中点は共通接続され、出力outと成ってい
る。
【００１８】第１の電源回路２は、パワーＭＯＳＦＥＴ
Ｍ１，抵抗Ｒ１〜Ｒ５、ツェナーダイオードＺＤ１，ド
ライバトランジスタＱ５，第１〜第３のダイオードＤ１
〜Ｄ３等を有する。パワーＭＯＳＦＥＴＭ１のソースは
高電圧ＶccH に接続し、ゲートは抵抗Ｒ１を介して高電
圧ＶccH に接続している。また、このゲートは同時に抵
抗Ｒ２を介してドライバトランジスタＱ５のコレクタに
接続している。またそのドレインはアンプの最終出力段
の第２のトランジスタＱ２のコレクタに接続し、同時に
第１のダイオードＤ１を介して低電圧ＶccL と接続して
いる。なお、低電圧ＶccL は第１の電源電圧の一例であ
り、高電圧ＶccH は第２の電源電圧の一例で有る。
Ｍ１，抵抗Ｒ１〜Ｒ５、ツェナーダイオードＺＤ１，ド
ライバトランジスタＱ５，第１〜第３のダイオードＤ１
〜Ｄ３等を有する。パワーＭＯＳＦＥＴＭ１のソースは
高電圧ＶccH に接続し、ゲートは抵抗Ｒ１を介して高電
圧ＶccH に接続している。また、このゲートは同時に抵
抗Ｒ２を介してドライバトランジスタＱ５のコレクタに
接続している。またそのドレインはアンプの最終出力段
の第２のトランジスタＱ２のコレクタに接続し、同時に
第１のダイオードＤ１を介して低電圧ＶccL と接続して
いる。なお、低電圧ＶccL は第１の電源電圧の一例であ
り、高電圧ＶccH は第２の電源電圧の一例で有る。
【００１９】ドライバトランジスタＱ５のベースとエミ
ッタは、抵抗Ｒ３によって接続しており、そのエミッタ
はＺＤ１を介してＶｃｃＬに接続されている。またＺＤ
１のアノードは、抵抗Ｒ１４を介して接地されている。
ドライバトランジスタＱ５のベースには、抵抗Ｒ５、ダ
イオードＤ３が直列接続されており、第３のダイオード
Ｄ３と並列に第２のダイオードＤ２が接続されている。
ッタは、抵抗Ｒ３によって接続しており、そのエミッタ
はＺＤ１を介してＶｃｃＬに接続されている。またＺＤ
１のアノードは、抵抗Ｒ１４を介して接地されている。
ドライバトランジスタＱ５のベースには、抵抗Ｒ５、ダ
イオードＤ３が直列接続されており、第３のダイオード
Ｄ３と並列に第２のダイオードＤ２が接続されている。
【００２０】また、コンデンサＣ１の一端がドライバト
ランジスタＱ５のエミッタに接続し、他端が抵抗Ｒ５を
介してドライバトランジスタＱ５のベースに接続してい
る。一方、保護回路３が設けられている。この保護回路
３は、トランジスタＱ６、Ｑ７、抵抗Ｒ６〜Ｒ１１、ダ
イオードＤ４、ツェナーダイオードＺＤ２より成る。
ランジスタＱ５のエミッタに接続し、他端が抵抗Ｒ５を
介してドライバトランジスタＱ５のベースに接続してい
る。一方、保護回路３が設けられている。この保護回路
３は、トランジスタＱ６、Ｑ７、抵抗Ｒ６〜Ｒ１１、ダ
イオードＤ４、ツェナーダイオードＺＤ２より成る。
【００２１】トランジスタＱ５のエミッタは、ダイオー
ドＤ４のアノードが接続され、カソードは、ＶｃｃＬに
エミッタを接続されたトランジスタＱ７のコレクタと接
続されている。またダイオードＤ４のカソードは、抵抗
Ｒ１１、Ｒ１０を介して−ＶｃｃＨと接続されている。
またＲ１１とＲ１０の中点は、ツェナーダイオードＺＤ
２を介して抵抗Ｒ４と接続されている。
ドＤ４のアノードが接続され、カソードは、ＶｃｃＬに
エミッタを接続されたトランジスタＱ７のコレクタと接
続されている。またダイオードＤ４のカソードは、抵抗
Ｒ１１、Ｒ１０を介して−ＶｃｃＨと接続されている。
またＲ１１とＲ１０の中点は、ツェナーダイオードＺＤ
２を介して抵抗Ｒ４と接続されている。
【００２２】更にはトランジスタＱ７のベースとＶｃｃ
Ｌとの間には、抵抗Ｒ８が接続され、トランジスタＱ６
のコレクタとＱ７のベースには抵抗Ｒ９が接続され、ベ
ースには、Ｒ６を介して保護回路３のコントロール端子
が設けられ、ベースとＧＮＤの間には抵抗Ｒ７が接続さ
れている。またトランジスタＱ４のコレクタにはアノー
ドが接続されたダイオードＤ１０が接続され、−Ｖｃｃ
Ｌが供給されている。
Ｌとの間には、抵抗Ｒ８が接続され、トランジスタＱ６
のコレクタとＱ７のベースには抵抗Ｒ９が接続され、ベ
ースには、Ｒ６を介して保護回路３のコントロール端子
が設けられ、ベースとＧＮＤの間には抵抗Ｒ７が接続さ
れている。またトランジスタＱ４のコレクタにはアノー
ドが接続されたダイオードＤ１０が接続され、−Ｖｃｃ
Ｌが供給されている。
【００２３】最後に図面では省略したが、図２の第２の
電源回路２０が点Ａ、Ｂ、Ｃ、Ｄに接続されている。図
２のＡ、Ｂ、Ｃ、Ｄが図１のものと対応している。また
点Ｅ、Ｆ、Ｇには、図２のＱＡ、バイアス回路２７およ
び定電流回路が接続されている。一方、負側にも、ほぼ
同様の回路２、３が設けられており、これによって負の
電源電圧については高電圧−ＶccH ，低電圧−ＶccL の
いずれかが選択されて供給されることになる。この場合
にも、第３のトランジスタＱ３のコレクタは、パワーＭ
ＯＳＦＥＴＭ２を介して高電圧−ＶccH に接続され、ダ
イオードＤ１０を介して−ＶｃｃＬと接続されている。
電源回路２０が点Ａ、Ｂ、Ｃ、Ｄに接続されている。図
２のＡ、Ｂ、Ｃ、Ｄが図１のものと対応している。また
点Ｅ、Ｆ、Ｇには、図２のＱＡ、バイアス回路２７およ
び定電流回路が接続されている。一方、負側にも、ほぼ
同様の回路２、３が設けられており、これによって負の
電源電圧については高電圧−ＶccH ，低電圧−ＶccL の
いずれかが選択されて供給されることになる。この場合
にも、第３のトランジスタＱ３のコレクタは、パワーＭ
ＯＳＦＥＴＭ２を介して高電圧−ＶccH に接続され、ダ
イオードＤ１０を介して−ＶｃｃＬと接続されている。
【００２４】以下で上記回路の動作について説明する。
上記の電源回路には、アンプ１の出力電圧Ｖout が常時
第２，第３のダイオードＤ２，Ｄ３を介して入力され
る。第２のダイオードＤ２はｃｈ１の出力電圧の入力部
となり、第３のダイオードＤ３はｃｈ２の出力電圧の入
力部となる。図１に示す回路では、ｃｈ１に対応するア
ンプ１のみ示しているので、以下ではｃｈ１の場合のみ
説明する。また、負側の電源電圧の供給については、正
側の電源回路１２の動作とほぼ同様なので説明を省略
し、以下では正側の動作についてのみ説明する。
上記の電源回路には、アンプ１の出力電圧Ｖout が常時
第２，第３のダイオードＤ２，Ｄ３を介して入力され
る。第２のダイオードＤ２はｃｈ１の出力電圧の入力部
となり、第３のダイオードＤ３はｃｈ２の出力電圧の入
力部となる。図１に示す回路では、ｃｈ１に対応するア
ンプ１のみ示しているので、以下ではｃｈ１の場合のみ
説明する。また、負側の電源電圧の供給については、正
側の電源回路１２の動作とほぼ同様なので説明を省略
し、以下では正側の動作についてのみ説明する。
【００２５】ｃｈ１については、アンプ１の出力電圧Ｖ
out が所定の基準電圧Ｖref よりも低い場合には、ドラ
イバトランジスタＱ５のベース電位が十分に上昇せず、
ドライバトランジスタＱ５のＶBEがＯＮする電圧に至ら
ないので、ドライバトランジスタＱ５はＯＦＦしてい
る。すると、ドライバトランジスタＱ５のコレクタ電流
が流れないためパワーＭＯＳＦＥＴＭ１もＯＦＦし、ア
ンプ１の最終出力段のトランジスタＱ２のコレクタに
は、第１のダイオードＤ１を介して低電圧ＶccL が電源
電圧Ｖccとして供給される。
out が所定の基準電圧Ｖref よりも低い場合には、ドラ
イバトランジスタＱ５のベース電位が十分に上昇せず、
ドライバトランジスタＱ５のＶBEがＯＮする電圧に至ら
ないので、ドライバトランジスタＱ５はＯＦＦしてい
る。すると、ドライバトランジスタＱ５のコレクタ電流
が流れないためパワーＭＯＳＦＥＴＭ１もＯＦＦし、ア
ンプ１の最終出力段のトランジスタＱ２のコレクタに
は、第１のダイオードＤ１を介して低電圧ＶccL が電源
電圧Ｖccとして供給される。
【００２６】また、出力電圧Ｖout が所定の基準電圧Ｖ
ref よりも高電圧の際には、抵抗Ｒ５，第２のダイオー
ドＤ２を介して入力され、ドライバトランジスタＱ５の
ベース電位が上昇し、ドライバトランジスタＱ５はＯＮ
する。すると、ドライバトランジスタＱ５にコレクタ電
流が流れるので、パワーＭＯＳＦＥＴＭ１もＯＮし、ア
ンプ１の最終出力段のトランジスタＱ２のコレクタに
は、パワートランジスタＭ１を介して高電圧ＶccH が供
給される。
ref よりも高電圧の際には、抵抗Ｒ５，第２のダイオー
ドＤ２を介して入力され、ドライバトランジスタＱ５の
ベース電位が上昇し、ドライバトランジスタＱ５はＯＮ
する。すると、ドライバトランジスタＱ５にコレクタ電
流が流れるので、パワーＭＯＳＦＥＴＭ１もＯＮし、ア
ンプ１の最終出力段のトランジスタＱ２のコレクタに
は、パワートランジスタＭ１を介して高電圧ＶccH が供
給される。
【００２７】以上のようにして、上記回路では、基準電
圧Ｖref を出力電圧Ｖout が上回ると、電源電圧Ｖccが
高電圧ＶccH になり、基準電圧Ｖref を出力電圧が下回
ると、電源電圧Ｖccが低電圧ＶccL にしている。続いて
本発明の保護回路動作を説明する。従来例でも説明した
２つのモードで説明する。
圧Ｖref を出力電圧Ｖout が上回ると、電源電圧Ｖccが
高電圧ＶccH になり、基準電圧Ｖref を出力電圧が下回
ると、電源電圧Ｖccが低電圧ＶccL にしている。続いて
本発明の保護回路動作を説明する。従来例でも説明した
２つのモードで説明する。
【００２８】第１のモードは、電源がオフした場合であ
る。従来では、コンデンサＣａ＞Ｃｃ（Ｃｂ＞Ｃｄ）な
ので、放電が開始される電源がオフした直後、ＶｃｃＬ
（−ＶｃｃＬ）の方がＶｃｃＨ（−ＶｃｃＨ）よりも先
に小さくなり、パワートランジスタＭ１１のソース・ド
レイン間にかかる電圧は、ほぼＶｃｃＨ−ＶｃｃＬ（−
ＶｃｃＨ−（−ＶｃｃＬ））となりる。Ｍ１１には、動
作上で一番大きな電圧が加わり、素子耐圧を越えて破壊
に至る事があった。
る。従来では、コンデンサＣａ＞Ｃｃ（Ｃｂ＞Ｃｄ）な
ので、放電が開始される電源がオフした直後、ＶｃｃＬ
（−ＶｃｃＬ）の方がＶｃｃＨ（−ＶｃｃＨ）よりも先
に小さくなり、パワートランジスタＭ１１のソース・ド
レイン間にかかる電圧は、ほぼＶｃｃＨ−ＶｃｃＬ（−
ＶｃｃＨ−（−ＶｃｃＬ））となりる。Ｍ１１には、動
作上で一番大きな電圧が加わり、素子耐圧を越えて破壊
に至る事があった。
【００２９】しかし本発明は、コントロール端子をＬに
することでパワートランジスタＭ１を強制的にオンさせ
ている。つまり通常動作時は、コントロール端子をＨに
しておく。トランジスタＱ６、Ｑ７がオンし、ダイオー
ドＤ４が逆バイアスされているので、電源の切替動作は
行われる。
することでパワートランジスタＭ１を強制的にオンさせ
ている。つまり通常動作時は、コントロール端子をＨに
しておく。トランジスタＱ６、Ｑ７がオンし、ダイオー
ドＤ４が逆バイアスされているので、電源の切替動作は
行われる。
【００３０】しかし電源がオフしたとき、コントロール
端子をＬにすると、トランジスタＱ７がオフになるの
で、−ＶｃｃＨによりダイオードＤ４は、順バイアスさ
れる。トランジスタＱ５のエミッタは、強制的にマイナ
ス電圧まで引っ張られるので、Ｍ１はオンし、素子Ｍ１
の破壊を防止できる。第２のモードは、負荷ショート等
でフューズが切れ、ＶｃｃＬ（−ＶｃｃＬ）が供給され
無くなった場合である。
端子をＬにすると、トランジスタＱ７がオフになるの
で、−ＶｃｃＨによりダイオードＤ４は、順バイアスさ
れる。トランジスタＱ５のエミッタは、強制的にマイナ
ス電圧まで引っ張られるので、Ｍ１はオンし、素子Ｍ１
の破壊を防止できる。第２のモードは、負荷ショート等
でフューズが切れ、ＶｃｃＬ（−ＶｃｃＬ）が供給され
無くなった場合である。
【００３１】トランジスタＱ１、Ｑ２（Ｑ３、Ｑ４）
は、コレクタがオープンとなりトランジスタとして動作
せず、ｈFEが１に近づく。つまりトランジスタＱ１、Ｑ
２がダイオードとして働き、Ｑ１ののベースに流れる電
流供給が異常に大きくなり、ＱＡのＡＳＯを越え破壊す
る。しかし本発明では、ＶｃｃＬが供給されなくなると
コントロール端子のＨ、Ｌに関わらず、ダイオードＤ４
のカソードは、−ＶｃｃＨによってマイナス電位に引っ
張られる。従って、Ｑ５のベースには、ＧＮＤからＤ５
を介してベース電流が供給され、トランジスタＱ５のエ
ミッタをマイナス電圧まで強制的に引っ張るので、Ｑ５
はオンし、Ｍ１はオンし、トランジスタＱ１、Ｑ２をト
ランジスタ動作させ、プリドライバーのトランジスタＱ
Ａの破壊を防止できる。
は、コレクタがオープンとなりトランジスタとして動作
せず、ｈFEが１に近づく。つまりトランジスタＱ１、Ｑ
２がダイオードとして働き、Ｑ１ののベースに流れる電
流供給が異常に大きくなり、ＱＡのＡＳＯを越え破壊す
る。しかし本発明では、ＶｃｃＬが供給されなくなると
コントロール端子のＨ、Ｌに関わらず、ダイオードＤ４
のカソードは、−ＶｃｃＨによってマイナス電位に引っ
張られる。従って、Ｑ５のベースには、ＧＮＤからＤ５
を介してベース電流が供給され、トランジスタＱ５のエ
ミッタをマイナス電圧まで強制的に引っ張るので、Ｑ５
はオンし、Ｍ１はオンし、トランジスタＱ１、Ｑ２をト
ランジスタ動作させ、プリドライバーのトランジスタＱ
Ａの破壊を防止できる。
【００３２】尚、ＺＤ２のカソードは、接地されている
ので、Ｒ１０とＲ１１との間は、ツェナー電位Ｖ（ＺＤ
２）分マイナスに押し下げており、−ＶｃｃＨが変動し
ても安定して保護できるように構成されている。ここで
スイッチングトランジスタＭ１は、ＭＯＳＦＥＴで説明
したが、バイポーラトランジスタでも良い。
ので、Ｒ１０とＲ１１との間は、ツェナー電位Ｖ（ＺＤ
２）分マイナスに押し下げており、−ＶｃｃＨが変動し
ても安定して保護できるように構成されている。ここで
スイッチングトランジスタＭ１は、ＭＯＳＦＥＴで説明
したが、バイポーラトランジスタでも良い。
【００３３】
【発明の効果】以上説明したように、本発明に係る増幅
回路によれば、第１に、電源回路の第１の電源電圧また
は前記第２の電源電圧の供給が絶たれたとき、強制的に
前記スイッチングトランジスタをオンさせているため、
また第２として、電源がオフした際、または負荷ショー
トで第１の電源電圧に接続されたフューズが切断された
場合、強制的に前記スイッチングトランジスタをオンさ
せている。
回路によれば、第１に、電源回路の第１の電源電圧また
は前記第２の電源電圧の供給が絶たれたとき、強制的に
前記スイッチングトランジスタをオンさせているため、
また第２として、電源がオフした際、または負荷ショー
トで第１の電源電圧に接続されたフューズが切断された
場合、強制的に前記スイッチングトランジスタをオンさ
せている。
【００３４】電源が断たれたときは、強制的にスイッチ
ングトランジスタをオンさせることで、ドレイン電圧Ｖ
ｃｃＬをＶｃｃＨに近づけ、ソース・ドレイン間の電圧
を小さくしている。また強制的にオンさせることで、Ｑ
１、Ｑ２のトランジスタ動作を行わせ、Ｑ１のベースに
接続されているトランジスタＱＡの負荷を軽減してい
る。
ングトランジスタをオンさせることで、ドレイン電圧Ｖ
ｃｃＬをＶｃｃＨに近づけ、ソース・ドレイン間の電圧
を小さくしている。また強制的にオンさせることで、Ｑ
１、Ｑ２のトランジスタ動作を行わせ、Ｑ１のベースに
接続されているトランジスタＱＡの負荷を軽減してい
る。
【００３５】従って、スイッチングトランジスタやプリ
ドライバーのトランジスタの破壊が防止でき、安定した
増幅動作が実現できる。
ドライバーのトランジスタの破壊が防止でき、安定した
増幅動作が実現できる。
【図１】本発明の実施形態に係る増幅回路の回路図であ
る。
る。
【図２】一般の切替型の電源回路の動作を説明する図で
ある。
ある。
Ｍ１ パワートランジスタ Ｑ５ ドライバトランジスタ Ｑ１ 第１のトランジスタ Ｑ２ 第２のトランジスタ Ｑ３ 第３のトランジスタ Ｑ４ 第４のトランジスタ ＺＤ１ ツェナーダイオード out 出力電圧 ＶccH 高電圧（第２の電源電圧） ＶccL 低電圧（第１の電源電圧）
Claims (2)
- 【請求項１】 ＮＰＮ型の第１、第２のトランジスタ
と、ＰＮＰ型の第３、第４のトランジスタとを備え、前
記第１のトランジスタのエミッタが前記第２のトランジ
スタのベースに接続され、前記第３のトランジスタのエ
ミッタが前記第４のトランジスタのベースに接続され、
第１のトランジスタのエミッタと前記第３のトランジス
タのエミッタとの間に、第１の抵抗および第２の抵抗が
接続され、第２のトランジスタのエミッタと前記第４の
トランジスタのエミッタが接続され、前記第１のトラン
ジスタおよび第３のトランジスタのベースが入力とな
り、前記第２のトランジスタおよび第４のトランジスタ
のエミッタが出力となる最終段出力部を有し、入力信号
を増幅して出力する増幅部と、前記増幅部に、第１の電源電圧を供給する第１の整流回
路および前記第１の電源電圧より高い第２の電源電圧を
供給する第２の整流回路と、 前記増幅部と第１の整流回路の出力端子間に接続された
パワー用のスイッチング素子と、 増幅部からの出力電圧と基準電圧と比較して制御され前
記パワースイッチング素子をドライブするドライブ用の
スイッチング素子と、 電源のオフ時又は負荷ショート時にコントロールされる
コントロール用の第１スイッチング素子と、 前記コントロール用のスイッチング素子にてコントロー
ルされ前記ドライバ用のスイッチング素子を強制的に動
作させるコントロール用の第２スイッチング素子とより
なり、 通常動作時増幅部からの出力信号が基準電圧より低い時
は前記ドライブ用のスイッチング素子にてパワー用のス
イッチング素子をオフし、増幅部に第１の整流回路から
の低い第１の電源電圧を供給し、出力信号が基準電圧よ
り高い時は前記ドライブ用のスイッチング素子にてパワ
ー用のスイッチング素子をオンし、増幅部に第２の整流
回路からの高い第２の電源電圧を供給し、 電源がオフした際又は負荷がショートされた際、前記コ
ントロール用の第１スイッチング素子をオフし 、 第２ス
イッチング素子をオンし、前記ドライバー用のスイッチ
ング素子を制御しパワー用のスイッチング素子を強制的
にオンさせるこ とを特徴とする増幅回路。 - 【請求項２】 前記パワー用のスイッチング素子はスイ
ッチングトランジスタであり、該スイッチングトランジ
スタの制御電極には抵抗を介してドライブ用のスイッチ
ング素子であるトランジスタのコレクタが接続され、前
記ドライブ用のトランジスタのベースには増幅部の出力
信号が加えられることを特徴とする請求項１記載の増幅
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21502697A JP3239088B2 (ja) | 1997-08-08 | 1997-08-08 | 増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21502697A JP3239088B2 (ja) | 1997-08-08 | 1997-08-08 | 増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1169618A JPH1169618A (ja) | 1999-03-09 |
| JP3239088B2 true JP3239088B2 (ja) | 2001-12-17 |
Family
ID=16665519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21502697A Expired - Fee Related JP3239088B2 (ja) | 1997-08-08 | 1997-08-08 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3239088B2 (ja) |
-
1997
- 1997-08-08 JP JP21502697A patent/JP3239088B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1169618A (ja) | 1999-03-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |