JP3212924B2 - Ｍｏｓゲートパワートランジスタのｄｉ／ｄｔおよびｄｖ／ｄｔの切替制御方法 - Google Patents

Ｍｏｓゲートパワートランジスタのｄｉ／ｄｔおよびｄｖ／ｄｔの切替制御方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、クランプ型誘導負
荷回路、より詳細には、ＭＯＳゲート制御（ＭＯＳゲー
ト型）パワートランジスタがスイッチオン，オフされる
クランプ型誘導負荷回路に関するものである。
【０００２】
【従来の技術及び発明が解決しようとする課題】パワー
トランジスタ素子は、オン，オフを繰返しながら電流を
転換するとともにパワー変換回路の電圧分布を再構成す
る。ＭＯＳＦＥＴやＩＧＢＴ等のＭＯＳゲートトランジ
スタは、この動作を極めて高速の電圧，電流転換率（sl
ew rate）でマイクロ秒の数分の１の時間内に実行す
る。それらの波形の高速の切替波形フロントは、スイッ
チング損失を減少するとともに作動周波数を増大するの
に好ましく、さらに、周囲環境における不都合な電磁干
渉（ＥＭＩ）の発生を抑制する効果をも有する。ＥＭＩ
に対して厳しい或いはＥＭＩが法律で規制されている環
境では、スイッチング損失を不必要に増加させることな
しにこれらの要求に適合すべく電圧および電流の波形を
独立に調整することが望ましい。
【０００３】クランプ型誘導負荷回路は、負荷インダク
タンスが作動周波数の１サイクル内で電流がゼロになる
のを防ぐようになったパワー回路である。大部分のパワ
ー変換回路はクランプ型誘導負荷回路である。
【０００４】図１はＭＯＳＦＥＴ１０３が導通，非導通
となるクランプ型誘導負荷回路の簡略表現を示してい
る。図２および図３に示されるように、スイッチング遷
移は多数の区間に分けられており、ここで電流上昇区間
と電流下降区間とは互いに追いかけ合うが、独立に制御
することができる。
【０００５】ゲート駆動回路がゲートに電流を供給して
いる間、ゲート電圧は、図２の区間（１）で示すよう
に、コンデンサが充電されることにより上昇する。ゲー
ト電圧ＶｇｓがＭＯＳＦＥＴ１０３の閾値電圧に達する
と、ドレイン電流Ｉｄが増加し、区間（２）で示すよう
に、フリーホィール（freewheeling）ダイオード１０２
から電流を転換する。ダイオード１０２が電流を流す限
り、ドレイン電圧は供給電圧にクランプされる。電流全
部（逆回復電流がある場合にはこれも加えて）は、ダイ
オードからＭＯＳＦＥＴに移され、ドレイン電圧は、そ
の最終値まで低下する。したがって、ドレイン電圧はド
レイン電流の上昇が完了した後に始めて低下し始めるの
で、両者の波形を別々に制御することができる。このプ
ロセスは、インターナショナル・レクチファイヤー・ア
プリケーション・ノートＡＮ−９４４“新ゲート充電フ
ァクタはパワーＭＯＳＦＥＴ回路のドライブ設計の容易
化をもたらす”と題する論文に詳細に記述されている。
【０００６】区間（２）で示される、ドレイン電流上昇
の間、ドレイン電流はゲート電圧に比例しており、ゲー
ト電圧の上昇率はスイッチングｄｉ／ｄｔを決定する。
ＭＯＳＦＥＴ１０３のゲート容量はコンデンサ１０３Ｂ
の如く挙動するので、電流上昇時間はゲートに供給され
る電流量を制御することによって制御できる。ダイオー
ドの逆回復は区間（２）を長くする。
【０００７】ドレイン電圧下降の間、区間（３）で示さ
れるように、ＭＯＳＦＥＴ１０３の出力容量１０３Ａと
逆転送容量（reverse transfer capacitance）１０３Ｃ
は放電する。これら２つの容量が放電される率は、ドレ
イン電圧が下降する率を決定する。出力容量はチャネル
抵抗を通して急速に放電する一方、逆転送容量はゲート
駆動回路を通してのみ放電する。区間（３）で示される
ゲート電圧曲線の平坦部は、ゲート端子に供給される電
流が入力容量の電圧が変化しないにも拘らず、ほぼ完全
に逆転送容量に与えられることを示している。かくし
て、ｄｖ／ｄｔの値は、適当な電流量をゲートに供給す
ることによって制御される。
【０００８】区間（３）の終りに、スイッチング遷移が
完了し、ゲートに供給される如何なる付加的な電流も、
区間（４）で示されるように、ドレイン電圧もしくはド
レイン電流を変化させない。
【０００９】ターンオフ過程は、一般的には、ターンオ
ン過程の鏡像である。最初に、ゲート電圧Ｖｇｓは、図
３の区間（１）に示されるように、ドレイン電流をかろ
うじて保持することができる値まで減少される。その
後、区間（２）で示すように、ドレイン電流は一定であ
る一方、素子の横断電圧は上昇する。ＭＯＳＦＥＴ１０
３の横断電圧が、ダイオードの電圧低下に等しい値だけ
供給電圧を上廻ると、ダイオードは導通を開始し、負荷
電流は、区間（３）で示すように、ＭＯＳＦＥＴからダ
イオードを通して転送される。素子がターンオンする
と、ドレイン電圧の上昇とドレイン電流の下降がシーケ
ンシャルに発生する。ドレイン電圧の上昇時間は、ゲー
ト回路インピーダンス１０４を通しての逆転送容量の充
電によって実質的に決定され、これに続くドレイン電流
の下降時間は入力容量の放電によって決定される。区間
（２）の終了時に、電圧のオーバーシュートがドレイン
にしばしば存在し、これがこの区間を長びかせる。
【００１０】ＩＧＢＴ，ＭＣＴ又はその他の派生素子の
ように、きわめて小さい電流キャリア要素をもつＭＯＳ
ゲート素子は、ターンオフ時、電流下降時間が微小なキ
ャリアの再組合せによって影響されるので、いささか異
なる挙動を示す。同様に、ターンオン期間の電流上昇時
間はキャリア注入効率により影響される。
【００１１】典型的には、抵抗がスイッチングを遅くす
るためにゲート駆動回路に組込まれる。図４に示される
ように、付加的な抵抗２０１とダイオード２０２がター
ンオン時とターンオフ時における波形を変化させるとと
もに、特にダイオードからの逆回復電流を制限するため
に、図１の回路に付加される。所望のｄｉ／ｄｔおよび
ｄｖ／ｄｔを得るために異なる各電流値が必要とされる
ので、付加抵抗の選択は、所望のｄｉ／ｄｔを得ること
と所望のｄｖ／ｄｔを得ることとの間の妥協を必要とす
ることになる。ゲート駆動回路の付加抵抗は、回路がｄ
ｖ／ｄｔによってターンオンしやすくする、即ち逆転送
容量を通してゲートに結合されたドレイン内の過渡電流
によって好ましくない導通が惹起されることになる。
【００１２】対照的に、図４では、ダイオード２０２は
抵抗２０１をシャットするとともに抵抗をバスパスし、
したがって、ドレインから注入される高速の遷移に対し
て低インピーダンス経路を提供するが、ターンオフ波形
整形の可能性を消滅させる。
【００１３】ｄｖ／ｄｔの制御は、Ｓｉ９９１０の如き
ゲート駆動ＩＣを用いてシリコニックス（Siliconix）
により試みられた。図６に示すように、電圧転換率はパ
ワー素子３１０のドレインに接続された小さいコンデン
サ３０８を用いて感知される。感知されたｄｖ／ｄｔは
フィードバックループによって制御される。回路は、し
かしながら、発信しやすい線形ループを用いる。チップ
はピーク電流の制御をも与えるが、パワー素子内のｄｉ
／ｄｔは、適当なフィードバックが与えられたときにの
み制御される。
【００１４】更に、この種の回路に典型的に用いられて
いる短絡保護構成は、大電流の高速なターンオフに伴っ
てしばしば発生する電圧のオーバーシュートを回避する
ため、２段階でパワー素子をターンオフする。ゲート電
圧は、最初に初期値の約半分にまで減少され、その後、
完全にシャットオフされる。この方式は、短絡条件から
はパワー素子が２段階よりもゆっくりとターンオフす
る。しかしながら、それらが、素子を、短絡の如き、誤
まったターンオフを伴なう過電圧、過渡現象から保護す
るために意図されており、誤動作でトリガーされ、そう
でなければ、正常な動作において動作しないので、回路
はスイッチングの間ｄｉ／ｄｔを制御しない。この種の
方法は、R.Chokhawala と G.Castino による“ＩＧＢＴ
フォールト電流制限回路”と題する論文（ＩＧＢＴ Ｄ
ａｔａ Ｂｏｏｋ ＩＧＢＴ−３，Ｅ−１２７頁）に記載
されている。
【００１５】したがって、ＭＯＳゲートパワートランジ
スタ素子を駆動するとともに、スイッチングｄｉ／ｄｔ
とスイッチングｄｖ／ｄｔの両方を制御する回路を提供
することが望ましい。
【００１６】
【課題を解決するための手段】本発明は、ＭＯＳゲート
制御型パワートランジスタのスイッチングｄｉ／ｄｔと
ｄｖ／ｄｔを電圧と電流の波形の波頭を夫々制御するこ
とによって制御する。開ループおよび閉ループ制御が適
用できる。ｄｉ／ｄｔは損失なしにかつ安価な方式で識
別される。
【００１７】本発明の一態様によれば、ＭＯＳゲート素
子のターンオン時におけるスイッチングｄｉ／ｄｔとス
イッチングｄｖ／ｄｔの開ループ制御が、ＭＯＳ素子の
ゲートに電流を供給する電流発生装置の共通端子をｄｉ
／ｄｔを制御するための第１抵抗に結合することによっ
て与えられる。負のｄｖ／ｄｔが検出されたとき、電流
発生回路の共通端子は第１抵抗から結合が解除され、次
いでスイッチングｄｖ／ｄｔを制御するための第２抵抗
に結合される。第１および第２抵抗は、ＭＯＳゲート型
素子のソース端子に交互に結合される。この回路を用い
た類推的作動により、ＭＯＳゲート型パワー素子のスイ
ッチングｄｖ／ｄｔとスイッチングｄｉ／ｄｔのターン
オフ制御が与えられる。
【００１８】本発明のいま一つの態様によれば、ＭＯＳ
ゲート型素子のゲートに供給される電流を制御するた
め、回路にフィードバックされるスイッチングｄｖ／ｄ
ｔおよびスイッチングｄｉ／ｄｔを更に測定することに
よって閉ループ制御が与えられる。本発明のさらに一つ
の新しい態様によれば、スイッチングｄｉ／ｄｔの値
は、所定の長さと直径を有する較正済ワイヤボンドの長
さ方向の電圧差を測定することによって決定される。
【００１９】本発明の他の特徴および利点は添付の図面
を参照した本発明の以下の記述から明らかになるであろ
う。
【００２０】
【発明の実施の形態】図７を参照すると、この図には、
電流と電圧の波頭の開ループ制御が行われる本発明の一
実施態様による回路が示されている。ここで、ゲート駆
動回路４００（これは、１つのＩＣでありうる）は、一
方で負荷回路（図示せず）を駆動するパワートランジス
タ４１８のゲートを制御する。ここでは、パワーＭＯＳ
ＦＥＴが図示されているが、本発明はＩＧＢＴ等の他の
ＭＯＳゲート制御素子にも適用することができる。
【００２１】ゲート駆動回路４００は、ゲート駆動信号
ＶGATEを受信するとともにＭＯＳＦＥＴ４１８のゲート
にゲート駆動電流を供給する電流発生回路４１１を含
む。電流発生回路４１１は、本例では、夫々電流および
電圧波形を制御するｄｉ／ｄｔ制御抵抗４１３とｄｖ／
ｄｔ制御抵抗４１４によって決定されるゲート駆動電流
の２つの可能な値の１つを用いてＭＯＳＦＥＴ４１８の
ゲートを充電し或いは放電する。特に、電流発生回路４
１１の共通端子は、電流発生回路の共通端子を、一方で
ＭＯＳＦＥＴ４１８のソース端子に接続された抵抗４１
３と４１４のいずれか１つに接続するスイッチ回路に接
続されている。ここでは、公知のスイッチ回路を使用す
ることができる。
【００２２】最初に、パワートランジスタ４１８は前回
のスイッチングサイクルでターンオフされ、ターンオフ
過渡が経過した後、ＭＯＳＦＥＴ４１８のゲートとソー
スとの間の低インピーダンス短絡が、ゲート−ソース間
容量を急速に放電するハードクランプトランジスタ４１
６をターンオンすることによって与えられる。次に続く
ある動作モードから他のモードへのスイッチング過渡
（遷移）が以下に説明される。回路のターンオンシーケ
ンスは以下の如くである。最初に、ハードクランプがＭ
ＯＳＦＥＴ４１６のターンオフによって解除される。好
ましくは、ＭＯＳＦＥＴ４１８は、図１０に示すよう
に、Ｄ−タイプのフリップフロップ４２０によって制御
され、該フリップフロップはゲート駆動信号ＶGATEの関
数としてクランプ型ＭＯＳＦＥＴを制御する。
【００２３】電流発生回路は、次に、外部のｄｉ／ｄｔ
制御抵抗４１３に接続される。第１のゲート駆動電流
は、その値がｄｉ／ｄｔ制御抵抗４１３の値によって決
定され、電流発生回路４１１からＭＯＳＦＥＴ４１８の
ゲートに供給される。所望の電流値は、図８に区間１と
２で示すように、ゲート駆動電圧に応じて、作動温度範
囲に渡って維持される。この区間の間、ゲート対ソース
電圧は図２に示したのと同様にその最大値まで上昇され
るが、ｄｉ／ｄｔは、抵抗４１３によって制御される。
ゲート対ソース電圧およびドレイン電流が夫々最大値に
達すると、供給電圧は下降し始める。その結果の負のｄ
ｖ／ｄｔが検出され、区間３と４で示すように、ｄｖ／
ｄｔ制御を与える電流発生回路４１１によってゲート駆
動電流の第２の値の出力をトリガーする。ゲート駆動電
流の新しい値は回路４１１の端末をｄｉ／ｄｔ制御抵抗
４１３から外部ｄｖ／ｄｔ制御抵抗４１４に切替ること
により設定される。
【００２４】好ましくは、負のｄｖ／ｄｔはダイオード
４２０に接続される負のｄｖ／ｄｔ検出用コンデンサ４
１７と抵抗４１５を用いて検出され、これらは、図１１
に示されるように、Ｄ型フリップフロップ４３０と４３
２の配置に負のｄｖ／ｄｔ信号を供給する。フリップフ
ロップは抵抗４１３と４１４の間の切替えを制御する制
御信号を供給する。その後、電流発生回路４１１により
供給される電圧がゲート供給電圧の値、即ち電流発生回
路の許容限界（the limit of compliance）又は他の適
当な所定の限界に達すると、第２電流はターンオフされ
る。
【００２５】好ましくは、図７に示される回路はフィー
ドバックループを含まず不安定性なしに動作する。回路
は各区間において、所定のゲート駆動電流モードにおい
て動作する。プリセット抵抗４１３と４１４の値は使用
される特定のＭＯＳＦＥＴ素子と駆動される負荷回路に
依存するが、本方法は他の負荷回路に一般に応用するこ
とができる。１つのモードから次のモードへの遷移は回
路の各ｄｉ／ｄｔとｄｖ／ｄｔの事象（events）によっ
てトリガーされる。ターンオフシーケンスは以下の通り
である。
【００２６】最初に、図９の区間１と２で示すように、
ＭＯＳＦＥＴ４１８のゲートはｄｖ／ｄｔ制御抵抗４１
４によって決まる割合（速度）で放電される。ここで、
ドレイン対ソース電圧とドレイン電流は、図３の区間１
と２とで示すのと同様の振舞を行うが、ｄｖ／ｄｔは抵
抗４１４で制御される。その後、パワーＭＯＳＦＥＴ４
１８を横断するソース対ドレイン電圧が供給電圧の値に
達すると、電流発生回路４１１の電流出力は、区間３と
４で示すように、外部抵抗４１３から外部ｄｉ／ｄｔ制
御抵抗４１３に切替えることによって、第２の値に変化
される。この区間の値、ドレイン電流のｄｉ／ｄｔは抵
抗４１３の値によって制御される。
【００２７】その後、ゲート電圧が閾値電圧以下に低下
すると、ハードクランプ抵抗４１６がターンオンされ
る。上記の例では、ターンオン時とターンオフ時でｄｉ
／ｄｔおよびｄｖ／ｄｔの値は同じであるとされてい
る。しかしながら、ダイオードの逆復帰を制御するため
に必要ならば、ターンオンとターンオフのｄｉ／ｄｔに
ついて異なる値をとるようにしてもよい。
【００２８】電流発生回路４１１はターンオフの間ゲー
ト駆動電流をシンクし（sink）し、ターンオンの間ゲー
ト駆動電流を供給することに注目すべきである。本発明
は、以下に説明するように、電流および電圧波形の閉ル
ープ制御を提供するのに応用することができる。電流又
は電圧の波頭の閉ループ制御には、ｄｉ／ｄｔ又はｄｖ
／ｄｔの測定を必要とする。ｄｖ／ｄｔの測定は比較的
簡単で、図７に関連して説明したように、ＭＯＳＦＥＴ
４１８のドレインに接続された小容量のコンデンサ４１
７によって行うことができる。ｄｉ／ｄｔの測定は、し
かしながら、より複雑で高価な回路配置が典型的に必要
となる。素子電流の値が回路を作動させるのに使用され
る場合、同一電流フィードバック信号は電流の上昇と降
下時間即ちｄｉ／ｄｔの制御にも使用することができ
る。この信号が使用できない場合、電流フィードバック
を加えることは正当化できず、開ループ法が上述の方法
で使用される。
【００２９】本発明の他の実施態様によれば、図１２に
示すような較正済ワイヤボンド５４０，５４２を用いた
混成回路によって、ｄｉ／ｄｔを検出する簡単で損失の
ない安価なアプローチが可能となる。所定の長さと直径
を有するボンディングワイヤは既知のインダクタンス値
を有し、ｄｉ／ｄｔの値に比例したワイヤの長手方向の
電圧位を発生する。典型的には、パワー混成素子のワイ
ヤボンドは１０ｍｍの長さで、５ないし１０ｎＨのイン
ダクタンスを有し、０.１ないし０.５Ａ／ｎｓのｄｉ／
ｄｔを有する電流の導通時、その長さ方向に典型的に
は、０.５Ｖないし５Ｖの電圧を発生する。この電圧差
は、ＭＯＳゲート型素子でありうる素子５０８と５２６
のゲートに供給される電流を制御するためｄｉ／ｄｔフ
ィードバック回路５００に供給することができ、公知の
フィードバック技法を用いて所望のｄｉ／ｄｔを達成す
ることができる。
【００３０】この同じ技法は、ケルビンソース又はエミ
ッタ接続で与えられる離散素子に適用することができ
る。ソース又はエミッタワイヤボンドのインダクタンス
を渡って発生する電圧は、図１２に示すように、ケルビ
ンソースワイヤによって感知される。ボンディングワイ
ヤの長さは、製造プロセスによってきわめて良好な精度
によって制御できるが、ｄｉ／ｄｔは高精度測定でき
る。
【００３１】本発明によるｄｉ／ｄｔの測定値は、図７
に示されたと同様の回路を用いた閉ループ制御を提供す
るため先に述べたｄｖ／ｄｔの測定値との関係において
使用することができる。しかしながら、抵抗４１３と４
１４は、測定値の関数としてスイッチングｄｉ／ｄｔと
ｄｖ／ｄｔを制御するための作動増幅器の配置構造によ
って置換することができる。
【００３２】本発明は、特定の実施例との関係で記述さ
れているが、多くの他の変形や修正並びに他の用途が当
業者にとって明らかであろう。それゆえ、本発明は特定
の開示によって制限されるものでなく、添付の請求の範
囲のみによって解釈されるべきである。
【図面の簡単な説明】
【図１】 公知のクランプ型誘導負荷回路を示す図式ダ
イヤグラムである。
【図２】 図１の回路のパワートランジスタのターンオ
ン時の波形を示すタイムチャートである。
【図３】 図１の回路のパワートランジスタのターンオ
フ時の波形を示すタイムチャートである。
【図４】 図１の回路のパワートランジスタのターンオ
ン時のスローダウンのための公知の回路を示す。
【図５】 ターンオフ時のそれを示す。
【図６】 閉ループｄｖ／ｄｔ識別および過電流保護を
有する公知の回路を示す機能ブロック図である。
【図７】 本発明の一実施態様によるスイッチングｄｉ
／ｄｔとｄｖ／ｄｔを制御する回路配置を示す。
【図８】 図７の回路のパワートランジスタのターンオ
ン波形を示す。
【図９】 図７の回路のターンオフ波形を示す。
【図１０】 図７の回路のクランプの装置の一例を示
す。
【図１１】 図７の回路の検出およびスイッチング回路
の装置の一例を示す。
【図１２】 ワイヤボンドインダクタンスの公知の値を
用いた、本発明のいま一つの実施態様によるスイッチン
グｄｉ／ｄｔ検出用回路配置を示す。
【符号の簡単な説明】
１０３…ＭＯＳＦＥＴ、 １０２…ダイオード、 １０
４…ゲート回路インピーダンス、 ２０１…抵抗、 ２
０２…ダイオード、 ３０８…コンデンサ、 ４００…
ゲート駆動回路、 ４１１…電流発生回路、 ４１８…
パワートランジスタ、 ４１６…ハードクランプトラン
ジスタ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−350425（ＪＰ，Ａ) 特開 昭60−41323（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 17/00 - 17/70

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】 ＭＯＳゲート制御型パワー素子のスイッ
    チングｄｉ／ｄｔおよびスイッチングｄｖ／ｄｔを制御
    するための制御回路であって、上記ＭＯＳゲート制御型
    素子は、負荷回路に供給電圧を与えるものであり、上記
    制御回路は以下のものからなる：上記ＭＯＳゲート制御
    型素子のゲート端子に上記ゲート端子に電流を供給する
    ために接続された出力を有する電流発生回路；第１の抵
    抗値を有するとともに上記ＭＯＳゲート制御型素子のソ
    ース端子に接続された第１の抵抗；第２の抵抗値を有
    し、上記ソース端子に接続された第２の抵抗；および上
    記電流発生回路の共通端子を、スイッチングｄｖ／ｄｔ
    を制御するために上記第１と第２の抵抗の一方に接続す
    るとともに、上記共通端子を、スイッチングｄｉ／ｄｔ
    を制御するため、第１と第２の抵抗の他方に接続するス
    イッチング回路。
  2. 【請求項２】 上記スイッチングｄｖ／ｄｔの負の値を
    検出する負のｄｖ／ｄｔ検出回路を更に備える、請求項
    １の制御回路。
  3. 【請求項３】 上記ゲート端子と上記ＭＯＳゲート制御
    素子のソース端子との間に接続されたクランプ回路を更
    に備える、請求項１の制御回路。
  4. 【請求項４】 印加されるゲート信号の関数として上記
    クランプ回路を制御するクランプ回路を更に備える、請
    求項３の制御回路。
  5. 【請求項５】 検出された負のｄｖ／ｄｔの関数とし
    て、電流発生回路の共通端子の上記第１，第２の抵抗の
    いずれか一方への接続を制御するスイッチング回路を更
    に備える、請求項２の回路。
  6. 【請求項６】 ある回路に対する供給電圧を制御するＭ
    ＯＳゲート制御素子のスイッチングｄｉ／ｄｔとスイッ
    チングｄｖ／ｄｔを制御する方法であって、該方法は以
    下のステップからなる：上記ＭＯＳゲート制御パワー素
    子のゲートに電流を供給する電流発生回路を用意する；
    上記電流発生回路の共通端子を、上記ＭＯＳゲート制御
    素子のゲートに第１の電流を供給するとともに、それに
    よって上記制御回路のスイッチングｄｖ／ｄｔを制御す
    るため、上記ＭＯＳゲート制御素子のソース端子に接続
    された第１の抵抗に接続する；上記電流発生回路を上記
    第１の抵抗への接続を解除するとともに、上記ゲートに
    第２の電流を供給するとともにそれによって上記制御回
    路のスイッチングｄｉ／ｄｔを制御するために、上記電
    流発生回路を第２の抵抗に接続する；および上記ゲート
    電圧を所定の値に達したときに上記第２の電流の供給を
    終える。
  7. 【請求項７】 負荷回路への供給電圧を制御するＭＯＳ
    ゲート制御回路のスイッチングｄｉ／ｄｔとｄｖ／ｄｔ
    を制御する方法であって、該方法は以下のステップから
    なる：電流発生回路の共通端子をＭＯＳゲート制御素子
    のソース端子に接続された第１の抵抗に接続することに
    よってＭＯＳゲート制御素子のゲート端子を放電させ、
    それによって放電率を制御する；上記第１の抵抗への上
    記電流発生回路の接続を解除するとともに、上記電流発
    生回路を第２の抵抗に接続し、それによって上記制御回
    路のスイッチングｄｉ／ｄｔを制御する；および上記ゲ
    ート端子における電圧が所定値以下になると上記ゲート
    端子をクランプする。
  8. 【請求項８】 上記電流発生回路を上記第１の抵抗から
    接続解除する前にスイッチングｄｖ／ｄｔの負の値を検
    出するステップを更に有する、請求項６又は７の方法。
  9. 【請求項９】 負荷回路に供給電圧を与える、基板に形
    成されたＭＯＳゲート制御素子のスイッチングｄｉ／ｄ
    ｔとスイッチングｄｖ／ｄｔを制御する制御回路であっ
    て、該制御回路を以下のものからなる：上記ＭＯＳゲー
    ト制御素子のゲート端子に接続されて電流を供給する出
    力を有する電流発生回路；所定の長さと直径を有し、上
    記ＭＯＳゲート制御素子のソース端子とドレイン端子の
    一方に接続された較正済ワイヤボンド；および上記ワイ
    ヤボンドの長さ方向に測定されるｄｉ／ｄｔの値の関数
    として、上記電流発生回路によって供給される電流を制
    御するフィードバック回路。
  10. 【請求項１０】 上記フィードバック回路は上記較正済
    ワイヤボンドの長さ方向の電圧差を決定することでｄｉ
    ／ｄｔを測定する、請求項９の回路。
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