JP3212717B2 - 積層混成集積回路部品 - Google Patents
積層混成集積回路部品Info
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
- H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、積層構造により形成さ
れたインダクタ、トランス、コンデンサまたは抵抗の少
なくともいずれかを有する積層体と、外周部に端子を設
けた半導体素子とからなる積層混成集積回路部品に係
り、特に積層体と半導体素子との結合構造に関する。
れたインダクタ、トランス、コンデンサまたは抵抗の少
なくともいずれかを有する積層体と、外周部に端子を設
けた半導体素子とからなる積層混成集積回路部品に係
り、特に積層体と半導体素子との結合構造に関する。
【０００２】
【従来の技術】図３（Ａ）はこの種の従来の積層混成集
積回路部品を示す斜視図、同（Ｂ）はその断面図であ
り、磁性体１とコイル用導体２とを印刷法やシート法等
により積層して複数のインダクタを形成した複合インダ
クタ３（なお、複合インダクタ１内にトランスを構成す
る場合もある）と、誘電体４と電極用導体５とを印刷法
やシート法等により積層して複数のコンデンサを構成し
た複合コンデンサ６とを重畳し、この重畳された積層体
７を一体化基板として用い、該積層体７の表裏面に導体
膜８、抵抗９を形成すると共に、該積層体７上に、集積
回路（ＩＣ）、トランジスタ、ダイオード等の半導体素
子１０を、前記導体膜８に半導体素子１０の端子１１を
接続して搭載してなる。１２は積層体の側面に形成した
端子電極であり、積層体７に内蔵するインダクタ３やコ
ンデンサ６あるいは半導体素子１０との間を接続すると
共に、所定の端子電極１２がマザー基板（図示せず）に
半田付けされる。
積回路部品を示す斜視図、同（Ｂ）はその断面図であ
り、磁性体１とコイル用導体２とを印刷法やシート法等
により積層して複数のインダクタを形成した複合インダ
クタ３（なお、複合インダクタ１内にトランスを構成す
る場合もある）と、誘電体４と電極用導体５とを印刷法
やシート法等により積層して複数のコンデンサを構成し
た複合コンデンサ６とを重畳し、この重畳された積層体
７を一体化基板として用い、該積層体７の表裏面に導体
膜８、抵抗９を形成すると共に、該積層体７上に、集積
回路（ＩＣ）、トランジスタ、ダイオード等の半導体素
子１０を、前記導体膜８に半導体素子１０の端子１１を
接続して搭載してなる。１２は積層体の側面に形成した
端子電極であり、積層体７に内蔵するインダクタ３やコ
ンデンサ６あるいは半導体素子１０との間を接続すると
共に、所定の端子電極１２がマザー基板（図示せず）に
半田付けされる。
【０００３】
【発明が解決しようとする課題】このような積層混成集
積回路部品において、その部品の厚みは、積層体７の厚
みと、半導体素子１０の厚みとの和で決定される。つま
り、半導体素子１０の搭載部以外の厚み方向のスペース
はすべてデッドスペースとなり、高密度実装を図る上で
障害となる。また、部品全体の厚みがマザー基板に搭載
されているすべての部品のうちで最大である場合には、
この厚みがマザー基板を収容した装置の厚みに影響を与
え、薄形化を図る場合の障害となる。また、半導体素子
１０の広さに合わせて積層体７の面積を確保しなければ
ならないので、積層体７を不必要に広くしなければなら
ず、全体の面積も広くせざるを得ないという問題点もあ
った。
積回路部品において、その部品の厚みは、積層体７の厚
みと、半導体素子１０の厚みとの和で決定される。つま
り、半導体素子１０の搭載部以外の厚み方向のスペース
はすべてデッドスペースとなり、高密度実装を図る上で
障害となる。また、部品全体の厚みがマザー基板に搭載
されているすべての部品のうちで最大である場合には、
この厚みがマザー基板を収容した装置の厚みに影響を与
え、薄形化を図る場合の障害となる。また、半導体素子
１０の広さに合わせて積層体７の面積を確保しなければ
ならないので、積層体７を不必要に広くしなければなら
ず、全体の面積も広くせざるを得ないという問題点もあ
った。
【０００４】また、複合インダクタ３や複合コンデンサ
６でなる積層体７とその上に搭載される半導体素子１０
とにより、例えばバンドパスフィルタ等の１つの機能を
発揮する１つのチップが構成される訳であるが、積層体
７に一部でも不良があると積層体７の全体を廃棄しなけ
ればならず、歩留が悪くなるという問題点がある。ま
た、積層体７は、内部に形成されるインダクタあるいは
コンデンサ等の一部が変わる場合であっても、その一部
が変わるごとにそれぞれ種類の異なるラインで積層体７
を作製しなければならず、一部のみがそれぞれ異なる多
種のもの（例えばDC−DCコンバータの出力電圧を異なら
せるためにトランスのみを変えたもの、またはフィルタ
において帯域圧縮幅を変えるためにインダクタ３もしく
はコンデンサ６の一部を変えたもの等）を作製する場合
に効率が悪くなるという問題点があった。
６でなる積層体７とその上に搭載される半導体素子１０
とにより、例えばバンドパスフィルタ等の１つの機能を
発揮する１つのチップが構成される訳であるが、積層体
７に一部でも不良があると積層体７の全体を廃棄しなけ
ればならず、歩留が悪くなるという問題点がある。ま
た、積層体７は、内部に形成されるインダクタあるいは
コンデンサ等の一部が変わる場合であっても、その一部
が変わるごとにそれぞれ種類の異なるラインで積層体７
を作製しなければならず、一部のみがそれぞれ異なる多
種のもの（例えばDC−DCコンバータの出力電圧を異なら
せるためにトランスのみを変えたもの、またはフィルタ
において帯域圧縮幅を変えるためにインダクタ３もしく
はコンデンサ６の一部を変えたもの等）を作製する場合
に効率が悪くなるという問題点があった。
【０００５】本発明は、上述した問題点に鑑み、積層体
上のデッドスペースを極力少なくして薄形化を達成する
と共に、歩留が向上し、かつ製品としての多種の機能の
ものが容易に得られる構成の積層混成集積回路部品を提
供することを目的とする。
上のデッドスペースを極力少なくして薄形化を達成する
と共に、歩留が向上し、かつ製品としての多種の機能の
ものが容易に得られる構成の積層混成集積回路部品を提
供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するため、積層構造により形成されたインダクタ、ト
ランス、コンデンサまたは抵抗の少なくともいずれかを
有する積層体と、外周部に端子を設けた半導体素子とを
備え、前記半導体素子の周囲に複数個の前記積層体を配
置し、前記半導体素子の端子を前記積層体に接続したこ
とを特徴とする（請求項１）。また、本発明は、積層構造により形成されたインダク
タ、トランス、コンデンサまたは抵抗の少なくともいず
れかを有する積層体と、４角形のチップ状をなし、外周
部に端子を設けた半導体素子とを備え、前記半導体素子
の４辺にそれぞれ前記積層体を配置し、前記半導体素子
の端子を前記積層体に接続したことを特徴とする（請求
項２）。
成するため、積層構造により形成されたインダクタ、ト
ランス、コンデンサまたは抵抗の少なくともいずれかを
有する積層体と、外周部に端子を設けた半導体素子とを
備え、前記半導体素子の周囲に複数個の前記積層体を配
置し、前記半導体素子の端子を前記積層体に接続したこ
とを特徴とする（請求項１）。また、本発明は、積層構造により形成されたインダク
タ、トランス、コンデンサまたは抵抗の少なくともいず
れかを有する積層体と、４角形のチップ状をなし、外周
部に端子を設けた半導体素子とを備え、前記半導体素子
の４辺にそれぞれ前記積層体を配置し、前記半導体素子
の端子を前記積層体に接続したことを特徴とする（請求
項２）。
【０００７】
【作用】本発明においては、半導体素子と積層体とが横
並びになり、高さ寸法が小さくなる。また、半導体素子
に結合する複数個の積層体の種類を変えることにより、
多種の機能の積層混成集積回路部品が実現される。
並びになり、高さ寸法が小さくなる。また、半導体素子
に結合する複数個の積層体の種類を変えることにより、
多種の機能の積層混成集積回路部品が実現される。
【０００８】
【実施例】図１（Ａ）は本発明による積層混成集積回路
部品の構造の一実施例を示す斜視図、同（Ｂ）はその断
面図であり、図３と同じ符号は同じ機能を有する部分を
示す。７Ａ〜７Ｄは積層体であり、それぞれ１個以上の
積層インダクタ３（トランスを構成する場合もある）と
１個以上の積層コンデンサ６とを前記印刷法やシート法
により積層し、その積層体７Ａ〜７Ｄの表裏面の少なく
ともいずれかに、抵抗９と導体膜８とを印刷法あるいは
スパッタリングにより形成し、導体膜８には必要に応じ
てメッキを施したものである。積層体７Ａ〜７Ｄの側面
には、端子電極１２を導電ペーストの塗布、焼き付けに
より形成している。１３はインダクタ３を構成するコイ
ル用導体２あるいは電極用導体５を表裏面の導体膜８に
接続する内部導体であり、該内部導体１３はスルーホー
ルにより形成される。
部品の構造の一実施例を示す斜視図、同（Ｂ）はその断
面図であり、図３と同じ符号は同じ機能を有する部分を
示す。７Ａ〜７Ｄは積層体であり、それぞれ１個以上の
積層インダクタ３（トランスを構成する場合もある）と
１個以上の積層コンデンサ６とを前記印刷法やシート法
により積層し、その積層体７Ａ〜７Ｄの表裏面の少なく
ともいずれかに、抵抗９と導体膜８とを印刷法あるいは
スパッタリングにより形成し、導体膜８には必要に応じ
てメッキを施したものである。積層体７Ａ〜７Ｄの側面
には、端子電極１２を導電ペーストの塗布、焼き付けに
より形成している。１３はインダクタ３を構成するコイ
ル用導体２あるいは電極用導体５を表裏面の導体膜８に
接続する内部導体であり、該内部導体１３はスルーホー
ルにより形成される。
【０００９】１０はＩＣ、トランジスタ、ダイオード等
の４角形のチップ状をなす半導体素子であり、その周囲
に側面より突出させて端子１１を設けている。本実施例
の端子１１は、根本の水平部ａと、立ち上がり部ｂと、
先端水平部ｃとを有する。この半導体素子１０は、その
周囲に複数個（実施例においては半導体素子１０の各４
辺にそれぞれ１個ずつ合計４個）の積層体７Ａ〜７Ｄを
配置し、半導体素子１０の端子１１の先端水平部ｃを、
積層体７Ａ〜７Ｄの表面の導体膜８に載せて半田付け等
により接続している。
の４角形のチップ状をなす半導体素子であり、その周囲
に側面より突出させて端子１１を設けている。本実施例
の端子１１は、根本の水平部ａと、立ち上がり部ｂと、
先端水平部ｃとを有する。この半導体素子１０は、その
周囲に複数個（実施例においては半導体素子１０の各４
辺にそれぞれ１個ずつ合計４個）の積層体７Ａ〜７Ｄを
配置し、半導体素子１０の端子１１の先端水平部ｃを、
積層体７Ａ〜７Ｄの表面の導体膜８に載せて半田付け等
により接続している。
【００１０】この実施例の構成によれば、部品全体の厚
みは、ほとんど積層体７Ａ〜７Ｄの厚みに等しくするこ
とができ、薄形化が達成できる。また、積層体７Ａ〜７
Ｄは半導体素子１０を搭載するための面積だけで良く、
無駄がない。また、積層体７Ａ〜７Ｄの一部に不良があ
る場合には、その不良の積層体のみを除去すれば良く、
経済的であり、歩留が向上する。また積層体７Ａ〜７Ｄ
の一部を特性あるいは機能の異なるものに置き換えるこ
とにより、例えばＤＣ−ＤＣコンバータの出力電圧やフ
ィルタにおける帯域圧縮幅等、種々の特性や機能のもの
を容易に得ることができる上、種々の特性や機能の積層
体をそれぞれ準備しておくことにより、需要に対する迅
速な対応が可能となり、かつ多品種生産が経済的に行え
る。
みは、ほとんど積層体７Ａ〜７Ｄの厚みに等しくするこ
とができ、薄形化が達成できる。また、積層体７Ａ〜７
Ｄは半導体素子１０を搭載するための面積だけで良く、
無駄がない。また、積層体７Ａ〜７Ｄの一部に不良があ
る場合には、その不良の積層体のみを除去すれば良く、
経済的であり、歩留が向上する。また積層体７Ａ〜７Ｄ
の一部を特性あるいは機能の異なるものに置き換えるこ
とにより、例えばＤＣ−ＤＣコンバータの出力電圧やフ
ィルタにおける帯域圧縮幅等、種々の特性や機能のもの
を容易に得ることができる上、種々の特性や機能の積層
体をそれぞれ準備しておくことにより、需要に対する迅
速な対応が可能となり、かつ多品種生産が経済的に行え
る。
【００１１】図２（Ａ）、（Ｂ）は本発明の他の実施例
を示す断面図であり、図２（Ａ）の例は内部導体１３を
介して積層体７Ａ〜７Ｄの内部素子（コンデンサ、イン
ダクタ）を半導体素子１０に接続した例である。また、
図２（Ｂ）は積層体７Ａ〜７Ｄを積層方向に対して寝か
せて設置した例である。いずれの場合も前記実施例と同
様の効果をあげることができる。
を示す断面図であり、図２（Ａ）の例は内部導体１３を
介して積層体７Ａ〜７Ｄの内部素子（コンデンサ、イン
ダクタ）を半導体素子１０に接続した例である。また、
図２（Ｂ）は積層体７Ａ〜７Ｄを積層方向に対して寝か
せて設置した例である。いずれの場合も前記実施例と同
様の効果をあげることができる。
【００１２】また、本発明は、複合インダクタ３と複合
コンデンサ６とがそれぞれ１つずつ設けられる場合のみ
ならず、いずれかまたは双方が２つ以上重畳される場合
にも適用できる。
コンデンサ６とがそれぞれ１つずつ設けられる場合のみ
ならず、いずれかまたは双方が２つ以上重畳される場合
にも適用できる。
【００１３】
【発明の効果】本発明によれば、部品全体の厚みを小と
することができ、積層体上のデッドスペースが少なくな
り、薄形化が可能となる上、積層体を不必要に広くする
必要がなくなり、小形化も図れる。また、各積層体の不
良品の交換が可能であるため、歩留が向上する。また、
積層体の一部を異なる特性や機能のものに置き換えた
り、組み合わせを変えることにより、種々の特性や機能
のものを容易に得ることができる上、種々の特性や機能
の積層体をそれぞれ準備しておくことにより、需要に対
する迅速な対応が可能となり、かつ多品種生産が経済的
に行える。
することができ、積層体上のデッドスペースが少なくな
り、薄形化が可能となる上、積層体を不必要に広くする
必要がなくなり、小形化も図れる。また、各積層体の不
良品の交換が可能であるため、歩留が向上する。また、
積層体の一部を異なる特性や機能のものに置き換えた
り、組み合わせを変えることにより、種々の特性や機能
のものを容易に得ることができる上、種々の特性や機能
の積層体をそれぞれ準備しておくことにより、需要に対
する迅速な対応が可能となり、かつ多品種生産が経済的
に行える。
【図１】（Ａ）は本発明による積層混成集積回路部品の
一実施例を示す斜視図、（Ｂ）はその断面図である。
一実施例を示す斜視図、（Ｂ）はその断面図である。
【図２】（Ａ）、（Ｂ）はそれぞれ本発明の他の実施例
を示す断面図である。
を示す断面図である。
【図３】（Ａ）は従来の積層混成集積回路部品を示す斜
視図、（Ｂ）はその断面図である。
視図、（Ｂ）はその断面図である。
１ 磁性体 ２ コイル用導体 ３ 複合インダクタ ４ 誘電体 ５ 電極用導体 ６ 複合コンデンサ ７Ａ〜７Ｄ 積層体 ８ 導体膜 ９ 抵抗 １０ 半導体素子 １１ 端子 １２ 端子電極 １３ 内部導体
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 25/00
Claims (2)
- 【請求項１】積層構造により形成されたインダクタ、ト
ランス、コンデンサまたは抵抗の少なくともいずれかを
有する積層体と、外周部に端子を設けた半導体素子とを
備え、前記半導体素子の周囲に複数個の前記積層体を配
置し、前記半導体素子の端子を前記積層体に接続したこ
とを特徴とする積層混成集積回路部品。 - 【請求項２】積層構造により形成されたインダクタ、ト
ランス、コンデンサまたは抵抗の少なくともいずれかを
有する積層体と、４角形のチップ状をなし、外周部に端
子を設けた半導体素子とを備え、前記半導体素子の４辺
にそれぞれ前記積層体を配置し、前記半導体素子の端子
を前記積層体に接続したことを特徴とする積層混成集積
回路部品。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27495492A JP3212717B2 (ja) | 1992-09-18 | 1992-09-18 | 積層混成集積回路部品 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27495492A JP3212717B2 (ja) | 1992-09-18 | 1992-09-18 | 積層混成集積回路部品 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06104378A JPH06104378A (ja) | 1994-04-15 |
| JP3212717B2 true JP3212717B2 (ja) | 2001-09-25 |
Family
ID=17548882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27495492A Expired - Fee Related JP3212717B2 (ja) | 1992-09-18 | 1992-09-18 | 積層混成集積回路部品 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3212717B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000114686A (ja) | 1998-10-07 | 2000-04-21 | Tdk Corp | 表面実装部品 |
| JP5303443B2 (ja) * | 2009-12-07 | 2013-10-02 | 新電元工業株式会社 | 基板の積層固定構造、及び、基板の積層固定方法 |
-
1992
- 1992-09-18 JP JP27495492A patent/JP3212717B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06104378A (ja) | 1994-04-15 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010710 |
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