JP3202384B2 - 表示装置の駆動回路 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置、エレク
トロルミネッセンス表示装置、プラズマディスプレイ等
のように、それぞれ赤色（以下「Ｒ」という）、緑色
（以下「Ｇ」という）、青色（以下「Ｂ」という）を呈
す隣接する３画素を随所に配すとともに、各画素を行電
極、列電極の交差する位置にマトリクス状に配した表示
装置の駆動回路に関し、特に、その列電極駆動回路に関
する。
トロルミネッセンス表示装置、プラズマディスプレイ等
のように、それぞれ赤色（以下「Ｒ」という）、緑色
（以下「Ｇ」という）、青色（以下「Ｂ」という）を呈
す隣接する３画素を随所に配すとともに、各画素を行電
極、列電極の交差する位置にマトリクス状に配した表示
装置の駆動回路に関し、特に、その列電極駆動回路に関
する。
【０００２】
【従来の技術】マトリクス型表示装置にカラー映像のあ
る一点を表示するとき、ＲＧＢ３色を混ぜた混合色とし
て１画素で表示する方法がとれないので、Ｒを呈す画素
及びＧを呈す画素及びＢを呈す画素の各々により、ＲＧ
Ｂ各色の濃淡を調整しその３色を合わせた合成色として
表示する手法がとられる。このため、本来ある一点を表
示するためのＲＧＢ３つの色が、一点でなく三画素の広
域にわたって表示画面を占有することになり映像がかな
り粗くなるので、表示画面を占める三画素が一点に相当
するように表示画素のマトリクスを緻密にするか、表示
画素のマトリクスを緻密にできない場合には、ＲＧＢ各
色を呈す画素に与える画素信号をそれぞれ映像信号から
サンプリングする時間位置を、各画素の画面上の表示位
置に合わせてずらす工夫が必要となる。
る一点を表示するとき、ＲＧＢ３色を混ぜた混合色とし
て１画素で表示する方法がとれないので、Ｒを呈す画素
及びＧを呈す画素及びＢを呈す画素の各々により、ＲＧ
Ｂ各色の濃淡を調整しその３色を合わせた合成色として
表示する手法がとられる。このため、本来ある一点を表
示するためのＲＧＢ３つの色が、一点でなく三画素の広
域にわたって表示画面を占有することになり映像がかな
り粗くなるので、表示画面を占める三画素が一点に相当
するように表示画素のマトリクスを緻密にするか、表示
画素のマトリクスを緻密にできない場合には、ＲＧＢ各
色を呈す画素に与える画素信号をそれぞれ映像信号から
サンプリングする時間位置を、各画素の画面上の表示位
置に合わせてずらす工夫が必要となる。
【０００３】ＴＦＴ液晶表示装置を例にとって図示に基
づいて説明する。マトリクス状に画素を配した表示パネ
ル６を持つＴＦＴ液晶表示装置のブロック回路図を図４
に示す。ＴＦＴ５について、そのソースＳは列電極２に
接続され、そのドレインＤは画素電極４に接続され、そ
のゲートＧは行電極１に接続されている。
づいて説明する。マトリクス状に画素を配した表示パネ
ル６を持つＴＦＴ液晶表示装置のブロック回路図を図４
に示す。ＴＦＴ５について、そのソースＳは列電極２に
接続され、そのドレインＤは画素電極４に接続され、そ
のゲートＧは行電極１に接続されている。
【０００４】行電極駆動回路７は、最初の行電極１ａか
ら順に行電極１にオン電圧を印加する。このとき、この
オン電圧は行電極１に接続されたＴＦＴ５のゲートＧに
一斉に供給され、ＴＦＴ５を同時にアナログスイッチと
してオン・オフする。列電極駆動回路８は、外部から与
えられるスタートパルスＳＰ、クロック信号ＣＫＡ又は
ＣＫＢに基づいたサンプリング期間（＝τ）に、映像信
号ＶＲ、ＶＧ、ＶＢの１ドット期間（＝τ）に含まれる
画素信号Ｓｒ１、Ｓｇ１、Ｓｂ１をサンプリングしそれ
ぞれＲ、Ｇ、Ｂを呈す画素に接続された列電極２ｒ１、
２ｇ１、２ｂ１、２ｒ２に与える。
ら順に行電極１にオン電圧を印加する。このとき、この
オン電圧は行電極１に接続されたＴＦＴ５のゲートＧに
一斉に供給され、ＴＦＴ５を同時にアナログスイッチと
してオン・オフする。列電極駆動回路８は、外部から与
えられるスタートパルスＳＰ、クロック信号ＣＫＡ又は
ＣＫＢに基づいたサンプリング期間（＝τ）に、映像信
号ＶＲ、ＶＧ、ＶＢの１ドット期間（＝τ）に含まれる
画素信号Ｓｒ１、Ｓｇ１、Ｓｂ１をサンプリングしそれ
ぞれＲ、Ｇ、Ｂを呈す画素に接続された列電極２ｒ１、
２ｇ１、２ｂ１、２ｒ２に与える。
【０００５】行電極１ａ上のＴＦＴ５がオンすると、Ｔ
ＦＴ５のソースＳとドレインＤ間が導通し、列電極駆動
回路８が生成したアナログの画素信号Ｓｒ１、Ｓｇ１、
Ｓｂ１、Ｓｒ２が列電極２ｒ１、２ｇ１、２ｂ１、２ｒ
２を介して各画素３Ｒ、３Ｇ、３Ｂ、３Ｒ’の画素電極
４に与えられ保持される。
ＦＴ５のソースＳとドレインＤ間が導通し、列電極駆動
回路８が生成したアナログの画素信号Ｓｒ１、Ｓｇ１、
Ｓｂ１、Ｓｒ２が列電極２ｒ１、２ｇ１、２ｂ１、２ｒ
２を介して各画素３Ｒ、３Ｇ、３Ｂ、３Ｒ’の画素電極
４に与えられ保持される。
【０００６】画素３は行電極１及び列電極２の交差する
箇所に配され、透明な画素電極４と薄膜トランジスタ
（以下「ＴＦＴ」という）５から構成される。画素３
Ｒ、３Ｇ、３Ｂはそれぞれ、Ｒ、Ｇ、Ｂのフィルター
（図示せず）を有している。画素電極４に印加された画
素信号Ｓｒ１、Ｓｇ１、Ｓｂ１に従って、液晶（図示せ
ず）の透過率が変化し、該液晶によって強度を調節され
たバックライト（図示せず）からの白色光が前記フィル
ターを通過するときに所定の色が濃淡を付けて呈される
仕組みと成っている。
箇所に配され、透明な画素電極４と薄膜トランジスタ
（以下「ＴＦＴ」という）５から構成される。画素３
Ｒ、３Ｇ、３Ｂはそれぞれ、Ｒ、Ｇ、Ｂのフィルター
（図示せず）を有している。画素電極４に印加された画
素信号Ｓｒ１、Ｓｇ１、Ｓｂ１に従って、液晶（図示せ
ず）の透過率が変化し、該液晶によって強度を調節され
たバックライト（図示せず）からの白色光が前記フィル
ターを通過するときに所定の色が濃淡を付けて呈される
仕組みと成っている。
【０００７】画素３Ｒ、３Ｇ、３Ｂはそれぞれ、Ｒ、
Ｇ、Ｂを呈すので図中に「Ｒ」、「Ｇ」、「Ｂ」と記し
ている。他の画素においても同様に記している。本来あ
る一点で表示されるべき混合色を、隣付近３点の画素３
Ｒ、３Ｇ、３Ｂ各々が３原色Ｒ、Ｇ、Ｂで表示し使用者
がこれらの合成色を視認する際、これらの表示位置がそ
れぞれ長さＬずつずれているので、これらに与える画素
信号Ｓｒ１、Ｓｇ１、Ｓｂ１も１画素分ずつずらさなけ
ればならず、サンプリング時間も１ドット期間τずつず
らす必要が生じる。このように、隣付近３点の画素につ
いて、個別に順次サンプリングする３点順次サンプリン
グの方式が普通用いられる。
Ｇ、Ｂを呈すので図中に「Ｒ」、「Ｇ」、「Ｂ」と記し
ている。他の画素においても同様に記している。本来あ
る一点で表示されるべき混合色を、隣付近３点の画素３
Ｒ、３Ｇ、３Ｂ各々が３原色Ｒ、Ｇ、Ｂで表示し使用者
がこれらの合成色を視認する際、これらの表示位置がそ
れぞれ長さＬずつずれているので、これらに与える画素
信号Ｓｒ１、Ｓｇ１、Ｓｂ１も１画素分ずつずらさなけ
ればならず、サンプリング時間も１ドット期間τずつず
らす必要が生じる。このように、隣付近３点の画素につ
いて、個別に順次サンプリングする３点順次サンプリン
グの方式が普通用いられる。
【０００８】この３点順次サンプリングについて図示に
基づいて説明する。この場合の列駆動回路８のブロック
回路図、タイミングチャートを図５、図９に示す。サン
プリング回路２０、出力バッファ回路２１の回路図をそ
れぞれ図７、図８に示す。図５において、図４に示し説
明したものと同じ箇所は同じ符号を付し説明を省略す
る。尚、図５のサンプリング回路２０ａ、２０ｂ、２０
ｃ、２０ｄ、２０ｅ、２０ｆ、…はすべて、図７に示す
サンプリング回路２０の回路構成となっている。また、
図５の出力バッファ回路２１ａ、２１ｂ、２１ｃ、２１
ｄ、２１ｅ、２１ｆ、…はすべて、図７に示す出力バッ
ファ回路２１の回路構成となっている。
基づいて説明する。この場合の列駆動回路８のブロック
回路図、タイミングチャートを図５、図９に示す。サン
プリング回路２０、出力バッファ回路２１の回路図をそ
れぞれ図７、図８に示す。図５において、図４に示し説
明したものと同じ箇所は同じ符号を付し説明を省略す
る。尚、図５のサンプリング回路２０ａ、２０ｂ、２０
ｃ、２０ｄ、２０ｅ、２０ｆ、…はすべて、図７に示す
サンプリング回路２０の回路構成となっている。また、
図５の出力バッファ回路２１ａ、２１ｂ、２１ｃ、２１
ｄ、２１ｅ、２１ｆ、…はすべて、図７に示す出力バッ
ファ回路２１の回路構成となっている。
【０００９】図７において、端子２５を介してＴＦＴ２
３のゲートＧに与えられるサンプリングパルスＡは図５
のサンプリングパルスＡｒ１、Ａｇ１、Ａｂ１、Ａｒ
２、Ａｇ２、Ａｂ２、…のいずれかに相当する。端子２
６に供給される映像信号Ｖは図５の映像信号ＶＲ、Ｖ
Ｇ、ＶＢのいずれかに相当する。サンプリングパルスＡ
によってアナログスイッチとして機能するＴＦＴ２３が
オンすると、ソースＳとドレインＤ間が導通し、映像信
号Ｖがサンプリングコンデンサ２４に保持される。サン
プリング回路２０は、保持した映像信号Ｖを、画素信号
Ｂとして端子２７から次段の出力バッファ回路２１の端
子３２（図８）に与える。尚、画素信号Ｂは、図５の画
素信号Ｂｒ１、Ｂｇ１、Ｂｂ１、Ｂｒ２、Ｂｇ２、Ｂｂ
２、…のいずれかに相当する。またＴＦＴ２３は、アナ
ログスイッチの機能を持つものであれば他の態様のもの
でもよい。
３のゲートＧに与えられるサンプリングパルスＡは図５
のサンプリングパルスＡｒ１、Ａｇ１、Ａｂ１、Ａｒ
２、Ａｇ２、Ａｂ２、…のいずれかに相当する。端子２
６に供給される映像信号Ｖは図５の映像信号ＶＲ、Ｖ
Ｇ、ＶＢのいずれかに相当する。サンプリングパルスＡ
によってアナログスイッチとして機能するＴＦＴ２３が
オンすると、ソースＳとドレインＤ間が導通し、映像信
号Ｖがサンプリングコンデンサ２４に保持される。サン
プリング回路２０は、保持した映像信号Ｖを、画素信号
Ｂとして端子２７から次段の出力バッファ回路２１の端
子３２（図８）に与える。尚、画素信号Ｂは、図５の画
素信号Ｂｒ１、Ｂｇ１、Ｂｂ１、Ｂｒ２、Ｂｇ２、Ｂｂ
２、…のいずれかに相当する。またＴＦＴ２３は、アナ
ログスイッチの機能を持つものであれば他の態様のもの
でもよい。
【００１０】図８において、端子３１を介してＴＦＴ２
８のゲートＧに与えられるホールドパルスＯＥは、図５
の端子１９から１ライン期間の最後に上記サンプリング
動作がすべて終了した後に与えられるものである。ホー
ルドパルスＯＥによってアナログスイッチとして機能す
るＴＦＴ２８がオンするとソースＳとドレインＤ間が導
通し、端子３２に与えられている前記画素信号Ｂがホー
ルドコンデンサ２９に保持されるとともにアンプ３０に
よって増幅され、画素信号Ｓとして端子２７から次段の
列電極２に与えられる。尚、画素信号Ｓは図５の画素信
号Ｓｒ１、Ｓｇ１、Ｓｂ１、Ｓｒ２、Ｓｇ２、Ｓｂ２、
…のいずれかに相当する。またＴＦＴ２８は、アナログ
スイッチの機能を持つものであれば他の態様のものでも
よい。
８のゲートＧに与えられるホールドパルスＯＥは、図５
の端子１９から１ライン期間の最後に上記サンプリング
動作がすべて終了した後に与えられるものである。ホー
ルドパルスＯＥによってアナログスイッチとして機能す
るＴＦＴ２８がオンするとソースＳとドレインＤ間が導
通し、端子３２に与えられている前記画素信号Ｂがホー
ルドコンデンサ２９に保持されるとともにアンプ３０に
よって増幅され、画素信号Ｓとして端子２７から次段の
列電極２に与えられる。尚、画素信号Ｓは図５の画素信
号Ｓｒ１、Ｓｇ１、Ｓｂ１、Ｓｒ２、Ｓｇ２、Ｓｂ２、
…のいずれかに相当する。またＴＦＴ２８は、アナログ
スイッチの機能を持つものであれば他の態様のものでも
よい。
【００１１】図５において、端子１２、１３、１４には
それぞれ、映像信号ＶＲ、ＶＧ、ＶＢが与えられる。端
子９、１０にはそれぞれ、図９（あ）、（い）に示すス
タートパルスＳＰ、周期が１ドット期間τのクロック信
号ＣＫＡが与えられる。パルス幅決定回路２２は、スタ
ートパルスＳＰを受けとり、図９（う）に示す所定のパ
ルス幅を持つパルスＳＰＡを生成する。
それぞれ、映像信号ＶＲ、ＶＧ、ＶＢが与えられる。端
子９、１０にはそれぞれ、図９（あ）、（い）に示すス
タートパルスＳＰ、周期が１ドット期間τのクロック信
号ＣＫＡが与えられる。パルス幅決定回路２２は、スタ
ートパルスＳＰを受けとり、図９（う）に示す所定のパ
ルス幅を持つパルスＳＰＡを生成する。
【００１２】ＤフリップフロップＤＡ１、ＤＡ２、ＤＡ
３、ＤＡ４、ＤＡ５、ＤＡ６、…はそれぞれ、端子ＣＫ
に与えられているクロック信号ＣＫＡが立ち上がるとき
に入力端子Ｄに与えられているパルスＳＰＡ、ＱＡ１、
ＱＡ２、ＱＡ３、ＱＡ４、ＱＡ５、…を取り込み、図９
（え）、（お）、（か）、（き）、（く）、（け）に示
すように、時間をτずつ遅らせたパルスＱＡ１、ＱＡ
２、ＱＡ３、ＱＡ４、ＱＡ５、ＱＡ６、…を生成し、こ
れらを各サンプルホールド回路２０ａ、２０ｂ、２０
ｃ、２０ｄ、２０ｅ、２０ｆ、…に与える。
３、ＤＡ４、ＤＡ５、ＤＡ６、…はそれぞれ、端子ＣＫ
に与えられているクロック信号ＣＫＡが立ち上がるとき
に入力端子Ｄに与えられているパルスＳＰＡ、ＱＡ１、
ＱＡ２、ＱＡ３、ＱＡ４、ＱＡ５、…を取り込み、図９
（え）、（お）、（か）、（き）、（く）、（け）に示
すように、時間をτずつ遅らせたパルスＱＡ１、ＱＡ
２、ＱＡ３、ＱＡ４、ＱＡ５、ＱＡ６、…を生成し、こ
れらを各サンプルホールド回路２０ａ、２０ｂ、２０
ｃ、２０ｄ、２０ｅ、２０ｆ、…に与える。
【００１３】例えばパルスＱＡ１、ＱＡ２、ＱＡ３のパ
ルス期間はそれぞれτずれているので、パルスＱＡ１、
ＱＡ２、ＱＡ３各々で取り込まれる映像信号ＶＲ、Ｖ
Ｇ、ＶＢの画素信号Ｂｒ１、Ｂｇ１、Ｂｂ１はそれぞれ
１画素分ずつずれた情報を持つことになる。従って同様
に、サンプリング回路２０ａ、２０ｂ、２０ｃ、２０
ｄ、２０ｅ、２０ｆ、…が出力する画素信号Ｂｒ１、Ｂ
ｇ１、Ｂｂ１、Ｂｒ２、Ｂｇ２、Ｂｂ２、…は、それぞ
れ１画素分ずつずれた映像情報を持つことになる。この
ため、出力バッファ回路２１ａ、２１ｂ、２１ｃ、２１
ｄ、２１ｅ、２１ｆ、…が列電極２ｒ１、２ｇ１、２ｂ
１、２ｒ２、２ｇ２、２ｂ２、…に供給する画素信号Ｓ
ｒ１、Ｓｇ１、Ｓｂ１、Ｓｒ２、Ｓｇ２、Ｓｂ２、…の
映像情報は、それぞれ１画素分ずつずれ長さに換算する
とＬずつずれる。これらの画素信号Ｓｒ１、Ｓｇ１、Ｓ
ｂ１、Ｓｒ２、Ｓｇ２、Ｓｂ２、…を同時に取り込む行
電極１上の各画素もそれぞれ長さＬずつずれているので
映像を視認する際映像のミスマッチが全く生じないこと
になる。
ルス期間はそれぞれτずれているので、パルスＱＡ１、
ＱＡ２、ＱＡ３各々で取り込まれる映像信号ＶＲ、Ｖ
Ｇ、ＶＢの画素信号Ｂｒ１、Ｂｇ１、Ｂｂ１はそれぞれ
１画素分ずつずれた情報を持つことになる。従って同様
に、サンプリング回路２０ａ、２０ｂ、２０ｃ、２０
ｄ、２０ｅ、２０ｆ、…が出力する画素信号Ｂｒ１、Ｂ
ｇ１、Ｂｂ１、Ｂｒ２、Ｂｇ２、Ｂｂ２、…は、それぞ
れ１画素分ずつずれた映像情報を持つことになる。この
ため、出力バッファ回路２１ａ、２１ｂ、２１ｃ、２１
ｄ、２１ｅ、２１ｆ、…が列電極２ｒ１、２ｇ１、２ｂ
１、２ｒ２、２ｇ２、２ｂ２、…に供給する画素信号Ｓ
ｒ１、Ｓｇ１、Ｓｂ１、Ｓｒ２、Ｓｇ２、Ｓｂ２、…の
映像情報は、それぞれ１画素分ずつずれ長さに換算する
とＬずつずれる。これらの画素信号Ｓｒ１、Ｓｇ１、Ｓ
ｂ１、Ｓｒ２、Ｓｇ２、Ｓｂ２、…を同時に取り込む行
電極１上の各画素もそれぞれ長さＬずつずれているので
映像を視認する際映像のミスマッチが全く生じないこと
になる。
【００１４】しかし、上記３点順次サンプリング方式
は、図９（い）に示すように用いるクロック信号ＣＫＡ
の周期が１ドット期間τであるため入力クロック周波数
がかなり高くなるので、水平画素数を増やすに伴ってさ
らに入力クロック周波数を増やすと不要輻射を起こした
りロジックの誤動作を招く。従って、３点順次サンプリ
ング方式は、水平画素数の少ない表示装置を駆動する際
に用いられる。
は、図９（い）に示すように用いるクロック信号ＣＫＡ
の周期が１ドット期間τであるため入力クロック周波数
がかなり高くなるので、水平画素数を増やすに伴ってさ
らに入力クロック周波数を増やすと不要輻射を起こした
りロジックの誤動作を招く。従って、３点順次サンプリ
ング方式は、水平画素数の少ない表示装置を駆動する際
に用いられる。
【００１５】逆に水平画素数の多い表示装置を駆動する
場合には、映像信号ＶＲ、ＶＧ、ＶＢに含まれる画素信
号Ｓｒ、Ｓｇ、Ｓｂを同じ時間位置でサンプリングする
３点同時サンプリング方式が用いられる。このとき用い
られるクロック信号ＣＫＢの周期は、図１０（い）に示
すように３ドット期間（３τ）もあるので、水平画素数
を増やすに伴って入力クロック周波数を増やしても不要
輻射やロジックの誤動作が起きるのを防ぐことができ
る。
場合には、映像信号ＶＲ、ＶＧ、ＶＢに含まれる画素信
号Ｓｒ、Ｓｇ、Ｓｂを同じ時間位置でサンプリングする
３点同時サンプリング方式が用いられる。このとき用い
られるクロック信号ＣＫＢの周期は、図１０（い）に示
すように３ドット期間（３τ）もあるので、水平画素数
を増やすに伴って入力クロック周波数を増やしても不要
輻射やロジックの誤動作が起きるのを防ぐことができ
る。
【００１６】しかし、図４において隣接する画素３Ｒ、
３Ｇ、３Ｂの表示位置のずれは長さＬであるにもかかわ
らず、サンプリング時刻が同時とするためサンプリング
した画素信号Ｓｒ１、Ｓｇ１、Ｓｂ１の映像情報が完全
に一致しそのずれが「０」となり、映像を不自然にして
しまう。また、隣合う画素３Ｂと画素３Ｒ’の表示位置
のずれは長さＬしかないにもかかわらず、画素３Ｂが映
像信号ＶＢをサンプリングする時刻と画素３Ｒ’が映像
信号ＶＲをサンプリングする時刻とのずれが３τとなり
映像情報が３画素分もずれ、長さに換算すると３Ｌのず
れとして視認されるのでめだってしまう。
３Ｇ、３Ｂの表示位置のずれは長さＬであるにもかかわ
らず、サンプリング時刻が同時とするためサンプリング
した画素信号Ｓｒ１、Ｓｇ１、Ｓｂ１の映像情報が完全
に一致しそのずれが「０」となり、映像を不自然にして
しまう。また、隣合う画素３Ｂと画素３Ｒ’の表示位置
のずれは長さＬしかないにもかかわらず、画素３Ｂが映
像信号ＶＢをサンプリングする時刻と画素３Ｒ’が映像
信号ＶＲをサンプリングする時刻とのずれが３τとなり
映像情報が３画素分もずれ、長さに換算すると３Ｌのず
れとして視認されるのでめだってしまう。
【００１７】この３点同時サンプリングについて図示に
基づいて説明する。この場合の列駆動回路８のブロック
回路図、タイミングチャートを図６、図１０に示す。図
６におけるサンプリング回路２０、出力バッファ回路２
１の回路図はそれぞれ図７、図８に示し説明したもので
ある。尚、図６において図５と同じ箇所には同じ符号を
付し説明を省略する。
基づいて説明する。この場合の列駆動回路８のブロック
回路図、タイミングチャートを図６、図１０に示す。図
６におけるサンプリング回路２０、出力バッファ回路２
１の回路図はそれぞれ図７、図８に示し説明したもので
ある。尚、図６において図５と同じ箇所には同じ符号を
付し説明を省略する。
【００１８】図６において、端子９、１０にはそれぞ
れ、図１０（あ）、（い）に示すスタートパルスＳＰ、
周期が３ドット期間（３τ）のクロック信号ＣＫＢが与
えられる。パルス幅決定回路２２’は、スタートパルス
ＳＰを受けとり、図１０（う）に示す所定のパルス幅を
持つパルスＳＰＢを生成する。
れ、図１０（あ）、（い）に示すスタートパルスＳＰ、
周期が３ドット期間（３τ）のクロック信号ＣＫＢが与
えられる。パルス幅決定回路２２’は、スタートパルス
ＳＰを受けとり、図１０（う）に示す所定のパルス幅を
持つパルスＳＰＢを生成する。
【００１９】ＤフリップフロップＤＢ１、ＤＢ２、…は
それぞれ、ＣＫ端子に与えられているクロック信号ＣＫ
Ｂが立ち上がるときにＤ端子に与えられているパルスＳ
ＰＢ、ＱＢ１、…を取り込み、図１０（お）、（か）に
示すように、時間を３τずつ遅らせたパルスＱＢ１、Ｑ
Ｂ２、…を生成する。パルスＱＢ１はサンプリングパル
スＡｒ１、Ａｇ１、Ａｂ１として、隣付近３点の画素に
対応するサンプルホールド回路２０ａ、２０ｂ、２０ｃ
に与えられる。以後同様にパルスＱＢ２、…はサンプリ
ングパルスＡｒ２、Ａｇ２、Ａｂ２、…として、隣付近
３点の画素に対応するサンプルホールド回路２０ｄ、２
０ｅ、２０ｆ、…に与えられる。
それぞれ、ＣＫ端子に与えられているクロック信号ＣＫ
Ｂが立ち上がるときにＤ端子に与えられているパルスＳ
ＰＢ、ＱＢ１、…を取り込み、図１０（お）、（か）に
示すように、時間を３τずつ遅らせたパルスＱＢ１、Ｑ
Ｂ２、…を生成する。パルスＱＢ１はサンプリングパル
スＡｒ１、Ａｇ１、Ａｂ１として、隣付近３点の画素に
対応するサンプルホールド回路２０ａ、２０ｂ、２０ｃ
に与えられる。以後同様にパルスＱＢ２、…はサンプリ
ングパルスＡｒ２、Ａｇ２、Ａｂ２、…として、隣付近
３点の画素に対応するサンプルホールド回路２０ｄ、２
０ｅ、２０ｆ、…に与えられる。
【００２０】従って、サンプリングパルスＡｒ１、Ａｇ
１、Ａｂ１のパルス期間は同時となっているので、これ
らによってサンプリング回路２０ａ、２０ｂ、２０ｃが
取り込む画素信号Ｂｒ１、Ｂｇ１、Ｂｂ１はそれぞれ同
一の映像情報を持つことになる。このため、画素信号Ｓ
ｒ１、Ｓｇ１、Ｓｂ１の映像情報が完全に一致するにも
かかわらず、隣接する画素３Ｒ、３Ｇ、３Ｂの表示位置
は長さＬずつずれているので上述したように映像が不自
然となる。
１、Ａｂ１のパルス期間は同時となっているので、これ
らによってサンプリング回路２０ａ、２０ｂ、２０ｃが
取り込む画素信号Ｂｒ１、Ｂｇ１、Ｂｂ１はそれぞれ同
一の映像情報を持つことになる。このため、画素信号Ｓ
ｒ１、Ｓｇ１、Ｓｂ１の映像情報が完全に一致するにも
かかわらず、隣接する画素３Ｒ、３Ｇ、３Ｂの表示位置
は長さＬずつずれているので上述したように映像が不自
然となる。
【００２１】またサンプリングパルスＡｂ１、Ａｒ２の
パルス期間は３τずれてしまうので、サンプリングパル
スＡｂ１、Ａｒ２で取り込まれる画素信号Ｂｂ１、Ｂｒ
２とはそれぞれ３画素分もずれることになる。このため
図４の隣接する画素３Ｂ、３ｒ’に与えられる画素信号
Ｓｂ１、Ｓｒ２も３画素分ずれ、これを長さに換算する
と３Ｌのずれとして視認されるにもかかわらず、実際の
画素３Ｂ、３ｒ’のずれは長さＬしかなく上述したよう
に映像が不自然となる。
パルス期間は３τずれてしまうので、サンプリングパル
スＡｂ１、Ａｒ２で取り込まれる画素信号Ｂｂ１、Ｂｒ
２とはそれぞれ３画素分もずれることになる。このため
図４の隣接する画素３Ｂ、３ｒ’に与えられる画素信号
Ｓｂ１、Ｓｒ２も３画素分ずれ、これを長さに換算する
と３Ｌのずれとして視認されるにもかかわらず、実際の
画素３Ｂ、３ｒ’のずれは長さＬしかなく上述したよう
に映像が不自然となる。
【００２２】
【発明が解決しようとする課題】このように、３点順次
サンプリングを行うか３点同時サンプリングを行うかに
ついては、最初の列駆動回路８の設計時に決定しておか
なけばならず、列駆動回路８を用途に応じて別々に生産
しその工程数が増えコストアップの要因になっていた。
また、表示装置の使用方法が多様化しユーザーの用途に
よって表示画面の水平画素数が一定であっても水平解像
度が比較的要求される場合と要求されない場合がある
が、これについていずれのサンプリング方式にするかを
ユーザーが自由に選択したくてもかなわず、出荷時のま
まのサンプリング方式でしか使用できなかった。
サンプリングを行うか３点同時サンプリングを行うかに
ついては、最初の列駆動回路８の設計時に決定しておか
なけばならず、列駆動回路８を用途に応じて別々に生産
しその工程数が増えコストアップの要因になっていた。
また、表示装置の使用方法が多様化しユーザーの用途に
よって表示画面の水平画素数が一定であっても水平解像
度が比較的要求される場合と要求されない場合がある
が、これについていずれのサンプリング方式にするかを
ユーザーが自由に選択したくてもかなわず、出荷時のま
まのサンプリング方式でしか使用できなかった。
【００２３】３点順次サンプリングを行う場合、クロッ
ク信号ＣＫＡの周期を図９（い）のように１ドット期間
τとしなければならず、水平画素数を増やすためクロッ
ク信号ＣＫＡの周波数をさらに高くしようとすると不要
輻射が発生したりロジックの誤動作が生じる。このた
め、３点順次サンプリングの駆動回路を水平画素数の多
い表示パネルに適用して解像度を高くすることができな
い。
ク信号ＣＫＡの周期を図９（い）のように１ドット期間
τとしなければならず、水平画素数を増やすためクロッ
ク信号ＣＫＡの周波数をさらに高くしようとすると不要
輻射が発生したりロジックの誤動作が生じる。このた
め、３点順次サンプリングの駆動回路を水平画素数の多
い表示パネルに適用して解像度を高くすることができな
い。
【００２４】単純に、図５、図６の両回路を２つ並べる
回路構成では、駆動回路の占有面積が非常に大きくなり
現実に実現するには不適当である。
回路構成では、駆動回路の占有面積が非常に大きくなり
現実に実現するには不適当である。
【００２５】本発明は、このような問題点を解決するた
め、カラー表示のできるマトリクス型表示装置におい
て、隣接するＲＧＢ３点のデータをそれぞれサンプリン
グする際、３点順次サンプリングを行うモードと３点同
時サンプリングを行うモードを選択的にとることのでき
る表示装置の駆動回路を提供することを目的とする。
め、カラー表示のできるマトリクス型表示装置におい
て、隣接するＲＧＢ３点のデータをそれぞれサンプリン
グする際、３点順次サンプリングを行うモードと３点同
時サンプリングを行うモードを選択的にとることのでき
る表示装置の駆動回路を提供することを目的とする。
【００２６】
【課題を解決するための手段】上記目的を達成するた
め、本発明の表示装置の駆動回路は、１ドット期間の画
素信号が時系列的に並んだ赤色、緑色、青色各々の映像
信号をサンプリングパルスの期間に取り込み保持する保
持手段を有し、各画素を行電極、列電極の交差する位置
にマトリクス状にそれぞれ赤色、緑色、青色用の３画素
を隣接して配したものであって、３ドット期間を周期と
するクロック信号を発生する手段と、所定のパルスを発
生する手段と、前記クロック信号と前記所定のパルスと
に基づいて、６ドット期間の幅をもった制御パルスを３
ドット期間ずつ遅らせて順次生成する手段と、外部入力
されるモード信号が第１モードであれば、それぞれ２ド
ット期間の幅をもったパルスが６ドット期間を周期とし
て発生する６個のタイミングパルス信号を１ドット期間
ずつ遅らせて順次生成し、一方、前記モード信号が第２
モードであれば、いずれも常時ハイレベルとなる６個の
タイミングパルス信号を生成する手段と、前記タイミン
グパルス信号を３つずつ共通の前記制御パルスで論理積
をとって、前記サンプリングパルスを生成する手段と、
を具備している。
め、本発明の表示装置の駆動回路は、１ドット期間の画
素信号が時系列的に並んだ赤色、緑色、青色各々の映像
信号をサンプリングパルスの期間に取り込み保持する保
持手段を有し、各画素を行電極、列電極の交差する位置
にマトリクス状にそれぞれ赤色、緑色、青色用の３画素
を隣接して配したものであって、３ドット期間を周期と
するクロック信号を発生する手段と、所定のパルスを発
生する手段と、前記クロック信号と前記所定のパルスと
に基づいて、６ドット期間の幅をもった制御パルスを３
ドット期間ずつ遅らせて順次生成する手段と、外部入力
されるモード信号が第１モードであれば、それぞれ２ド
ット期間の幅をもったパルスが６ドット期間を周期とし
て発生する６個のタイミングパルス信号を１ドット期間
ずつ遅らせて順次生成し、一方、前記モード信号が第２
モードであれば、いずれも常時ハイレベルとなる６個の
タイミングパルス信号を生成する手段と、前記タイミン
グパルス信号を３つずつ共通の前記制御パルスで論理積
をとって、前記サンプリングパルスを生成する手段と、
を具備している。
【００２７】
【作用】このようにすると、６ドット期間の幅をもった
制御パルスが３ドット期間ずつ遅れて順次生成されると
ともに、６個のタイミングパルス信号を３つずつ共通の
制御パルスで論理積をとることによりサンプリングパル
スが生成されるが、モード信号が第１モードであるとき
には、６個のタイミングパルス信号に１ドット期間ずつ
遅れて２ドット期間の幅をもったパルスが６ドット期間
を周期として発生するので、２ドット期間の幅をもった
サンプリングパルスが１ドット期間ずつ遅れて順次生成
され、Ｒ、Ｇ、Ｂ各々の画素信号を保持手段が取り込む
タイミングを順次１ドット期間ずつ遅らせることができ
る（３点順次サンプリング）。一方、モード信号が第２
モードであるときには、６個のタイミングパルス信号が
いずれも常時ハイレベルであるので、６ドット期間の幅
をもったサンプリングパルスが３つずつ３ドット期間ず
つ遅れて順次生成され、Ｒ、Ｇ、Ｂ各々の画素信号を保
持手段が取り込むタイミングを同時にすることができる
（３点同時サンプリング）。したがって、モード信号を
第１モードと第２モードとに切り替えることにより、１
つの駆動回路で３点順次サンプリングと３点同時サンプ
リングとの両サンプリング方式に対応することが可能と
なる。
制御パルスが３ドット期間ずつ遅れて順次生成されると
ともに、６個のタイミングパルス信号を３つずつ共通の
制御パルスで論理積をとることによりサンプリングパル
スが生成されるが、モード信号が第１モードであるとき
には、６個のタイミングパルス信号に１ドット期間ずつ
遅れて２ドット期間の幅をもったパルスが６ドット期間
を周期として発生するので、２ドット期間の幅をもった
サンプリングパルスが１ドット期間ずつ遅れて順次生成
され、Ｒ、Ｇ、Ｂ各々の画素信号を保持手段が取り込む
タイミングを順次１ドット期間ずつ遅らせることができ
る（３点順次サンプリング）。一方、モード信号が第２
モードであるときには、６個のタイミングパルス信号が
いずれも常時ハイレベルであるので、６ドット期間の幅
をもったサンプリングパルスが３つずつ３ドット期間ず
つ遅れて順次生成され、Ｒ、Ｇ、Ｂ各々の画素信号を保
持手段が取り込むタイミングを同時にすることができる
（３点同時サンプリング）。したがって、モード信号を
第１モードと第２モードとに切り替えることにより、１
つの駆動回路で３点順次サンプリングと３点同時サンプ
リングとの両サンプリング方式に対応することが可能と
なる。
【００２８】
【実施例】本発明を実施したマトリクス型カラー表示装
置の駆動回路について、図４に示したＴＦＴ液晶表示装
置を駆動する駆動回路を例にとって図示に基づいて説明
する。本発明を実施した列駆動回路８（図４）のブロッ
ク回路図を図１に示し、これにより３点順次サンプリン
グを行う場合のタイミングチャート、３点同時サンプリ
ングを行う場合のタイミングチャートをそれぞれ図２、
図３に示す。図１、図２、図３において、従来の図４、
図５、図６、図９、図１０で示したものと同じ箇所には
同じ符号を付し説明を省略する。
置の駆動回路について、図４に示したＴＦＴ液晶表示装
置を駆動する駆動回路を例にとって図示に基づいて説明
する。本発明を実施した列駆動回路８（図４）のブロッ
ク回路図を図１に示し、これにより３点順次サンプリン
グを行う場合のタイミングチャート、３点同時サンプリ
ングを行う場合のタイミングチャートをそれぞれ図２、
図３に示す。図１、図２、図３において、従来の図４、
図５、図６、図９、図１０で示したものと同じ箇所には
同じ符号を付し説明を省略する。
【００２９】図１において、端子１１に与えられるモー
ド信号ＭＯＤＥに基づいて、パルスタイミング回路１
５、クロック決定回路１６、パルス発生回路１７は、選
択された動作モードが３点順次サンプリングか３点同時
サンプリングのいずれであるかを判断する。動作モード
が３点順次サンプリングであった場合、端子９、１０に
はそれぞれ、図２（あ）、（い）に示すスタートパルス
ＳＰ、周期が１ドット期間τのクロック信号ＣＫＩが与
えられる。
ド信号ＭＯＤＥに基づいて、パルスタイミング回路１
５、クロック決定回路１６、パルス発生回路１７は、選
択された動作モードが３点順次サンプリングか３点同時
サンプリングのいずれであるかを判断する。動作モード
が３点順次サンプリングであった場合、端子９、１０に
はそれぞれ、図２（あ）、（い）に示すスタートパルス
ＳＰ、周期が１ドット期間τのクロック信号ＣＫＩが与
えられる。
【００３０】パルスタイミング決定回路１５は、スター
トパルスＳＰを受けとり、図２（う）に示す所定のパル
ス幅を持つパルスＳＰ’を生成しＤフリップフロップＤ
１の入力端子Ｄに供給する。クロック決定回路１６は、
クロック信号ＣＫＩを変換して図２（き）に示す周期が
３ドット期間３τのクロック信号ＣＫ’を生成しＤフリ
ップフロップＤ１、Ｄ２、Ｄ３、…の端子ＣＫに供給す
る。
トパルスＳＰを受けとり、図２（う）に示す所定のパル
ス幅を持つパルスＳＰ’を生成しＤフリップフロップＤ
１の入力端子Ｄに供給する。クロック決定回路１６は、
クロック信号ＣＫＩを変換して図２（き）に示す周期が
３ドット期間３τのクロック信号ＣＫ’を生成しＤフリ
ップフロップＤ１、Ｄ２、Ｄ３、…の端子ＣＫに供給す
る。
【００３１】このように、本発明を実施した駆動回路に
おいては３点順次サンプリングする場合、１ドット期間
τを周期とするクロック信号ＣＫＩを使わずに、３ドッ
ト期間３τを周期とするクロック信号ＣＫ’で動作する
ので、入力クロック周波数が低減され不要輻射やロジッ
クの誤動作を起こすことが回避される。または、入力ク
ロック周波数が低減されたので、不要輻射やロジックの
誤動作を起こさない域で、入力クロック周波数を増やし
（１ドット期間τの値を減らし）駆動する表示パネル６
の水平画素数を増やすことができる。
おいては３点順次サンプリングする場合、１ドット期間
τを周期とするクロック信号ＣＫＩを使わずに、３ドッ
ト期間３τを周期とするクロック信号ＣＫ’で動作する
ので、入力クロック周波数が低減され不要輻射やロジッ
クの誤動作を起こすことが回避される。または、入力ク
ロック周波数が低減されたので、不要輻射やロジックの
誤動作を起こさない域で、入力クロック周波数を増やし
（１ドット期間τの値を減らし）駆動する表示パネル６
の水平画素数を増やすことができる。
【００３２】パルス発生回路１７は、スタートパルスＳ
Ｐとクロック信号ＣＫＩに基づいて、図２（く）、
（け）、（こ）、（さ）、（し）、（す）に示すように
パルス期間がτだけずれたパルスＣ１、Ｃ２、Ｃ３、Ｃ
４、Ｃ５、Ｃ６を生成する。このパルスＣ１、Ｃ２、Ｃ
３、Ｃ４、Ｃ５、Ｃ６、Ｃ１、Ｃ２、Ｃ３、…はこの順
に循環的にそれぞれ、ＡＮＤ回路１８ａ、１８ｂ、１８
ｃ、１８ｄ、１８ｅ、１８ｆ、１８ｇ、１８ｈ、１８
ｉ、…に与えられる。
Ｐとクロック信号ＣＫＩに基づいて、図２（く）、
（け）、（こ）、（さ）、（し）、（す）に示すように
パルス期間がτだけずれたパルスＣ１、Ｃ２、Ｃ３、Ｃ
４、Ｃ５、Ｃ６を生成する。このパルスＣ１、Ｃ２、Ｃ
３、Ｃ４、Ｃ５、Ｃ６、Ｃ１、Ｃ２、Ｃ３、…はこの順
に循環的にそれぞれ、ＡＮＤ回路１８ａ、１８ｂ、１８
ｃ、１８ｄ、１８ｅ、１８ｆ、１８ｇ、１８ｈ、１８
ｉ、…に与えられる。
【００３３】ＤフリップフロップＤ１は、端子ＣＫに与
えられているクロック信号ＣＫ’が立ち上がるときに入
力端子Ｄに与えられているパルスＳＰ’を取り込み、図
２（え）に示すように、パルスＳＰ’に対して時間を遅
らせたパルスＱ１を生成し、これらをＡＮＤ回路１８
ａ、１８ｂ、１８ｃの入力端子及びＤフリップフロップ
Ｄ２の入力端子Ｄに与える。ＤフリップフロップＤ２
も、端子ＣＫに与えられているクロック信号ＣＫ’が立
ち上がるときに入力端子Ｄに与えられているパルスＱ１
を取り込み、図２（お）に示すようにパルスＱ１に対し
時間を３ドット期間３τ遅らせたパルスＱ２を生成しこ
れを、ＡＮＤ回路１８ｄ、１８ｅ、１８ｆの入力端子及
びＤフリップフロップＤ３の入力端子Ｄに与える。Ｄフ
リップフロップＤ３も、端子ＣＫに与えられているクロ
ック信号ＣＫ’が立ち上がるときに入力端子Ｄに与えら
れているパルスＱ２を取り込み、図２（か）に示すよう
にパルスＱ２に対し時間を３ドット期間３τ遅らせたパ
ルスＱ３を生成しこれを、ＡＮＤ回路１８ｇ、１８ｈ、
１８ｉの入力端子及びＤフリップフロップＤ４の入力端
子Ｄに与える。次段に続くＤフリップフロップＤ４、…
も同様に動作する。
えられているクロック信号ＣＫ’が立ち上がるときに入
力端子Ｄに与えられているパルスＳＰ’を取り込み、図
２（え）に示すように、パルスＳＰ’に対して時間を遅
らせたパルスＱ１を生成し、これらをＡＮＤ回路１８
ａ、１８ｂ、１８ｃの入力端子及びＤフリップフロップ
Ｄ２の入力端子Ｄに与える。ＤフリップフロップＤ２
も、端子ＣＫに与えられているクロック信号ＣＫ’が立
ち上がるときに入力端子Ｄに与えられているパルスＱ１
を取り込み、図２（お）に示すようにパルスＱ１に対し
時間を３ドット期間３τ遅らせたパルスＱ２を生成しこ
れを、ＡＮＤ回路１８ｄ、１８ｅ、１８ｆの入力端子及
びＤフリップフロップＤ３の入力端子Ｄに与える。Ｄフ
リップフロップＤ３も、端子ＣＫに与えられているクロ
ック信号ＣＫ’が立ち上がるときに入力端子Ｄに与えら
れているパルスＱ２を取り込み、図２（か）に示すよう
にパルスＱ２に対し時間を３ドット期間３τ遅らせたパ
ルスＱ３を生成しこれを、ＡＮＤ回路１８ｇ、１８ｈ、
１８ｉの入力端子及びＤフリップフロップＤ４の入力端
子Ｄに与える。次段に続くＤフリップフロップＤ４、…
も同様に動作する。
【００３４】ＡＮＤ回路１８ａ、１８ｂ、１８ｃ、１８
ｄ、１８ｅ、１８ｆはそれぞれ、パルスＣ１とＱ１、パ
ルスＣ２とＱ１、パルスＣ３とＱ１、パルスＣ４とＱ
２、パルスＣ５とＱ２、パルスＣ６とＱ２、パルスＣ１
とＱ３、パルスＣ２とＱ３、パルスＣ３とＱ３の論理積
として図２（せ）、（そ）、（た）、（ち）、（つ）、
（て）に示すようにパルス期間がそれぞれ順次τだけ遅
れたサンプリングパルスＡｒ１、Ａｇ１、Ａｂ１、Ａｒ
２、Ａｇ２、Ａｂ２を生成しこれらをそれぞれ各サンプ
リング回路２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、
２０ｆに与える。
ｄ、１８ｅ、１８ｆはそれぞれ、パルスＣ１とＱ１、パ
ルスＣ２とＱ１、パルスＣ３とＱ１、パルスＣ４とＱ
２、パルスＣ５とＱ２、パルスＣ６とＱ２、パルスＣ１
とＱ３、パルスＣ２とＱ３、パルスＣ３とＱ３の論理積
として図２（せ）、（そ）、（た）、（ち）、（つ）、
（て）に示すようにパルス期間がそれぞれ順次τだけ遅
れたサンプリングパルスＡｒ１、Ａｇ１、Ａｂ１、Ａｒ
２、Ａｇ２、Ａｂ２を生成しこれらをそれぞれ各サンプ
リング回路２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、
２０ｆに与える。
【００３５】次段に続くＡＮＤ回路１８ｇ、１８ｈ、１
８ｉ、…も、パルスＣ１とＱ１、パルスＣ２とＱ１、パ
ルスＣ３とＱ１の論理積としてパルス期間がそれぞれ順
次τだけ遅れたサンプリングパルスＡｒ３、Ａｇ３、Ａ
ｂ３、…を生成し以下同様に動作する。パルスＣ１〜Ｃ
６はサイクリックに用いられ、パルスＣ６の次に用いら
れるパルスＣ１もパルスＣ６に対してパルス期間がτだ
けずれているので、例えばパルスＣ６によって生じる上
記サンプリングパルスＡｂ２に対し、この次にパルスＣ
１によって生じる生じるサンプリングパルスＡｒ３はパ
ルス期間がτだけ遅れる。まとめると、サンプリングパ
ルスＡｒ１、Ａｇ１、Ａｂ１、Ａｒ２、Ａｇ２、Ａｂ
２、Ａｒ３、Ａｇ３、Ａｂ３、…のパルス期間は、それ
ぞれ順次１ドット期間τずつ遅れることになる。
８ｉ、…も、パルスＣ１とＱ１、パルスＣ２とＱ１、パ
ルスＣ３とＱ１の論理積としてパルス期間がそれぞれ順
次τだけ遅れたサンプリングパルスＡｒ３、Ａｇ３、Ａ
ｂ３、…を生成し以下同様に動作する。パルスＣ１〜Ｃ
６はサイクリックに用いられ、パルスＣ６の次に用いら
れるパルスＣ１もパルスＣ６に対してパルス期間がτだ
けずれているので、例えばパルスＣ６によって生じる上
記サンプリングパルスＡｂ２に対し、この次にパルスＣ
１によって生じる生じるサンプリングパルスＡｒ３はパ
ルス期間がτだけ遅れる。まとめると、サンプリングパ
ルスＡｒ１、Ａｇ１、Ａｂ１、Ａｒ２、Ａｇ２、Ａｂ
２、Ａｒ３、Ａｇ３、Ａｂ３、…のパルス期間は、それ
ぞれ順次１ドット期間τずつ遅れることになる。
【００３６】例えばサンプリングパルスＡｒ１、Ａｇ
１、Ａｂ１のパルス期間はそれぞれτずつずれているの
で、サンプリングパルスＡｒ１、Ａｇ１、Ａｂ１によっ
てサンプリング回路２０ａ、２０ｂ、２０ｃが取り込む
映像信号ＶＲ、ＶＧ、ＶＢの画素信号Ｂｒ１、Ｂｇ１、
Ｂｂ１の映像情報はそれぞれ１画素分ずつ遅れる。従っ
て同様に、サンプリング回路２０ａ、２０ｂ、２０ｃ、
２０ｄ、２０ｅ、２０ｆ、…が保持する画素信号Ｂｒ
１、Ｂｇ１、Ｂｂ１、Ｂｒ２、Ｂｇ２、Ｂｂ２、…の映
像情報もそれぞれ１画素分ずつ遅れる。
１、Ａｂ１のパルス期間はそれぞれτずつずれているの
で、サンプリングパルスＡｒ１、Ａｇ１、Ａｂ１によっ
てサンプリング回路２０ａ、２０ｂ、２０ｃが取り込む
映像信号ＶＲ、ＶＧ、ＶＢの画素信号Ｂｒ１、Ｂｇ１、
Ｂｂ１の映像情報はそれぞれ１画素分ずつ遅れる。従っ
て同様に、サンプリング回路２０ａ、２０ｂ、２０ｃ、
２０ｄ、２０ｅ、２０ｆ、…が保持する画素信号Ｂｒ
１、Ｂｇ１、Ｂｂ１、Ｂｒ２、Ｂｇ２、Ｂｂ２、…の映
像情報もそれぞれ１画素分ずつ遅れる。
【００３７】このため、出力バッファ回路２１ａ、２１
ｂ、２１ｃ、２１ｄ、２１ｅ、２１ｆ、…が列電極２ｒ
１、２ｇ１、２ｂ１、２ｒ２、２ｇ２、２ｂ２、…に供
給する画素信号Ｓｒ１、Ｓｇ１、Ｓｂ１、Ｓｒ２、Ｓｇ
２、Ｓｂ２、…の映像情報は、それぞれ１画素分ずつず
れ長さに換算するとＬずつずれる。これらの画素信号Ｓ
ｒ１、Ｓｇ１、Ｓｂ１、Ｓｒ２、Ｓｇ２、Ｓｂ２、…を
同時に取り込んで行電極１上の各画素が映像を再生する
場合、各画素もそれぞれＬずつずれているので映像を視
認する際、ミスマッチの無い３点順次サンプリング特有
の映像が得られる。
ｂ、２１ｃ、２１ｄ、２１ｅ、２１ｆ、…が列電極２ｒ
１、２ｇ１、２ｂ１、２ｒ２、２ｇ２、２ｂ２、…に供
給する画素信号Ｓｒ１、Ｓｇ１、Ｓｂ１、Ｓｒ２、Ｓｇ
２、Ｓｂ２、…の映像情報は、それぞれ１画素分ずつず
れ長さに換算するとＬずつずれる。これらの画素信号Ｓ
ｒ１、Ｓｇ１、Ｓｂ１、Ｓｒ２、Ｓｇ２、Ｓｂ２、…を
同時に取り込んで行電極１上の各画素が映像を再生する
場合、各画素もそれぞれＬずつずれているので映像を視
認する際、ミスマッチの無い３点順次サンプリング特有
の映像が得られる。
【００３８】動作モードが３点同時サンプリングであっ
た場合、端子９、１０にはそれぞれ、図３（あ）、
（い）に示すスタートパルスＳＰ、周期が３ドット期間
３τのクロック信号ＣＫＩが与えられる。パルスタイミ
ング決定回路１５は、スタートパルスＳＰを受けとり、
図３（う）に示す所定のパルス幅を持つパルスＳＰ’を
生成しＤフリップフロップＤ１の入力端子Ｄに供給す
る。
た場合、端子９、１０にはそれぞれ、図３（あ）、
（い）に示すスタートパルスＳＰ、周期が３ドット期間
３τのクロック信号ＣＫＩが与えられる。パルスタイミ
ング決定回路１５は、スタートパルスＳＰを受けとり、
図３（う）に示す所定のパルス幅を持つパルスＳＰ’を
生成しＤフリップフロップＤ１の入力端子Ｄに供給す
る。
【００３９】クロック決定回路１６は、クロック信号Ｃ
ＫＩを変換して図３（き）に示すクロック信号ＣＫ’を
生成しＤフリップフロップＤ１、Ｄ２、Ｄ３、…の端子
ＣＫに供給する。パルス発生回路１７は、スタートパル
スＳＰとクロック信号ＣＫＩに基づいて、図３（く）、
（け）、（こ）、（さ）、（し）、（す）に示すように
常時”Ｈｉｇｈ”レベルのパルスＣ１、Ｃ２、Ｃ３、Ｃ
４、Ｃ５、Ｃ６を生成する。このパルスＣ１、Ｃ２、Ｃ
３、Ｃ４、Ｃ５、Ｃ６、Ｃ１、Ｃ２、Ｃ３、…はこの順
に循環的にそれぞれ、ＡＮＤ回路１８ａ、１８ｂ、１８
ｃ、１８ｄ、１８ｅ、１８ｆ、１８ｇ、１８ｈ、１８
ｉ、…に与えられる。
ＫＩを変換して図３（き）に示すクロック信号ＣＫ’を
生成しＤフリップフロップＤ１、Ｄ２、Ｄ３、…の端子
ＣＫに供給する。パルス発生回路１７は、スタートパル
スＳＰとクロック信号ＣＫＩに基づいて、図３（く）、
（け）、（こ）、（さ）、（し）、（す）に示すように
常時”Ｈｉｇｈ”レベルのパルスＣ１、Ｃ２、Ｃ３、Ｃ
４、Ｃ５、Ｃ６を生成する。このパルスＣ１、Ｃ２、Ｃ
３、Ｃ４、Ｃ５、Ｃ６、Ｃ１、Ｃ２、Ｃ３、…はこの順
に循環的にそれぞれ、ＡＮＤ回路１８ａ、１８ｂ、１８
ｃ、１８ｄ、１８ｅ、１８ｆ、１８ｇ、１８ｈ、１８
ｉ、…に与えられる。
【００４０】ＤフリップフロップＤ１は、端子ＣＫに与
えられているクロック信号ＣＫ’が立ち上がるときに入
力端子Ｄに与えられているパルスＳＰ’を取り込み、図
３（え）に示すように、パルスＳＰ’に対して時間を遅
らせたパルスＱ１を生成し、これらをＡＮＤ回路１８
ａ、１８ｂ、１８ｃの入力端子及びＤフリップフロップ
Ｄ２の入力端子Ｄに与える。ＤフリップフロップＤ２
も、端子ＣＫに与えられているクロック信号ＣＫ’が立
ち上がるときに入力端子Ｄに与えられているパルスＱ１
を取り込み、図３（お）に示すように時間を３ドット期
間３τずつ遅らせてパルスＱ２を生成しこれを、ＡＮＤ
回路１８ｄ、１８ｅ、１８ｆの入力端子及びＤフリップ
フロップＤ３の入力端子Ｄに与える。Ｄフリップフロッ
プＤ３も、端子ＣＫに与えられているクロック信号Ｃ
Ｋ’が立ち上がるときに入力端子Ｄに与えられているパ
ルスＱ２を取り込み、図３（か）に示すようにそれぞれ
時間を３ドット期間３τずつ遅らせてパルスＱ３を生成
しこれを、ＡＮＤ回路１８ｇ、１８ｈ、１８ｉの入力端
子及びＤフリップフロップＤ４の入力端子Ｄに与える。
次段に続くＤフリップフロップＤ４、…も同様に動作す
る。
えられているクロック信号ＣＫ’が立ち上がるときに入
力端子Ｄに与えられているパルスＳＰ’を取り込み、図
３（え）に示すように、パルスＳＰ’に対して時間を遅
らせたパルスＱ１を生成し、これらをＡＮＤ回路１８
ａ、１８ｂ、１８ｃの入力端子及びＤフリップフロップ
Ｄ２の入力端子Ｄに与える。ＤフリップフロップＤ２
も、端子ＣＫに与えられているクロック信号ＣＫ’が立
ち上がるときに入力端子Ｄに与えられているパルスＱ１
を取り込み、図３（お）に示すように時間を３ドット期
間３τずつ遅らせてパルスＱ２を生成しこれを、ＡＮＤ
回路１８ｄ、１８ｅ、１８ｆの入力端子及びＤフリップ
フロップＤ３の入力端子Ｄに与える。Ｄフリップフロッ
プＤ３も、端子ＣＫに与えられているクロック信号Ｃ
Ｋ’が立ち上がるときに入力端子Ｄに与えられているパ
ルスＱ２を取り込み、図３（か）に示すようにそれぞれ
時間を３ドット期間３τずつ遅らせてパルスＱ３を生成
しこれを、ＡＮＤ回路１８ｇ、１８ｈ、１８ｉの入力端
子及びＤフリップフロップＤ４の入力端子Ｄに与える。
次段に続くＤフリップフロップＤ４、…も同様に動作す
る。
【００４１】ＡＮＤ回路１８ａ、１８ｂ、１８ｃはそれ
ぞれ、パルスＣ１とＱ１、パルスＣ２とＱ１、パルスＣ
３とＱ１の論理積として図３（せ）、（そ）、（た）に
示すようにパルス期間が同時になったサンプリングパル
スＡｒ１、Ａｇ１、Ａｂ１、を生成し、これらをそれぞ
れ各サンプリング回路２０ａ、２０ｂ、２０ｃに与え
る。ＡＮＤ回路１８ｄ、１８ｅ、１８ｆはそれぞれ、パ
ルスＣ４とＱ２、パルスＣ５とＱ２、パルスＣ６とＱ２
の論理積として図３（ち）、（つ）、（て）に示すよう
にパルス期間が同時になったサンプリングパルスＡｒ
２、Ａｇ２、Ａｂ２を生成し、これらをそれぞれ各サン
プリング回路２０ｄ、２０ｅ、２０ｆに与える。
ぞれ、パルスＣ１とＱ１、パルスＣ２とＱ１、パルスＣ
３とＱ１の論理積として図３（せ）、（そ）、（た）に
示すようにパルス期間が同時になったサンプリングパル
スＡｒ１、Ａｇ１、Ａｂ１、を生成し、これらをそれぞ
れ各サンプリング回路２０ａ、２０ｂ、２０ｃに与え
る。ＡＮＤ回路１８ｄ、１８ｅ、１８ｆはそれぞれ、パ
ルスＣ４とＱ２、パルスＣ５とＱ２、パルスＣ６とＱ２
の論理積として図３（ち）、（つ）、（て）に示すよう
にパルス期間が同時になったサンプリングパルスＡｒ
２、Ａｇ２、Ａｂ２を生成し、これらをそれぞれ各サン
プリング回路２０ｄ、２０ｅ、２０ｆに与える。
【００４２】サンプリングパルスＡｒ１、Ａｇ１、Ａｂ
１の同時のパルス期間と、サンプリングパルスＡｒ２、
Ａｇ２、Ａｂ２の同時のパルス期間とには３ドット期間
３τの時間差ができる。次段に続くＡＮＤ回路１８ｇ、
１８ｈ、１８ｉも、パルスＣ１とＱ１、パルスＣ２とＱ
１、パルスＣ３とＱ１の論理積としてパルス期間が同時
になるサンプリングパルスＡｒ３、Ａｇ３、Ａｂ３を生
成する。このときも、サンプリングパルスＡｒ２、Ａｇ
２、Ａｂ２の同時のパルス期間と、サンプリングパルス
Ａｒ３、Ａｇ３、Ａｂ３の同時のパルス期間とには３ド
ット期間３τの時間差ができる。以後同様に、３つ続く
サンプリングパルスのパルス期間は同時になり、次に続
く３つのサンプリングパルスはパルス期間が３ドット期
間遅れる。
１の同時のパルス期間と、サンプリングパルスＡｒ２、
Ａｇ２、Ａｂ２の同時のパルス期間とには３ドット期間
３τの時間差ができる。次段に続くＡＮＤ回路１８ｇ、
１８ｈ、１８ｉも、パルスＣ１とＱ１、パルスＣ２とＱ
１、パルスＣ３とＱ１の論理積としてパルス期間が同時
になるサンプリングパルスＡｒ３、Ａｇ３、Ａｂ３を生
成する。このときも、サンプリングパルスＡｒ２、Ａｇ
２、Ａｂ２の同時のパルス期間と、サンプリングパルス
Ａｒ３、Ａｇ３、Ａｂ３の同時のパルス期間とには３ド
ット期間３τの時間差ができる。以後同様に、３つ続く
サンプリングパルスのパルス期間は同時になり、次に続
く３つのサンプリングパルスはパルス期間が３ドット期
間遅れる。
【００４３】例えばサンプリングパルスＡｒ１、Ａｇ
１、Ａｂ１のパルス期間は同時になっているので、これ
らによってサンプリング回路２０ａ、２０ｂ、２０ｃ各
々が取り込む画素信号Ｂｒ１、Ｂｇ１、Ｂｂ１は同一の
映像情報を持つことになる。このため、隣接する画素３
Ｒ、３Ｇ、３Ｂに与えられる画素信号Ｓｒ１、Ｓｇ１、
Ｓｂ１の映像情報が同一となり再生映像のずれが長さに
換算すると「０」になるにもかかわらず、画素３Ｒ、３
Ｇ、３Ｂの表示位置はＬずつずれているので不自然な３
点同時サンプリング特有の映像が得られる。
１、Ａｂ１のパルス期間は同時になっているので、これ
らによってサンプリング回路２０ａ、２０ｂ、２０ｃ各
々が取り込む画素信号Ｂｒ１、Ｂｇ１、Ｂｂ１は同一の
映像情報を持つことになる。このため、隣接する画素３
Ｒ、３Ｇ、３Ｂに与えられる画素信号Ｓｒ１、Ｓｇ１、
Ｓｂ１の映像情報が同一となり再生映像のずれが長さに
換算すると「０」になるにもかかわらず、画素３Ｒ、３
Ｇ、３Ｂの表示位置はＬずつずれているので不自然な３
点同時サンプリング特有の映像が得られる。
【００４４】またサンプリングパルスＡｂ１、Ａｒ２の
パルス期間は３ドット期間３τずれてしまうので、サン
プリングパルスＡｂ１によってサンプリング回路２０ｃ
が取り込む画素信号Ｂｂ１と、サンプリングパルスＡｒ
２によってンプリング回路２０ｄが取り込む画素信号Ｂ
ｒ２とはそれぞれ３画素分ずれることになる。このため
図４の隣接する画素３Ｂ、３ｒ’に与えられる画素信号
Ｓｂ１、Ｓｒ２も３画素分ずれ、これを長さに換算する
と３Ｌのずれとして視認されるにもかかわらず、実際の
画素３Ｂ、３ｒ’のずれは長さＬしかなく、不自然な３
点同時サンプリング特有の映像が得られる。
パルス期間は３ドット期間３τずれてしまうので、サン
プリングパルスＡｂ１によってサンプリング回路２０ｃ
が取り込む画素信号Ｂｂ１と、サンプリングパルスＡｒ
２によってンプリング回路２０ｄが取り込む画素信号Ｂ
ｒ２とはそれぞれ３画素分ずれることになる。このため
図４の隣接する画素３Ｂ、３ｒ’に与えられる画素信号
Ｓｂ１、Ｓｒ２も３画素分ずれ、これを長さに換算する
と３Ｌのずれとして視認されるにもかかわらず、実際の
画素３Ｂ、３ｒ’のずれは長さＬしかなく、不自然な３
点同時サンプリング特有の映像が得られる。
【００４５】以上説明したように、本発明を実施した図
１に示す列駆動回路８は、３点順次サンプリングを行う
動作モードと３点同時サンプリングを行う動作モードの
いずれでもユーザーの選択するモード信号ＭＯＤＥによ
って使い分けることができる。尚、本実施例ではＴＦＴ
液晶表示装置を例に説明したが、本発明を実施した表示
装置の駆動回路は他のマトリクス型表示装置も同様に動
作させることができる。
１に示す列駆動回路８は、３点順次サンプリングを行う
動作モードと３点同時サンプリングを行う動作モードの
いずれでもユーザーの選択するモード信号ＭＯＤＥによ
って使い分けることができる。尚、本実施例ではＴＦＴ
液晶表示装置を例に説明したが、本発明を実施した表示
装置の駆動回路は他のマトリクス型表示装置も同様に動
作させることができる。
【００４６】
【発明の効果】上述したように、本発明によれば、３点
順次サンプリングか３点同時サンプリングかのサンプリ
ング方式を外部より選択できるため使用者の使用方法、
使用意図によりサンプリング方式を自由に選択すること
が可能となる。
順次サンプリングか３点同時サンプリングかのサンプリ
ング方式を外部より選択できるため使用者の使用方法、
使用意図によりサンプリング方式を自由に選択すること
が可能となる。
【００４７】また、一般に比較的水平画素数が少ない場
合が３点順次サンプリングの方法を用い、比較的水平画
素数が多い場合が３点同時サンプリングの方法を用いる
が、これらの方法の他にその逆の組合せとして、比較的
水平画素数が少ない場合に３点同時サンプリングの方法
を用い、比較的水平画素数が多い場合に３点順次サンプ
リングの方法を用いるように４つの組合せについていず
れでも自由に選択でき、各組合せ毎に専用の駆動回路を
設けていた従来と比較して、製造工程数を減らすことが
でき大幅なコストダウンとなる。
合が３点順次サンプリングの方法を用い、比較的水平画
素数が多い場合が３点同時サンプリングの方法を用いる
が、これらの方法の他にその逆の組合せとして、比較的
水平画素数が少ない場合に３点同時サンプリングの方法
を用い、比較的水平画素数が多い場合に３点順次サンプ
リングの方法を用いるように４つの組合せについていず
れでも自由に選択でき、各組合せ毎に専用の駆動回路を
設けていた従来と比較して、製造工程数を減らすことが
でき大幅なコストダウンとなる。
【００４８】さらに、従来の両サンプリング方式の駆動
回路を単純に実装することに較べその駆動回路の占有面
積を大幅に縮小することができる。
回路を単純に実装することに較べその駆動回路の占有面
積を大幅に縮小することができる。
【００４９】さらにまた、両サンプリング方式において
３ドット期間３τを周期とするクロック信号で動作する
ので、表示装置における入力クロック周波数が下がるた
め不要輻射を防止できるのでテレビジョン受像器等の表
示装置の駆動にも応用でき汎用性が良くなる。
３ドット期間３τを周期とするクロック信号で動作する
ので、表示装置における入力クロック周波数が下がるた
め不要輻射を防止できるのでテレビジョン受像器等の表
示装置の駆動にも応用でき汎用性が良くなる。
【００５０】特に、本発明によりクロック周波数が１／
３になるので、不要輻射を伴わない域でクロック周波数
を増やす余裕ができ（１ドット期間τの値を減らす余裕
ができ）さらに水平画素数を増やすことが可能となり解
像度を上げることができる。
３になるので、不要輻射を伴わない域でクロック周波数
を増やす余裕ができ（１ドット期間τの値を減らす余裕
ができ）さらに水平画素数を増やすことが可能となり解
像度を上げることができる。
【図１】 本発明を実施した列駆動回路のブロック回路
図。
図。
【図２】 本発明を実施した列駆動回路によって３点順
次サンプリングを行う場合のタイミングチャート。
次サンプリングを行う場合のタイミングチャート。
【図３】 本発明を実施した列駆動回路によって３点同
時サンプリングを行う場合のタイミングチャート。
時サンプリングを行う場合のタイミングチャート。
【図４】 ＴＦＴ液晶表示装置のブロック回路図。
【図５】 従来の３点順次サンプリングを行う列駆動回
路のブロック回路図。
路のブロック回路図。
【図６】 従来の３点同時サンプリングを行う列駆動回
路のブロック回路図。
路のブロック回路図。
【図７】 サンプリング回路の回路図。
【図８】 出力バッファ回路の回路図。
【図９】 従来の３点順次サンプリングを行う列駆動回
路におけるタイミングチャート。
路におけるタイミングチャート。
【図１０】 従来の３点同時別サンプリングを行う列駆
動回路におけるタイミングチャート。
動回路におけるタイミングチャート。
１ 行電極 ２ 列電極 ３ 画素 ３Ｒ 画素 ３Ｒ’ 画素 ３Ｇ 画素 ３Ｂ 画素 ４ 画素電極 ５ ＴＦＴ （Ｇゲート Ｓソース Ｄドレイン） ６ 表示パネル ７ 行電極駆動回路 ８ 列電極駆動回路 ９ 端子 １０ 端子 １１ 端子 １２ 端子 １３ 端子 １４ 端子 １５ パルスタイミング決定回路 １６ クロック決定回路 １７ パルス発生回路 １８ ＡＮＤ回路 （ａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ、
ｈ、ｉ、…） １９ 端子 ２０ サンプリング回路 （ｒ、ｇ、ｂ） ２１ 出力バッファ回路 ２２ パルス幅決定回路 ２２’ パルス幅決定回路 ２３ ＴＦＴ （Ｇゲート Ｓソース Ｄドレイン） ２４ サンプリングコンデンサ ２５ 端子 ２６ 端子 ２７ 端子 ２８ ＴＦＴ （Ｇゲート Ｓソース Ｄドレイン） ２９ ホールドコンデンサ ３０ アンプ ３１ 端子 ３２ 端子 ３３ 端子 Ｄ１ Ｄフリップフロップ Ｄ２ Ｄフリップフロップ Ｄ３ Ｄフリップフロップ Ｄ４ Ｄフリップフロップ ＤＡ１ Ｄフリップフロップ ＤＡ２ Ｄフリップフロップ ＤＡ３ Ｄフリップフロップ ＤＡ４ Ｄフリップフロップ ＤＡ５ Ｄフリップフロップ ＤＡ６ Ｄフリップフロップ ＤＢ１ Ｄフリップフロップ ＤＢ２ Ｄフリップフロップ Ｄ 入力端子 ＣＫ 端子 Ｑ 出力端子 ＳＰ スタートパルス ＶＲ 映像信号 ＶＧ 映像信号 ＶＢ 映像信号 Ｓｒ 画素信号 Ｓｇ 画素信号 Ｓｂ 画素信号 Ｌ 長さ τ １ドット時間 ３τ ３ドット時間 ＣＫＩ クロック信号 ＣＫ’ クロック信号 ＣＫＡ クロック信号 ＣＫＢ クロック信号 ＳＰ’ パルス ＳＰＡ パルス ＳＰＢ パルス Ｑ１ パルス Ｑ２ パルス Ｑ３ パルス ＱＡ１ パルス ＱＡ２ パルス ＱＡ３ パルス ＱＡ４ パルス ＱＡ５ パルス ＱＡ６ パルス ＱＢ１ パルス ＱＢ２ パルス Ｃ１ パルス Ｃ２ パルス Ｃ３ パルス Ｃ４ パルス Ｃ５ パルス Ｃ６ パルス Ａｒ１ サンプリングパルス Ａｇ１ サンプリングパルス Ａｂ１ サンプリングパルス Ａｒ２ サンプリングパルス Ａｇ２ サンプリングパルス Ａｂ２ サンプリングパルス Ａｒ３ サンプリングパルス Ａｇ３ サンプリングパルス Ａｂ３ サンプリングパルス ＯＥ ホールドパルス Ｂｒ１ 画素信号 Ｂｇ１ 画素信号 Ｂｂ１ 画素信号 Ｂｒ２ 画素信号 Ｂｇ２ 画素信号 Ｂｂ２ 画素信号 Ｓｒ１ 画素信号 Ｓｇ１ 画素信号 Ｓｂ１ 画素信号 Ｓｒ２ 画素信号 Ｓｇ２ 画素信号 Ｓｂ２ 画素信号 ＭＯＤＥ モード信号
ｈ、ｉ、…） １９ 端子 ２０ サンプリング回路 （ｒ、ｇ、ｂ） ２１ 出力バッファ回路 ２２ パルス幅決定回路 ２２’ パルス幅決定回路 ２３ ＴＦＴ （Ｇゲート Ｓソース Ｄドレイン） ２４ サンプリングコンデンサ ２５ 端子 ２６ 端子 ２７ 端子 ２８ ＴＦＴ （Ｇゲート Ｓソース Ｄドレイン） ２９ ホールドコンデンサ ３０ アンプ ３１ 端子 ３２ 端子 ３３ 端子 Ｄ１ Ｄフリップフロップ Ｄ２ Ｄフリップフロップ Ｄ３ Ｄフリップフロップ Ｄ４ Ｄフリップフロップ ＤＡ１ Ｄフリップフロップ ＤＡ２ Ｄフリップフロップ ＤＡ３ Ｄフリップフロップ ＤＡ４ Ｄフリップフロップ ＤＡ５ Ｄフリップフロップ ＤＡ６ Ｄフリップフロップ ＤＢ１ Ｄフリップフロップ ＤＢ２ Ｄフリップフロップ Ｄ 入力端子 ＣＫ 端子 Ｑ 出力端子 ＳＰ スタートパルス ＶＲ 映像信号 ＶＧ 映像信号 ＶＢ 映像信号 Ｓｒ 画素信号 Ｓｇ 画素信号 Ｓｂ 画素信号 Ｌ 長さ τ １ドット時間 ３τ ３ドット時間 ＣＫＩ クロック信号 ＣＫ’ クロック信号 ＣＫＡ クロック信号 ＣＫＢ クロック信号 ＳＰ’ パルス ＳＰＡ パルス ＳＰＢ パルス Ｑ１ パルス Ｑ２ パルス Ｑ３ パルス ＱＡ１ パルス ＱＡ２ パルス ＱＡ３ パルス ＱＡ４ パルス ＱＡ５ パルス ＱＡ６ パルス ＱＢ１ パルス ＱＢ２ パルス Ｃ１ パルス Ｃ２ パルス Ｃ３ パルス Ｃ４ パルス Ｃ５ パルス Ｃ６ パルス Ａｒ１ サンプリングパルス Ａｇ１ サンプリングパルス Ａｂ１ サンプリングパルス Ａｒ２ サンプリングパルス Ａｇ２ サンプリングパルス Ａｂ２ サンプリングパルス Ａｒ３ サンプリングパルス Ａｇ３ サンプリングパルス Ａｂ３ サンプリングパルス ＯＥ ホールドパルス Ｂｒ１ 画素信号 Ｂｇ１ 画素信号 Ｂｂ１ 画素信号 Ｂｒ２ 画素信号 Ｂｇ２ 画素信号 Ｂｂ２ 画素信号 Ｓｒ１ 画素信号 Ｓｇ１ 画素信号 Ｓｂ１ 画素信号 Ｓｒ２ 画素信号 Ｓｇ２ 画素信号 Ｓｂ２ 画素信号 ＭＯＤＥ モード信号
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 3/36 G02F 1/133 510 H04N 9/31
Claims (1)
- 【請求項１】 １ドット期間の画素信号が時系列的に並
んだ赤色、緑色、青色各々の映像信号をサンプリングパ
ルスの期間に取り込み保持する保持手段を有し、各画素
を行電極、列電極の交差する位置にマトリクス状にそれ
ぞれ赤色、緑色、青色用の３画素を隣接して配した表示
装置の駆動回路において、 ３ドット期間を周期とするクロック信号を発生する手段
と、所定の パルスを発生する手段と、 前記クロック信号と前記所定のパルスとに基づいて、６
ドット期間の幅をもった制御パルスを３ドット期間ずつ
遅らせて順次生成する手段と、外部入力される モード信号が第１モードであれば、それ
ぞれ２ドット期間の幅をもったパルスが６ドット期間を
周期として発生する６個のタイミングパルス信号を１ド
ット期間ずつ遅らせて順次生成し、一方、前記モード信
号が第２モードであれば、いずれも常時ハイレベルとな
る６個のタイミングパルス信号を生成する手段と、 前記タイミングパルス信号を３つずつ共通の前記制御パ
ルスで論理積をとって、前記サンプリングパルスを生成
する手段と、 を具備することを特徴とする表示装置の駆動回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03201493A JP3202384B2 (ja) | 1993-02-22 | 1993-02-22 | 表示装置の駆動回路 |
| US08/199,465 US5418547A (en) | 1993-02-22 | 1994-02-22 | Driving circuit for display devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03201493A JP3202384B2 (ja) | 1993-02-22 | 1993-02-22 | 表示装置の駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06250608A JPH06250608A (ja) | 1994-09-09 |
| JP3202384B2 true JP3202384B2 (ja) | 2001-08-27 |
Family
ID=12347011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03201493A Expired - Fee Related JP3202384B2 (ja) | 1993-02-22 | 1993-02-22 | 表示装置の駆動回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5418547A (ja) |
| JP (1) | JP3202384B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101940741B1 (ko) | 2017-05-31 | 2019-01-21 | 주식회사 디오 | 치아교정용 바이트가이드 |
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| JP2827867B2 (ja) * | 1993-12-27 | 1998-11-25 | 日本電気株式会社 | マトリックス表示装置のデータドライバ |
| US5796378A (en) * | 1994-03-29 | 1998-08-18 | Casio Computer Co., Ltd. | Birifringence control type liquid crystal display device and apparatus and method of driving the same |
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| US5949397A (en) * | 1994-08-16 | 1999-09-07 | Semiconductor Energy Laboratory Co., Ltd. | Peripheral driver circuit of Liquid crystal electro-optical device |
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| WO1996024123A1 (fr) | 1995-02-01 | 1996-08-08 | Seiko Epson Corporation | Affichage a cristaux liquides et ses procedes de commande et de verification |
| US5748167A (en) * | 1995-04-21 | 1998-05-05 | Canon Kabushiki Kaisha | Display device for sampling input image signals |
| JP3148972B2 (ja) * | 1995-06-01 | 2001-03-26 | キヤノン株式会社 | カラー表示装置の駆動回路 |
| JP3518086B2 (ja) * | 1995-09-07 | 2004-04-12 | ソニー株式会社 | 映像信号処理装置 |
| US6280352B1 (en) * | 2000-08-23 | 2001-08-28 | Athletics Project Inc. | Apparatus and method for performing timed basketball drills |
| KR100502914B1 (ko) * | 2003-05-07 | 2005-07-21 | 삼성에스디아이 주식회사 | 플라즈마 디스플레이 패널에서의 어드레스 데이터 처리장치 및 그 방법과, 그 방법을 포함하는 프로그램이저장된 기록매체 |
| US6888347B2 (en) * | 2003-09-12 | 2005-05-03 | General Electric Company | Omnidirectional eddy current probes, array probes, and inspection systems |
| US7015473B2 (en) * | 2003-09-30 | 2006-03-21 | General Electric Company | Method and apparatus for internal feature reconstruction |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03158895A (ja) * | 1989-11-17 | 1991-07-08 | Fujitsu Ltd | カラーマトリクス表示装置 |
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-
1993
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1994
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|---|---|---|---|---|
| KR101940741B1 (ko) | 2017-05-31 | 2019-01-21 | 주식회사 디오 | 치아교정용 바이트가이드 |
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|---|---|
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| JPH06250608A (ja) | 1994-09-09 |
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