JP3182417B2 - 発振器を含む同期化回路 - Google Patents

発振器を含む同期化回路

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JP3182417B2
JP3182417B2 JP17282290A JP17282290A JP3182417B2 JP 3182417 B2 JP3182417 B2 JP 3182417B2 JP 17282290 A JP17282290 A JP 17282290A JP 17282290 A JP17282290 A JP 17282290A JP 3182417 B2 JP3182417 B2 JP 3182417B2
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/14—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted

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  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronizing For Television (AREA)

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、発振器と、入ってくる同期化信号を受信す
るためにこの回路の入力端子へ結合された第１入力端子
と、発振器から得られる信号を受信するための第２入力
端子と、発振器信号の周波数と位相との両方またはいず
れか一方を制御するために発振器の制御入力端子へ制御
信号を供給するための出力端子とを有する位相弁別器と
を含み、入ってくる同期化信号が存在するか否かを確証
するためにこの回路の入力端子へ結合された同期化信号
検出器を更に含む同期化回路に関するものである。
（従来の技術） そのような同期化回路は米国特許第3,882,412号に開
示されている。この先行技術回路では、発振器の制御入
力端子へ印加される制御信号が、形成された制御ループ
の安定状態において、位相弁別器の入力信号が実質的に
同期しているように変化する。この回路は前記入力信号
間の位相差に依存する計数値を有するカウンターにより
構成されたメモリを具えている。所定の定数で入ってく
る同期化信号が脱落する場合には、そのとき、同期化信
号検出器に応答して、カウンターの瞬時値が記憶され、
且つ発振器へ印加される。従って、入ってくる信号がな
いかぎり、この制御が動作され続けるので、発振器は自
由ではなくて、入ってくる信号が消滅した瞬間と同じ方
法で発振し続ける。
この先行技術回路の目的は、非常に正確に動作してい
る発振器で発生し得る変化であって、温度及び経年効果
により起こされる変化を補償することである。これらは
一般に小さくて緩慢な変化であるから、入ってくる同期
化信号がない場合には発振器信号の周波数はこの信号の
存在する場合の周波数から非常に少ししか離れない。そ
のような高い安定性は必要でないかまたは可能でない、
例えば消費者装置における用途においては、しかしなが
ら、入ってくる信号が脱落するかあるいは少なくとも弱
くなった瞬間に、制御信号が目標値に対して大きい差を
明示できることがあり得る。この装置がメモリを設けら
れたそのような同期化回路を含む場合には、同期化信号
が弱められた期間に対して、この発振器信号が目標値か
ら離れた周波数を持ち続ける。これは容認し難い結果を
有し得る。例えば、装置が画像表示装置である場合に
は、表示された画像は見ることができない。それに加え
て、同期化信号の再出現の後に、あるいはこの信号が再
び動作できる強さを有する瞬間の後に、制御に引き入れ
るために必要な時間が、容認し難い長さになり得る。
（発明が解決しようとする課題） 本発明の目的は、これらの欠点を有しない上記に定義
された種類の同期化信号を提供することであり、またそ
の目的のために、本発明による回路は位相弁別器の出力
端子における信号と基準との間の差を減少させるための
補助回路により特徴付けられており、その補助回路は入
ってくる同期化信号がない場合に同期化信号検出器に応
答して、位相弁別器出力端子において活性であり、反対
の場合には不活性である。
それ故に、同期化信号がない場合に、あるいはこの信
号が弱い場合に、本発明による手段は位相弁別器の出力
端子が、雑音あるいは位相弁別器内の漏洩電流により決
定されない限定された信号値を有することを提供する。
その後に、適当な強さの同期化信号がこの回路の入力端
子に得られる場合には、この回路が非常に急速に引き入
れして、その結果としてこの発振器は入ってくる同期化
信号と同じ周波数及び実質的に同じ位相を呈する。本発
明による手段は、制御ループの感度が同期化信号のない
場合に低減されることを保証する。従ってこのループは
この信号が存在する場合には非常に高い利得用に寸法決
めされるので、ループの安定状態では位相誤差は実質的
に零である。
この補助回路は、位相弁別器の出力端子と基準との間
に配設されたスイッチと直列に抵抗を準備するための回
路であり得て、同期化信号検出器により制御可能であ
る。
好適には、本発明による回路は、その補助回路が位相
弁別器の出力端子における信号と零における基準との間
の差を維持するための制御回路であることを特徴とす
る。それを通る小さい電流で発振器の引き入れを可能に
する電圧降下を充分に生じるように、前記抵抗は言い換
えれば非常に高い値を有する。そのような抵抗は集積回
路内に集積することが難しい。丁度提案された手段を使
用した場合には、その補助回路は前記抵抗として動作し
て、且つ集積するのが極めて容易である。
好都合にも、入ってくる信号が存在する場合には、位
相弁別器の第２入力端子における信号が実質的にその同
期化信号と同じ周波数を有する値を有するように、基準
が選択され得る。これが同期化信号の再出現に際して引
き入れ時間を更に一層減少させる。
同期化信号検出器は先行技術回路の検出器と同じ構造
のものであってもよい。好都合にも、この検出器は入っ
てくる同期化信号と発振器から得られる信号とを受信す
るための一致段として実効あるものにされてもよく、例
えばこの場合にはそのような段が例えばこの回路の一定
の量を切り換えるために既に存在している。既知のよう
に、そのような段に応答して、ループ利得が二つの値の
間で切り換えられ得る。
（実施例） 以下、添付の図面を参照しつつ、例を用いて本発明を
一層詳細に説明する。
図は本発明に関連する、画像表示装置、例えばテレビ
ジョン受信機用のライン同期化回路の関連部分を示す。
ここでは、NMOS型の２個の電界効果トランジスタ１及び
２が位相弁別器PDの部分を形成する。トランジスタ１及
び２は発振器OSにより供給される信号により対称的に駆
動され、言い換えれば逆位相である信号がこれらのトラ
ンジスタのゲートへ印加される。両方のソースが相互接
続されて且つ３個の別のNMOSトランジスタ3,4及び５の
ドレイン電極へ接続される。トランジスタ１のドレイン
は、エミッタが抵抗７を介して供給電圧源VBの正極へ接
続されているpnp型のバイポーラ・トランジスタ６のベ
ースとコレクタとへ接続される。同じような方法で、ト
ランジスタ２のドレインは、エミッタが抵抗９を介して
前記正極へ接続されているpnpトランジスタ８のベース
とコレクタとへ接続される。電圧源VBの負極は接地され
ている。トランジスタ3,4及び５のソースは相互接続さ
れて、２個のバイポーラ・npnトランジスタ10及び11の
コレクタと、ゲートが正の直流電圧へ接続され且つドレ
インが電圧源VBへ接続されたNMOSトランジスタ12のソー
スとへ接続される。抵抗13がトランジスタ10のベースへ
接続され、抵抗14がエミッタへ接続される。抵抗15がト
ランジスタ11のエミッタへ接続される。抵抗13,14及び1
5は、それらの他方の端子を接地されている。トランジ
スタ11のベースは入力端子16と２個のNMOSトランジスタ
17及び18のソースとへ接続される。端子16が本回路用の
入力端子を構成し、同期化信号分離段SPの出力端子がそ
こへ接続されている。トランジスタ17及び18のドレイン
電極は相互接続されて、トランジスタ10のベースへ接続
される。トランジスタ３のゲートはゲート・パルス発生
器GTの出力端子へ接続される。トランジスタ４と17との
ゲートが相互接続されて且つ制御段CTの出力端子へ接続
される。最後に、トランジスタ５と18とのゲートが相互
接続されて且つ一致段COの出力端子へ接続される。
動作については、正常な環境においては、位相弁別器
PDの入力信号が存在し、もっと詳細に言えば発振器OSか
ら生じている信号は入ってくるビデオ信号から得られ、
且つライン同期化信号は同期化信号分離段SPから生じて
いる。この同期化回路の同期化された状態、即ちトラン
ジスタ１及び２のゲート間の発振器信号は入ってくる時
間同期化パルスと同じ周波数で且つ実質的に同じ位相の
信号である状態では、トランジスタ３と11とがそのよう
なパルスの発生の間導通状態であり、一方トランジスタ
4,5,17,及び18はこれらのトランジスタのゲートに存在
する信号より非導通状態に維持され、その結果としてト
ランジスタ10もまた非導通状態である。前記同期化され
た状態では、発振器信号のパルス縁は同期化パルスの実
質的に中間に生じる。それに先立ってトランジスタ１及
び２の一方が導通し、その後に他方のトランジスタが導
通する。
トランジスタ１のドレインも、エミッタが抵抗20へ接
続されているpnpトランジスタ19のベースへ接続され、
トランジスタ２のドレインも、エミッタが抵抗22へ接続
されているpnpトランジスタ21のベースへ接続される。
抵抗20と22との他方の端子は電圧源VBへ接続されてい
る。npnトランジスタ23のベースとコレクタとが相互接
続されてトランジスタ21のコレクタと別のnpnトランジ
スタ24のベースとへ接続される。トランジスタ23のエミ
ッタが抵抗25を介して接地され、トランジスタ24のエミ
ッタが抵抗26を介して接地される。トランジスタ24のコ
レクタが、トランジスタ19のコレクタと前述の回路の構
成要素の大部分が部品を形成している集積回路の端子Ａ
とへ接続される。点Ａはループ・フィルタLFが接続され
ている位相弁別器PDの出力端子を構成する。ループ・フ
ィルタLFは、例えば点Ａと接地との間に配置された第１
コンデンサ27と、第２コンデンサ28と抵抗29との直列回
路とによって構成され、その直列回路はコンデンサ27と
並列に設置されている。
トランジスタ６及び19が一方でトランジスタ１及びト
ランジスタ８と21とのコレクタ電流に対する電流ミラー
回路を形成し、他方でトランジスタ23及び24がトランジ
スタ２のコレクタ電流に対する電流ミラー回路を形成す
る。ライン同期化パルスの発生の最初の半分の間は前記
コレクタ電流のうちの一方が流れ、それに応答してトラ
ンジスタ19と24のうちの一方が、ループ・フィルタLFの
コンデンサを充電あるいは放電するためにそれぞれ導通
状態になり、同期化パルスの発生の次の半分の間は他方
のコレクタ電流が流れ、それに応答してそれぞれコンデ
ンサが放電あるいは充電される。点Ａに存在する電圧か
ら得られる電圧が発振器OSの制御入力端子30へ印加され
る。位相弁別器PDとループ・フィルタLF及び発振器OSを
具えている位相制御ループの同期化状態においては、同
期化パルスの発生している間は前記電圧がパルスの中心
に対して対称である三角の形を有する。周期の残りの部
分では、トランジスタ19と24とは非導通状態であり、こ
の電圧はその三角形の終わりでの値に概略保ち、前記電
圧は発振器信号の周波数と位相とを正しい値に維持する
ための制御電圧である。この対称が妨害された場合に
は、充電と放電とが起こる期間がもはや相互に等しくな
くなり、その結果同期化パルスの発生の後に、同期化さ
れた状態で制御電圧が有するのと別の値を有する制御電
圧となる。それで制御がそのうちに対称が回復されるこ
とを保証して、そのその結果として発振器信号の縁が再
びパルスの中心と一致する。
ゲート・パルス発生器GTが発振器OSへ結合されてい
て、発振器信号から得られ且つ期間がライン同期化パル
スの期間よりもいくらか長いゲート・パルスを発生す
る。この制御ループの同期化された状態では、ゲート・
パルスは同期化パルスの中心に対して対称的に置かれ
る。この状態が少なくとも存在しているかどうかが一致
段COによって確かめられる。その目的のために、ライン
同期化パルスと発振器信号、例えば前記ゲート・パルス
から得られるパルスとが一致段COへ印加される。一致段
COへ印加されるパルスの発生の期間の少なくとも一部の
間に、一致が一回あるいは既定の回数起こった場合に
は、一致段COは信号を発生せず、それでトランジスタ５
と18とは非導通状態のままである。ゲート・パルスの発
生の間導通状態に維持されているトランジスタ３によっ
て、位相弁別器PDがゲート・パルスの発生の間のみ動作
できることが保証される。それと対照的に、不一致が検
出された場合には、一致段COがトランジスタ５と18とを
導通状態になるようにする正の直流電圧を発生する。ラ
イン同期化パルスの発生の間、トランジスタ10と11とが
導通する。トランジスタ５が導通しているので、ゲート
・パルスは影響がなく、位相弁別器PDは全体期間の間動
作でき、且つ両トランジスタ10と11とが導通しているの
で、この制御ループは一層高い利得を有する。制御段CT
から発生している信号によって、例えば、ビデオ・レコ
ーダからのビデオ信号の受信に一致であるか不一致であ
るかという事実に無関係に、動作の同じモードがトラン
ジスタ４と17とを導通状態にすることにより得られる。
上に記載した全ての事実は、この技術に熟達して人々
には既知である。この回路は更に、例えばフィールド帰
線期間の間回路の動作のモードを切り換えるために、所
定の環境ではループ利得を切り換えるため等の、別の従
来技術の条項を含んでもよい。
保護抵抗31の直列回路と、３個のnpnトランジスタ32,
33及び34のコレクタ〜エミッタ通路と、及び抵抗35とが
電圧源VBの正極と接地との間に配設されている。トラン
ジスタ32のベースは正電圧V1へ接続されている。トラン
ジスタ33のベースとコレクタとは相互接続されており、
トランジスタ34のベースは正の直流電圧へ接続されてい
る。点Ａが、ソース・フォロワーとして動作し、且つソ
ースが電流源36′と差動増幅器37の非反転入力端子とへ
接続されている、NMOSトランジスタ36のゲートへ接続さ
れている。トランジスタ32のエミッタとトランジスタ33
との接続点Ｂが、ソース・フォロワーとして動作し、且
つソースが電流源38′と差動増幅器37の反転入力端子と
へ接続されている、NMOSトランジスタ38のゲートへ接続
されている。差動増幅器37の出力端子が発振器OSの制御
入力端子30へ接続される。Vbeが導通しているトランジ
スタ32のベース〜エミッタしきい電圧を表現しているV1
−Vbeに等しい電圧が接続点Ｂに存在する。ループの同
期化された状態では、制御ループの働きによって、差動
増幅器37の入力電圧は、実質的に同じ値を有し、その結
果としてＡ点における電圧は接続点Ｂにおける電圧にほ
とんど等しい。差動増幅器37の出力電圧は発振器OS用の
制御電圧であり、且つ同期化された状態では実質的に零
であって、そのためにトランジスタ１及び２へ印加され
る発振器信号は、ライン同期化信号と同じ周波数と実質
的に同じ位相とを有し、発振器信号はライン周波数また
はその倍数を有している。後者の場合には分周器が発振
器と位相弁別器PDとの間に配設される。この回路により
得られたライン信号は、画像表示管内の一つ又はそれ以
上の電子ビームの水平方向での偏向のために、図示して
ないライン偏向回路Ｈへ付加的に印加される。
入ってくるライン同期化信号が脱落した場合、あるい
はこの信号が非常に弱い場合には、同期化信号分離段SP
の出力端子には多大の雑音が存在する。この環境では、
ループ・フィルタLFのコンデンサ27及び28が放電するの
で、且つループ・フィルタLFにより積分され且つ本質的
に温度に対して変化する全ての種類の漏洩電流が流れる
ので、別の手段なしでは、点Ａにおける電圧がしばらく
後にはもはや規定されなくなる。これにより、Ａ点にお
ける電圧が正しくない値をとり得て、その結果として発
振器OSはもはや、有意の強さのライン同期化信号の回復
に際して引き入れ問題を起こし得る正しい周波数では発
振できない。
今述べた場合においてさえも制御電圧が明確に規定さ
れた電圧を有することを保証するために、この回路は、
本発明に従って、以下の構成要素を具える。点Ａが、ソ
ースが別のNMOSトランジスタ40のソースとnpnトランジ
スタ41のコレクタとへ接続されている、NMOSトランジス
タ39のゲートへ接続される。トランジスタ41のエミッタ
は抵抗42へ接続され、ベースは抵抗43とNMOSトランジス
タ44のソースとへ接続されている。トランジスタ44のゲ
ートは一致段COの出力端子へ接続され、ドレインはトラ
ンジスタ34のベースも接続されている電圧へ接続されて
いる。抵抗42と43との他端は接地されている。トランジ
スタ39のドレインは、ベースがトランジスタ８のコレク
タへ接続され且つコレクタが電圧源VBへ接続されてい
る、npnトランジスタ45のエミッタへ接続されている。
同様に、トランジスタ40のドレインは、ベースがトラン
ジスタ６のコレクタへ接続され且つコレクタが電圧源VB
へ接続されている、npnトランジスタ46のエミッタへ接
続されている。トランジスタ40のゲートは接続点Ｂへ接
続される。
一致段COが一致を検出した場合には、トランジスタ44
のゲートにおける電圧は零であり、このトランジスタは
切り離される。トランジスタ39,40,41,45及び46も切り
離され、発振器OSの制御は先に説明した方法で影響され
る。それと対照的に、例えばこの回路の入力端子16にラ
イン同期化信号が存在しないために、一致が検出されな
い場合には、トランジスタ44のゲートが正の直流電圧へ
接続される。トランジスタ44と41とが導通状態となり、
トランジスタ39と40とにより構成される差動増幅器を動
作できるようにする。電流I1がトランジスタ39と45とを
通って流れ、電流I2がトランジスタ40と46とを通って流
れる。それに応答して、βがこのトランジスタの電流増
幅率である、トランジスタ８から発生する電流I1/βが
トランジスタ45のベースへ流れ、且つトランジスタ６か
ら発生する電流I2/βがトランジスタ46のベースを通っ
て流れる。この状態においては、同じ集積回路の一部を
形成する両トランジスタの電流増幅率は同じであると想
定する。点Ａにおける電圧が目標値V1−Vbe以上に増大
した場合には、電流I1が増大し、電流I2が減少する。そ
れ故に、トランジスタ８のコレクタ電流が増大し、一方
トランジスタ６のコレクタ電流は減少する。これはコン
デンサ27と28とを充電するために点Ａへ流れるトランジ
スタ19のコレクタ電流が減少し、一方このコンデンサを
放電するためにＡ点から流れるトランジスタ24のコレク
タ電流は増大し、これが点Ａにおける電圧の増大を妨害
することを意味する。あらゆる減少が同様の方法で妨害
される。このことから、要素39〜46が全体として補助制
御のための回路ACを形成し、それで一致段CO内で不一致
の場合には、点ＡとＢとの間の電圧差がこの差を減少さ
せる目的を有して位相弁別器内に付加的な（オフセッ
ト）電流を生じ、その結果として差動増幅器37の入力電
圧は実質的に等しくなって、発振器信号は実質的に正し
い周波数を有する。この目的のために点Ａへ結合される
別々の電源を選択することができる。点ＡとＢとにおけ
る電圧の間の電圧差がこの差に依存する電流差を発生す
るので、補助制御回路ACは点ＡとＢとの間の位相弁別器
の出力端子へ接続される抵抗として動作できる。この人
工的な抵抗は大体数百キロ・オームの極めて高い値を有
する。この抵抗を通って流れる電流が小さくても、この
発振器を急速に引き入れるような両端間の電圧降下を生
じるのに充分である。この抵抗は不一致の場合にのみ存
在し、一致検出器はその目的に対して同期化信号が存在
するか否かを指示しなければならない。補助制御回路AC
は前記検出器により動作される制御可能なスイッチと直
列配置されたオーミック抵抗によって置き換えられ得る
ことは明らかであり、この形成された直列回路が点Ａと
Ｂとの間に配置される。しかしながらそれは抵抗値が高
いという観点から集積することができず、そのためにこ
の集積回路へ接続するための付加的な端子が必要にな
る。点ＡとＢとの間に抵抗を使用することにより、この
制御ループの直流電流利得、従ってそれの感度が、同期
化信号のない場合には減少される。この手段のおかげ
で、この信号の存在における非常に高い利得に対してル
ープが寸法決めされ得るので、このループの安定状態に
おいては、位相誤差が非常に小さい。
図示した回路は付加的に、ベースが電圧V1へ接続さ
れ、エミッタが点Ａへ接続され、且つコレクタが他方の
端子が接地されている抵抗48へ接続されているpnpトラ
ンジスタ47と同時に、ベースとエミッタとが相互接続さ
れてトランジスタ33のエミッタへ接続され、且つコレク
タが点Ａへ接続されているnpnトランジスタ49を含んで
いる。これらのトランジスタは、点Ａにおける電圧の起
こり得る変動を制限するために設けられている。制御手
順の間に点Ａにおける電圧が値V1＋Vbeを超えた場合に
は、トランジスタ47が導通状態にされ、その結果とし
て、前記電圧はまだ更に増大することはできない。それ
と対照的に、前記電圧が値V1−3Vbeより下にさがった場
合には、トランジスタ33が存在しているので、ベースと
エミッタとが電圧V1−2Vbeを保つトランジスタ49が導通
状態になるので、電圧はさらにその上減少できない。こ
こでは集積回路内のVbeは等しいことを想定している。
それ故に、点Ａにおける電圧は目標値の前後で2Vbe以内
でしか変化できないことが明らかである。
【図面の簡単な説明】
図は本発明に関連するたとえばテレビジョン受信機の画
像表示装置用のライン同期化回路の部分を示す。 1,2……NMOS電界効果トランジスタ 3,4,5,12,17,18,36,38,39,40,44……NMOSトランジスタ ６……バイポーラpnpトランジスタ 7,9,13,14,15,20,22,25,26,29,35,42,43,48……抵抗 8,19,21,47……pnpトランジスタ 10,11,23,24,32,33,34,41,45,46,49……npnトランジス
タ 16……入力端子 27……第１コンデンサ 28……第２コンデンサ 30……制御入力端子 31……保護抵抗 36′,38′……電流源 37……差動増幅器 Ａ……端子もしくは点 AC……補助制御回路 Ｂ……接続点 CO……一致段 CT……制御段 GT……ゲート・パルス発生器 Ｈ……ライン偏向回路 LF……ループ・フィルタ OS……発振器 PD……位相弁別器 SP……同期化信号分離段 V1……正の電圧 Vbe……供給電圧源
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 5/04 - 5/12 H03L 1/00 - 7/26

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】発振器（OS）を含む同期化回路であって、
    当該同期化回路の入力端子（16）に結合され、到来する
    同期化信号を受信する第１の入力部、前記発振器（OS）
    から取り出された発振器信号を受信する第２の入力部、
    及び前記発振器信号の周波数及び／又は位相を制御する
    制御信号を前記発振器（OS）の制御入力部（30）に供給
    する出力部（Ａ）を有する位相弁別器（PD）と、前記当
    該同期化回路の入力端子（16）に結合され、前記到来す
    る同期化信号が存在するか否かを検出する同期化信号検
    出器（CO）とを具える同期化回路において、前記位相弁
    別器の出力部（Ａ）における信号と基準回路点（Ｂ）に
    おける基準信号との間の差を減少させる補助回路（AC）
    を具え、この補助回路（AC）は、前記到来する同期化信
    号が欠落している場合、前記差に応じて並びに前記同期
    化信号検出器（CO）の出力に応じて動作状態となって、
    前記位相弁別器の出力を調整し、前記到来する同期化信
    号が存在する場合不作動状態となることを特徴とする同
    期化回路。
  2. 【請求項２】前記補助回路（AC）を、前記位相弁別器
    （PD）の出力部（Ａ）と基準回路点（Ｂ）との間に配置
    したスィッチに直列に抵抗を配置する回路とすると共
    に、前記同期化信号検出器（CO）により制御される回路
    としたことを特徴とする請求項１に記載の同期化回路。
  3. 【請求項３】前記補助回路（AC）を、前記位相弁別器
    （PD）の出力部（Ａ）の信号と前記基準回路点（Ｂ）に
    おける信号との間の差を零に維持する制御回路としたこ
    とを特徴とする請求項１に記載の同期化回路。
  4. 【請求項４】前記補助回路（AC）が、前記位相弁別器の
    出力部（Ａ）に結合した第１の入力部と、前記基準回路
    点（Ｂ）に結合した第２の入力部と、位相弁別器（PD）
    の出力部における電圧を決定する電源に結合した出力部
    とを有する作動増幅器（39及び40）を含み、当該作動増
    幅器（39及び40）は、前記到来同期化信号が欠落してい
    る場合前記同期化信号検出器（CO）に応じて動作し、前
    記到来同期化信号が存在する場合不動作状態となること
    を特徴とする請求項３に記載の同期化回路。
  5. 【請求項５】前記補助回路（AC）は、第１の入力電極が
    前記差動増幅器（39及び40）の第１入力部を構成する第
    １のトランジスタ（39）と、第１入力電極が前記差動増
    幅器の第２の入力部を構成する第２のランジスタ（40）
    と、第１の入力電極が前記第１のトランジスタの出力電
    極に接続されている第３のトランジスタ（45）と、第１
    入力電極が前記第２のトランジスタの出力電極に接続さ
    れた第の４トランジスタとを含み、前記第３トランジス
    タ（45）の第２の入力電極と第４トランジスタの第２入
    力電極とが前記位相弁別器（PD）の出力端子（Ａ）の電
    圧を決定する前記電源へ結合され、前記第１のトランジ
    スタの第２の入力電極が前記第２トランジスタの第２の
    入力電極及び第５のトランジスタ（41）に接続され、こ
    の第５のトランジスタの入力電極が前記同期化信号検出
    器（CD）にへ結合されていることを特徴とする請求項４
    に記載の同期化回路。
  6. 【請求項６】前記位相弁別器の一部を構成する電流源か
    らの電流を積分するループフィルタ（LF）が、位相弁別
    器の出力部（Ａ）に接続されている請求項４に記載の同
    期化回路において、前記作動増幅器（39及び40）の出力
    部を、位相弁別器（PD）の出力部（Ａ）の電圧を決定す
    る電流源に結合したことを特徴とする同期化回路。
  7. 【請求項７】前記基準回路点（Ｂ）が、位相弁別器（P
    D）の第２の入力部の信号が前記到来同期化信号とほぼ
    同一の周波数を有するような値を有することを特徴とす
    る請求項１に記載の同期化回路。
  8. 【請求項８】第１の入力部が前記位相弁別器（PD）の出
    力部（Ａ）に結合され、第２の入力部が前記基準回路点
    に結合され、出力部が前記発振器（OS）の制御入力部
    （30）に結合されている作動増幅器（37）を具えること
    を特徴とする請求項７に記載の同期化回路。
  9. 【請求項９】前記位相弁別器（PD）の出力部（Ａ）が、
    前記出力部（Ａ）における電圧変化を制限する２終端リ
    ミッタ（47,49）に接続されていることを特徴とする請
    求項８に記載の同期化回路。
  10. 【請求項１０】前記同期化信号検出器（CD）が、前記到
    来同期化信号及び前記発振器（OS）から取り出された信
    号を受信する一致段として構成されていることを特徴と
    する請求項１に記載の同期化回路。
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