KR0146357B1 - 발진기를 포함한 동기 회로 - Google Patents

발진기를 포함한 동기 회로 Download PDF

Info

Publication number
KR0146357B1
KR0146357B1 KR1019900009707A KR900009707A KR0146357B1 KR 0146357 B1 KR0146357 B1 KR 0146357B1 KR 1019900009707 A KR1019900009707 A KR 1019900009707A KR 900009707 A KR900009707 A KR 900009707A KR 0146357 B1 KR0146357 B1 KR 0146357B1
Authority
KR
South Korea
Prior art keywords
input
circuit
output
transistor
signal
Prior art date
Application number
KR1019900009707A
Other languages
English (en)
Other versions
KR910003913A (ko
Inventor
삐에르 장 마리 모떼 브루노
Original Assignee
프레데릭 얀 스미트
엔.브이.필립스 글로아이람펜파브리켄
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 프레데릭 얀 스미트, 엔.브이.필립스 글로아이람펜파브리켄 filed Critical 프레데릭 얀 스미트
Publication of KR910003913A publication Critical patent/KR910003913A/ko
Application granted granted Critical
Publication of KR0146357B1 publication Critical patent/KR0146357B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/14—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronizing For Television (AREA)

Abstract

내용 없음.

Description

발진기를 포함한 동기 회로
제1도는 화상 표시 장치의 라인 동기 회로도.
* 도면의 주요부분에 대한 부호의 설명
PD : 위상 식별기(phase discriminator) OS : 발진기
LF : 루프 필터 GT : 게이트 펄스 발생기
본 발명은 발진기, 입력 동기 신호를 수신하는 회로의 입력 단자에 연결되는 제1입력, 발진기에서 유도된 신호를 수신하는 제2입력 및 발진기 신호의 주파수 및/또는 위상을 제어하는 발진기 제어 입력에 제어 신호를 인가하는 출력을 가진 위상 식별기를 포함하는 동기 회로에 관한 것이며, 입력 동기 신호의 존재 여부를 설정하는 회로의 입력 단자에 연결된 동기 신호 검출기를 더 포함한다.
이러한 동기 회로는 미합중국 특허 제3,882,412호에 개시되어 있다. 종래 회로에서, 발진기의 제어 입력에 인가된 제어 신호는, 형성된 제어 루프의 정상 상태에서, 위상 식별기의 입력 신호가 실제로 동기 상태를 형성하도록 가변한다. 상기 동기 회로는 상기 입력 신호들 사이에서 위상차에 따라서 계수치를 갖는 계수기로 구성된 메모리를 포함하고 있다. 소정 상수로, 입력 동기 신호가 강하하면, 이때 동기 신호 검출기에 응답하여, 계수기의 순시치는 발진기에 저장된다. 계속해서, 입력 신호가 없으면, 동작되도록 제어를 계속하며, 그 결과 발진기는 동작이 자유로운 것이 아니라 입력 신호가 소멸된 순시에서와 같이 발진을 계속하는 것이다.
종래 회로는 매우 정확하게 동작하는 발진기에서 발생하는 변화 및 온도와 에이징 영향에 의해서 야기된 변화를 보상히기 위한 목적을 가진다. 이들 변화는 작고 느린 변화인데, 입력 동기 신호가 없을 때, 발진기 신호 주파수는 이 신호가 있을 때의 주파수와는 다소 차이가 있다. 이러한 높은 안전성을 요하지 않는 용도에서, 예를 들어 소비자 장치에서, 입력 신호가 강하되거나 최소한 약하게된 순간 가능할지라도, 제어 신호는 목표치에 대해 큰 차를 보일 수 있다. 이 장치가 메모리를 갖는 동기 회로를 포함한다면, 동기 신호가 미약한 시간 주기 동안에 발진기 신호는 목표치를 벗어난 주파수를 계속하여 갖는다. 이것은 받아들일 수 없는 결과를 가져올 수 있다. 예를 들어, 이 장치가 화상 표시 장치라면, 표시된 화면은 볼 수가 없는 것이다. 또한, 동기 신호가 재출현한 후 또는 이 신호가 다시 동작 가능한 세기를 갖는 순간 이후의 제어를 동기인입(pullin)하기 위해 요구된 시간은 받아들일 수 없는 긴 시간일 수 있다.
본 발명은 상기 단점을 갖지 않는 형태의 동기 신호를 제공하는 것이며, 본 발명에 따른 회로를 제공하는 것이 그 목적이며, 위상 식별기 및 어떤 기준과의 출력 신호 사이의 차를 줄이는 보조 회로를 갖는 것을 특징으로 하며, 이 보조 회로는 입력 동기 신호가 존재치 않을 때에는 동기 신호 검출기에 응답하여 위상 식별기에서 동작하며, 그 반대의 경우는 동작치 않는다.
그러므로, 동기 신호가 없을 때 혹은 동기 신호가 미약할 때, 본 발명에 따른 수단은 위상 식별기의 출력이 식별기내에 잡음 또는 누설 전류에 의해서 정해지지않는 한정 신호치를 갖는다. 적절한 세기의 동기 신호가 전류 입력 단자에서 가용하다면, 회로는 매우 급격하게 동기 인입되며, 그 결과 발진기가 입력 동기 신호와 동일한 주파수 및 거의 동일한 위상을 취한다. 본 발명에 따른 수단에서는, 제어 루프의 감도는 동기 신호의 부재시 그 강도가 떨어진다. 따라서, 이 루프는 동기 신호가 있을 때 매우 높은 이득을 얻을 수 있으며, 그 결과 위상 에러는 루프의 정상 상태에서 거의 제로이다.
보조 회로는 위상 식별기 및 기준의 출력 사이에 배열된 스위치와 직렬로 저항기로 구성된 회로이며 동기 신호 검출기에 의해서 제어 가능하다.
바람직하게는, 본 발명에 따른 회로는 보조 회로가 신호와 위상 식별기 출력 및 기준차를 제로로 유지하는 제어회로인 것을 특징으로 한다. 상기 저항기는 고 저항치를 가지며, 저항기를 흐르는 미소 전류는 발진기의 동기 인입을 가능하게 하는 전압 강하를 발생한다. 상기 저항기는 집적 회로에서 집적되기는 어렵다. 이러한 수단이 사용될 때, 보조 회로는 상기 저항기로서 동작하며, 집적 하기가 용이해진다.
위상 식별기의 제2입력에서의 신호가 입력 동기 신호와 거의 동일한 주파수를 가진 값을 갖도록 상기 기준이 선택될 것이다. 이것은 또한, 동기 신호의 재출현시 동기 인입 시간을 감소할 것이다.
동기 신호 검출기는 종래 회로와 같은 구조일 수 있다. 이 검출기는 입력 동기 신호 및 발진기에서 유도된 신호를 수신하는 일치단으로서 구현될 수 있으며, 이러한 단계는 이미 존재한다. 주지된 바와 같이, 이 단계에 응답하여, 루프 이득은 두 개의 값 사이에서 스위치될 것이다.
이후, 본 발명에 따른 상세한 설명을 하기 위해 도면을 참조하여 설명할 것이다.
제1도는 본 발명과 연관된, 예를 들어 TV 수상기와 같은 화상 표시 장치용 라인 동기 회로부를 도시한다. 위상 식별기 PD의 NMOS형인 두 개의 전계 효과 트랜지스터(1,2)가 있으며, 트랜지스터(1,2)는 발진기 OS에 의해서 공급된 신호로 대칭 구동된다. 즉 역 위상(anti-phase) 상태인 이 신호는 트랜지스터의 게이트에 인가된다. 양 소스는 상호 연결되며, NMOS 트랜지스터(3,4,5)의 드레인 전극에 연결된다. 트랜지스터(1)의 드레인은 PNP형 쌍극성 트랜지스터(6)의 베이스 및 콜렉터에 연결되며, (6)의 에미터는 저항기(7)를 경유 공급 전압원 VB의 +극에 연결된다. 유사한 방식으로 트랜지스터(2)의 드레인은 PNP 트랜지스터(8)의 베이스 및 콜렉터에 연결되며, (8)의 에미터는 저항기(9)를 경유 상기 +극에 연결된다. 공급 전압원 VB의 -극은 접지에 연결된다. 트랜지스터(3,4,5)의 소스는 상호 연결되며, 소스는 두 개의 쌍극형 NPN 트랜지스터(10,11)의 콜렉터 및 NMOS 트랜지스터(12)의 소스에 연결되며, (12)의 게이트는 D.C 전압에 연결되며, 드레인은 전압 VB에 연결된다. 저항기(13)는 트랜지스터(10)의 베이스에 연결되며, 저항기(4)는 에미터에 연결된다. 저항기(15)는 트랜지스터(11)의 에미터에 연결된다. 저항기(13,14,15)는 접지에 연결된 다른 단자를 가진다. 트랜지스터(11)의 베이스는 입력 단자(16) 및 두 개의 NMOS 트랜지스터(17,18) 소스에 연결된다. 단자(16)는 본 발명에 따른 회로의 입력 단자를 구성하며, 동기 신호 분리 단 SP의 출력이 입력 단자에 연결된다. 트랜지스터(17,18)의 드레인 전극은 상호 연결되며, 트랜지스터(10)의 베이스에 연결된다. 트랜지스터(3)의 게이트는 게이트 펄스 발생기 GT의 출력에 연결된다. 트랜지스터(4,17)의 게이트는 상호 연결되며, 제어 단 CT의 출력에 연결된다. 최종으로, 트랜지스터(5,18)의 게이트는 상호 연결되며, 일치단 CO의 출력에 연결된다.
정상 환경에서 동작할 때, 위상 식별기 PD의 입력 신호가 존재하며, 특히 발진기 OS 및 라인 동기 신호에서 발생한 신호는 입력 비디오 신호에서 유도되며, 동기 신호 분리 단 SP에서 발생한다. 동기 회로의 동기 상태, 즉 트랜지스터(1,2)의 게이트 사이의 발진기 신호가 동일 주파수이며, 입력 시간 동기 펄스와 동일 위상인 상태에서, 트랜지스터(3,11)는 이러한 펄스 발생 동안에 전도되며, 반면에 트랜지스터(4,5,17,18)는 이들 트랜지스터의 게이트에서의 신호에 의해서 비전도 상태를 유지하며, 그 결과 트랜지스터(10) 또한 비전도 상태에 있는다. 상기 동기 상태에서, 발진기 신호의 펄스 엣지는 거의 중간 동기 펄스를 발생한다. 트랜지스터(1) 및 (2)중의 하나가 전도되기전에 다른 트랜지스터가 전도된다.
트랜지스터(1)의 드레인은 PNP 트랜지스터(19)의 베이스에 연결되며, (19)의 에미터는 저항기(20)에 연결되고, 트랜지스터(2)의 드레인은 PNP 트랜지스터(21)의 베이스에 연결되며, (21)의 에미터는 저항기(22)에 연결된다. 저항기(20,21)는 전압 VB연결된 그들의 다른 단자를 가진다. NPN 트랜지스터(23)의 베이스 및 콜렉터 상호 연결되며, 트랜지스터(21)의 콜렉터에 연결되고, 또한 NPN 트랜지스터(24)의 베이스에 연결된다. 트랜지스터(23)의 에미터는 저항기 (25)를 경유 접지에 연결되며, 트랜지스터(24)의 에미터는 저항기(26)를 경유 접지에 연결된다. 트랜지스터(24)의 콜렉터는 트랜지스터(19)의 콜렉터와, 상기 회로의 주요 구성요소부를 이루는 집적 회로의 단자 A에 연결된다. 포인트 A는 루프 필터 LF가 연결된 식별기 PD의 출력을 구성한다. 필터 LF는, 예를 들어 포인트 A 및 접지 사이에 배열된 제1캐패시터(27)에 의해서 구성되며, 제2캐패시터(28,29)의 직렬배치는 캐패시터(27)와 병렬이다.
트랜지스터(6,19)는 트랜지스터(1)의 콜렉터 전류에 대한 전류 미러 회로를 형성하며, 한편의 트랜지스터(8,21) 및 다른 한편의 트랜지스터(23,24)는 트랜지스터(2)의 콜렉터 전류에 대한 전류 미러 회로를 형성한다. 라인 동기 펄스가 발생하는 제1반 동안에 트랜지스터(19,24)중의 하나가 충전 또는 방전하기 위하여 전도하는 것에 응답하여 상기 콜렉터 전류중의 하나가 흐르며, 동기 펄스가 발생하는 제2반 동안에 캐패시터가 방전 또는 충전되는지에 응답하여 다른 콜렉터 전류가 흐른다. 포인트 A에 나타난 전압에서 유도된 전압은 발진기 OS의 제어 입력(30)에 인가된다. 구성 요소 PD,LF,OS를 포함하는 위상 제어 루프의 동기 상태에서, 상기 전압은 동기 펄스가 발생하는 동안에 펄스의 중심에 비례하여 대침인 삼각 형태를 가진다. 주기의 나머지 부분에서, 트랜지스터(19,24)는 비전도 상태이며, 이 전압은 대략 삼각형의 끝의 값을 유지한다. 상기 전압은 정정된 값에서 발진기 신호의 위상 및 주파수를 유지하기 위한 제어 전압이다. 대칭이 되지 않으면, 충 방전이 일어난 시간의 주기는 더 이상 서로 동등하지 않으며, 동기 상태에 있기보다는 동기 펄스가 발생한 후 또 다른 값을 갖는 제어 전압이 생긴다. 제어에 의해 시간중에 대칭이 확실히 회복된다. 그 결과 발진기 신호의 엣지는 다시 펄스의 중심과 일치한다.
게이트 펄스 발생기 GT는 발진기 OS에 결합되며, 발진기 신호에서 유도되는 게이트 펄스를 생성하고, 그의 지속기간은 라인 동기 펄스의 지속기간 보다 다소 길다. 제어 루프의 동기 상태에서 게이트 펄스는 동기 펄스의 중심과 비레하여 대칭을 이루고 있다. 이 상태가 최소한 대부분 존재하는지가 일치단 CO에 의하여 확인된다. 발진기 신호에서 유도된 펄스 및 그 끝라인 동기 펄스에서, 예를 들면 상기 게이트 펄스는 단 CO에 인가된다. 최소한 단 CO에 인가된 펄스 발생 존속기간의 일부 동안에 일치가 한번 또는 소점 횟수 발생하면, 단 CO는 신호를 생성하지 않으며, 트랜지스터(5,18)는 도통되지 않는다. 게이트 펄스의 발생동안에 전도 상태를 유지하는 트랜지스터(3)에 의하여, 식별기 PD는 게이트 펄스가 발생하는 동안에만 동작함을 알 수 있다. 이와는 대조적으로, 불일치가 검출되면, 단 CO는 +D.C 전압을 생성하며, 트랜지스터(5,18)를 전도하게 한다. 라인 동기 펄스가 발생하는 동안에 트랜지스터(10,11)는 전도한다. 트랜지스터(5)가 전도하기 때문에, 게이트 펄스는 영향을 받지 않으며, 식별기 PD는 주기 전체 동안에 동작하며, 트랜지스터(10,11)가 전도하기 때문에, 제어 루프는 높은 이득을 가진다. 비디오 레코더로부터의 비디오 수신과의 일치 여부에 관계없이 동일 동작 모드는 단 CT에서 발생한 신호에 의하여 트랜지스터(4,17)가 전도함으로써 구해진다.
앞서 기술한 내용은 본 발명이 속하는 기술 분야의 숙련가에게는 공지된 바이다. 회로는 또한 종래 기술의 설비를 포함하는데, 일예를 들면 피일드 귀선소거(blanking) 간격 동안에 회로의 동작 모드를 변환하고, 소정 환경에서 루프 이득을 전용하는 것등이다.
보호 저항기(31)의 직렬 배열, 세개의 NPN 트랜지스터(32,33,34)의 콜렉터-에미터 경로 및 저항기(35)가 공급전압원 VB의 +극과 접지 사이에 배열된다. 트랜지스터(32)의 베이스는 +전압 V1에 연결된다. 트랜지스터(33)의 베이스 및 콜렉터는 상호 연결되며, 트랜지스터(34)의 베이스는 +D.C전압에 연결된다. 포인트 A는 소스 폴로워로서 동작하는 NMOS 트랜지스터(36)의 게이트에 연결되며, 그 소스는 전류원(36')과 차동 증폭기(37)의 비반전 입력에 연결된다. 트랜지스터(32,33)의 에미터의 접합 점 B는 소스 폴로워로서 동작하는 NMOS 트랜지스터(38)의 게이트에 연결되며, 그의 소스는 전류원(38')과 증폭기(37)의 반전 입력에 연결된다. 증폭기(37)의 출력은 발진기 OS의 제어 입력(30)에 연결된다. 전압은 V1-Vbe와 같으며, Vbe는 전도 트랜지스터(32)의 베이스-에미터 임계 전압이 접합점 B에 걸린 것을 나타낸다. 제어 루프의 작용으로, 증폭기(37)의 입력 전압은 루프의 동기 상태에서 거의 동일값을 가지며, 그 결과 포인트 A에 걸리는 전압은 접합점 B에 걸리는 전압과 거의 같게된다. 증폭기(37)의 출력 전압은 발진기 OS용 제어 전압이며, 동기 상태에서 거의 제로이며, 이것에 의해서 트랜지스터(1,2)에 인가된 발진기 신호는 라인 동기 신호와 거의 동일 위상과 동일 주파수를 가지며, 발진기 신호는 라인 주파수 또는 다중 주파수를 갖는다. 후자의 경우 주파수 분할기는 발진기 및 위상 식별기 PD 사이에 배열된다. 본 회로에 의해서 구해지는 라인 신호는 화상 표시관의 하나 이상의 전자 빔의 수평 방향으로의 편향을 위한 도시되지 않은 라인 편향 회로 H에 부가적으로 인가된다.
입력 라인 동기 신호가 강하하거나 이 신호가 매우 미약하면, 단(스테이지) SP의 출력에는 큰 잡음이 나타난다. 이러한 상황에서, 더 이상의 다른 수단이 없이, 필터 LF의 캐패시터(27,28)가 방전하고, 무엇보다도 온도에 대해서 가변하고 필터 LF에 의해서 적분된 모든 종류의 누설 전류가 흐르기 때문에 어느 정도 시간이 흐른후 포인트 A에서의 전압은 더 이상 한정되지 않는다. 이것은 포인트 A에 걸리는 전압이 정확치 못한 값을 갖게하며, 그 결과 발진기 OS는 더 이상 정확한 주파수에서 발진할 수 없으며, 유효 세기의 라인 동기 신호가 재현하는 동기 인입 문제를 초래한다.
앞서 기술한 경우에서, 제어 전압이 완전한 확정 값을 갖도록, 본 발명에 따른 회로는 다음 성분을 포함한다. 포인트 A는 NMOS 트랜지스터(39)의 게이트에 연결되며, 1소스는 NMOS 트랜지스터(40)의 소스에 연결되고, NPN 트랜지스터(41)의 콜렉터에 연결된다. 트랜지스터(41)의 에미터는 저항기(42)에 연결되고, 저항기 (43)의 베이스와 NMOS 트랜지스터(44)의 소스에 연결된다. 트랜지스터(44)의 게이트는 단 CO의 출력에 연결되며, 드레인은 트랜지스터(34)의 베이스가 연결되는 전압에 연결된다. 저항기(42,43)는 접지에 연결된 다른 단자를 갖는다. 트랜지스터(39)의 드레인은 NPN 트랜지스터(45)의 에미터에 연결되며, 베이스는 트랜지스터(8)의 콜렉터에 연결되고, 콜렉터는 전압 VB에 연결된다. 유사하게, 트랜지스터(40)의 드레인은 NPN 트랜지스터(46)의 에미터에 연결되며, 베이스는 트랜지스터(6)의 콜렉터에 연결되고, 콜렉터는 전압 VB에 연결된다. 트랜지스터(40)의 게이트는 접합점 B에 연결된다.
단 CO가 일치를 검출할 때, 트랜지스터(44)의 게이트에서의 전압은 제로이며, 이 트랜지스터는 차단된다. 트랜지스터(39,40,41,45,46) 또한 차단되며, 발진기의 제어는 앞서 기술한 방식으로 수행된다. 이와 비교하여 라인 동기 신호가 회로 입력(16)에 존재하지 않기 때문에, 일치가 검출되지 않으면, 트랜지스터(44)의 게이트는 +D.C 전압에 연결된다. 트랜지스터(44,41)는 전도하며, 트랜지스터(39,45)로 구성되는 차동 증폭기를 동작케 한다. 전류 I1은 트랜지스터(39,45)를 통해 흐르며, 전류 I2는 트랜지스터(40,46)를 통해 흐른다. 거기에 응답하여 트랜지스터(8)에서 발생하는 전류I1/β 는 (β는 트랜지스터의 전류 증폭율) 트랜지스터(45)의 베이스를 흐르며, 트랜지스터(6)에서 발생하는 전류 I2/β 는 트랜지스터(46)의 베이스를 통해 흐른다. 이러한 조건에서, 동일 집적 회로 부분을 형성하는 양 트랜지스터의 전류 증폭율은 동일하다. 포인트 A에서의 전압이 목표치 V1-Vbe를초과하면, 전류 I1는 증가하고, 전류 I2는 감소한다. 결과적으로 트랜지스터(8)의 콜렉터 전류는 트랜지스터(6)의 콜렉터 전류가 감소하는 동안에 증가한다. 포인트 A에서 충전 캐패시터(27,28)를 흐르는 트랜지스터(19)의 콜렉터 전류는 감소하며, 포인트 A에서 방전 캐패시터를 흐르는 트랜지스터(24)의 콜렉터 전류는 증가하며, 포인트 A에서 전압 증가를 억제케 한다는 것을 의미한다. 유사한 방식으로 임의의 감소가 억제된다. 요소(39) 내지 (46)은 보조 제어를 위해 회로 AC를 형성하며, 단 CO의 비일치 경우, 포인트 A,B 사이의 전압차는 이차를 줄이는 목적의 위상 식별기에 부가(오프세트) 전류를 생기게 하며, 그 결과 증폭기(37)의 입력 전압은 거의 동일하게 되며, 발진기 신호는 거의 정확한 주파수를 가진다. 이러한 목적을 위해서 분리 소스가 선택적으로 선택될 수 있으며, 포인트 A에 결합된다. 포인트 A,B에서의 전압간의 전압차는 이 차에 따라서 전류차를 생성하기 때문에, 회로 AC는 포인트 A,B 사이의 위상 식별기 출력에 연결되는 저항기로 동작된다. 이 인공 저항기는 고저항치며, 수백킬로 오옴 정도이다. 저항기를 통해 흐르는 미소 전류는 발진기가 급격히 동기 인입하는 저항기 양단의 전압 강하를 생성하기 충분하다. 저항기는 오직 비일치 경우에만 존재하며, 일치 검출기는 동기 신호의 존재 여부를 표시하기 위한 것이다. 회로 AC는 상기 검출기로 작동되는 제어 가능한 스위치와 직렬로 배열되는 오옴성 저항기로 대치되며, 형성된 직렬 배열은 포인트 A,B 사이에서 배열되는 것이 명백하다. 저항기가 고저항치라는 견지에서, 집적이 가능치 않으나, 집적 회로에 연결하기 위해서 부가 단자를 필요로 한다. 포인트 A,B 사이에 저항기를 사용함으로써, 제어 루프의 직류 이득, 그에 따른 감도는 동기 신호의 부재로 인해 줄어든다. 이 수단 때문에 루프는 이 신호의 존재로 매우 높은 이득을 갖게되며, 그 결과 루프의 정상 상태에서, 위상 오차는 매우 작게된다.
제1도의 회로는 추가적으로 PNP 트랜지스터(47)를 포함하며, 베이스는 전압 V1에 연결되고, 에미터의 다른 단자가 접지에 연결되는 저항기에 콜렉터를 연결하며, 에미터는 포인트 A에 연결되며, 뿐만 아니라 NPN 트랜지스터(49)의 베이스 및 에미터는 상호 연결되며, 트랜지스터(33)의 에미터에 연결되고(49)의 콜렉터는 포인트 A에 연결된다. 이들 트랜지스터는 포인트 A에서 가능한 전압 변동을 제한하기 위하여 설치된다. 제어 절차 동안에 포인트 A에서의 전압이 값 V1+Vbe를 초과하면, 트랜지스터(47)는 전도되며, 상기 전압은 더 이상 증가할 수가 없게 된다. 이것과 비교하여, 상기 전압이 값 V1-3be 이하로 떨어지면, 트랜지스터(33)의 존재로 인한 전압 V1-2Vbe인 트랜지스터(49)의 베이스 및 에미터는 전도되며, 전압은 더 이상 감소할 수 없다. 집적 회로에서의 Vbe는 동일하다고 추정된다. 포인트 A에서의 전압은 목표치 부근의 2Vbe정도까지 변할 수 있다고 생각된다.

Claims (10)

  1. 발진기 입력 동기 신호를 수신하는 회로의 입력 단자에 결합되는 제1입력, 발진기에서 유도된 신호를 수신하는 제2입력 및, 발진기 신호의 주파수 및/또는 위상을 제어하는 발진기의 제어 입력에 제어 신호를 인가하는 출력을 가진 위상 식별기를 포함하며, 입력 동기 신호의 존재 여부를 설정하는 회로의 입력 단자에 결합되는 동기 신호 검출기를 포함하는 동기 회로에 있어서, 상기 위상 식별기 출력의 신호 및 한 기준 신호 사이의 차를 줄이는 보조 회로를 포함하며, 상기 보조 회로는 입력 동기 신호 부재시 동기 신호 검출기에 응답하여 상기 위상 식별기 출력에서 동작되며, 그 반대의 경우는 동작하지 않는 것을 특징으로 하는 동기 회로.
  2. 제1항에 있어서, 상기 보조 회로는 상기 위상 식별기의 출력과 기준 사이에 배열되며, 상기 동기 신호 검출기에 의해서 제어 가능한 스위치와 직렬로 배치된 저항기로 구성되는 회로인 것을 특징으로 하는 동기 회로.
  3. 제1항에 있어서, 상기 보조 회로는 상기 위상 식별기 출력에서의 신호의 제로에서의 기준 사이의 차를 유지하는 제어 회로인 것을 특징으로 하는 동기 회로.
  4. 제3항에 있어서, 상기 보조 회로는 위상 식별기의 출력에 결합되는 제1입력, 기준에 결합되는 제2입력 및 상기 위상 식별기 출력의 전압을 결정하는 소스에 결합되는 출력을 가진 차동 증폭기를 포함하며, 차동 증폭기는 입력 동기 신호가 부재시 동기 신호 검출기에 응답하여 동작하며, 그 반대의 경우는 동작하지 않는 것을 특징으로 하는 동기 회로.
  5. 제4항에 있어서, 제1입력 전극이 상기 차동 증폭기의 제1입력을 구성하는 제1트랜지스터, 제1입력 전극이 상기 차동 증폭기의 제2입력을 구성하는 제2트랜지스터, 제1입력 전극이 제1트랜지스터의 출력 전극에 연결되는 제3트랜지스터 및 제1입력 전극이 제2트랜지스터의 출력 전극에 연결되는 제3트랜지스터를 포함하며, 제3트랜지스터의 제2입력 전극과 제4트랜지스터의 제2입력은 상기 위상 식별기의 출력에서 전압을 결정하는 소스에 결합되며, 제1트랜지스터의 제2입력 전극은 제2트랜지스터의 제2입력 전극과 입력 전극이 동기 신호 검출기에 결합되는 제5트랜지스터의 출력 전극에 연결되는 것을 특징으로 하는 동기 회로.
  6. 제4항에 있어서, 루프 필터는 상기 위상 식별기 부분을 형성하는 전류원으로부터 전류를 적분하기 위해 상기 위상 식별기의 출력에 연결되며, 차동 증폭기의 출력이 위상 식별기의 출력에서 전압을 결정하는 전류원에 결합되는 것을 특징으로 하는 동기 회로.
  7. 제1항에 있어서, 상기 기준은 위상 식별기의 제2입력에서의 신호가 입력 동기 신호와 거의 동일 주파수인 값을 가지는 것을 특징으로 하는 동기 회로.
  8. 제7항에 있어서, 제1입력이 위상 식별기의 출력에 결합되며, 제2입력이 기준에 결합되며, 그리고 출력이 발진기의 제어 입력에 결합되는 차동 증폭기를 포함하는 것을 특징으로 하는 동기 회로.
  9. 제8항에 있어서, 상기 위상 식별기의 출력이 상기 출력 전압의 변동을 제한하기 위하여 양단 리미터에 연결되는 것을 특징으로 하는 동기 회로.
  10. 제1항에 있어서, 상기 동기 신호 검출기는 입력 동기 신호 및 발진기에서 유도되는 신호를 수신하기 위한 일치단으로서 구현되는 것을 특징으로 하는 동기 회로.
KR1019900009707A 1989-07-04 1990-06-29 발진기를 포함한 동기 회로 KR0146357B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
NL8901696 1989-07-04
NL8901696A NL8901696A (nl) 1989-07-04 1989-07-04 Synchroniseerschakeling met een oscillator.

Publications (2)

Publication Number Publication Date
KR910003913A KR910003913A (ko) 1991-02-28
KR0146357B1 true KR0146357B1 (ko) 1998-12-01

Family

ID=19854959

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019900009707A KR0146357B1 (ko) 1989-07-04 1990-06-29 발진기를 포함한 동기 회로

Country Status (6)

Country Link
US (1) US5038116A (ko)
EP (1) EP0406947B1 (ko)
JP (1) JP3182417B2 (ko)
KR (1) KR0146357B1 (ko)
DE (1) DE69015473T2 (ko)
NL (1) NL8901696A (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3924686A1 (de) * 1989-07-26 1991-01-31 Philips Patentverwaltung Synchronisieranordnung fuer ein bildwiedergabegeraet
DE3940860A1 (de) * 1989-12-11 1991-06-13 Thomson Brandt Gmbh Schaltungsanordnung zum erkennen eines fernsehsignals
GB9113922D0 (en) * 1991-06-27 1991-08-14 Thomson Consumer Electronics Television sync disable circuit
US5281926A (en) * 1992-10-06 1994-01-25 Zenith Electronics Corp. Phase locked loop made operative when stable input sync signal is detected
JPH10261957A (ja) * 1997-03-19 1998-09-29 Advantest Corp Ｐｌｌ回路

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3882412A (en) * 1974-03-29 1975-05-06 North Electric Co Drift compensated phase lock loop
US4061979A (en) * 1975-10-20 1977-12-06 Digital Communications Corporation Phase locked loop with pre-set and squelch
DE2951022A1 (de) * 1979-12-19 1981-07-23 Robert Bosch Gmbh, 7000 Stuttgart Schaltungsanordnung zur erzeugung von taktimpulsen bei der regenerierung von rechteckimpulsen
DE3027706A1 (de) * 1980-07-22 1982-02-11 Robert Bosch Gmbh, 7000 Stuttgart Verfahren zur frequenzsynchronisation eines freilaufenden, spannungsgesteuerten oszillators einer phaseloocked-loop(pll)-schaltung in einem funkempfaenger

Also Published As

Publication number Publication date
US5038116A (en) 1991-08-06
DE69015473D1 (de) 1995-02-09
JPH0344171A (ja) 1991-02-26
KR910003913A (ko) 1991-02-28
EP0406947B1 (en) 1994-12-28
NL8901696A (nl) 1991-02-01
DE69015473T2 (de) 1995-07-13
EP0406947A1 (en) 1991-01-09
JP3182417B2 (ja) 2001-07-03

Similar Documents

Publication Publication Date Title
US3863080A (en) Current output frequency and phase comparator
KR100371421B1 (ko) 고속동작제어시스템
US4535358A (en) Line synchronizing circuit for a picture display devices and picture display device comprising such a circuit
US4261016A (en) Television receiver
KR0146357B1 (ko) 발진기를 포함한 동기 회로
US4461999A (en) Circuit for producing a periodic sawtooth shaped signal
US3937876A (en) Picture display apparatus including a line phase discriminator for generating a control voltage
US4651025A (en) Circuit for generating a triangular voltage
US4213151A (en) AGC keying signal circuit
KR820001002B1 (ko) 피이크 검파기 회로
US4131807A (en) Sawtooth generator
US3987371A (en) Circuit arrangement including a synchronized oscillator that is stable with respect to temperature and voltage variations
US4040090A (en) Bias gate for noise suppression circuit
US4001715A (en) Vertical deflection circuit for television receiver set
US4270093A (en) Apparatus for forcing a phase-lock oscillator to a predetermined frequency when unlocked
KR930011507B1 (ko) 라인 레이트 게이팅 펄스 발생기를 구비한 텔레비젼 수상기
US4789896A (en) Vertical synchronizing pulse generating circuit
US3934191A (en) Circuit arrangement for generating a stabilized direct voltage with superposition of a control voltage
US4414569A (en) Transistor circuit
JPH0125274B2 (ko)
US3628164A (en) Frame time base for television receivers
JPH0241926B2 (ko)
JPS583626B2 (ja) 同期分離回路におけるノイズ消去回路
US4095191A (en) Phase locked loop circuit
US4191851A (en) FM Noise suppressor

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20020503

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee