JP3149293B2 - 画像形成装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、シーケンス制御を行う
マイクロプロセッサとそれとは別に装置内負荷への供給
電力の制御等を行うマイクロプロセッサとを備えた複写
機，プリンタ等、画像形成装置に関するものである。
マイクロプロセッサとそれとは別に装置内負荷への供給
電力の制御等を行うマイクロプロセッサとを備えた複写
機，プリンタ等、画像形成装置に関するものである。
【０００２】
【従来の技術】従来、複数のマイクロプロセッサで複写
機を制御する場合、通信によってデータをやりとりしな
がら制御を行うことが一般的に知られている。
機を制御する場合、通信によってデータをやりとりしな
がら制御を行うことが一般的に知られている。
【０００３】そして、複写機の高圧電源の制御はある目
標値に対して一定となるようにフィードバック制御を行
って制御する構成が知られている。
標値に対して一定となるようにフィードバック制御を行
って制御する構成が知られている。
【０００４】
【発明が解決しようとする課題】しかしながら、装置の
シーケンスを制御するマイクロプロセッサと低圧及び高
圧電源を制御するマイクロプロセッサとを備えた複写装
置の場合、マイクロプロセッサ間の通信に異常が生じる
と供給される電源電圧が正常な電圧で供給されないため
に装置の動作停止，画像不良，ハードウエアの故障等の
原因となってしまうという問題点があった。
シーケンスを制御するマイクロプロセッサと低圧及び高
圧電源を制御するマイクロプロセッサとを備えた複写装
置の場合、マイクロプロセッサ間の通信に異常が生じる
と供給される電源電圧が正常な電圧で供給されないため
に装置の動作停止，画像不良，ハードウエアの故障等の
原因となってしまうという問題点があった。
【０００５】本発明は、上記従来技術の問題点を解消す
るために成されたもので、マイクロプロセッサ間の通信
異常を早期に確実に検出して対処でき、画像の不良、装
置の故障等を極力押えることができる画像形成装置の提
供を目的とするものである。
るために成されたもので、マイクロプロセッサ間の通信
異常を早期に確実に検出して対処でき、画像の不良、装
置の故障等を極力押えることができる画像形成装置の提
供を目的とするものである。
【０００６】
【課題を解決するための手段】このため、この発明に係
る画像形成装置は、当該画像形成装置の負荷の制御を含
む一連の画像形成動作の制御を行う第１のマイクロプロ
セッサと、前記第１のマイクロプロセッサ及び前記負荷
に電力供給する第１の電源の制御を行う第２のマイクロ
プロセッサと、前記第１のマイクロプロセッサと第２の
マイクロプロセッサ間の通信手段とを備え、前記第２の
マイクロプロセッサは、前記第１の電源とは異なる第２
の電源から電力供給を受けるとともに、前記通信手段に
よる通信の異常を検出したとき前記第１の電源から前記
第１のマイクロプロセッサ及び前記負荷への電力供給を
遮断させることを特徴とする構成によって、前記の目的
を達成しようとするものである。
る画像形成装置は、当該画像形成装置の負荷の制御を含
む一連の画像形成動作の制御を行う第１のマイクロプロ
セッサと、前記第１のマイクロプロセッサ及び前記負荷
に電力供給する第１の電源の制御を行う第２のマイクロ
プロセッサと、前記第１のマイクロプロセッサと第２の
マイクロプロセッサ間の通信手段とを備え、前記第２の
マイクロプロセッサは、前記第１の電源とは異なる第２
の電源から電力供給を受けるとともに、前記通信手段に
よる通信の異常を検出したとき前記第１の電源から前記
第１のマイクロプロセッサ及び前記負荷への電力供給を
遮断させることを特徴とする構成によって、前記の目的
を達成しようとするものである。
【０００７】
【実施例】以下、図面を参照して本発明の実施例を説明
する。 （第１実施例） 図１は、第１実施例の構成を示すブロック図である。
する。 （第１実施例） 図１は、第１実施例の構成を示すブロック図である。
【０００８】１０１は複写装置全体のシーケンス制御を
行う中央演算処理装置（以下、ＣＰＵという）である。
１０２は複写装置の制御手順（制御プログラム）を記憶
した読み取り専用メモリ（ＲＯＭ）であり、ＣＰＵ１０
１はこのＲＯＭ１０２に記憶された制御手順したがって
各センサ類１０６からの信号を読み取り、各負荷（モー
タ，クラッチ，ソレノイド等）１０５を駆動することに
より複写装置の制御を行う。また、１０３は入力データ
の記憶や作業用記憶領域等として用いる主記憶装置であ
るところのランダムアクセスメモリ（ＲＡＭ）である。
これらは１０４のＤＣコントローラというボード内にあ
る。
行う中央演算処理装置（以下、ＣＰＵという）である。
１０２は複写装置の制御手順（制御プログラム）を記憶
した読み取り専用メモリ（ＲＯＭ）であり、ＣＰＵ１０
１はこのＲＯＭ１０２に記憶された制御手順したがって
各センサ類１０６からの信号を読み取り、各負荷（モー
タ，クラッチ，ソレノイド等）１０５を駆動することに
より複写装置の制御を行う。また、１０３は入力データ
の記憶や作業用記憶領域等として用いる主記憶装置であ
るところのランダムアクセスメモリ（ＲＡＭ）である。
これらは１０４のＤＣコントローラというボード内にあ
る。
【０００９】複写装置の操作に必要なスイッチや表示は
操作部１０７にあり、操作者のスイッチ入力がＤＣコン
トローラ１０４へ与えられ、ＤＣコントローラ１０４は
その指示にしたがって適宜表示を行う。
操作部１０７にあり、操作者のスイッチ入力がＤＣコン
トローラ１０４へ与えられ、ＤＣコントローラ１０４は
その指示にしたがって適宜表示を行う。
【００１０】１０８は低圧電源，高圧電源，ランプ調光
等の電源出力の制御を行うＣＰＵである。１０９は電源
制御及びランプ調光制御の制御手順（制御プログラム）
を記憶した読み取り専用メモリ（ＲＯＭ）であり、ＣＰ
Ｕ１０８はこのＲＯＭ１０９に記憶された制御手順にし
たがって電源制御及びランプ調光制御を行う。また、１
１０は入力データの記憶や作業用記憶領域等として用い
る主記憶装置であるところのランダムアクセスメモリ
（ＲＡＭ）である。これらは１１１の複合電源と呼ばれ
るボード内にある。
等の電源出力の制御を行うＣＰＵである。１０９は電源
制御及びランプ調光制御の制御手順（制御プログラム）
を記憶した読み取り専用メモリ（ＲＯＭ）であり、ＣＰ
Ｕ１０８はこのＲＯＭ１０９に記憶された制御手順にし
たがって電源制御及びランプ調光制御を行う。また、１
１０は入力データの記憶や作業用記憶領域等として用い
る主記憶装置であるところのランダムアクセスメモリ
（ＲＡＭ）である。これらは１１１の複合電源と呼ばれ
るボード内にある。
【００１１】複合電源１１１内には複写装置内に必要な
低圧電源（＋５Ｖ，＋２４Ｖ等）を生成し、定電圧制御
を行う低圧電源制御部１１２と、静電潜像を感光体上に
生成し、複写用紙上に転写するために必要な高圧電源を
生成する高圧電源制御部１１３と、露光用ランプ１１５
の点灯電圧制御を行うランプレギュレータ（ＣＶＲ）１
１４とを備えており、それぞれＣＰＵ１０８によって制
御される。
低圧電源（＋５Ｖ，＋２４Ｖ等）を生成し、定電圧制御
を行う低圧電源制御部１１２と、静電潜像を感光体上に
生成し、複写用紙上に転写するために必要な高圧電源を
生成する高圧電源制御部１１３と、露光用ランプ１１５
の点灯電圧制御を行うランプレギュレータ（ＣＶＲ）１
１４とを備えており、それぞれＣＰＵ１０８によって制
御される。
【００１２】高圧電源制御部１１３で生成された高圧出
力は１次帯電器１１６，転写帯電器１１７，現像器１１
８にそれぞれ送られる。低圧電源制御部１１２からはＤ
Ｃコントローラ１０４へ供給する＋５Ｖと複写装置内の
各負荷１０５へ供給する＋２４Ｖが出力される。
力は１次帯電器１１６，転写帯電器１１７，現像器１１
８にそれぞれ送られる。低圧電源制御部１１２からはＤ
Ｃコントローラ１０４へ供給する＋５Ｖと複写装置内の
各負荷１０５へ供給する＋２４Ｖが出力される。
【００１３】複合電源１１１内のＣＰＵ１０８へ供給さ
れる＋５Ｖ電源は装置のメインスイッチ１１９を通った
交流ラインからトランス１２０，整流、平滑回路１１２
を介して生成される。また、メインスイッチ１１９は外
部からの信号によりＯＦＦすることが可能な例えばリレ
ーのような構成のスイッチであり、ＤＣコントローラ１
０４内のＣＰＵ１０１からの信号によってＯＦＦするこ
とが可能な構成となっている。
れる＋５Ｖ電源は装置のメインスイッチ１１９を通った
交流ラインからトランス１２０，整流、平滑回路１１２
を介して生成される。また、メインスイッチ１１９は外
部からの信号によりＯＦＦすることが可能な例えばリレ
ーのような構成のスイッチであり、ＤＣコントローラ１
０４内のＣＰＵ１０１からの信号によってＯＦＦするこ
とが可能な構成となっている。
【００１４】ＤＣコントローラ１０４内のＣＰＵ１０１
と複合電源１１１内のＣＰＵ１０８は、例えばＣＰＵ１
０１から出力される１１ビットのコマンド・データライ
ン、ＲＥＱ（データリクエスト）信号、ＣＰＵ１０８か
ら出力される３ビットのデータライン、ＡＣＫ（データ
アック）信号によりパラレルの通信を行う。もちろんこ
れはシリアル通信でもよい。
と複合電源１１１内のＣＰＵ１０８は、例えばＣＰＵ１
０１から出力される１１ビットのコマンド・データライ
ン、ＲＥＱ（データリクエスト）信号、ＣＰＵ１０８か
ら出力される３ビットのデータライン、ＡＣＫ（データ
アック）信号によりパラレルの通信を行う。もちろんこ
れはシリアル通信でもよい。
【００１５】このＣＰＵ間の通信異常をＣＰＵ１０８が
検出した場合に異常を表示する表示部が１２２である。
また、ＣＰＵ１０１が異常を検出した場合には１１９の
メインスイッチを信号によりＯＦＦし、装置全体の電源
供給を遮断する。
検出した場合に異常を表示する表示部が１２２である。
また、ＣＰＵ１０１が異常を検出した場合には１１９の
メインスイッチを信号によりＯＦＦし、装置全体の電源
供給を遮断する。
【００１６】次に、図２のタイミングチャートを参照し
て本実施例のＣＰＵの通信動作について説明する。
て本実施例のＣＰＵの通信動作について説明する。
【００１７】ＤＣコントローラ１０４内のＣＰＵ１０１
は３ビットのコマンドライン（ＣＭＤ）、８ビットのデ
ータライン（ＤＡＴＡ）に通信内容をセットする。その
後、複合電源１１１内のＣＰＵ１０８に対してリクエス
ト信号（ＲＥＱ）をＨレベルに立ち上げる。ＣＰＵ１０
８はＲＥＱ信号のＨレベルを検知したらコマンド・デー
タの内容をＲＡＭ１１０内に格納しＣＰＵ１０１に対し
てアック信号（ＡＣＫ）をＨレベルに立ち上げる。
は３ビットのコマンドライン（ＣＭＤ）、８ビットのデ
ータライン（ＤＡＴＡ）に通信内容をセットする。その
後、複合電源１１１内のＣＰＵ１０８に対してリクエス
ト信号（ＲＥＱ）をＨレベルに立ち上げる。ＣＰＵ１０
８はＲＥＱ信号のＨレベルを検知したらコマンド・デー
タの内容をＲＡＭ１１０内に格納しＣＰＵ１０１に対し
てアック信号（ＡＣＫ）をＨレベルに立ち上げる。
【００１８】ＣＰＵ１０１はＡＣＫ信号のＨレベルを検
知したらＲＥＱ信号をＬレベルに立ち下げる。ＣＰＵ１
０８がＲＥＱ信号のＬレベルを検知したらＡＣＫ信号を
Ｌレベルに立ち下げる。ＣＰＵ１０１はＡＣＫ信号のＬ
レベルを検知した時点でコマンド・データの送信が完了
したことになり、次のコマンド・データをセットする。
このようにＣＰＵ１０１とＣＰＵ１０８はハンドシェイ
クを行いながら通信を行う。
知したらＲＥＱ信号をＬレベルに立ち下げる。ＣＰＵ１
０８がＲＥＱ信号のＬレベルを検知したらＡＣＫ信号を
Ｌレベルに立ち下げる。ＣＰＵ１０１はＡＣＫ信号のＬ
レベルを検知した時点でコマンド・データの送信が完了
したことになり、次のコマンド・データをセットする。
このようにＣＰＵ１０１とＣＰＵ１０８はハンドシェイ
クを行いながら通信を行う。
【００１９】また、通信動作が正常に行われているかを
チェックするためにＣＰＵ１０１はある一定時間Ｔ以内
に１回以上ＣＰＵ１０８に対してコマンド・データのリ
クエストを行う。即ち一定時間Ｔ以内にＣＰＵ１０８が
リクエスト信号（ＲＥＱ）のＨレベルを検知しなかった
場合（Ｔ＜Ｔ１）には、ＣＰＵ１０８はＣＰＵ１０１ま
たはその周辺回路が異常であると判断してＣＰＵ１０１
等に供給している＋５Ｖ、負荷へ供給している＋２４Ｖ
を遮断するために低圧電源制御部１１２へ電圧ＯＦＦ信
号を入力する。
チェックするためにＣＰＵ１０１はある一定時間Ｔ以内
に１回以上ＣＰＵ１０８に対してコマンド・データのリ
クエストを行う。即ち一定時間Ｔ以内にＣＰＵ１０８が
リクエスト信号（ＲＥＱ）のＨレベルを検知しなかった
場合（Ｔ＜Ｔ１）には、ＣＰＵ１０８はＣＰＵ１０１ま
たはその周辺回路が異常であると判断してＣＰＵ１０１
等に供給している＋５Ｖ、負荷へ供給している＋２４Ｖ
を遮断するために低圧電源制御部１１２へ電圧ＯＦＦ信
号を入力する。
【００２０】また、複写動作中であって露光ランプ１１
５の点灯、高圧の出力中である場合はそれぞれランプレ
ギュレータ１１４、高圧電源制御部１１３へＯＦＦ信号
を入力して露光ランプ及び、高圧出力をＯＦＦする。さ
らにＣＰＵ１０１の異常によりＣＰＵ間の通信が不能と
なり装置が停止したことを表示部１２２に表示する。
５の点灯、高圧の出力中である場合はそれぞれランプレ
ギュレータ１１４、高圧電源制御部１１３へＯＦＦ信号
を入力して露光ランプ及び、高圧出力をＯＦＦする。さ
らにＣＰＵ１０１の異常によりＣＰＵ間の通信が不能と
なり装置が停止したことを表示部１２２に表示する。
【００２１】一方、ＣＰＵ１０１はＣＰＵ１０８にＲＥ
Ｑ信号を立ち上げてからＡＣＫ信号が立ち上がるまでの
時間及びＲＥＱ信号を立ち下げてからＡＣＫ信号が立ち
下がるまでの時間を監視しており、ある一定時間ｔ以内
に立ち上がらない場合（ｔ＜Ｔ２，Ｔ３）には装置のメ
インスイッチ１１９をＯＦＦし装置全体への電源供給を
遮断する。この時、ＣＰＵ１０１はメインスイッチをＯ
ＦＦする前に数秒間、通信異常が発生したことを操作部
１０７に表示する。
Ｑ信号を立ち上げてからＡＣＫ信号が立ち上がるまでの
時間及びＲＥＱ信号を立ち下げてからＡＣＫ信号が立ち
下がるまでの時間を監視しており、ある一定時間ｔ以内
に立ち上がらない場合（ｔ＜Ｔ２，Ｔ３）には装置のメ
インスイッチ１１９をＯＦＦし装置全体への電源供給を
遮断する。この時、ＣＰＵ１０１はメインスイッチをＯ
ＦＦする前に数秒間、通信異常が発生したことを操作部
１０７に表示する。
【００２２】次に、図３，図４のフローチャートを参照
して本実施例の詳細な動作について説明する。
して本実施例の詳細な動作について説明する。
【００２３】図３は、ＤＣコントローラ１０４のＣＰＵ
１０１の通信異常検出動作を示すフローチャートであ
る。
１０１の通信異常検出動作を示すフローチャートであ
る。
【００２４】図３において、まず他のシーケンスプログ
ラム内で複合電源１１１に対してデータの送信要求があ
るかどうかをチェックする（ステップＳ１）。送信要求
がなければそのまま待機するが送信要求がある場合は送
信したいコマンド・データをＩ／Ｏポートに出力する
（Ｓ２）。その後ＲＥＱ信号をＯＮし（Ｓ３）、エラー
タイマーをスタートさせる（Ｓ４）。複合電源側からＡ
ＣＫ信号がＯＮされたかを判断し（Ｓ５）、ＯＮされれ
ばコマンド・データが正常に送られたことになるのでエ
ラータイマーをリセットし（Ｓ６）、立ち上げていたＲ
ＥＱ信号をＯＦＦする（Ｓ７）。次に、複合電源が立ち
上げたＡＣＫ信号がＯＦＦするかどうかのエラータイマ
ーをスタートさせる（Ｓ８）。ＡＣＫ信号がＯＦＦする
かどうかを判断し（Ｓ９）、ＯＦＦすればコマンド・デ
ータの変更が許可されたことになるのでエラータイマー
をリセットし（Ｓ１０）、スタートへ戻る。
ラム内で複合電源１１１に対してデータの送信要求があ
るかどうかをチェックする（ステップＳ１）。送信要求
がなければそのまま待機するが送信要求がある場合は送
信したいコマンド・データをＩ／Ｏポートに出力する
（Ｓ２）。その後ＲＥＱ信号をＯＮし（Ｓ３）、エラー
タイマーをスタートさせる（Ｓ４）。複合電源側からＡ
ＣＫ信号がＯＮされたかを判断し（Ｓ５）、ＯＮされれ
ばコマンド・データが正常に送られたことになるのでエ
ラータイマーをリセットし（Ｓ６）、立ち上げていたＲ
ＥＱ信号をＯＦＦする（Ｓ７）。次に、複合電源が立ち
上げたＡＣＫ信号がＯＦＦするかどうかのエラータイマ
ーをスタートさせる（Ｓ８）。ＡＣＫ信号がＯＦＦする
かどうかを判断し（Ｓ９）、ＯＦＦすればコマンド・デ
ータの変更が許可されたことになるのでエラータイマー
をリセットし（Ｓ１０）、スタートへ戻る。
【００２５】ステップＳ５での判断でＡＣＫ信号がＯＮ
しないまたはステップＳ９での判断でＡＣＫ信号がＯＦ
Ｆしないで、エラータイマーがステップＳ１１またはス
テップＳ１２の判断でタイムアップした場合は複合電源
１１１のＣＰＵ１０８との通信に異常が発生したと判断
して複写装置の操作部１０７にエラーコードを表示し
（Ｓ１３）、数秒後メインスイッチ１１９をＯＦＦ（Ｓ
１４）して装置への電源供給を遮断する。
しないまたはステップＳ９での判断でＡＣＫ信号がＯＦ
Ｆしないで、エラータイマーがステップＳ１１またはス
テップＳ１２の判断でタイムアップした場合は複合電源
１１１のＣＰＵ１０８との通信に異常が発生したと判断
して複写装置の操作部１０７にエラーコードを表示し
（Ｓ１３）、数秒後メインスイッチ１１９をＯＦＦ（Ｓ
１４）して装置への電源供給を遮断する。
【００２６】図４は複合電源１１１のＣＰＵ１０８の通
信異常検出動作を示すフローチャートである。
信異常検出動作を示すフローチャートである。
【００２７】複合電源側１１１ではまず、一定時間以内
にＤＣコントローラがＲＥＱ信号をＯＮするかどうかを
チェックするためのエラータイマーをスタートさせる
（Ｓ２１）。ＲＥＱ信号のＯＮを判断し（Ｓ２２）、Ｏ
Ｎすれば送られてきたコマンド・データをＲＡＭに格納
して（Ｓ２３）、エラータイマーをリセットする（Ｓ２
４）。そしてコマンド・データを受け取ったということ
でＡＣＫ信号をＯＮする（Ｓ２５）。次に、ＤＣコント
ローラが立ち上げたＲＥＱ信号がＯＦＦするかどうかの
エラータイマーをスタートさせる（Ｓ２６）。ＲＥＱ信
号がＯＦＦするかどうかを判断し（Ｓ２７）、ＯＦＦす
ればＤＣコントローラがＡＣＫ信号を受け取ったことに
なるのでＡＣＫ信号をＯＦＦし（Ｓ２８）、エラータイ
マーをリセットする（Ｓ２９）。
にＤＣコントローラがＲＥＱ信号をＯＮするかどうかを
チェックするためのエラータイマーをスタートさせる
（Ｓ２１）。ＲＥＱ信号のＯＮを判断し（Ｓ２２）、Ｏ
Ｎすれば送られてきたコマンド・データをＲＡＭに格納
して（Ｓ２３）、エラータイマーをリセットする（Ｓ２
４）。そしてコマンド・データを受け取ったということ
でＡＣＫ信号をＯＮする（Ｓ２５）。次に、ＤＣコント
ローラが立ち上げたＲＥＱ信号がＯＦＦするかどうかの
エラータイマーをスタートさせる（Ｓ２６）。ＲＥＱ信
号がＯＦＦするかどうかを判断し（Ｓ２７）、ＯＦＦす
ればＤＣコントローラがＡＣＫ信号を受け取ったことに
なるのでＡＣＫ信号をＯＦＦし（Ｓ２８）、エラータイ
マーをリセットする（Ｓ２９）。
【００２８】ステップＳ２２でＲＥＱ信号がＯＮしない
またはステップＳ２７でＲＥＱ信号がＯＦＦしないでエ
ラータイマーがステップＳ３０またはステップＳ３１の
判断でタイムアップした場合はＤＣコントローラ１０４
のＣＰＵ１０１との通信に異常が発生したと判断して高
圧制御部に高圧ＯＦＦ信号を送り（Ｓ３２）、ＣＶＲ１
１４に露光ランプのＯＦＦ信号を送る（Ｓ３３）。さら
に装置の負荷へ供給している低圧（＋５Ｖ，＋２４Ｖ）
の出力を停止し（Ｓ３４）、複合電源１１１内の表示部
１２２にエラー表示を行う（Ｓ３５）。
またはステップＳ２７でＲＥＱ信号がＯＦＦしないでエ
ラータイマーがステップＳ３０またはステップＳ３１の
判断でタイムアップした場合はＤＣコントローラ１０４
のＣＰＵ１０１との通信に異常が発生したと判断して高
圧制御部に高圧ＯＦＦ信号を送り（Ｓ３２）、ＣＶＲ１
１４に露光ランプのＯＦＦ信号を送る（Ｓ３３）。さら
に装置の負荷へ供給している低圧（＋５Ｖ，＋２４Ｖ）
の出力を停止し（Ｓ３４）、複合電源１１１内の表示部
１２２にエラー表示を行う（Ｓ３５）。
【００２９】上記構成と制御により、ＤＣコントローラ
１０４と複合電源１１１とのデータ通信に異常が発生し
たときは、確実に検出して電源の遮断、負荷への電力供
給の停止、異常表示等を行うことができ、画像不良，装
置の故障等を最小限に押えることができる。
１０４と複合電源１１１とのデータ通信に異常が発生し
たときは、確実に検出して電源の遮断、負荷への電力供
給の停止、異常表示等を行うことができ、画像不良，装
置の故障等を最小限に押えることができる。
【００３０】（第２実施例） 次に、図５の通信異常検出回路図を用いて本発明の第２
実施例について説明する。
実施例について説明する。
【００３１】前記実施例では各ＣＰＵが内部タイマーを
用いてＲＥＱ信号、ＡＣＫ信号が正常にやりとりされて
いるかを検出したが、本実施例では図５に示したような
ハード回路によって異常を検出する構成となっている。
他の構成は第１実施例に準じているので説明は省略す
る。
用いてＲＥＱ信号、ＡＣＫ信号が正常にやりとりされて
いるかを検出したが、本実施例では図５に示したような
ハード回路によって異常を検出する構成となっている。
他の構成は第１実施例に準じているので説明は省略す
る。
【００３２】ＲＥＱ信号の監視信号は、ＲＥＱ信号の反
転信号を抵抗とコンデンサで構成された充放電回路に入
力し、その出力をコンパレータ５１に入力する。コンパ
レータ５１のもう一方の入力には、ある一定の電圧を入
力する。このような回路構成によりＲＥＱ信号がＬレベ
ルになってから次にＨレベルに立ち上がるまでの時間監
視が可能である。
転信号を抵抗とコンデンサで構成された充放電回路に入
力し、その出力をコンパレータ５１に入力する。コンパ
レータ５１のもう一方の入力には、ある一定の電圧を入
力する。このような回路構成によりＲＥＱ信号がＬレベ
ルになってから次にＨレベルに立ち上がるまでの時間監
視が可能である。
【００３３】ＲＥＱ信号が一定時間以上出力されない場
合は充電回路の充電時間が長くなりコンパレータの出力
が変化する。
合は充電回路の充電時間が長くなりコンパレータの出力
が変化する。
【００３４】ＡＣＫ信号の監視信号は、ＲＥＱ信号とＡ
ＣＫ信号との排他的論理和を同様に充放電回路に入力
し、一定電圧とコンパレータ５２により比較することで
生成する。このような回路構成によりＲＥＱ信号の立ち
上がりからＡＣＫ信号の立ち上がりまでの時間、または
ＲＥＱ信号の立ち下がりからＡＣＫ信号の立ち下がりま
での時間監視がＯＲで可能である。
ＣＫ信号との排他的論理和を同様に充放電回路に入力
し、一定電圧とコンパレータ５２により比較することで
生成する。このような回路構成によりＲＥＱ信号の立ち
上がりからＡＣＫ信号の立ち上がりまでの時間、または
ＲＥＱ信号の立ち下がりからＡＣＫ信号の立ち下がりま
での時間監視がＯＲで可能である。
【００３５】そして、上記時間が一定以上になると、充
電回路の充電時間が長くなりコンパレータの出力が変化
する。
電回路の充電時間が長くなりコンパレータの出力が変化
する。
【００３６】上記構成により、ＤＣコントローラと複合
電源との間の通信手段の異常を検知して、前記第１実施
例と同様な対応を実施し、同様な効果を発揮できる。
電源との間の通信手段の異常を検知して、前記第１実施
例と同様な対応を実施し、同様な効果を発揮できる。
【００３７】即ち、第１実施例及び第２実施例では、負
荷への供給電源及び画像形成に関わる各高圧電源、露光
ランプの制御を行うマイクロコンピュータとシーケンス
制御を行うマイクロコンピュータとでデータ通信を行う
構成の複写装置において、その通信の異常を検出して負
荷への電源供給を遮断するようにしたのでデータ通信の
異常によって供給される電源電圧が正常な電圧で供給さ
れないために起こる装置の動作停止，画像不良，ハード
ウエアの故障等をおさえることが可能となる。また、そ
の異常がおこったことを表示するので迅速なサービス対
応が行える。
荷への供給電源及び画像形成に関わる各高圧電源、露光
ランプの制御を行うマイクロコンピュータとシーケンス
制御を行うマイクロコンピュータとでデータ通信を行う
構成の複写装置において、その通信の異常を検出して負
荷への電源供給を遮断するようにしたのでデータ通信の
異常によって供給される電源電圧が正常な電圧で供給さ
れないために起こる装置の動作停止，画像不良，ハード
ウエアの故障等をおさえることが可能となる。また、そ
の異常がおこったことを表示するので迅速なサービス対
応が行える。
【００３８】
【発明の効果】以上説明したように、この発明によれ
ば、当該画像形成装置の負荷の制御を含む一連の画像形
成動作の制御を行う第１のマイクロプロセッサと、前記
第１のマイクロプロセッサ及び前記負荷に電力供給する
第１の電源の制御を行う第２のマイクロプロセッサと、
前記第１のマイクロプロセッサと第２のマイクロプロセ
ッサ間の通信手段とを備え、前記第２のマイクロプロセ
ッサは、前記第１の電源とは異なる第２の電源から電力
供給を受けるとともに、前記通信手段による通信の異常
を検出したとき前記第１の電源から前記第１のマイクロ
プロセッサ及び前記負荷への電力供給を遮断させること
により、検出した異常に直ちに的確に対処でき、画像の
不良、装置の故障等を極力押えることができる。
ば、当該画像形成装置の負荷の制御を含む一連の画像形
成動作の制御を行う第１のマイクロプロセッサと、前記
第１のマイクロプロセッサ及び前記負荷に電力供給する
第１の電源の制御を行う第２のマイクロプロセッサと、
前記第１のマイクロプロセッサと第２のマイクロプロセ
ッサ間の通信手段とを備え、前記第２のマイクロプロセ
ッサは、前記第１の電源とは異なる第２の電源から電力
供給を受けるとともに、前記通信手段による通信の異常
を検出したとき前記第１の電源から前記第１のマイクロ
プロセッサ及び前記負荷への電力供給を遮断させること
により、検出した異常に直ちに的確に対処でき、画像の
不良、装置の故障等を極力押えることができる。
【図１】 第１実施例のブロック図である。
【図２】 第１実施例のタイミングチャートである。
【図３】 第１実施例ＤＣコントローラの通信異常検出
フローチャートである。
フローチャートである。
【図４】 第１実施例複合電源の通信異常検出フローチ
ャートである。
ャートである。
【図５】 第２実施例の通信異常検出回路図である。
１０１ 中央演算処理装置（ＣＰＵ） １０４ ＤＣコントローラ １０７ 操作部 １０８ 中央演算処理装置（ＣＰＵ） １１１ 複合電源 １１２ 定圧電源制御部 １１３ 高圧電源制御部 １１４ ランプレギュレータ １１５ ハロゲンランプ １１６ １次帯電器 １１７ 転写帯電器 １１８ 現像器 １１９ メインスイッチ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−293357（ＪＰ，Ａ) 特開 平４−318564（ＪＰ，Ａ) 特開 平４−104261（ＪＰ，Ａ) 特開 平２−51932（ＪＰ，Ａ) 特開 平４−318859（ＪＰ，Ａ) 特開 平４−253055（ＪＰ，Ａ) 特開 昭56−110119（ＪＰ，Ａ) 特開 平４−269043（ＪＰ，Ａ) 特開 昭63−52541（ＪＰ，Ａ) 特開 平１−287679（ＪＰ，Ａ) 特開 昭62−285102（ＪＰ，Ａ) 実開 平２−17749（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) G03G 21/00 370 - 512 B41J 29/38 G06F 15/16 640 G06F 1/00 340 H04L 29/14
Claims (10)
- 【請求項１】 当該画像形成装置の負荷の制御を含む一
連の画像形成動作の制御を行う第１のマイクロプロセッ
サと、前記第１のマイクロプロセッサ及び前記 負荷に電力供給
する第１の電源の制御を行う第２のマイクロプロセッサ
と、 前記第１のマイクロプロセッサと第２のマイクロプロセ
ッサ間の通信手段とを備え、前記第２のマイクロプロセッサは、前記第１の電源とは
異なる第２の電源から電力供給を受けるとともに、前記
通信手段による 通信の異常を検出したとき前記第１の電
源から前記第１のマイクロプロセッサ及び前記負荷への
電力供給を遮断させることを特徴とする画像形成装置。 - 【請求項２】 前記第１のマイクロプロセッサは、前記
通信手段による通信の異常が検出されたとき前記第２の
電源から前記第２のマイクロプロセッサへの電力供給を
遮断させることを特徴とする請求項１に記載の画像形成
装置。 - 【請求項３】 さらに前記第１のマイクロプロセッサと
前記第２のマイクロプロセッサとの間の通信状態に基づ
いて通信の異常を検出する検出手段を有することを特徴
とする請求項１又は請求項２に記載の画像形成装置。 - 【請求項４】 前記第２のマイクロプロセッサから出力
されるアクノレッジ信号を監視することにより通信の異
常が検出されることを特徴とする請求項１又は請求項３
に記載の画像形成装置。 - 【請求項５】 前記第２のマイクロプロセッサは、前記
通信手段を介する前記第１のマイクロプロセッサとの通
信状態に基づいて通信の異常を検出することを特徴とす
る請求項１又は請求項２に記載の画像形成装置。 - 【請求項６】 前記第１のマイクロプロセッサから出力
されるリクエスト信号を監視することにより通信の異常
が検出されることを特徴とする請求項３又は請求項５に
記載の画像形成装置。 - 【請求項７】 当該画像形成装置の負荷の制御を含む一
連の画像形成動作の 制御を行う第１のマイクロプロセッ
サと、 前記第１のマイクロプロセッサ及び前記負荷に電力供給
する第１の電源の制御を行う第２のマイクロプロセッサ
と、 前記第１のマイクロプロセッサと第２のマイクロプロセ
ッサ間の通信手段と 前記第２のマイクロプロセッサに電
力供給する前記第１の電源とは異なる第２の電源とを備
え、 前記第１のマイクロプロセッサは、前記通信手段による
通信の異常が検出されたときは前記第２の電源から前記
第２のマイクロプロセッサへの電力供給を遮断させるこ
とを特徴とする画像形成装置。 - 【請求項８】 さらに前記第１のマイクロプロセッサと
前記第２のマイクロプロセッサとの間の通信状態に基づ
いて通信の異常を検出する検出手段を有することを特徴
とする請求項７に記載の画像形成装置。 - 【請求項９】 前記第２のマイクロプロセッサから出力
されるアクノレッジ信号を監視することにより通信の異
常が検出されることを特徴とする請求項７又は請求項８
に記載の画像形成装置。 - 【請求項１０】 さらに、通信の異常が検出されたと
き、異常を表示する異常表示手段を備えたことを特徴と
する請求項１から請求項９のいずれかに記載の画像形成
装置。
Priority Applications (1)
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|---|---|---|---|
| JP10110693A JP3149293B2 (ja) | 1993-04-27 | 1993-04-27 | 画像形成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10110693A JP3149293B2 (ja) | 1993-04-27 | 1993-04-27 | 画像形成装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000322711A Division JP2001183948A (ja) | 2000-10-23 | 2000-10-23 | 画像形成装置 |
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|---|---|
| JPH06308786A JPH06308786A (ja) | 1994-11-04 |
| JP3149293B2 true JP3149293B2 (ja) | 2001-03-26 |
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ID=14291831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10110693A Expired - Fee Related JP3149293B2 (ja) | 1993-04-27 | 1993-04-27 | 画像形成装置 |
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| JP5177094B2 (ja) * | 2008-08-29 | 2013-04-03 | ブラザー工業株式会社 | パルス幅変調方式とデジタルアナログコンバータとを使用する高圧電源装置、その制御装置及びその製造方法 |
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- 1993-04-27 JP JP10110693A patent/JP3149293B2/ja not_active Expired - Fee Related
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