JP3134086B2 - コプレーナ線路塔載フリップチップ - Google Patents

コプレーナ線路塔載フリップチップ

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JP3134086B2
JP3134086B2 JP08511972A JP51197296A JP3134086B2 JP 3134086 B2 JP3134086 B2 JP 3134086B2 JP 08511972 A JP08511972 A JP 08511972A JP 51197296 A JP51197296 A JP 51197296A JP 3134086 B2 JP3134086 B2 JP 3134086B2
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Description

【発明の詳細な説明】 技術分野 本発明は高周波のコプレーナ線路の回路構造に係り、
特にコプレーナ線路上の回路部品のひっくり返し搭載に
関する。
背景技術 マザーボード上への集積回路ひっくり返しチップ（フ
リップチップ）の搭載は、ラジオ周波数回路部品を一緒
に接続するのに効果的な方法であることが判明してい
る。ひっくり返し搭載の使用は、ボンディングワイヤや
背面メタライゼーション及び通路や空中ブリッジやマザ
ー基板上の誘電体のクロスオーバなどの使用の代替をす
る代用品取付方法を提供する。チップをマザーボードに
接続する導電性の柱即ち突起は、ハンダ、硬ろう材料又
は導電性接着剤の使用によって形成し得る。しかしなが
ら、好適な方法は熱圧ボンディングによるものである。
その理由は損失や漂遊インピーダンスや改善された一貫
性への影響を減らす結果となるからである。
このような高周波応用においては、又、コプレーナ伝
送経路の使用法が充分に確立されている。典型的な例
は、従来型のコプレーナ線路（接地−信号−接地線
路）、スロット線路、平衡接地−信号−信号−接地線
路、及び平行ストリップの平衡線路を包含する。コプレ
ーナ線路は特に有用である。その理由は、信号と接地の
両導体を同一平面上に有して信号導体の両側での接地平
面へのアクセスをもたらすことにより単純化構造が提供
され得るからである。隣接コプレーナ線路は、個別にひ
っくり返し搭載する回路の接続に使用することが知られ
ている。コプレーナ線路は、又、別の伝送線路構造に比
し改善された信号導体間絶縁をもたらし得る。
ひっくり返しチップ自身は、典型的には１以上のトラ
ンジスタを包含する。パワーチップにおいては、複数ト
ランジスタを包含するトランジスタタイプによりベース
又はゲートのような単一制御線によってしばしば駆動さ
れる。対応するコレクター又はドレインの関連セット、
即ち、電流通電端子は信号出力端に結合される。複合パ
ワートランジスタに対するインピーダンス−マッチング
はマザーボード上で実行される。
発明の開示 上述したように、効果的な大パワートランジスタは、
一連の小トランジスタを並列接続することによって提供
され得ることが判明した。しかしながら、この基本構造
は、全トランジスタに対する入出のインピーダンスマッ
チングをとること必要である。パワーアンプを構成する
複合パワートランジスタの個々のトランジスタのマッチ
ングをそれぞれとるには、ひっくり返しチップ技術の利
点を用いることが望ましい。それから、常識的には、チ
ップ上の個々のトランジスタに対しマザーボード上での
マッチングをとることができるのが望ましい。
これは、本発明において、接続領域を備える平坦面を
有する電気的絶縁基板と基板面上搭載のコプレーナ線路
とを備えるコプレーナ線路基盤の回路構造によって提供
される。コプレーナ線路は、第１及び第２の隔離配置の
接地導体と、この第１及び第２の接地導体の同一平面内
で第１及び第２の接地導体の間に隔離配置される信号導
体とを有してなり、信号導体と少なくとも１つの接地導
体とが接続領域の中に伸長して形成される。集積回路
は、１つの接地導体にひっくり返し搭載される第１の端
子と信号導体にひっくり返し搭載される第２の端子とに
よって、基板の接続領域上にひっくり返し搭載される。
常識的には集積回路は、単一の能動的又は受動的なデバ
イス、或いはこのようなデバイスの種々な組合せで形成
される、より複雑な回路のような如何なる機能の回路を
も有し得る。
本発明の好適な１実施例は、集積回路が複数の電界効
果トランジスタ（FET）を有してなるラジオ周波数のパ
ワーアンプを提供する。各トランジスタは、チップ上に
関連するゲート端子、ソース端子、及びドレイン端子を
有する。入力インピーダンス−マチングネットワークが
基板上に搭載される。このネットワークは、接続領域か
ら離れている遠方端と接続領域内の近接端とを伴う、各
ゲート端子向けに長く延びた導波路の信号導体を有する
コプレーナ線路を備える。遠方端は単一基部入力導体に
接続される。近接端はそれぞれのゲート端子の１つにひ
っくり返し搭載される。
更に、ネットワークは、各入力信号導体の遠方端と隣
接接地導体とを結合するキャパシタを備えている。信号
導体の長さ及びキャパシタサイズは、選択された周波数
で選定されたインピーダンスになるように選ばれる。キ
ャパシタは、導波路の信号及び接地導体にひっくり返し
搭載される別のチップ上に存在し得る。この場合、導波
路の信号導体及び接地導体は、開放端を有するコプレー
ナ線路として形成される。
出力のコプレーナ線路は、各ドレイン端子毎に、FET
のひっくり返しチップに電気的に接続される接続領域内
に端点を有する出力信号導体を有する。このコプレーナ
線路は、又、望みのインピーダンスマッチング準備用に
選定された長さ及びその他のディメンションを有する。
本発明は、このように、コプレーナ線路上にラジオ周
波数チップを直接にひっくり返し搭載することによる有
利な使用法を提供する。更に、このような導波路は、分
布インピーダンスマッチングをとるように複数の導波路
部分に分割された単一導体を有し得る。本発明のこれら
の特徴やその他の特徴及び効果は、以下の詳細な説明に
記載され、又付属図面に図解された好適な実施例によっ
て明らかになる。
図面の簡単な説明 図１は、本発明に従って作られ得るインピーダンス−
マッチングがとられたパワーアンプの略図である。
図２は、本発明に従って作られた図１のアンプの最初
の好適な実施例の平面図である。
図３は、図の実施例の延長上にある本発明の第２の実
施例の単純化平面図である。
図４は、本発明の第３の実施例を示す図３と同様な平
面図である。
図５は、本発明の第４の実施例を示す拡大平面図であ
る。
図６は、図５の実施例で使用された、キャパシタひっ
くり返しチップの拡大断面図である。
発明の実施モード 最初に図１を参照すると、本発明に従って作成され得
る電気回路を図解した説明用のパワーアンプ10が示され
ている。アンプ10は、単一入力信号線12を備え、この信
号線は複合トランジスタ16の入力インピーダンスと入力
回路とのマッチング用の入力インピーダンス−マッチン
グネットワーク14に受け入られる。対応する形で出力イ
ンピーダンス−マッチングネットワーク18は、複合トラ
ンジスタの出力インピーダンスと単一出力信号線20に接
続された出力回路とのマッチングを採る。
アンプはＮセクションから構成される。各セクション
Ｉに対する入力インピーダンス−マッチング回路は、シ
ャントキャパシタンスCiiとシリーズインダクタンスLii
を包含し、これはラジオ周波数応用で伝送線路形態の中
に典型的に存在するものである。奇数モード振動に対す
る絶縁は、入力回路におけるセクション間の絶縁抵抗Ri
iによって提供され得るし、又図示の如く抵抗Rioによっ
て出力回路の中にも提供され得る。対応する形で出力イ
ンピーダンス−マッチング回路は、各セクションＩに対
してシリースインダクタンスLioとシャントキャパシタ
ンスCioとを備える。
各セクションＩはトランジスタQiを有する。これらは
好適な形態としてFETの形で示されているが、バイポー
ラトランジスタであっても同様に差支えない。一連のト
ランジスタQiは、ここでは、ｉ＝1,2,…N,であるが、協
働して複合トランジスタ16を形成する。本発明の特殊な
実施例に関連して後述するように、ゲート、ソース及び
ドレインは開路され得ない。即ち、これらは、対応する
複合要素の１部となり得る。
図２は、本発明に従って作成されたアンプ22の１実施
例を図解する。アンプ22は、全て基板30に関係するよう
に搭載される、入力即ち第１のコプレーナ線路24と、点
線で示す回路部品としても参照され得るひっくり返し搭
載のFETチップ26と、出力即ち第２のコプレーナ線路28
とを備える。基板は、平坦面30aを備え、一般的にはFET
チップ26の外形線で規定された接続領域32として参照さ
れ得るものを有する。
基板上には、第１、第２、及び第３の接地導体36、3
8、及び40を包含する接地面34が搭載されている。第３
の接地導体40は細長く延びていて、拡大された入力端即
ち遠方端40aを有する。これらの３本の接地導体は、図
示のように接地領域で全部が一体に連結されていて欲し
い。ひっくり返し搭載用電導性突起42、44及び46は、対
応して接続領域32に配置されるFETチップ26のソース端
子に接地導体を接続する。
接地面の中のスロット34aの中には、入力即ち第１の
信号導体48が延びており、この信号導体48は接地導体3
6、38、及び40から一般的には一様な距離Ａ或いは（信
号導体48の単位長当りの）平均距離Ａだけ離されてい
る。接地導体40は、点線により代替接地面端縁34cで表
示されているように、信号導体48が接地導体36及び38に
近接して結合されている時などには、必ずしも必要では
ない。入力信号導体は、単一入力基部48aと第１及び第
２の分岐部48b及び48cとを備える。これらの分岐部は、
単一入力基部48aへの接合48fの所で入力端即ち遠方端48
dとして参照するものにより接続される。出力端、即ち
近接端48g及び48hはひっくり返しチップ用の突起49及び
50を介してFETチップ26のゲート端子に接続される。接
地導体40の拡張端40aは、適当な空中ブリッジ52及び53
乃至はその同等構造体によって接地導体36及び38の隣接
部に接続される。
接地導体40の拡張端部は図に見られるように、入力信
号導体の遠方端48d及び48eから距離Ａよりは小さい距離
Ｂだけ隔てられるべきである。この間隔削減は、結果と
して接地導体の関連セクションと入力信号導体の分岐部
との間のキャパシタンス54及び56の増大を生むことにな
る。この間隔削減は又、サイズを段階的に又は徐々に増
加させる等のやり方による信号導体の拡張によって達成
され得るであろう。これらのキャパシタンスは、図１の
アンプ10に示すキャパシタンスC1i及びC2iに対応する。
同様に、分岐部48b及び48cの長さＣは伝送線路58及び60
を包含し、伝送線路58及び60はアンプ10のインダクタン
スL1i及びL2iに対応する。キャパシタンス／インダクタ
ンスの組合せ54/58と56/60とが個々のインピーダンス−
マッチング回路62及び64をそれぞれ形成し、個々のイン
ピーダンス−マッチング回路は一緒になって複合入力イ
ンピーダンス−マッチング回路66を構成する。導体の上
に誘電体層を配することや、裏面メタライゼーションを
追加するとか等の他の技術も又、インピーダンス−マッ
チングに使用され得る。
FETチップ26は従来型技術に従って構築され得る。FET
チップは、複合FET74を形成するソース68、ゲート70及
びドレイン72を備える。ソース68は、この実施例では、
ひっくり返しチップ用の突起42、44及び46に接続され
る。これらの突起は、このようにして、ソース68は接地
に接続する役割を果たす一連の端子76を形成する。ゲー
ト70は、入力信号を信号導体48から受信する突起49及び
50と接続される。従って、突起49及び50は、個々のFET8
0及び82に対しての一連の制御端子78と考えられ得る。
ドレイン72は、この実施例ではひっくり返しチップ用の
突起86の代表する単一電流端子を構成する一連の出力電
流端子84に接続される。
図に見られるように、突起86は、出力即ち第２の信号
導体88の近接端88aと考え得るものに接続される。導体8
8は、接地面のスロット34b中に配置され、一緒になって
出力のコプレーナ線路28を形成する第４及び第５の接地
導体90及び92からは反対側に距離Ａだけ隔離される。同
一なので図示してはいないが、出力のインピーダンスマ
ッチングは入力を参照して説明した技術を用いることに
よって備えられる。
図３は、単純化図形で、アンプ22と同様なアンプ100
を図解する。アンプ100は入力のコプレーナ線路102を備
え、このコプレーナ線路102は、トランジスタチップ114
と関連する接続領域112の中に４つの終端104、106、10
8、及び110を有する。コプレーナ線路102は、信号導体1
16を最初の分岐部116b及び116cに分割する第１接合116a
の所で２分割された形状を有している。分岐部116b及び
116cの各々は、それからそれぞれの分岐部分116d、116
e、116f及び116gに分割される。
同様に、出力のコプレーナ線路118は出力信号導体120
を有し、この信号導体120は２つの分岐部120b及び120c
を接合120の所で単一出力基部120dの形に結合するもの
となっている。分岐部120b及び120cは端子122及び124で
チップ114に結合される。
図４は、入力コプレーナ線路132の形状を除いて図３
と同様なアンプ130を図解する。このコプレーナ線路は
入力信号導体134を有し、この入力信号導体は基部134g
から反対方向に延びる接合アーム134e及び134fを介して
直接４つの平行分岐部134a、134b、134c、及び134eに分
岐する。
分割信号路を有するコプレーナ線路に対しては、明ら
かに他の接合配列が可能である。又多重分岐部の分割
は、パワーを不均等に配分するため非対称の構成が可能
である。
図５及び図６は、本発明のさらに他の実施例を示した
アンプ140の好適設計の平面図である。単純化のため、
コプレーナ線路を搭載すべき基板を図示していない。ア
ンプ140は、第１のひっくり返しチップ用の接続領域146
を通って延びる多重分割路の入力コプレーナ線路144を
形成している集積接地面142を備える。接続領域146は、
キャパシタチップ148を接続するためのものである。コ
プレーナ線路144は、FETチップ152と接続された第２の
ひっくり返しチップ用の接続領域150の中に終端を有す
る。分割路形態の出力のコプレーナ線路154は接続領域1
50から延びる。
入力のコプレーナ線路144は、図２の中で図解したコ
プレーナ線路24に似た３つの導波路を組合せたような形
になっている。このコプレーナ線路は、最初の基部156a
を有する入力信号導体156を備える。この基部は、接合1
56bの所で実質的には等しい長さを有する３つの第１分
岐部156c、156d及び156eに直ちに分割される。これらの
分岐部はそれからそれぞれの接合156f、156g及び156hの
所でそれぞれの平行な第２分岐部の156i及び156jと156k
及び156lと156m及び156nとのそれぞれに分割される。こ
の後者の分岐部の各々は、図２の実施例に関して記述し
たような固有のインダクタンスを有する伝送線路セグメ
ントを形成する。これらの分割信号導体が、接地面の中
で隣接する第１分岐部156cと156dと156eとの間に位置す
る中間部分142aと142bとを分割する。空中ブリッジ158
及び160は隔離位置にあるこれらの接地部分を一体に接
続する。同様に、空中ブリッジ162及び164は接地部142a
を第１の接地基部142cに接続し、空中ブリッジ166及び1
68は接地部142bを第２の接地基部142dに接続する。代替
案としては、適切なメタライゼーションとひっくり返し
接続とを備えるキャパシタチップを第１分岐部を超えて
延ばし、それによって空中ブリッジの代わりに接地クロ
スオーバ接続を提供することが可能であろう。
キャパシタチップ148に対するひっくり返しチップ用
突起170、171及び172が入力信号導体接合156f、156g及
び156h上に配置される。又ひっくり返しチップ用突起17
4、175、176、177、178、179、180、181、及び182は種
々な接地面部分をひっくり返しチップ148に接続する。
図５の中に一点鎖線のチップの足跡で示したのと同じ所
にあるチップ148が、メタライゼーションを示す断面ハ
ッチングを付けた単純化平面図の形で図６に示されてい
る。単純化のために図６の中に示されるひっくり返しチ
ップ用突起は、図５に示すのと同一番号を付けてある。
チップ148は３つのコプレーナ線路184、185、及び186
を有することが見て取れる。接地面142は、開放端を有
する信号導体190、192及び194を備えたスロット188a、1
88b及び188cを有するチップ接地面188と、関係突起を介
して接続される。これらの信号導体は一端部で突起170
乃至172に接続される。コプレーナ線路184、185、及び1
86は、このようにして信号導体156の第２分岐部と、接
合156f,156g、及び156hの各々に隣接する３つの接地面
部との間にキャパシタンスを用意する。図２のアンプ22
を引用して記述したように、キャパシタンスとインダク
タンスとは、アンプが接続される入力回路とチップ152
上のFETのインピーダンスとの間のインピーダンスマッ
チングを提供するように選定される。
FETチップ152は、信号導体156の第２分岐部の各端点
にゲート端子を有する。一連のゲート端子は、一般には
突起196で表わされる。ソース端子は突起198で表わされ
る。対応する形で、突起200で表わされるような各ゲー
ト端子に対するドレイン端子が存在する。図５は接続領
域150から延びる出力コプレーナ線路202、203、204、20
5、206、及び207を示しており、各ドレイン端子に対し
て出力のコプレーナ線路が存在する。再度言及するが、
これらの出力コプレーナ線路は、チップ152上のFETに対
するインピーダンスマッチングを提供する伝送線路であ
る。出力信号通路は、充分なインダクダンスが確保され
た後で連結し得るものであり、又、アンプ140使用の特
殊応用での要求に応じて次に続く信号処理のために分散
し得るものでもある。
本発明は、このように、コプレーナ線路上の集積回路
のひっくり返し搭載を提供するものである。接地導体
は、幅広乃至はストリップの形状であり得る。コプレー
ナ線路内の単一信号通路は、コプレーナ線路の伝送線路
構造を使用する複数信号通路に分割され得るし、逆に、
幾つかの信号通路を１本に束ねることが可能である。回
路の製造は、同一基板表面上に接地導体と信号導体との
両方を備えることによって容易になるけれども、隔離接
地面導体間の中間接続は、信号導体の上を横切る空中ブ
リッジのような非同一平面の技術の使用を通して維持さ
れることになる。基板の対向面上のメタライゼーション
も又同様に使用され得る。更に分割信号通路の適切な設
計は、インピーダンスマッチングのために選定された値
のシリースインダクタンスとシャントキャパシタンスと
を用意する。
キャパシタンスとインダクタンスとは、コプレーナ線
路の設計技術によって容易に提供され、或いは分割され
たコプレーナ線路に搭載されたひっくり返しチップによ
って増大され得る。もっと一般的に云えば、インピーダ
ンスマッチングは基板パターンニングやチップ取付けや
導体への誘電体層の追加や裏面メタライゼーションなど
のような技術によって提供され得る。同様に、コプレー
ナ線路端部へのトランジスタチップのひっくり返し搭載
は、製造し易さ、一貫した品質、及び改善された動作特
性を提供する。パワーアンプは、このように、並列に接
続されて個別のインピーダンスマッチングを行う複数の
小さなアンプの使用によって構成され得る。同様に、プ
ッシュ−プルパワーアンプは、本発明に従った多重のプ
ッシュ−プルラインの使用によって組立て可能であろ
う。
形態及び詳細に亘っての変更が特許請求の範囲に規定
される本発明の精神及び範囲を逸脱することなく、又同
等の原理の下に提供する請求項の表現或いは意味修正の
範囲を逸脱することなしに好適な実施例の中で実現し得
ることは、当業者には明らかであろう。例えば、記載の
実施例は、コプレーナ線路上へのチップのひっくり返し
搭載に対して、及びコプレーナ線路の信号通路分割と同
一平面ひっくり返しチップ用回路部品とを介してのイン
ピーダンスマッチングの達成に対して、別の配列を提供
する。好適な実施例は、このように説明及び図解目的に
提供されたものであって制約目的に提供されたものでは
ない。
フロントページの続き (72)発明者 ジョンソン，エドウィン，エフ. アメリカ合衆国，94087 カリフォルニ ア州，サニーベール，シャイアン ドラ イブ 643 (72)発明者 ストーナム，エドワード，ビー. アメリカ合衆国，94024 カリフォルニ ア州，ロス アルトス，ジュリー レー ン 1580 (56)参考文献 特開 平３−235403（ＪＰ，Ａ) 特開 平７−147352（ＪＰ，Ａ) 特開 平４−68701（ＪＰ，Ａ) 特開 平４−336702（ＪＰ，Ａ) 特開 平１−265705（ＪＰ，Ａ) 特開 昭63−46752（ＪＰ，Ａ)

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】接続領域を含んだ平坦な基板面を有する電
    気的絶縁基板と、 前記基板面上に形成されてなり、同一平面内に隔離配置
    された第１及び第２の接地導体と、該第１及び第２の接
    地導体と同一平面内で該第１及び第２の接地導体の間に
    隔離配置された第１の信号導体とを有し、該信号導体と
    前記第１及び第２の接地導体が前記接続領域の中に延在
    され、前記第１及び第２の接地導体が前記接続領域内で
    互いに結合されてなる第１のコプレーナ線路と、 集積回路と該集積回路に接続された第１及び第２の端子
    とが形成されたチップ面を有し、該チップ面を前記基板
    面に向い合わせて前記接続領域上にひっくり返して搭載
    され、前記第１の端子が前記接地導体の少なくとも１つ
    に直接搭載され、前記第２の端子が前記第１の信号導体
    に直接搭載されてなる集積回路チップとを備えてなり、 前記第１のコプレーナ線路が前記集積回路に関係する電
    流を導通するコプレーナ線路基板の回路構造。
  2. 【請求項２】前記第１と第２の接地導体が、前記集積回
    路の下の前記接続領域内で一体に結合されてなる請求項
    １に記載した回路構造。
  3. 【請求項３】前記信号導体に搭載された第１のキャパシ
    タンス端子と、前記接地導体の少なくとも１つに搭載さ
    れた第２のキャパシタンス端子とを有するキャパシタン
    ス手段を備えてなる請求項１に記載した回路構造。
  4. 【請求項４】前記キャパシタンス手段は、第１のコプレ
    ーナ線路にひっくり返し搭載された第２の集積回路チッ
    プを備えてなり、該第２の集積回路チップは少なくとも
    １つの一端開放コプレーナ線路を有し、該一端開放コプ
    レーナ線路は複数の導体を有して前記キャパシタンス手
    段を形成し、前記各キャパシタンス端子が前記一端開放
    コプレーナ線路のそれぞれ異なる導体の上に位置されて
    なる請求項３に記載した回路構造。
  5. 【請求項５】前記第１のコプレーナ線路の同一平面内に
    隔離配置して前記基板面上に搭載された第２のコプレー
    ナ線路を備え、該第２のコプレーナ線路は、隔離配置さ
    れた第３及び第４の接地導体と、該第３及び第４の接地
    導体の同一平面内で該第３及び第４の接地導体の間に隔
    離配置された第２の信号導体とを備えてなり、該第３及
    び第４の接地導体及び該第２の信号導体は、前記集積回
    路に関係する電流を導通するために前記接続領域の中に
    延びてなり、前記第１、第２、第３及び第４の接地導体
    は、前記第１及び第２の信号導体の間の前記接続領域内
    で一体に結合されてなる請求項１に記載した回路構造。
  6. 【請求項６】平行に延びる複数のコプレーナ線路を備
    え、前記集積回路チップが前記コプレーナ線路のそれぞ
    れの信号導体に対応させてひっくり返し搭載された端子
    を備えてなる請求項１又は５に記載した回路構造。
  7. 【請求項７】前記集積回路チップは、複数のトランジス
    タを備え、該各トランジスタは前記複数のコプレーナ線
    路の１つコプレーナ線路の信号導体にひっくり返し搭載
    された端子を前記チップ面に備えてなる請求項６に記載
    した回路構造。
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