JP2021078054A

JP2021078054A - 半導体装置

Info

Publication number: JP2021078054A
Application number: JP2019204922A
Authority: JP
Inventors: 菜緒子倉橋; Naoko Kurahashi
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2019-11-12
Filing date: 2019-11-12
Publication date: 2021-05-20

Abstract

【課題】一のノードと複数のトランジスタとの間を伝送する信号間の位相差を低減可能な半導体装置を提供すること。【解決手段】複数の半導体素子と、基板上に形成された複数の配線を有する伝送線路とを備え、前記複数の半導体素子は、一のノードから離れて位置する複数の第１半導体素子と、前記第１半導体素子よりも前記ノードから離れて位置する一又は複数の第２半導体素子とを含み、前記複数の配線は、前記ノードと前記第１半導体素子とを接続する複数の第１配線と、前記ノードと前記第２半導体素子とを接続する一又は複数の第２配線とを含み、前記複数の第１配線は、前記基板の厚さ方向で交差し、前記第２配線と同じ配線長を有する、半導体装置。【選択図】図５

Description

本発明は、半導体装置に関する。

従来、一の共通ノードと複数の分岐ノードとを接続する導体線を有する伝送線路が知られている（例えば、特許文献１，２参照）。

特開平７−３０７６２６号公報特開２００５−４５６５９号公報

一のノードに接続される導体線を分岐して、そのノードを複数の半導体素子の各々に接続する場合がある。この場合、一のノードとそのノードからの距離が近い半導体素子との間を伝送する信号と、一のノードとそのノードからの距離が遠い半導体素子との間を伝送する信号との間に、位相差が生じてしまうことがある。このような位相差は、発振等を引き起こす要因となりうるため、できるだけ低減することが好ましい。

本開示は、一のノードと複数の半導体素子との間を伝送する信号間の位相差を低減可能な半導体装置を提供する。

本開示は、
複数の半導体素子と、
基板上に形成された複数の配線を有する伝送線路とを備え、
前記複数の半導体素子は、一のノードから離れて位置する複数の第１半導体素子と、前記第１半導体素子よりも前記ノードから離れて位置する一又は複数の第２半導体素子とを含み、
前記複数の配線は、前記ノードと前記第１半導体素子とを接続する複数の第１配線と、前記ノードと前記第２半導体素子とを接続する一又は複数の第２配線とを含み、
前記複数の第１配線は、前記基板の厚さ方向で交差し、前記第２配線と同じ配線長を有する、半導体装置を提供する。

また、本開示は、
複数の半導体素子と、
基板上に形成された複数の配線を有する伝送線路とを備え、
前記複数の半導体素子は、一の入力ノードから離れて位置する複数の第１半導体素子と、前記第１半導体素子よりも前記入力ノードから離れて位置する一又は複数の第２半導体素子とを含み、
前記複数の配線は、前記入力ノードと前記第１半導体素子の各々のゲートとを接続する複数の第１配線と、前記入力ノードと前記第２半導体素子の各々のゲートとを接続する一又は複数の第２配線と、一の出力ノードと前記第１半導体素子の各々のドレインとを接続する複数の第３配線と、前記出力ノードと前記第２半導体素子の各々のドレインとを接続する一又は複数の第４配線とを含み、
前記複数の第１配線は、前記基板の厚さ方向で交差し、前記第２配線と同じ配線長を有し、
前記複数の第３配線は、前記基板の厚さ方向で交差し、前記第４配線と同じ配線長を有する、半導体装置を提供する。

本開示の技術によれば、一のノードと複数の半導体素子との間を伝送する信号間の位相差を低減可能な半導体装置を提供できる。

一実施形態における半導体装置の構成例を示す回路図である。一実施形態における半導体装置の構成例を拡大して示す回路図である。一比較形態における伝送線路の構造例を示す平面図である。一実施形態における伝送線路の第１の構造例を示す平面図である。一実施形態における伝送線路の第１の構造例を示す鳥瞰図である。一実施形態における伝送線路の第２の構造例を示す平面図である。一実施形態における伝送線路の第３の構造例を示す平面図である。一実施形態における伝送線路の第３の構造例を示す鳥瞰図である。一比較形態における伝送線路の特性のシミュレーション結果の一例を示す図である。一実施形態における伝送線路の特性のシミュレーション結果の一例を示す図である。電力付加効率の測定結果の一例を示す図である。

以下、本開示の実施形態について図面を参照して説明する。なお、以下の説明において、Ｘ軸方向、Ｙ軸方向、Ｚ軸方向は、それぞれ、Ｘ軸に平行な方向、Ｙ軸に平行な方向、Ｚ軸に平行な方向を表す。Ｘ軸方向とＹ軸方向とＺ軸方向は、互いに直交する。ＸＹ平面、ＹＺ平面、ＺＸ平面は、それぞれ、Ｘ軸方向及びＹ軸方向に平行な仮想平面、Ｙ軸方向及びＺ軸方向に平行な仮想平面、Ｚ軸方向及びＸ軸方向に平行な仮想平面を表す。

図１は、一実施形態における半導体装置の構成例を示す回路図である。図１に示す半導体装置１００は、入力ポート４１に入力される信号を増幅し、増幅した信号を出力ポート４２から出力する増幅器である。半導体装置１００は、電子機器（例えば、電波を送受する無線基地局装置等の無線通信装置、レーダーなどのセンサ装置、マイクロ波を送信して物体を加熱するマイクロ波加熱装置など）に搭載される増幅器として使用可能である。

半導体装置１００は、複数のトランジスタ１０、入力整合回路２０、出力整合回路３０とを備える高出力増幅回路である。

複数のトランジスタ１０は、互いに並列に接続された半導体素子であり、それぞれ、ゲートＧ、ドレインＤ、ソースＳを有する。破線で囲まれた第１グループＧ１に属する複数のトランジスタ１１〜１４は、それぞれ、入力ノード５１に接続されるゲートＧと、出力ノード５６に接続されるドレインＤと、共通グランドに接続されるソースＳとを有する。第２〜第４のグループＧ２〜Ｇ４の各々に属する複数のトランジスタ１１〜１４も、第１グループＧ１に属する複数のトランジスタ１１〜１４と同じ構成を有する。

各グループに属するトランジスタの個数は、３以上の数であれば、４以外の数でもよい。また、グループの個数は、４以外の数でもよい。

入力整合回路２０は、入力ポート４１と複数のトランジスタ１０の各ゲートとの間のインピーダンス整合を行う。入力整合回路２０は、入力ポート４１と複数の入力ノード５１〜５４の各々との間を２段のトーナメント形式で接続する。入力整合回路２０は、入力ポート４１から分岐する伝送線路２１，２２と、伝送線路２１から分岐する伝送線路２３，２４と、伝送線路２２から分岐する伝送線路２５，２６とを有する。

出力整合回路３０は、出力ポート４２と複数のトランジスタ１０の各ドレインとの間のインピーダンス整合を行う。出力整合回路３０は、出力ポート４２と複数の出力ノード５６〜５９の各々との間を２段のトーナメント形式で接続する。出力整合回路３０は、出力ポート４２から分岐する伝送線路３１，３２と、伝送線路３１から分岐する伝送線路３３，３４と、伝送線路３２から分岐する伝送線路３５，３６とを有する。

第１グループＧ１に属する複数の配線６１〜６４は、伝送線路２３の出力側に接続される入力ノード５１と複数のトランジスタ１１〜１４の各々のゲートとの間を接続する分岐線である。第１グループＧ１に属する複数の配線７１〜７４は、伝送線路３３の入力側に接続される出力ノード５６と複数のトランジスタ１１〜１４の各々のドレインとの間を接続する分岐線である。第２〜第４のグループＧ２〜Ｇ４の各々に属する複数の配線６１〜６４も、第１グループＧ１に属する複数の配線６１〜６４と同じ構成を有する。第２〜第４のグループＧ２〜Ｇ４の各々に属する複数の配線７１〜７４も、第１グループＧ１に属する複数の配線７１〜７４と同じ構成を有する。

図２は、一実施形態における半導体装置の構成例の一部を拡大して示す回路図である。入力ノード５１からの直線距離で比較すると、トランジスタ１２，１３のゲートＧは、トランジスタ１１，１４のゲートＧに比べて、入力ノード５１に近い。このため、入力ノード５１とトランジスタ１１〜１４の各々のゲートＧとを仮に単純な複数の直線で接続すると、入力ノード５１からの信号は、トランジスタ１１，１４のゲートＧに到達するよりも早いタイミングにトランジスタ１２，１３のゲートＧに到達する。その結果、トランジスタ１１，１４のゲートＧに入力される信号と、トランジスタ１２，１３のゲートＧに入力される信号との間に、位相差が生じてしまう。

これに対し、本例では、入力ノード５１とトランジスタ１１〜１４の各々のゲートＧとを接続する配線６１〜６４の配線長が互いに等しくなるように、配線６２，６３の配線長を長くする。これにより、トランジスタ１１〜１４の各々のゲートＧに入力される信号間の位相差を低減できるので、半導体装置１００の発振を抑制でき、増幅器として機能する半導体装置１００の高効率化に寄与する。

なお、配線６１の配線長は、入力ノード５１からトランジスタ１１のゲートＧまでの配線長を表す。配線６２の配線長は、入力ノード５１からトランジスタ１２のゲートＧまでの配線長を表す。配線６３の配線長は、入力ノード５１からトランジスタ１３のゲートＧまでの配線長を表す。配線６４の配線長は、入力ノード５１からトランジスタ１４のゲートＧまでの配線長を表す。

次に、複数の配線の配線長を互いに等しくする構造例について説明する。

図３は、一比較形態における伝送線路の構造例を示す平面図である。図３に示す半導体装置２００は、複数のトランジスタ１１１〜１１４と、伝送線路１９０とを備える。複数のトランジスタ１１１〜１１４は、ゲートパッド１１１Ｇ〜１１４Ｇを有する。伝送線路１９０は、入力ノード１５１とゲートパッド１１１Ｇ〜１１４Ｇの各々との間を接続する複数の配線１６１〜１６４を有する。複数の配線１６１〜１６４は、それぞれ、複数のゲートパッド１１１Ｇ〜１１４Ｇのうち、対応するゲートパッドに接続される。例えば、配線１６１は、配線１６１に対応するゲートパッド１１１Ｇに接続される。図３には、配線１６１〜１６４とゲートパッド１１１Ｇ〜１１４Ｇとの接続形態は図示されていないが、配線１６１〜１６４とゲートパッド１１１Ｇ〜１１４Ｇとは、直接接続されてもよいし、ワイヤ等の導体を介して間接的に接続されてもよい。

入力ノード１５１からの直線距離で比較すると、ゲートパッド１１２Ｇ，１１３Ｇは、ゲートパッド１１１Ｇ，１１４Ｇに比べて、入力ノード１５１に近い。このため、配線１６１〜１６５を全て等しい線幅にすると、ゲートパッド１１２Ｇ，１１３Ｇには、ゲートパッド１１１Ｇ，１１４Ｇに比べて速く、入力ノード１５１からの信号が到達する。その結果、ゲートパッド１１１Ｇ〜１１４Ｇ間において信号の位相にばらつきが生じる。

一方、図４は、一実施形態における伝送線路の第１の構造例を示す平面図である。図４に示す半導体装置１０１は、複数のトランジスタ１１〜１４と、伝送線路９１とを備える。複数のトランジスタ１１〜１４は、ゲートパッド１１Ｇ〜１４Ｇを有する半導体素子である。伝送線路９１は、基板上に形成された複数の配線６１〜６４を有する。複数の配線６１〜６４は、入力ノード５１とゲートパッド１１Ｇ〜１４Ｇの各々との間を接続する。配線６１〜６４は、複数のゲートパッド１１Ｇ〜１４Ｇのうち、対応するゲートパッドに、直接接続されてもよいし、ワイヤ等の導体を介して間接的に接続されてもよい。

トランジスタ１２，１３は、それぞれ、第１半導体素子の一例である。トランジスタ１２は、一の入力ノード５１から離れて位置するゲートパッド１２Ｇを有し、トランジスタ１３は、一の入力ノード５１から離れて位置するゲートパッド１３Ｇを有する。トランジスタ１１，１４は、それぞれ、第２半導体素子の一例である。トランジスタ１１は、トランジスタ１２，１３のゲートパッド１２Ｇ，１３Ｇよりも入力ノード５１から離れて位置するゲートパッド１１Ｇを有する。トランジスタ１４は、トランジスタ１２，１３のゲートパッド１２Ｇ，１３Ｇよりも入力ノード５１から離れて位置するゲートパッド１４Ｇを有する。配線６２，６３は、それぞれ、第１配線の一例である。配線６２は、入力ノード５１とトランジスタ１２のゲートパッド１２Ｇとを接続し、配線６３は、入力ノード５１とトランジスタ１３のゲートパッド１３Ｇとを接続する。配線６１，６４は、それぞれ、第２配線の一例である。配線６１は、入力ノード５１とトランジスタ１１のゲートパッド１１Ｇとを接続し、配線６４は、入力ノード５１とトランジスタ１４のゲートパッド１４Ｇとを接続する。

入力ノード５１からの直線距離で比較すると、ゲートパッド１２Ｇ，１３Ｇは、ゲートパッド１１Ｇ，１４Ｇに比べて、入力ノード５１に近く、配線６１〜６４は、互いに等しい線幅と厚さを有する。本例では、入力ノード５１とゲートパッド１１Ｇ〜１４Ｇの各々とを接続する配線６１〜６４の配線長が互いに等しくなるように、基板の厚さ方向（Ｚ軸方向）で配線６２，６３を一箇所で交差させ、配線６２，６３の配線長を長くする。これにより、入力ノード５１からゲートパッド１２Ｇ，１３Ｇに至る信号の伝搬時間が、図３に示す比較形態の伝搬時間（つまり、入力ノード１５１からゲートパッド１１２Ｇ，１１３Ｇに至る信号の伝搬時間）に比べて長くなる。したがって、ゲートパッド１１Ｇ〜１４Ｇの各々に入力される信号間の位相差を低減できるので、半導体装置１０１の発振を抑制でき、増幅器として機能する半導体装置１０１の高効率化に寄与する。

なお、配線６１の配線長は、入力ノード５１からゲートパッド１１Ｇまでの配線長を表す。配線６２の配線長は、入力ノード５１からゲートパッド１２Ｇまでの配線長を表す。配線６３の配線長は、入力ノード５１からゲートパッド１３Ｇまでの配線長を表す。配線６４の配線長は、入力ノード５１からゲートパッド１４Ｇまでの配線長を表す。

配線６１，６２は、配線部６５の一部を共有し、配線６３，６４は、配線部６５の一部を共有する。配線部６５は、Ｙ軸方向に延伸する導体部である。入力ノード５１は、配線部６５のＹ軸方向での中央部に接続される。

伝送線路９１は、配線６１を信号線とする伝送線路部９４と、配線６２を信号線とする伝送線路部９５と、配線６３を信号線とする伝送線路部９６と、配線６４を信号線とする伝送線路部９７とを有する。伝送線路部９４〜９７は、互いに同じ特性インピーダンスを有することが好ましい。これにより、ゲートパッド１１Ｇ〜１４Ｇの各々に入力される信号間の位相差を更に低減できる。伝送線路部９５，９６は、それぞれ、第１伝送線路部の一例である。伝送線路部９４，９７は、それぞれ、第２伝送線路部の一例である。

図５は、一実施形態における伝送線路の第１の構造例を示す鳥瞰図である。図５に示す伝送線路９１は、基板８０上に形成された複数の配線６２，６３を有する。基板８０は、第１表面８３と、第１表面８３とは反対側の第２表面８２とを有する。第２表面８２に導体板が形成されると、伝送線路９１（伝送線路部９４〜９７）は、マイクロストリップ線路として機能する。

配線６２は、配線部６２ａから配線部６２ｇまで連続する導体部を有する。配線部６２ａは、ＸＹ平面に平行な導体であり、入力ノード５１に配線部６５を介して接続される第１端から正のＸ軸方向に第２端まで延伸する。配線部６２ｂは、ＹＺ平面に平行な導体であり、配線部６２ａの第２端に接続される第１端から正のＺ軸方向に第２端まで延伸する。配線部６２ｃは、ＸＹ平面に平行な導体であり、配線部６２ｂの第２端に接続される第１端から正のＸ軸方向に第２端まで延伸する。配線部６２ｄは、ＸＹ平面に平行な導体であり、配線部６２ｃの第２端に接続される第１端から負のＹ軸方向に第２端まで延伸する。配線部６２ｅは、ＸＹ平面に平行な導体であり、配線部６２ｄの第２端に接続される第１端から正のＸ軸方向に第２端まで延伸する。配線部６２ｆは、ＹＺ平面に平行な導体であり、配線部６２ｅの第２端に接続される第１端から負のＺ軸方向に第２端まで延伸する。配線部６２ｇは、ＸＹ平面に平行な導体であり、配線部６２ｆの第２端に接続される第１端から正のＸ軸方向に第２端まで延伸する。配線部６２ｇの第２端には、ゲートパッド１２Ｇが直接又は間接的に接続される。

配線６３は、配線部６３ａから配線部６３ｅまで連続する導体部を有する。配線部６３ａは、ＸＹ平面に平行な導体であり、入力ノード５１に配線部６５を介して接続される第１端から正のＸ軸方向に第２端まで延伸する。配線部６３ｂは、ＹＺ平面に平行な導体であり、配線部６３ａの第２端に接続される第１端から負のＺ軸方向に第２端まで延伸する。配線部６３ｃは、ＸＹ平面に平行な導体であり、配線部６３ｂの第２端に接続される第１端から正のＹ軸方向に第２端まで延伸する。配線部６３ｄは、ＹＺ平面に平行な導体であり、配線部６３ｃの第２端に接続される第１端から正のＺ軸方向に第２端まで延伸する。配線部６３ｅは、ＸＹ平面に平行な導体であり、配線部６３ｄの第２端に接続される第１端から正のＸ軸方向に第２端まで延伸する。配線部６３ｅの第２端には、ゲートパッド１３Ｇが直接又は間接的に接続される。

基板８０は、第１表面８３に対して突き出る凸部８４と、第１表面８３に対して窪む凹部８５とを有する。配線６１は、第１表面８３に形成される配線部６２ａ，６２ｇと、凸部８４の側面に形成される配線部６２ｂ，６２ｆと、凸部８４の上面に形成される配線部６２ｃ，６２ｅと、凸部８４から延びる配線部６２ｄとを有する。配線部６２ｄは、凸部８４から延びる第１配線部の一例であり、本例では、凸部８４のＺ軸方向に面する表面（上面）から延び出る。配線部６２ｄは、配線部６２ｃと配線部６２ｅとの間を連結する。一方、配線６２は、第１表面８３に形成される配線部６３ａ，６３ｅと、凹部８５の側面に形成される配線部６３ｂ，６３ｄと、凹部８５の底面に形成される配線部６３ｃとを有する。配線部６３ｃは、凹部８５に位置する第２配線部の一例であり、本例では、凹部８５のＺ軸方向に面する表面（底面）に沿ってＹ軸方向に形成される。

配線６２，６３は、図５に示すように、配線部６２ｄと配線部６３ｃが基板８０の厚さ方向で離隔する箇所で交差する。配線部６２ｄは、配線部６２ｃと配線部６２ｅとの間を繋ぐエアブリッジ配線である。

次に、一実施形態における伝送線路を形成するプロセスについて説明する。

（工程１）基板８０の表面を、配線６２，６３が交差する箇所で上側になる配線部６２ｄを形成するための凸部８４を残してエッチングする。あるいは、基板８０と同じ誘電率の材料を使って、第１表面８３上に凸部８４を形成する。

（工程２）基板８０のうち、配線６２，６３が交差する箇所で下側になる配線部６３ｃを形成する部分を、エッチングなどにより掘り込んで、凹部８５を形成する。

（工程３）基板８０の表面（凹部８５を含む）に、レジスト塗布、露光、現像によりパターンを形成し、シードメタルの形成後、蒸着またはスパッタなどにより配線部を形成する。

（工程４）配線部６２ｄを形成する箇所に、レジスト塗布・露光・現像によりパターンを形成し、シードメタルの形成後、蒸着またはスパッタなどにより配線部６２ｄを形成する。その後、配線部６２ｄに対して下側のレジストを除去する。これにより、伝送線路９１が形成される。

図６は、一実施形態における伝送線路の第２の構造例を示す平面図である。第１の構造例と同様の点の説明については、上述の説明を援用することで省略又は簡略する。図６に示す半導体装置１０２は、複数のトランジスタ１１〜１４と、伝送線路９２とを備える。伝送線路９２は、入力ノード５１の位置が、第１の構造例の伝送線路９１（図４参照）と異なる。入力ノード５１は、図４の伝送線路９１の場合、配線部６５の中央に位置するのに対し、図６の伝送線路９２の場合、配線部６５の中央からずれている。

入力ノード５１からの直線距離で比較すると、ゲートパッド１２Ｇ，１３Ｇは、ゲートパッド１１Ｇ，１４Ｇに比べて、入力ノード５１に近く、配線６１〜６４は、互いに等しい線幅と厚さを有する。本例では、入力ノード５１とゲートパッド１１Ｇ〜１４Ｇの各々とを接続する配線６１〜６４の配線長が互いに等しくなるように、基板の厚さ方向（Ｚ軸方向）で配線６２，６３を一箇所で交差させ、配線６２，６３の配線長を長くする。したがって、ゲートパッド１１Ｇ〜１４Ｇの各々に入力される信号間の位相差を低減できるので、半導体装置１０２の発振を抑制でき、増幅器として機能する半導体装置１０２の高効率化に寄与する。

図７は、一実施形態における伝送線路の第３の構造例を示す平面図である。第１の構造例と同様の点の説明については、上述の説明を援用することで省略又は簡略する。図７に示す半導体装置１０３は、複数のトランジスタ１１〜１４と、伝送線路９３とを備える。伝送線路９３は、配線６２，６３が２箇所で交差する点で、配線６２，６３が１箇所で交差する伝送線路９１と異なる。複数の箇所で基板の厚さ方向（Ｚ軸方向）で交差を繰り返すことにより、配線６２を信号線とする伝送線路部９５の特性インピーダンスと配線６３を信号線とする伝送線路部９６の特性インピーダンスとの差が低減する。よって、ゲートパッド１１Ｇ〜１４Ｇの各々に入力される信号間の位相差を更に低減できる。

図８は、一実施形態における伝送線路の第３の構造例を示す鳥瞰図である。図８に示す伝送線路９３は、配線６２，６３に誘電体部分を挟んで対向する導体板８１を有するマイクロストリップ線路である。導体板８１と配線６３との間の基板８０が凹部８５により薄くなっている部分（厚さＨ３の部分）の伝送線路部は、その特性インピーダンスが低くなる。一夫、導体板８１と配線６３との間の基板８０が凸部８４により厚くなっている部分（厚さＨ２の部分）の伝送線路部は、その特性インピーダンスが高くなる。よって、凸部８４と凹部８５との少なくとも一方の大きさを調整することで、特性インピーダンスを微調整できる。

図８において、配線６２は、配線部６２ａから配線部６２ｋまで連続する導体部を有する。配線部６２ａ〜６２ｇまでの説明は、図５における上述の説明を援用する。配線部６２ｇの第２端には、配線部６２ｈが接続される。配線部６２ｈ〜６２ｋは、図５における配線部６３ｂ〜６３ｅと同じ形状なので、その説明は上述の説明を援用する。配線部６２ｋの第２端は、ワイヤ６２ｌを介して、ゲートパッド１２Ｇに接続される。

図８において、配線６３は、配線部６３ａから配線部６３ｋまで連続する導体部を有する。配線部６３ａ〜６３ｅまでの説明は、図５における上述の説明を援用する。配線部６３ｅの第２端には、配線部６３ｆが接続される。配線部６３ｆ〜６３ｋは、図５における配線部６２ｂ〜６２ｇと同じ形状なので、その説明は上述の説明を援用する。配線部６３ｋの第２端は、ワイヤ６３ｌを介して、ゲートパッド１３Ｇに接続される。

図８に示すように、配線６２，６３は、隣り合う交差箇所において、基板８０の厚さ方向での位置関係が入れ替わる。これにより、配線６２を信号線とする伝送線路部９５の特性インピーダンスと配線６３を信号線とする伝送線路部９６の特性インピーダンスとの差が更に低減する。よって、ゲートパッド１１Ｇ〜１４Ｇの各々に入力される信号間の位相差を更に低減できる。

図８に示す形態では、配線６２は、配線部６２ｄと配線部６２ｉを有する。配線６３は、基板８０の厚さ方向で配線部６２ｄと離隔する配線部６３ｃと基板８０の厚さ方向で配線部６２ｉと離隔する配線部６３ｈを有する。配線部６２ｄの位置は、第１交差箇所において、配線部６３ｃよりも基板８０の厚さ方向で高く、配線部６２ｉの位置は、第１交差箇所に隣接する第２交差箇所において、配線部６３ｈよりも基板８０の厚さ方向で低い。配線部６２ｄは、第１配線部の一例である。配線部６３ｃは、第２配線部の一例である。配線部６２ｉは、第３配線部の一例である。配線部６３ｈは、第４配線部の一例である。

図９は、図３に示す伝送線路１９０の特性のシミュレーション結果の一例を示す図である。ゲートパッド１１１Ｇ〜１１４Ｇに接続される配線１６１〜１６４の線幅を全て等しく設定した場合のシミュレーション結果である。曲線Ｃ１は、ゲートパッド１１２Ｇ，１１３Ｇにおける信号の位相を示し、曲線Ｃ２は、ゲートパッド１１１Ｇ，１１４Ｇにおける信号の位相を示す。曲線Ｃ１と曲線Ｃ２を比較して分かるように、ゲートパッド１１２Ｇ，１１３Ｇにおける信号の位相とゲートパッド１１１Ｇ，１１４Ｇにおける信号の位相との間に位相差が生じている。この位相差は、周波数が高くなるほど大きくなる傾向を有する。このような信号を、例えばトランジスタの並列回路に入力すると、出力信号の歪みが増大し、ゲインが低下する。

図１０は、図４に示す伝送線路９１の特性のシミュレーション結果の一例を示す図である。ゲートパッド１１１Ｇ〜１１４Ｇに接続される配線１６１〜１６４の線幅を全て等しく設定し、配線６２，６３を互いに交差させることで、配線６１〜６４を同じ配線長とした場合のシミュレーション結果である。曲線Ｃ３は、ゲートパッド１１Ｇ〜１４Ｇにおける信号の位相を示す。曲線Ｃ３によれば、各信号間の位相差が低減し、各信号の位相がほぼ揃っている。

図１１は、増幅器に入力される入力電力Ｐｉｎに対する電力付加効率（ＰＡＥ：ＰｏｗｅｒＡｄｄｅｄＥｆｆｉｃｉｅｎｃｙ）の測定結果の一例を示す図である。図１１において、実線は、図３の半導体装置２００のＰＡＥを示し、点線は、図４の半導体装置１０１のＰＡＥを示す。図１１に示されるように、半導体装置１０１のＰＡＥは、半導体装置２００のＰＡＥよりも向上する。

したがって、高出力増幅回路の入力整合回路の入力ポートから分岐してトランジスタのゲートに接続する部分の伝送線路を交差させ、全ての配線長を同じとし、各信号を同位相とすることで、発振などを抑制して高効率化に寄与する。

以上、半導体装置を実施形態により説明したが、本発明は上記実施形態に限定されるものではない。他の実施形態の一部又は全部との組み合わせや置換などの種々の変形及び改良が、本発明の範囲内で可能である。

例えば、各実施形態において、配線６１，６４のうち一方の配線は、無くてもよい。また、図４等に示す各実施形態の構造例において、入力ノード５１は出力ノード５６に置換され、配線６１〜６４は、配線７１〜７４に置換され、ゲートパッド１１Ｇ〜１４Ｇは、ドレインパッドに置換されてもよい。この置換形態によれば、トランジスタ１１〜１４の各ドレインパッドから出力されて出力ノード５６に到達する各信号間の位相差が低減するので、半導体装置の発振を抑制でき、増幅器として機能する半導体装置の高効率化に寄与する。

以上の実施形態に関し、更に以下の付記を開示する。
（付記１）
複数の半導体素子と、
基板上に形成された複数の配線を有する伝送線路とを備え、
前記複数の半導体素子は、一のノードから離れて位置する複数の第１半導体素子と、前記第１半導体素子よりも前記ノードから離れて位置する一又は複数の第２半導体素子とを含み、
前記複数の配線は、前記ノードと前記第１半導体素子とを接続する複数の第１配線と、前記ノードと前記第２半導体素子とを接続する一又は複数の第２配線とを含み、
前記複数の第１配線は、前記基板の厚さ方向で交差し、前記第２配線と同じ配線長を有する、半導体装置。
（付記２）
前記複数の第１配線は、複数の箇所で前記基板の厚さ方向で交差する、付記１に記載の半導体装置。
（付記３）
前記複数の第１配線は、隣り合う交差箇所において、前記基板の厚さ方向での位置関係が入れ替わる、付記２に記載の半導体装置。
（付記４）
前記複数の第１配線は、第１配線部と第３配線部を有する配線と、前記基板の厚さ方向で前記第１配線部と離隔する第２配線部と前記基板の厚さ方向で前記第３配線部と離隔する第４配線部を有する配線とを含み、
前記第１配線部の位置は、第１交差箇所において、前記第２配線部よりも前記基板の厚さ方向で高く、
前記第３配線部の位置は、前記第１交差箇所に隣接する第２交差箇所において、前記第４配線部よりも前記基板の厚さ方向で低い、付記２に記載の半導体装置。
（付記５）
前記複数の第１配線は、前記基板に形成された凸部から延びる第１配線部を有する配線と、前記基板に形成された凹部に位置する第２配線部を有する配線とを含み、
前記複数の第１配線は、前記第１配線部と前記第２配線部が前記基板の厚さ方向に離隔する箇所で交差する、付記１から４のいずれか一項に記載の半導体装置。
（付記６）
前記伝送線路は、前記複数の第１配線の各々を信号線とする複数の第１伝送線路部と、前記一又は複数の第２配線の各々を信号線とする一又は複数の第２伝送線路部とを有し、
前記第１伝送線路部と前記第２伝送線路部は、互いに同じ特性インピーダンスを有する、付記１から５のいずれか一項に記載の半導体装置。
（付記７）
複数の半導体増幅素子と、
基板上に形成された複数の配線を有する伝送線路とを備え、
前記複数の半導体素子は、一の入力ノードから離れて位置する複数の第１半導体素子と、前記第１半導体素子よりも前記入力ノードから離れて位置する一又は複数の第２半導体素子とを含み、
前記複数の配線は、前記入力ノードと前記第１半導体素子の各々のゲートとを接続する複数の第１配線と、前記入力ノードと前記第２半導体素子の各々のゲートとを接続する一又は複数の第２配線と、一の出力ノードと前記第１半導体素子の各々のドレインとを接続する複数の第３配線と、前記出力ノードと前記第２半導体素子の各々のドレインとを接続する一又は複数の第４配線とを含み、
前記複数の第１配線は、前記基板の厚さ方向で交差し、前記第２配線と同じ配線長を有し、
前記複数の第３配線は、前記基板の厚さ方向で交差し、前記第４配線と同じ配線長を有する、半導体装置。

１１〜１４トランジスタ
２０入力整合回路
３０出力整合回路
５１〜５４入力ノード
５６〜５９出力ノード
６１〜６４，７１〜７４配線
８０基板
８４凸部
８５凹部
８６金属板
９１〜９３伝送線路
９４〜９７伝送線路部
１００〜１０３，２００半導体装置
Ｇ１〜Ｇ４グループ

Claims

複数の半導体素子と、
基板上に形成された複数の配線を有する伝送線路とを備え、
前記複数の半導体素子は、一のノードから離れて位置する複数の第１半導体素子と、前記第１半導体素子よりも前記ノードから離れて位置する一又は複数の第２半導体素子とを含み、
前記複数の配線は、前記ノードと前記第１半導体素子とを接続する複数の第１配線と、前記ノードと前記第２半導体素子とを接続する一又は複数の第２配線とを含み、
前記複数の第１配線は、前記基板の厚さ方向で交差し、前記第２配線と同じ配線長を有する、半導体装置。
前記複数の第１配線は、複数の箇所で前記基板の厚さ方向で交差する、請求項１に記載の半導体装置。
前記複数の第１配線は、隣り合う交差箇所において、前記基板の厚さ方向での位置関係が入れ替わる、請求項２に記載の半導体装置。
前記複数の第１配線は、前記基板に形成された凸部から延びる第１配線部を有する配線と、前記基板に形成された凹部に位置する第２配線部を有する配線とを含み、
前記複数の第１配線は、前記第１配線部と前記第２配線部が前記基板の厚さ方向で離隔する箇所で交差する、請求項１から３のいずれか一項に記載の半導体装置。
前記伝送線路は、前記複数の第１配線の各々を信号線とする複数の第１伝送線路部と、前記一又は複数の第２配線の各々を信号線とする一又は複数の第２伝送線路部とを有し、
前記第１伝送線路部と前記第２伝送線路部は、互いに同じ特性インピーダンスを有する、請求項１から４のいずれか一項に記載の半導体装置。
複数の半導体素子と、
基板上に形成された複数の配線を有する伝送線路とを備え、
前記複数の半導体素子は、一の入力ノードから離れて位置する複数の第１半導体素子と、前記第１半導体素子よりも前記入力ノードから離れて位置する一又は複数の第２半導体素子とを含み、
前記複数の配線は、前記入力ノードと前記第１半導体素子の各々のゲートとを接続する複数の第１配線と、前記入力ノードと前記第２半導体素子の各々のゲートとを接続する一又は複数の第２配線と、一の出力ノードと前記第１半導体素子の各々のドレインとを接続する複数の第３配線と、前記出力ノードと前記第２半導体素子の各々のドレインとを接続する一又は複数の第４配線とを含み、
前記複数の第１配線は、前記基板の厚さ方向で交差し、前記第２配線と同じ配線長を有し、
前記複数の第３配線は、前記基板の厚さ方向で交差し、前記第４配線と同じ配線長を有する、半導体装置。