JP3130801B2 - アッテネータ付エミッタ接地型増幅回路 - Google Patents
アッテネータ付エミッタ接地型増幅回路Info
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- JP3130801B2 JP3130801B2 JP08214576A JP21457696A JP3130801B2 JP 3130801 B2 JP3130801 B2 JP 3130801B2 JP 08214576 A JP08214576 A JP 08214576A JP 21457696 A JP21457696 A JP 21457696A JP 3130801 B2 JP3130801 B2 JP 3130801B2
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- attenuation
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- amplifying
- attenuator
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- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
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- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0035—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements
- H03G1/0082—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements using bipolar transistor-type devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/02—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation
- H03F1/0205—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers
- H03F1/0261—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers with control of the polarisation voltage or current, e.g. gliding Class A
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- Engineering & Computer Science (AREA)
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- Amplifiers (AREA)
- Control Of Amplification And Gain Control (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、エミッタ接地の増
幅用トランジスタを有するアッテネータ付エミッタ接地
型増幅回路に関する。
幅用トランジスタを有するアッテネータ付エミッタ接地
型増幅回路に関する。
【０００２】
【従来の技術】従来のアッテネータ付エミッタ接地型増
幅回路は、図３に示すように、アッテネート制御信号入
力端子１２、コイル１５、電流量によりインピーダンス
が変化するＰＩＮダイオード１６、抵抗１７で構成され
るアッテネータ部１３と、電源端子９、抵抗６、７、増
幅用トランジスタ８で構成される増幅部１４と、入力端
子１と、コンデンサ２、１８と、出力端子１０とから構
成されている。
幅回路は、図３に示すように、アッテネート制御信号入
力端子１２、コイル１５、電流量によりインピーダンス
が変化するＰＩＮダイオード１６、抵抗１７で構成され
るアッテネータ部１３と、電源端子９、抵抗６、７、増
幅用トランジスタ８で構成される増幅部１４と、入力端
子１と、コンデンサ２、１８と、出力端子１０とから構
成されている。
【０００３】入力端子１に入力された入力信号はコンデ
ンサ２で直流分をカットされ、交流分だけがアッテネー
タ部１３に入力され、ＰＩＮダイオード１６のインピー
ダンスと抵抗１７のインピーダンスとの比で決定される
減衰量で減衰され、コンデンサ１８に出力される。ここ
で、ＰＩＮダイオード１６に流す電流を変化させインピ
ーダンスを変化させることにより減衰量が制御される。
アッテネート制御信号入力端子１２への印加電圧を、例
えばハイレベルからローレベルにすると、ＰＩＮダイオ
ード１６に流れる電流が減少し、ＰＩＮダイオード１６
のインピーダンスが増加し、入力信号は減衰されコンデ
ンサ１８に出力される。コンデンサ１８に出力された信
号は、エミッタ抵抗と抵抗７の抵抗値との比でゲインが
決定される増幅用トランジスタ８で増幅され、出力端子
１０に出力される。
ンサ２で直流分をカットされ、交流分だけがアッテネー
タ部１３に入力され、ＰＩＮダイオード１６のインピー
ダンスと抵抗１７のインピーダンスとの比で決定される
減衰量で減衰され、コンデンサ１８に出力される。ここ
で、ＰＩＮダイオード１６に流す電流を変化させインピ
ーダンスを変化させることにより減衰量が制御される。
アッテネート制御信号入力端子１２への印加電圧を、例
えばハイレベルからローレベルにすると、ＰＩＮダイオ
ード１６に流れる電流が減少し、ＰＩＮダイオード１６
のインピーダンスが増加し、入力信号は減衰されコンデ
ンサ１８に出力される。コンデンサ１８に出力された信
号は、エミッタ抵抗と抵抗７の抵抗値との比でゲインが
決定される増幅用トランジスタ８で増幅され、出力端子
１０に出力される。
【０００４】
【発明が解決しようとする課題】上述した従来のアッテ
ネータ付エミッタ接地型増幅回路では、下記のような問
題点があった。 （１）入力信号を減衰させることにより出力信号を減衰
させても増幅用トランジスタには減衰させる前と同じ電
流が流れているため、消費電流が減らない。 （２）アッテネータ部にＰＩＮダイオードを使用してい
るため、回路の小型化ができずコストが高い。
ネータ付エミッタ接地型増幅回路では、下記のような問
題点があった。 （１）入力信号を減衰させることにより出力信号を減衰
させても増幅用トランジスタには減衰させる前と同じ電
流が流れているため、消費電流が減らない。 （２）アッテネータ部にＰＩＮダイオードを使用してい
るため、回路の小型化ができずコストが高い。
【０００５】本発明の目的は、ＰＩＮダイオードを使用
せずに出力信号を減衰し、また減衰時に消費電流を減ら
すことができるアッテネータ付エミッタ接地型増幅回路
を提供することである。
せずに出力信号を減衰し、また減衰時に消費電流を減ら
すことができるアッテネータ付エミッタ接地型増幅回路
を提供することである。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明のアッテネータ付エミッタ接地型増幅回路
は、アッテネータとして増幅用トランジスタのベースバ
イアス電圧を減少させる手段を有する。
に、本発明のアッテネータ付エミッタ接地型増幅回路
は、アッテネータとして増幅用トランジスタのベースバ
イアス電圧を減少させる手段を有する。
【０００７】本発明はＰＩＮダイオードを使用せずにア
ッテネータ付エミッタ接地型増幅回路を実現し、増幅用
トランジスタのベースバイアス電圧を減少させ出力信号
を減衰させるようにしたものである。
ッテネータ付エミッタ接地型増幅回路を実現し、増幅用
トランジスタのベースバイアス電圧を減少させ出力信号
を減衰させるようにしたものである。
【０００８】したがって、アッテネータ付エミッタ接地
型増幅回路の消費電流を減らすことができ、またＰＩＮ
ダイオードを使用しないので低コストで回路が小型化さ
れたアッテネータ付エミッタ接地型増幅回路を提供する
ことができる。
型増幅回路の消費電流を減らすことができ、またＰＩＮ
ダイオードを使用しないので低コストで回路が小型化さ
れたアッテネータ付エミッタ接地型増幅回路を提供する
ことができる。
【０００９】本発明の実施態様によれば、前記増幅用ト
ランジスタのベースバイアス電圧を減少させる手段が、
コレクタが前記増幅用トランジスタのベースに接続さ
れ、ベースがアッテネート制御信号入力端子に抵抗を介
して接続され、エミッタがグランドに接続されたアッテ
ネート用トランジスタである。
ランジスタのベースバイアス電圧を減少させる手段が、
コレクタが前記増幅用トランジスタのベースに接続さ
れ、ベースがアッテネート制御信号入力端子に抵抗を介
して接続され、エミッタがグランドに接続されたアッテ
ネート用トランジスタである。
【００１０】また、本発明の他の実施態様によれば、前
記増幅用トランジスタのベースと前記アッテネート用ト
ランジスタのコレクタとの間に抵抗が挿入されている。
記増幅用トランジスタのベースと前記アッテネート用ト
ランジスタのコレクタとの間に抵抗が挿入されている。
【００１１】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。
図面を参照して説明する。
【００１２】図１は本発明の第１の実施形態のアッテネ
ータ付エミッタ接地型増幅回路の回路図である。
ータ付エミッタ接地型増幅回路の回路図である。
【００１３】本実施形態のアッテネータ付エミッタ接地
型増幅回路は、入力端子１と、コンデンサ２と、アッテ
ネート制御信号入力端子３と、抵抗４、６、７と、増幅
用トランジスタ８と、アッテネート用トランジスタ５
と、電源端子９と、出力端子１０とで構成されている。
型増幅回路は、入力端子１と、コンデンサ２と、アッテ
ネート制御信号入力端子３と、抵抗４、６、７と、増幅
用トランジスタ８と、アッテネート用トランジスタ５
と、電源端子９と、出力端子１０とで構成されている。
【００１４】コンデンサ２は入力端子１からの入力信号
の直流成分を除き、交流成分のみを増幅用トランジスタ
８のベースに供給する。抵抗６は電源端子９と増幅用ト
ランジスタ８のベースとの間に接続され、ベースバイア
ス電圧を供給する。抵抗７は電源端子９と増幅用トラン
ジスタ８のコレクタとの間に接続されている。増幅用ト
ランジスタ８は、エミッタがグランドに接続され、抵抗
６、７と共に増幅部を構成し、出力端子１０に増幅され
た信号を出力する。抵抗４はアッテネート制御信号入力
端子３とアッテネート用トランジスタ５のベースの間に
接続されアッテネート用トランジスタ５のベース電流を
制限する。アッテネート用トランジスタ５は、コレクタ
が増幅用トランジスタ８のベースに接続され、エミッタ
がグランドに接続され、抵抗４と共にアッテネータ部を
構成している。
の直流成分を除き、交流成分のみを増幅用トランジスタ
８のベースに供給する。抵抗６は電源端子９と増幅用ト
ランジスタ８のベースとの間に接続され、ベースバイア
ス電圧を供給する。抵抗７は電源端子９と増幅用トラン
ジスタ８のコレクタとの間に接続されている。増幅用ト
ランジスタ８は、エミッタがグランドに接続され、抵抗
６、７と共に増幅部を構成し、出力端子１０に増幅され
た信号を出力する。抵抗４はアッテネート制御信号入力
端子３とアッテネート用トランジスタ５のベースの間に
接続されアッテネート用トランジスタ５のベース電流を
制限する。アッテネート用トランジスタ５は、コレクタ
が増幅用トランジスタ８のベースに接続され、エミッタ
がグランドに接続され、抵抗４と共にアッテネータ部を
構成している。
【００１５】次に、本実施形態の動作について図１を参
照して説明する。
照して説明する。
【００１６】アッテネート制御信号入力端子３にロー
レベルのアッテネート制御信号が入力された場合 この場合は、アッテネート用トランジスタ５はオフとな
るので、入力端子１より入力された入力信号は直流成分
をコンデンサ２で除去されたあと増幅用トランジスタ８
のエミッタ抵抗と抵抗７の比で決まるゲインで増幅さ
れ、出力端子１０に出力される。アッテネート用トラン
ジスタ５はオフであるので増幅用トランジスタ８のベー
スバイアス電圧ＶBE1は約０．７Ｖになる。また、この
ときの増幅用トランジスタ８のエミッタ電流をＩE1とす
ると、増幅用トランジスタ８のエミッタ抵抗ｒe1は次式
（１）で求まる。
レベルのアッテネート制御信号が入力された場合 この場合は、アッテネート用トランジスタ５はオフとな
るので、入力端子１より入力された入力信号は直流成分
をコンデンサ２で除去されたあと増幅用トランジスタ８
のエミッタ抵抗と抵抗７の比で決まるゲインで増幅さ
れ、出力端子１０に出力される。アッテネート用トラン
ジスタ５はオフであるので増幅用トランジスタ８のベー
スバイアス電圧ＶBE1は約０．７Ｖになる。また、この
ときの増幅用トランジスタ８のエミッタ電流をＩE1とす
ると、増幅用トランジスタ８のエミッタ抵抗ｒe1は次式
（１）で求まる。
【００１７】ｒe1＝ＶT／ＩE1 ・・・（１） ただし、ＶTは熱電圧であり、ＶT＝ｋ×Ｔ／ｑである。
ここで、ｑ：電子の電荷量、ｋ：ボルツマン定数、Ｔ：
絶対温度、である。
ここで、ｑ：電子の電荷量、ｋ：ボルツマン定数、Ｔ：
絶対温度、である。
【００１８】アッテネート制御信号入力端子３にハイ
レベルのアッテネート制御信号が入力された場合 この場合アッテネート用トランジスタ５はオンになるの
で、このときの増幅用トランジスタ８のベースバイアス
電圧ＶBE2はアッテネート用トランジスタ５の飽和電圧
ＶCE(SAT)になり０．７Ｖより低くなる。したがって、
このときの増幅用トランジスタ８のエミッタ電流ＩE2は
前記の場合より減少し、増幅用トランジスタ８のエミ
ッタ抵抗ｒE2は前記の場合より大きくなる。このｒE2
が抵抗７の抵抗値より大きくなるように抵抗７の抵抗値
またはアッテネート用トランジスタ５の飽和電圧を設定
すると増幅用トランジスタ８はアッテネータになる。
レベルのアッテネート制御信号が入力された場合 この場合アッテネート用トランジスタ５はオンになるの
で、このときの増幅用トランジスタ８のベースバイアス
電圧ＶBE2はアッテネート用トランジスタ５の飽和電圧
ＶCE(SAT)になり０．７Ｖより低くなる。したがって、
このときの増幅用トランジスタ８のエミッタ電流ＩE2は
前記の場合より減少し、増幅用トランジスタ８のエミ
ッタ抵抗ｒE2は前記の場合より大きくなる。このｒE2
が抵抗７の抵抗値より大きくなるように抵抗７の抵抗値
またはアッテネート用トランジスタ５の飽和電圧を設定
すると増幅用トランジスタ８はアッテネータになる。
【００１９】具体的な数字を上げて説明すると、ＶBE1
とＶBE2との差が、例えば１００ｍＶになるようにアッ
テネート用トランジスタ５の飽和電圧を設定すると、Ｖ
BE1、ＶBE2は次式（２）、（３）のようになる。
とＶBE2との差が、例えば１００ｍＶになるようにアッ
テネート用トランジスタ５の飽和電圧を設定すると、Ｖ
BE1、ＶBE2は次式（２）、（３）のようになる。
【００２０】 ＶBE1＝ＶT×ＬＯＧe（ＩE1／ＩS） ・・・（２） ＶBE2＝ＶT×ＬＯＧe（ＩE2／ＩS） ・・・（３） ここで、Ｉsは、トランジスタ８の逆バイアス時の飽和
電流である。
電流である。
【００２１】また、１００ｍＶ＝ＶBE1−ＶBE2に式
（２）、（３）を代入すると下記の式になる。
（２）、（３）を代入すると下記の式になる。
【００２２】 １００ｍＶ＝ＶT×ＬＯＧe（ＩE1／ＩE2）・・・・（４） ここで、ｑ＝１．６０２×１０-19（Ｃ）、ｋ＝１．３
８×１０-23（Ｊ／Ｋ）、Ｔ＝３００（Ｋ）をＶT＝ｋ×
Ｔ／ｑに代入すると、ＶT≒２６ｍＶとなる。この値と
式（４）より、 ＩE1／ＩE2≒０．０２１４ ・・・（５） となり、 ｒe2／ｒe1≒３３（ｄＢ） ・・・（６） となる。
８×１０-23（Ｊ／Ｋ）、Ｔ＝３００（Ｋ）をＶT＝ｋ×
Ｔ／ｑに代入すると、ＶT≒２６ｍＶとなる。この値と
式（４）より、 ＩE1／ＩE2≒０．０２１４ ・・・（５） となり、 ｒe2／ｒe1≒３３（ｄＢ） ・・・（６） となる。
【００２３】したがって、アッテネート用トランジスタ
５をオンして出力信号を減衰させた場合、式（５）より
消費電流は減衰前の２％になり、式（６）より減衰量は
３３（ｄＢ）になる。
５をオンして出力信号を減衰させた場合、式（５）より
消費電流は減衰前の２％になり、式（６）より減衰量は
３３（ｄＢ）になる。
【００２４】図２は本発明の第２の実施形態のアッテネ
ータ付エミッタ接地型増幅回路の回路図である。本実施
形態は、第１の実施形態のアッテネート用トランジスタ
５のコレクタと増幅用トランジスタ８のベースとの間に
抵抗１１が挿入されている。この抵抗１１の抵抗値をい
ろいろな値に設定することにより、減衰時の増幅用トラ
ンジスタ８のベースバイアス電圧の設定範囲が広がり、
減衰量を調整できる範囲が広がる。
ータ付エミッタ接地型増幅回路の回路図である。本実施
形態は、第１の実施形態のアッテネート用トランジスタ
５のコレクタと増幅用トランジスタ８のベースとの間に
抵抗１１が挿入されている。この抵抗１１の抵抗値をい
ろいろな値に設定することにより、減衰時の増幅用トラ
ンジスタ８のベースバイアス電圧の設定範囲が広がり、
減衰量を調整できる範囲が広がる。
【００２５】
【発明の効果】以上説明したように、本発明は、下記の
ような効果を有する。 （１）出力信号の減衰時には増幅用トランジスタに流れ
る電流が減少するため、消費電流が少なくてすむ。 （２）アッテネータ回路にＰＩＮダイオードを使用しな
いため、回路を小型にすることができ、コストを低くで
きる。
ような効果を有する。 （１）出力信号の減衰時には増幅用トランジスタに流れ
る電流が減少するため、消費電流が少なくてすむ。 （２）アッテネータ回路にＰＩＮダイオードを使用しな
いため、回路を小型にすることができ、コストを低くで
きる。
【図１】本発明の第１の実施形態のアッテネータ付エミ
ッタ接地型増幅回路の回路図である。
ッタ接地型増幅回路の回路図である。
【図２】本発明の第２の実施形態のアッテネータ付エミ
ッタ接地型増幅回路の回路図である。
ッタ接地型増幅回路の回路図である。
【図３】従来のアッテネータ付エミッタ接地型増幅回路
の回路図である。
の回路図である。
１ 入力端子 ２ コンデンサ ３ アッテネート制御信号入力端子 ４ 抵抗 ５ アッテネート用トランジスタ ６、７ 抵抗 ８ 増幅用トランジスタ ９ 電源端子 １０ 出力端子 １１ 抵抗 １２ アッテネート制御信号入力端子 １３ アッテネータ部 １４ 増幅部 １５ コイル １６ ＰＩＮダイオード １７ 抵抗 １８ コンデンサ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−12414（ＪＰ，Ａ) 特開 昭62−132417（ＪＰ，Ａ) 実開 昭57−88317（ＪＰ，Ｕ) 実開 昭56−2627（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03G 3/00
Claims (3)
- 【請求項１】 ベース、コレクタ、エミッタが入力端
子、出力端子、接地端子にそれぞれ接続された増幅用ト
ランジスタと、該増幅用トランジスタのベースと電源端
子との間に設けられた第１の抵抗と、前記増幅用トラン
ジスタのコレクタと電源端子との間に設けられ前記増幅
用トランジスタのエミッタ抵抗よりも抵抗値の大きい第
２の抵抗と、ベース、コレクタ、エミッタが第３の抵抗
を介してアッテネート制御信号が入力される制御端子、
前記増幅用トランジスタのベース、接地端子にそれぞれ
接続されたアッテネート用トランジスタとを有し、前記
アッテネート制御信号が第１の電位レベルの時は前記ア
ッテネート用トランジスタがオフとなって、前記入力端
子へ入力された入力信号を前記増幅用トランジスタのエ
ミッタ抵抗と前記第２の抵抗の比で決まるゲインで増幅
した信号を前記出力端子に出力し、前記アッテネート制
御信号が前記第１の電位レベルと逆極性の第２の電位レ
ベルの時は前記アッテネート用トランジスタがオンとな
って、前記増幅用トランジスタのベースバイアス電圧を
前記アッテネート用トランジスタの飽和電圧とし、該増
幅用トランジスタは前記入力信号を前記アッテネート制
御信号が前記第１の電位レベルの時の出力に比べて大幅
に減衰させて前記出力端子に出力するアッテネータとし
て機能することを特徴とするアッテネータ付エミッタ接
地型増幅回路。 - 【請求項２】 前記増幅用トランジスタのベースと前記
アッテネート用トランジスタのコレクタとの間に第４の
抵抗を挿入し、前記アッテネート用トランジスタがオン
となる時は、前記増幅用トランジスタのベースバイアス
電圧は前記第４の抵抗の両端に発生する電位と前記アッ
テネート用トランジスタの飽和電圧との和となることを
特徴とする請求項１記載のアッテネータ付エミッタ接地
型増幅回路。 - 【請求項３】 前記入力端子と前記増幅用トランジスタ
のベースとの間に前記入力信号の直流分をカットするコ
ンデンサを設けたことを特徴とする請求項１または２記
載のアッテネータ付エミッタ接地型増幅回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08214576A JP3130801B2 (ja) | 1996-08-14 | 1996-08-14 | アッテネータ付エミッタ接地型増幅回路 |
| EP97113783A EP0825709A1 (en) | 1996-08-14 | 1997-08-08 | Grounded-emitter amplifier circuit with an attenuator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08214576A JP3130801B2 (ja) | 1996-08-14 | 1996-08-14 | アッテネータ付エミッタ接地型増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1065469A JPH1065469A (ja) | 1998-03-06 |
| JP3130801B2 true JP3130801B2 (ja) | 2001-01-31 |
Family
ID=16658012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08214576A Expired - Fee Related JP3130801B2 (ja) | 1996-08-14 | 1996-08-14 | アッテネータ付エミッタ接地型増幅回路 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0825709A1 (ja) |
| JP (1) | JP3130801B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3107071U (ja) | 2004-08-06 | 2005-01-27 | アルプス電気株式会社 | 可変減衰回路 |
| WO2007105277A1 (ja) * | 2006-03-10 | 2007-09-20 | Fujitsu Limited | 低雑音増幅器 |
| JP2008011482A (ja) | 2006-05-29 | 2008-01-17 | Alps Electric Co Ltd | 高周波回路 |
| JPWO2013186842A1 (ja) * | 2012-06-11 | 2016-02-01 | 富士通株式会社 | 光伝送装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE1247405B (de) * | 1960-06-09 | 1967-08-17 | Telefunken Patent | In einem weiten Bereich regelbarer einstufiger Transistorverstaerker |
| US3430155A (en) * | 1965-11-29 | 1969-02-25 | Rca Corp | Integrated circuit biasing arrangement for supplying vbe bias voltages |
| US3708756A (en) * | 1971-05-12 | 1973-01-02 | Motorola Inc | Biasing network for transistors |
| US4305044A (en) * | 1979-10-01 | 1981-12-08 | Rca Corporation | Amplifier circuit having controllable gain |
| US4498056A (en) * | 1983-07-28 | 1985-02-05 | Motorola, Inc. | Signal amplifier and integral signal shunt attenuator |
| JPH02309805A (ja) * | 1989-05-15 | 1990-12-25 | Motorola Inc | 減衰回路 |
| JPH06164249A (ja) * | 1992-11-25 | 1994-06-10 | Nec Corp | 可変利得増幅回路 |
-
1996
- 1996-08-14 JP JP08214576A patent/JP3130801B2/ja not_active Expired - Fee Related
-
1997
- 1997-08-08 EP EP97113783A patent/EP0825709A1/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1065469A (ja) | 1998-03-06 |
| EP0825709A1 (en) | 1998-02-25 |
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