JP3127723B2 - 保護リレー - Google Patents
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- JP3127723B2 JP3127723B2 JP06167692A JP16769294A JP3127723B2 JP 3127723 B2 JP3127723 B2 JP 3127723B2 JP 06167692 A JP06167692 A JP 06167692A JP 16769294 A JP16769294 A JP 16769294A JP 3127723 B2 JP3127723 B2 JP 3127723B2
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Description
【０００１】
【産業上の利用分野】本発明は、複数のアナログ信号を
デジタル量に変換する保護リレーに係り、特に、複数の
アナログ信号を逐次サンプリングし、そのデータをデジ
タル演算信号処理により全入力の同時サンプリング補正
を実現する保護リレーに関する。
デジタル量に変換する保護リレーに係り、特に、複数の
アナログ信号を逐次サンプリングし、そのデータをデジ
タル演算信号処理により全入力の同時サンプリング補正
を実現する保護リレーに関する。
【０００２】
【従来の技術】近年、電力系統においては、保護継電器
としてデジタルリレーが開発され、電圧，電流等の信号
を一定時間間隔でサンプリングしたデータをデジタル演
算処理し、その結果を用いて系統事故を検出し、遮断器
等で系統遮断することにより系統を保護している。
としてデジタルリレーが開発され、電圧，電流等の信号
を一定時間間隔でサンプリングしたデータをデジタル演
算処理し、その結果を用いて系統事故を検出し、遮断器
等で系統遮断することにより系統を保護している。
【０００３】従来提案されているこの種のデジタルリレ
ーの入力部の構成は、平成４年電気学会全国大会Ｎo.１
２９８に記載されているように、入力される複数のアナ
ログ信号のそれぞれに、折返し誤差防止用アナログフィ
ルタ，サンプルホールド回路を対応させた後、マルチプ
レクサにより各アナログ信号を交互に取り出してＡＤ変
換器でデジタル信号化し、デジタル・シグナル・プロセ
ッサで高調波除去（デジタルフィルタリング）を行い、
その処理データをデジタル信号処理部に用いて電力系統
の計測・制御・保護を行っている。
ーの入力部の構成は、平成４年電気学会全国大会Ｎo.１
２９８に記載されているように、入力される複数のアナ
ログ信号のそれぞれに、折返し誤差防止用アナログフィ
ルタ，サンプルホールド回路を対応させた後、マルチプ
レクサにより各アナログ信号を交互に取り出してＡＤ変
換器でデジタル信号化し、デジタル・シグナル・プロセ
ッサで高調波除去（デジタルフィルタリング）を行い、
その処理データをデジタル信号処理部に用いて電力系統
の計測・制御・保護を行っている。
【０００４】
【発明が解決しようとする課題】近年、高度情報化社会
の進展に伴って、電力系統の計測・制御並びに保護リレ
ーのアルゴリズムが高度化し、入力信号に対する高速サ
ンプリング，高分解能化の要求が高まってきている。
の進展に伴って、電力系統の計測・制御並びに保護リレ
ーのアルゴリズムが高度化し、入力信号に対する高速サ
ンプリング，高分解能化の要求が高まってきている。
【０００５】ところが、これらの要求を満足しようとす
ると、高速、かつ、高分解能のサンプルホールド回路
（素子）が必要となり、従来と同様の構成では、消費電
力が大きくなり、かつ、コストが高くなるという問題が
あった。
ると、高速、かつ、高分解能のサンプルホールド回路
（素子）が必要となり、従来と同様の構成では、消費電
力が大きくなり、かつ、コストが高くなるという問題が
あった。
【０００６】また、複数入力の同時サンプリングを実現
するために、各入力に対してそれぞれ１個ずつサンプル
ホールド回路を備える必要があるために、アナログ入力
回路が小型化できないこと、また複数のサンプルホール
ド回路を用いることで信頼度の向上も図れないという問
題があった。
するために、各入力に対してそれぞれ１個ずつサンプル
ホールド回路を備える必要があるために、アナログ入力
回路が小型化できないこと、また複数のサンプルホール
ド回路を用いることで信頼度の向上も図れないという問
題があった。
【０００７】本発明の目的は、複数入力の同時サンプリ
ングのために各入力にそれぞれ備えているサンプルホー
ルド回路をなくして、高信頼度な電力系統計測・制御・
保護用アナログ入力部を備えた保護リレーを提供するこ
とにある。
ングのために各入力にそれぞれ備えているサンプルホー
ルド回路をなくして、高信頼度な電力系統計測・制御・
保護用アナログ入力部を備えた保護リレーを提供するこ
とにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明の保護リレーは、電力系統からの複数の入力
系統のアナログ信号を２重化し、該２重化されたアナロ
グ信号のそれぞれを第１群と第２群とに分けて入力する
入力回路と、該入力回路からサンプリング周期毎に前記
第１群のアナログ信号を取り出し、該サンプリング周期
と同一周期内で前記第２群から前記第１群のアナログ信
号の時系列と逆の順序で取り出すマルチプレクサと、該
マルチプレクサからのアナログ信号をＡ／Ｄ変換するＡ
／Ｄ変換器と、該Ａ／Ｄ変換器からの同一入力系統の前
記第１群のデジタル信号と前記第２群のデジタル信号の
平均値を求める演算部を備えたことを特徴とするもので
ある。
に、本発明の保護リレーは、電力系統からの複数の入力
系統のアナログ信号を２重化し、該２重化されたアナロ
グ信号のそれぞれを第１群と第２群とに分けて入力する
入力回路と、該入力回路からサンプリング周期毎に前記
第１群のアナログ信号を取り出し、該サンプリング周期
と同一周期内で前記第２群から前記第１群のアナログ信
号の時系列と逆の順序で取り出すマルチプレクサと、該
マルチプレクサからのアナログ信号をＡ／Ｄ変換するＡ
／Ｄ変換器と、該Ａ／Ｄ変換器からの同一入力系統の前
記第１群のデジタル信号と前記第２群のデジタル信号の
平均値を求める演算部を備えたことを特徴とするもので
ある。
【０００９】また、上記目的を達成するために、本発明
の保護リレーは、電力系統からの複数の入力系統のアナ
ログ信号を入力する入力回路と、該入力回路からサンプ
リング周期毎に第１群のアナログ信号を順次取り出し、
該サンプリング周期と同一周期内で前記第１群のアナロ
グ信号と逆の順序で第２群のアナログ信号を取り出すマ
ルチプレクサと、該マルチプレクサからのアナログ信号
をＡ／Ｄ変換するＡ／Ｄ変換器と、該Ａ／Ｄ変換器から
の同一入力系統の前記第１群のデジタル信号と前記第２
群のデジタル信号の平均値を求める演算部を備えたこと
を特徴とするものである。 また、上記目的を達成するた
めに、本発明の保護リレーは、電力系統からの複数の入
力系統のアナログ信号を入力する入力回路と、該入力回
路から奇数サンプリング周期毎に前記アナログ信号を順
次取り出し、偶数サンプリング周期毎に前記奇数サンプ
リング周期毎に取り出したアナログ信号と逆の順序でア
ナログ信号を取り出すマルチプレクサと、該マルチプレ
クサからのアナログ信号をＡ／Ｄ変換するＡ／Ｄ変換器
と、該Ａ／Ｄ変換器からの同一入力系統の前記奇数サン
プリング周期のデジタル信号と前記偶数サンプリング周
期のデジタル信号の平均値を求める演算部を備えたこと
を特徴とするものである。
の保護リレーは、電力系統からの複数の入力系統のアナ
ログ信号を入力する入力回路と、該入力回路からサンプ
リング周期毎に第１群のアナログ信号を順次取り出し、
該サンプリング周期と同一周期内で前記第１群のアナロ
グ信号と逆の順序で第２群のアナログ信号を取り出すマ
ルチプレクサと、該マルチプレクサからのアナログ信号
をＡ／Ｄ変換するＡ／Ｄ変換器と、該Ａ／Ｄ変換器から
の同一入力系統の前記第１群のデジタル信号と前記第２
群のデジタル信号の平均値を求める演算部を備えたこと
を特徴とするものである。 また、上記目的を達成するた
めに、本発明の保護リレーは、電力系統からの複数の入
力系統のアナログ信号を入力する入力回路と、該入力回
路から奇数サンプリング周期毎に前記アナログ信号を順
次取り出し、偶数サンプリング周期毎に前記奇数サンプ
リング周期毎に取り出したアナログ信号と逆の順序でア
ナログ信号を取り出すマルチプレクサと、該マルチプレ
クサからのアナログ信号をＡ／Ｄ変換するＡ／Ｄ変換器
と、該Ａ／Ｄ変換器からの同一入力系統の前記奇数サン
プリング周期のデジタル信号と前記偶数サンプリング周
期のデジタル信号の平均値を求める演算部を備えたこと
を特徴とするものである。
【００１０】
【作用】サンプリング周期を短くすれば直線近似が成り
立つから、その近似領域内で互いに異なる同一入力デー
タ同志の平均値を求めれば、複数のアナログ信号が同時
刻にサンプリングされたとみなすことができる。
立つから、その近似領域内で互いに異なる同一入力デー
タ同志の平均値を求めれば、複数のアナログ信号が同時
刻にサンプリングされたとみなすことができる。
【００１１】
【実施例】以下、本発明を実施例に基づいて説明する。
図１は本発明を適用したＡＤ変換システムの一例で、４
つのアナログの入力データＶ１〜Ｖ４をデジタル量に変
換する場合について説明する。アナログ入力データＶ１
〜Ｖ４は、それぞれ折返し誤差防止用アナログフィルタ
１〜折返し誤差防止用アナログフィルタ４を介した後、
図のように２つに分岐させて、アナログ入力データがＶ
１，Ｖ２，Ｖ３，Ｖ４，Ｖ４′，Ｖ３′，Ｖ２′，Ｖ
１′の順にマルチプレクサ１０からセレクトされるよう
に接続する。ここでＶ１′，Ｖ２′，Ｖ３′，Ｖ４′は
それぞれＶ１，Ｖ２，Ｖ３，Ｖ４と同じ信号であるが取
り込まれる時間にずれがあるため、他の符号で表わし
た。本実施例のポイントは、アナログ入力データＶ１〜
アナログ入力データＶ４の時系列とは逆の順序でアナロ
グ入力データＶ４〜アナログ入力データＶ１をマルチプ
レクサ１０に追加した点にある。
図１は本発明を適用したＡＤ変換システムの一例で、４
つのアナログの入力データＶ１〜Ｖ４をデジタル量に変
換する場合について説明する。アナログ入力データＶ１
〜Ｖ４は、それぞれ折返し誤差防止用アナログフィルタ
１〜折返し誤差防止用アナログフィルタ４を介した後、
図のように２つに分岐させて、アナログ入力データがＶ
１，Ｖ２，Ｖ３，Ｖ４，Ｖ４′，Ｖ３′，Ｖ２′，Ｖ
１′の順にマルチプレクサ１０からセレクトされるよう
に接続する。ここでＶ１′，Ｖ２′，Ｖ３′，Ｖ４′は
それぞれＶ１，Ｖ２，Ｖ３，Ｖ４と同じ信号であるが取
り込まれる時間にずれがあるため、他の符号で表わし
た。本実施例のポイントは、アナログ入力データＶ１〜
アナログ入力データＶ４の時系列とは逆の順序でアナロ
グ入力データＶ４〜アナログ入力データＶ１をマルチプ
レクサ１０に追加した点にある。
【００１２】タイミング発生制御回路５０からの制御信
号ａはマルチプレクサ１０の切替え信号で、また制御信
号ｂは、マルチプレクサ１０から出力される信号をサン
プルホールド回路２０でサンプルホールドするためのサ
ンプルホールド指令信号である。制御信号ｃはサンプル
ホールドされた信号をＡＤ変換器３０でデジタル変換す
るためのＡＤ変換指令信号、そして制御信号ｄはＡＤ変
換出力データをマイクロコンピュータ内蔵のデジタル演
算装置４０内のメモリに書き込むためのデータ書込み指
令信号である。なおプログラムメモリ，データメモリの
図示は省略した。そして、デジタル演算装置４０は、電
力系統の計測，制御，保護演算を行う。次に図２を用い
て動作，処理を説明する。図２（ａ）はマルチプレクサ
１０の切替え信号で（図２以降の図中のマルチプレクサ
はＭＰＸと略称する）、具体的には図３の（ａ）に示す
ように３ビットの８進カウンタ出力である。３ビットの
理由は図１に示したように、マルチプレクサ１０には８
個のアナログデータＶ１，Ｖ２，Ｖ３，Ｖ４，Ｖ４，Ｖ
３，Ｖ２，Ｖ１が入力されるからである。従ってマルチ
プレクサ１０の出力は、図２（ｂ）となる。
号ａはマルチプレクサ１０の切替え信号で、また制御信
号ｂは、マルチプレクサ１０から出力される信号をサン
プルホールド回路２０でサンプルホールドするためのサ
ンプルホールド指令信号である。制御信号ｃはサンプル
ホールドされた信号をＡＤ変換器３０でデジタル変換す
るためのＡＤ変換指令信号、そして制御信号ｄはＡＤ変
換出力データをマイクロコンピュータ内蔵のデジタル演
算装置４０内のメモリに書き込むためのデータ書込み指
令信号である。なおプログラムメモリ，データメモリの
図示は省略した。そして、デジタル演算装置４０は、電
力系統の計測，制御，保護演算を行う。次に図２を用い
て動作，処理を説明する。図２（ａ）はマルチプレクサ
１０の切替え信号で（図２以降の図中のマルチプレクサ
はＭＰＸと略称する）、具体的には図３の（ａ）に示す
ように３ビットの８進カウンタ出力である。３ビットの
理由は図１に示したように、マルチプレクサ１０には８
個のアナログデータＶ１，Ｖ２，Ｖ３，Ｖ４，Ｖ４，Ｖ
３，Ｖ２，Ｖ１が入力されるからである。従ってマルチ
プレクサ１０の出力は、図２（ｂ）となる。
【００１３】図２（ｃ）はマルチプレクサ１０により時
系列化された入力信号に対するサンプルホールド指令信
号のタイミングで、図２（ｄ）はＡＤ変換指令信号のタ
イミング、図２（ｅ）はＡＤ変換出力（デジタル値）を
デジタル演算装置４０内のメモリへ書き込むための書込
み信号である。
系列化された入力信号に対するサンプルホールド指令信
号のタイミングで、図２（ｄ）はＡＤ変換指令信号のタ
イミング、図２（ｅ）はＡＤ変換出力（デジタル値）を
デジタル演算装置４０内のメモリへ書き込むための書込
み信号である。
【００１４】図２（ｆ）は図１のデジタル演算装置４０
内の演算の概要を示すもので、時系列化された入力デー
タに対して次のような演算処理（信号処理）を行って、
全入力の同時刻サンプリングを実現するものである。す
なわち、データＶ１に対しては数１、データＶ２に対し
ては数２、データＶ３に対しては数３、データＶ４に対
しては数４をそれぞれ実行（演算処理）する。
内の演算の概要を示すもので、時系列化された入力デー
タに対して次のような演算処理（信号処理）を行って、
全入力の同時刻サンプリングを実現するものである。す
なわち、データＶ１に対しては数１、データＶ２に対し
ては数２、データＶ３に対しては数３、データＶ４に対
しては数４をそれぞれ実行（演算処理）する。
【００１５】 (Ｖ１n＋Ｖ１′n)／２ …（数１） (Ｖ２n＋Ｖ２′n)／２ …（数２） (Ｖ３n＋Ｖ３′n)／２ …（数３） (Ｖ４n＋Ｖ４′n)／２ …（数４） 複数の入力が上記演算を行うことにより、全入力同時刻
サンプリングされることを図４を用いて説明する。なお
説明を簡単にするため、データＶ１〜データＶ４は全く
同じアナログ信号を用いたときの例で説明する。図には
時系列的にサンプルされた入力データＶ１，Ｖ２，Ｖ
３，Ｖ４，Ｖ４′，Ｖ３′，Ｖ２′，Ｖ１′が示されて
いる。これらの各値を用いて数１〜数４を演算すれば、
データＶ１〜データＶ４のそれぞれは図中の数値Ａにな
るから、データＶ１〜データＶ４を同時刻でサンプリン
グしたと同等になることが理解されよう。
サンプリングされることを図４を用いて説明する。なお
説明を簡単にするため、データＶ１〜データＶ４は全く
同じアナログ信号を用いたときの例で説明する。図には
時系列的にサンプルされた入力データＶ１，Ｖ２，Ｖ
３，Ｖ４，Ｖ４′，Ｖ３′，Ｖ２′，Ｖ１′が示されて
いる。これらの各値を用いて数１〜数４を演算すれば、
データＶ１〜データＶ４のそれぞれは図中の数値Ａにな
るから、データＶ１〜データＶ４を同時刻でサンプリン
グしたと同等になることが理解されよう。
【００１６】これは、データＶ１〜データＶ４が正弦波
（例えば５０Hz，６０Hz）であっても、高速サンプリン
グすれば、すなわち、サンプリング周期が短くなればな
るほど（サンプリング周波数が高くなればなるほど）、
直線近似が成り立ち、上記の直線近似の精度が高くな
る。
（例えば５０Hz，６０Hz）であっても、高速サンプリン
グすれば、すなわち、サンプリング周期が短くなればな
るほど（サンプリング周波数が高くなればなるほど）、
直線近似が成り立ち、上記の直線近似の精度が高くな
る。
【００１７】従って、データＶ１〜データＶ４に対して
時系列的にＶ１，Ｖ２，Ｖ３，Ｖ４，Ｖ４′，Ｖ３′，
Ｖ２′，Ｖ１′となるようマルチプレクサ１０に入力
し、数１〜数４を実行すれば、データＶ１〜データＶ４
を同時刻サンプリングした値と一致するから、全入力同
時サンプリングができる。なお図２（ｇ）は全入力の同
時サンプリングを実現後、演算装置４０が、電力用の計
測，制御，保護などの演算をするときの処理可能なタイ
ミングを示すものである。
時系列的にＶ１，Ｖ２，Ｖ３，Ｖ４，Ｖ４′，Ｖ３′，
Ｖ２′，Ｖ１′となるようマルチプレクサ１０に入力
し、数１〜数４を実行すれば、データＶ１〜データＶ４
を同時刻サンプリングした値と一致するから、全入力同
時サンプリングができる。なお図２（ｇ）は全入力の同
時サンプリングを実現後、演算装置４０が、電力用の計
測，制御，保護などの演算をするときの処理可能なタイ
ミングを示すものである。
【００１８】次に他の実施例について図５を用いて説明
する。図５で用いた符号は図１の装置と同一である。さ
らに制御信号ｂ，ｃ，ｄの作用は図１と全く同一であ
る。しかし、制御信号ａは図３（ｂ）と図６（ａ）に示
すように２ビットで、図１とは異なる。これは図５のマ
ルチプレクサ１０の入力が、データＶ１〜データＶ４の
４入力しかないから、マルチプレクサの切替え信号ａと
して、４進のアップ／ダウンカウンタを用いれば良いか
らである。このカウンタは図３（ｂ）からもわかるよう
に、０，１，２，３，３，２，１，０と出力するので、
そのままマルチプレクサ１０の切替え信号として使え、
マルチプレクサ１０からは図６（ｂ）が出力されるか
ら、図２（ｂ）と全く同一になる。なお、図６(ｂ),
（ｃ),（ｄ)，（ｅ),（ｆ）もそれぞれ図２（ｂ),
（ｃ),（ｄ),（ｅ),（ｆ）と同一であるので、その後の
説明は省略する。また図６（ｇ）は全入力の同時サンプ
リングを実現後、演算装置４０が、電力用の計測，制
御，保護などの演算をするときの処理可能なタイミング
を示すものである。
する。図５で用いた符号は図１の装置と同一である。さ
らに制御信号ｂ，ｃ，ｄの作用は図１と全く同一であ
る。しかし、制御信号ａは図３（ｂ）と図６（ａ）に示
すように２ビットで、図１とは異なる。これは図５のマ
ルチプレクサ１０の入力が、データＶ１〜データＶ４の
４入力しかないから、マルチプレクサの切替え信号ａと
して、４進のアップ／ダウンカウンタを用いれば良いか
らである。このカウンタは図３（ｂ）からもわかるよう
に、０，１，２，３，３，２，１，０と出力するので、
そのままマルチプレクサ１０の切替え信号として使え、
マルチプレクサ１０からは図６（ｂ）が出力されるか
ら、図２（ｂ）と全く同一になる。なお、図６(ｂ),
（ｃ),（ｄ)，（ｅ),（ｆ）もそれぞれ図２（ｂ),
（ｃ),（ｄ),（ｅ),（ｆ）と同一であるので、その後の
説明は省略する。また図６（ｇ）は全入力の同時サンプ
リングを実現後、演算装置４０が、電力用の計測，制
御，保護などの演算をするときの処理可能なタイミング
を示すものである。
【００１９】以上述べた２つの実施例は、１つのサンプ
リング周期中にある複数データを用い、その周期内でデ
ータの同時サンプリングを演算により実現するものであ
る。次に、サンプリング時刻が異なるデータを用いて複
数の入力データの同時サンプリングを実現する実施例に
ついて説明する。回路構成は図５と全く同一であるが、
マルチプレクサ１０の切替え信号ａが異なる。
リング周期中にある複数データを用い、その周期内でデ
ータの同時サンプリングを演算により実現するものであ
る。次に、サンプリング時刻が異なるデータを用いて複
数の入力データの同時サンプリングを実現する実施例に
ついて説明する。回路構成は図５と全く同一であるが、
マルチプレクサ１０の切替え信号ａが異なる。
【００２０】マルチプレクサ１０の切替え信号ａの波形
を図３（ｃ）と図７（ａ）に示す。すなわち、４進（２
ビット）のアップ／ダウンカウンタの出力を使用する
が、サンプリング周期毎にアップとダウンを切替えるよ
うにする。そうすると、マルチプレクサ１０の出力は図
７（ｂ）に示すようになる。すなわち、ｎ時刻のサンプ
リング時刻では、Ｖ１，Ｖ２，Ｖ３，Ｖ４の順で時系列
的に出力されるが、次の(ｎ＋１)時刻ではＶ４，Ｖ３，
Ｖ２，Ｖ１の順で出力されるのである。なお図７（ｃ),
（ｄ),（ｅ）はそれぞれ図２（ｃ),（ｄ),（ｅ）とそれ
ぞれ同一である。図７（ｆ）はデジタル演算装置４０内
の演算の概要を示すもので、時系列化された入力データ
に対して次のような演算処理（信号処理）を行って、全
入力の同時刻サンプリングを実現するものである。すな
わち、データＶ１に対しては数１、データＶ２に対して
は数２、データＶ３に対しては数３、データＶ４に対し
ては数４をそれぞれ実行（演算処理）する。
を図３（ｃ）と図７（ａ）に示す。すなわち、４進（２
ビット）のアップ／ダウンカウンタの出力を使用する
が、サンプリング周期毎にアップとダウンを切替えるよ
うにする。そうすると、マルチプレクサ１０の出力は図
７（ｂ）に示すようになる。すなわち、ｎ時刻のサンプ
リング時刻では、Ｖ１，Ｖ２，Ｖ３，Ｖ４の順で時系列
的に出力されるが、次の(ｎ＋１)時刻ではＶ４，Ｖ３，
Ｖ２，Ｖ１の順で出力されるのである。なお図７（ｃ),
（ｄ),（ｅ）はそれぞれ図２（ｃ),（ｄ),（ｅ）とそれ
ぞれ同一である。図７（ｆ）はデジタル演算装置４０内
の演算の概要を示すもので、時系列化された入力データ
に対して次のような演算処理（信号処理）を行って、全
入力の同時刻サンプリングを実現するものである。すな
わち、データＶ１に対しては数１、データＶ２に対して
は数２、データＶ３に対しては数３、データＶ４に対し
ては数４をそれぞれ実行（演算処理）する。
【００２１】そして図７(ｆ)はデジタル演算装置４０内
の演算の概要を示すもので、ｎ時刻サンプリングではｎ
時刻にサンプリングしたデータＶ１n，Ｖ２n，Ｖ３n，
Ｖ４nと、ｎ−１時刻にサンプリングしたデータＶ
４n-1，Ｖ３n-1，Ｖ２n-1，Ｖ１n-1とを用いて、データ
Ｖ１，Ｖ２，Ｖ３，Ｖ４のそれぞれに対して数５，数
６，数７，数８を演算する。
の演算の概要を示すもので、ｎ時刻サンプリングではｎ
時刻にサンプリングしたデータＶ１n，Ｖ２n，Ｖ３n，
Ｖ４nと、ｎ−１時刻にサンプリングしたデータＶ
４n-1，Ｖ３n-1，Ｖ２n-1，Ｖ１n-1とを用いて、データ
Ｖ１，Ｖ２，Ｖ３，Ｖ４のそれぞれに対して数５，数
６，数７，数８を演算する。
【００２２】 (Ｖ１n＋Ｖ１n-1)／２ …（数５） (Ｖ２n＋Ｖ２n-1)／２ …（数６） (Ｖ３n＋Ｖ３n-1)／２ …（数７） (Ｖ４n＋Ｖ４n-1)／２ …（数８） また（ｎ＋１）時刻サンプリングでは、データＶ１，Ｖ
２，Ｖ３，Ｖ４のそれぞれに対して数９，数１０，数１
１，数１２を演算する。
２，Ｖ３，Ｖ４のそれぞれに対して数９，数１０，数１
１，数１２を演算する。
【００２３】 (Ｖ１n+1＋Ｖ１n)／２ …（数９） (Ｖ２n+1＋Ｖ２n)／２ …（数１０） (Ｖ３n+1＋Ｖ３n)／２ …（数１１） (Ｖ４n+1＋Ｖ４n)／２ …（数１２） このようにサンプリング周期毎に入力をセレクトする順
番が異なるよう、（ｎ＋２）時刻以降のサンプリングも
全く同様の処理をくり返し実行するものである。なお、
この実施例ではサンプリング時刻よりも前の時刻のデー
タも演算に使用するため、演算装置４０内のメモリに残
しておく必要があることはもちろんである。そして、サ
ンプリング周波数が十分高ければ、複数入力を第１サン
プリング周期に時系列化し、第２サンプリング周期には
第１サンプリング周期に時系列化した順番と全く逆の順
番で時系列化したデータを用いて、平均値を求めれば、
全入力同時サンプリングと同等の数値を得ることができ
る。
番が異なるよう、（ｎ＋２）時刻以降のサンプリングも
全く同様の処理をくり返し実行するものである。なお、
この実施例ではサンプリング時刻よりも前の時刻のデー
タも演算に使用するため、演算装置４０内のメモリに残
しておく必要があることはもちろんである。そして、サ
ンプリング周波数が十分高ければ、複数入力を第１サン
プリング周期に時系列化し、第２サンプリング周期には
第１サンプリング周期に時系列化した順番と全く逆の順
番で時系列化したデータを用いて、平均値を求めれば、
全入力同時サンプリングと同等の数値を得ることができ
る。
【００２４】なお図７（ｇ）は全入力の同時サンプリン
グを実現後、演算装置４０が、電力用の計測，制御，保
護などの演算をするときの処理可能なタイミングを示す
ものである。
グを実現後、演算装置４０が、電力用の計測，制御，保
護などの演算をするときの処理可能なタイミングを示す
ものである。
【００２５】
【発明の効果】本発明によれば、保護リレーにおいて、
複数の入力系統に対して少なくとも２つ以上のデータを
サンプリングして平均化することで、各入力系統の同期
時点の真値に近いデータを用いて電力系統の保護演算を
行うことを実現している。
複数の入力系統に対して少なくとも２つ以上のデータを
サンプリングして平均化することで、各入力系統の同期
時点の真値に近いデータを用いて電力系統の保護演算を
行うことを実現している。
【００２６】上記の効果は、高速サンプリング（高速
化），高分解能化（１６ビット精度など）が要求される
近年、さらには、将来の技術動向からみても、その効果
は非常に大きく、今後その効果は増々増大する。
化），高分解能化（１６ビット精度など）が要求される
近年、さらには、将来の技術動向からみても、その効果
は非常に大きく、今後その効果は増々増大する。
【図１】本発明の実施例のブロック構成である。
【図２】本発明の実施例の制御信号のタイミング及び演
算内容である。
算内容である。
【図３】マルチプレクサ切替え信号の波形である。
【図４】本発明の実現性を説明する図面である。
【図５】他の実施例のブロック構成である。
【図６】他の実施例の制御信号のタイミング及び演算内
容である。
容である。
【図７】他の実施例の制御信号のタイミング及び演算内
容である。
容である。
１０…マルチプレクサ、２０…サンプルホールド回路、
３０…ＡＤ変換器、４０…デジタル演算装置、５０…タ
イミング発生制御回路。
３０…ＡＤ変換器、４０…デジタル演算装置、５０…タ
イミング発生制御回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−1939（ＪＰ，Ａ) 特開 平４−227118（ＪＰ，Ａ) 実開 平１−180820（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/00 - 1/88
Claims (3)
- 【請求項１】 電力系統からの複数の入力系統のアナログ
信号を２重化し、該２重化されたアナログ信号のそれぞ
れを第１群と第２群とに分けて入力する入力回路と、該
入力回路からサンプリング周期毎に前記第１群のアナロ
グ信号を取り出し、該サンプリング周期と同一周期内で
前記第２群から前記第１群のアナログ信号の時系列と逆
の順序で取り出すマルチプレクサと、該マルチプレクサ
からのアナログ信号をＡ／Ｄ変換するＡ／Ｄ変換器と、
該Ａ／Ｄ変換器からの同一入力系統の前記第１群のデジ
タル信号と前記第２群のデジタル信号の平均値を求める
演算部を備えたことを特徴とする保護リレー。 - 【請求項２】 電力系統からの複数の入力系統のアナログ
信号を入力する入力回路と、該入力回路からサンプリン
グ周期毎に第１群のアナログ信号を順次取り出し、該サ
ンプリング周期と同一周期内で前記第１群のアナログ信
号と逆の順序で第２群のアナログ信号を取り出すマルチ
プレクサと、該マルチプレクサからのアナログ信号をＡ
／Ｄ変換するＡ／Ｄ変換器と、該Ａ／Ｄ変換器からの同
一入力系統の前記第１群のデジタル信号と前記第２群の
デジタル信号の平均値を求める演算部を備えたことを特
徴とする保護リレー。 - 【請求項３】 電力系統からの複数の入力系統のアナログ
信号を入力する入力回路と、該入力回路から奇数サンプ
リング周期毎に前記アナログ信号を順次取り出し、偶数
サンプリング周期毎に前記奇数サンプリング周期毎に取
り出したアナログ信号と逆の順序でアナログ信号を取り
出すマルチプレクサと、該マルチプレクサからのアナロ
グ信号をＡ／Ｄ変換するＡ／Ｄ変換器と、該Ａ／Ｄ変換
器からの同一入力系統の前記奇数サンプリング周期のデ
ジタル信号と前記偶数サンプリング周期のデジタル信号
の平均値を求める演算部を備えたことを特徴とする保護
リレー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06167692A JP3127723B2 (ja) | 1994-07-20 | 1994-07-20 | 保護リレー |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06167692A JP3127723B2 (ja) | 1994-07-20 | 1994-07-20 | 保護リレー |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0832451A JPH0832451A (ja) | 1996-02-02 |
| JP3127723B2 true JP3127723B2 (ja) | 2001-01-29 |
Family
ID=15854469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06167692A Expired - Fee Related JP3127723B2 (ja) | 1994-07-20 | 1994-07-20 | 保護リレー |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3127723B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8149151B2 (en) * | 2010-04-26 | 2012-04-03 | Robert Bosch Gmbh | Second order dynamic element rotation scheme |
| JP5811060B2 (ja) * | 2012-07-19 | 2015-11-11 | 株式会社デンソー | Ａｄ変換回路 |
-
1994
- 1994-07-20 JP JP06167692A patent/JP3127723B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0832451A (ja) | 1996-02-02 |
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