JP3116460B2

JP3116460B2 - 等化回路

Info

Publication number: JP3116460B2
Application number: JP03269453A
Authority: JP
Inventors: 輝雄佐藤; 英資小関
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1991-10-17
Filing date: 1991-10-17
Publication date: 2000-12-11
Anticipated expiration: 2015-12-11
Also published as: JPH05110383A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えばディジタルデー
タの移動通信における受信機等に適用して好適な等化回
路に関する。

【０００２】

【従来の技術】近年、例えば陸上移動通信においては、
現行のアナログＦＭ方式に取って替わる狭帯域ディジタ
ル変調方式がいくつか開発され、実用段階に入ってい
る。

【０００３】そして更に、広帯域ディジタル伝送の技術
が検討されている。

【０００４】図６及び図７に、このようなディジタル陸
上移動通信における送信及び受信系を示す。

【０００５】図６は送信系を示し、以下これにつき説明
する。

【０００６】即ち、この図６において、１はマイクロフ
ォンで、このマイクロフォン１により集音された音声は
音声信号として音声コーデック２に供給される。

【０００７】この音声コーデック（符号化回路）２は、
マイクロフォン１よりの音声信号を符号化し、更にこの
符号化した信号に対して帯域圧縮（いわゆるビットリダ
クション）を行い、この帯域圧縮した信号をローパスフ
ィルタ３を通じてＰＳＫ変調回路４に供給する。

【０００８】このＰＳＫ（位相シフトキーイング）変調
回路４は、必要最小限の帯域を用いてディジタルデータ
を伝送できるようにするため、ローパスフィルタ３より
の信号及び発振器４ｂよりの発振信号を乗算して中間周
波信号を得、この中間周波信号をバンドパスフィルタ５
を介して送信回路６に供給する。

【０００９】この送信回路６は、バンドパスフィルタ５
よりの中間周波信号と、局部発振回路６ｂよりの発振信
号を乗算し、ＲＦ信号を得、このＲＦ信号をバンドパス
フィルタ７を通じてアンテナ８に供給し、このアンテナ
８により送信を行う。

【００１０】通信フォーマットは図８に示す如く、ＴＤ
ＭＡ（ＴｉｍｅＤｉｖｉｓｉｏｎＭｕｌｔｉｐｌｅ
Ａｃｃｅｓｓ）方式の一つの方式（例えば米国の自動車
電話システムで採用されたＴＩＡ方式等）で、１フレー
ムは４０ｍｓｅｃとされ、情報量は１９４４ビットとさ
れ、この１フレームは６個のスロットで構成される。

【００１１】各スロットは２８ビットのシンクパターン
ｓ並びに合計２９６ビットの音声及びコントロールデー
タｄ、即ち合計３２４ビットの情報量で構成される。

【００１２】図７は受信系を示し、以下この受信系につ
いて説明する。

【００１３】即ち、この図７において、９はアンテナ
で、上述の送信系よりのＲＦ信号を受信し、この受信信
号をバンドパスフィルタ１０を介して受信回路１１に供
給する。

【００１４】この受信回路１１は、バンドパスフィルタ
１０よりのＲＦ信号と、局部発振回路１１ｂよりの発振
信号を乗算して中間周波信号を得、この中間周波信号を
バンドパスフィルタ１２を通じてキャリア再生回路１３
及びＰＳＫ復調回路１４に夫々供給する。

【００１５】キャリア再生回路１３は、バンドパスフィ
ルタ１２よりの中間周波信号より、周波数及び位相の同
期したキャリア信号を再生し、このキャリア信号をＰＳ
Ｋ復調回路１４に供給する。

【００１６】このＰＳＫ復調回路１４は、バンドパスフ
ィルタ１２よりの中間周波信号と、キャリア再生回路１
３よりのキャリア信号を乗算して元の帯域圧縮された信
号を得、この帯域圧縮された信号をローパスフィルタ１
５を介して判定回路１７に供給する。

【００１７】この判定回路１７は、ローパスフィルタ１
５よりのノイズ等の不用な成分のカットされた帯域圧縮
された信号、即ち、時間的に連続した波形から、ビット
レートに対応する時間間隔でサンプリングし、更に
“１”か“０”かを判定してディジタルデータ列にな
し、このディジタルデータ列とされた信号を音声コーデ
ック１８に供給する。

【００１８】この音声コーデック１８は、判定回路１７
よりのディジタルデータ列になされた信号、即ち、帯域
圧縮されて伝送されたデータから元のアナログ音声信号
を得、このアナログ音声信号をスピーカ１９に供給す
る。

【００１９】かくしてこのスピーカ１９からは、送信系
のマイクロフォン１で集音された音声が出力されること
となる。

【００２０】尚、基地局及び移動局は何れも上述の送信
系及び受信系を夫々装備し、平行して動作させるように
なされている。

【００２１】ところで、上述の如き陸上移動ディジタル
通信におけるデータの伝送においては、送信点から受信
点にいたる電波の通路がいくつかあること、いわゆるマ
ルチパスにより、受信波はこれらの通路を通った送信波
の合成波となる。

【００２２】これらいくつかの通路を通った送信波は、
例えば地形や地上物等の様々な影響により減衰したり遅
延したりする。

【００２３】従って、これらいくつかの通路を通った送
信波の合成波は、歪を持った合成波となる。

【００２４】そこでこれを回避するための方法の一つと
して、図７において示したローパスフィルタ１５の後段
に図９に示す如きＬＭＳ（ＬｅａｓｔＭｅａｎＳｑｕ
ａｒｅ）法の採用された等化回路を接続し、この等化回
路により歪を持った受信波より元の送信波を取り出す技
術がいくつか考えられている。

【００２５】この等化回路の例を図９を参照して説明す
る。

【００２６】即ち、この図９に示すように、入力端子２
０に図７において説明したローパスフィルタ１５よりの
圧縮信号が供給され、この信号がＡ−Ｄコンバータ２０
ａを介してシフトレジスタｔ１、ｔ２、ｔ３、・・・・
ｔｎ、乗算回路ｘ１、ｘ２、ｘ３、ｘ４、・・・・ｘｎ
及び加算回路３０で構成されるフィルタ５０に供給され
る。

【００２７】そしてこのフィルタ５０の各シフトレジス
タｔ１、ｔ２、ｔ３、・・・・ｔｎに順次ディジタル信
号が供給されると共に、各乗算回路ｘ１、ｘ２、ｘ３、
ｘ４、・・・・ｘｎにもＡ−Ｄコンバータ２０ａよりの
ディジタル信号並びに各シフトレジスタｔ１、ｔ２、ｔ
３、・・・・ｔｎよりの出力信号が夫々供給される。

【００２８】一方、係数決定回路５１には、誤差推定回
路３３よりの誤差信号及びＡ−Ｄコンバータ２０ａより
のディジタル信号並びに各シフトレジスタｔ１、ｔ２、
ｔ３、・・・・ｔｎよりの出力信号が夫々供給され、こ
れらに基いて各乗算回路ｘ１、ｘ２、ｘ３、ｘ４、・・
・・ｘｎに供給する係数信号Ｃｊを決定し、これを同一
のステップ幅で同時に各乗算回路ｘ１、ｘ２、ｘ３、ｘ
４、・・・・ｘｎに夫々供給して係数の更新を行う。

【００２９】また、同期検出回路３１は基準信号発生回
路３２よりの基準信号に基いて入力端子２０よりＡ−Ｄ
コンバータ２０ａを介して供給されたディジタル信号よ
りシンクパターン（図８参照）を検出し、これによって
制御信号（参照信号等）を上述の誤差推定回路３３に供
給する。

【００３０】このようにして、入力信号の歪が最少とな
るようにフィルタ５０の係数、即ち各乗算回路ｘ１、ｘ
２、ｘ３、ｘ４、・・・・ｘｎに供給される係数信号が
或ステップ幅で一斉に調整、即ち、更新され、収束に至
るようになされると共に、その等化された等化出力が出
力端子４１より出力され、この出力信号が図７において
説明した判定回路１７に供給される。

【００３１】

【発明が解決しようとする課題】ところで、上述の如き
等化回路においては、収束に至るまでの更新回数は数百
回〜数千回と非常に多い。

【００３２】従って、例えばＴＩＡ方式の如き比較的短
いパターンしか送れないシンクデータを参照信号として
用いる場合には、１フレーム、或は１スロットの時間内
にフィルタ係数が収束に至らずに、十分な等化回路とし
ての機能を発揮できないといった不都合があった。

【００３３】また、この対策として、収束を早めるため
のアルゴリズムとしてカルマンフィルタ等が提案されて
いるが、このフィルタを用いた場合には、回路規模が大
となる不都合があった。

【００３４】本発明はかかる点に鑑みてなされたもの
で、１フレーム或は１スロットの時間内にフィルタ係数
が収束するようにできると共に、回路構成を簡単にする
ことのできる等化回路を提案しようとするものである。

【００３５】

【課題を解決するための手段】本発明等化回路は例えば
図１〜図５に示す如く、入力信号を記憶する記憶手段３
４と、複数のタップから構成されるフィルタ５０と、入
力信号より同期信号を検出する同期信号検出手段３１、
３２と、この同期信号検出手段３１、３２よりの検出結
果及びフィルタ５０よりの出力信号に基いて誤差を推定
する誤差推定手段３３と、この誤差推定手段３３よりの
誤差情報のレベルを検出するレベル検出手段３８と、こ
のレベル検出手段３８よりの検出信号及び同期信号検出
手段３１、３２よりの検出結果に基いて第１及び第２の
制御信号を出力する制御手段３７と、記憶手段３４より
読みだされた信号を制御手段３７よりの第１の制御信号
に基いてフィルタ５０に供給する第１の出力手段３５
と、記憶手段３４より読みだされた信号を制御手段３７
よりの第２の制御信号に基いてフィルタ５０に供給する
第２の出力手段３６と、誤差推定手段３３よりの誤差情
報及びフィルタ５０内の複数のタップに関連した複数の
信号に基いてフィルタ５０の複数のタップの係数Ｃｊを
決定する係数決定手段５１とを有するものである。

【００３６】

【作用】上述せる本発明によれば、受信、検波されたデ
ータを一旦記憶手段に蓄えた後に、その一部に含まれる
同期信号を検出して、その既知のデータを利用し、フィ
ルタの係数を更新する際に、入力されるデータを遮断し
て、固定の同期信号のみを用いて係数を決定する作業を
繰り返し、収束が完了した時点で遮断されていたデータ
を取り込んで等化を行うようにしたので、１フレーム或
は１スロットの時間内にフィルタ係数が収束するように
できると共に、回路構成を簡単とすることできる。

【００３７】

【実施例】以下に、図１を参照して本発明等化回路の一
実施例について詳細に説明するも、説明の都合上、図４
及び図５を参照して例えば陸上移動ディジタル通信にお
ける送信系及び受信系について説明する。

【００３８】尚、この図４及び図５において、図６及び
図７と対応する部分には同一符号を付してその詳細説明
を省略する。

【００３９】先ず、図４より説明する。

【００４０】この図４においては、マイクロフォン１よ
り集音、出力された音声信号が音声コーデック２により
ディジタル信号にされた後、いわゆるビットリダクショ
ン、即ち圧縮され、この圧縮された信号がローパスフィ
ルタ３を介してＰＳＫ（位相シフトキーイング）変調回
路４により変調されて中間周波信号になされる。

【００４１】この中間周波信号はバンドパスフィルタ５
を介して送信回路６に供給され、この送信回路６により
ＲＦ信号とされ、このＲＦ信号がバンドパスフィルタ７
を介してアンテナ８に供給され、このアンテナ８により
送信される。

【００４２】次に、図５を参照して上述の送信系により
送信された送信信号を受信する受信系について説明す
る。

【００４３】送信系により送信された送信信号はアンテ
ナ９により受信され、この受信された受信信号がバンド
パスフィルタ１０を介して受信回路１１に供給される。

【００４４】そしてこの受信回路１１により受信信号、
即ちＲＦ信号は中間周波信号になされ、この中間周波信
号はバンドパスフィルタ１２を介してキャリア再生回路
１３及びＰＳＫ復調回路１４に夫々供給される。

【００４５】そしてキャリア再生回路１３において、中
間周波信号よりキャリア信号が再生され、このキャリア
信号がＰＳＫ変調回路１４に供給される。

【００４６】ＰＳＫ変調回路１４に供給された中間周波
信号は、乗算器１４ａによりキャリア再生回路１３より
のキャリア信号と乗算され、復調され、元の圧縮された
信号とされる。

【００４７】そしてこの復調された圧縮信号は、ローパ
スフィルタ１５を介して以下図１を参照して説明する等
化回路１６に供給される。

【００４８】そして圧縮信号は、この等化回路１６にお
いてディジタル信号にされた後に等化され、更に判定回
路において“１”または“０”の判定がなされ、ディジ
タルデータ列になされる。

【００４９】このディジタルデータ列になされた信号
は、音声コーデック１８により元のアナログ音声信号に
複合されて、スピーカ１９より音声として出力される。

【００５０】さて、次に上述の等化回路１６について図
１を参照して詳細に説明する。

【００５１】この図１において、図９と対応する部分に
は同一符号を付してその詳細説明を省略する。

【００５２】この図１において、２０は図４の受信系の
ＰＳＫ復調回路１４よりの圧縮された信号が供給される
入力端子で、この入力信号よりの信号がＡ−Ｄコンバー
タ２０ａを介して例えばいわゆるファースト・イン・フ
ァースト・アウトのメモリとしてのＲＡＭ３４に書き込
まれる。

【００５３】またこのＲＡＭ３４には１スロット或は１
フレーム等、所定の一定量のデータが書き込まれると共
に、同様の分だけそのデータが読み出される。

【００５４】そしてこのＲＡＭ３４より読みだされた信
号は、同期検出回路３１、ゲート回路３５、３６に夫々
供給される。

【００５５】ゲート回路３５は、ＲＡＭ３４より読みだ
された信号を、後述する制御回路３７のインバータ３７
ｉよりの制御信号に基いて出力する。

【００５６】この制御信号は、同期検出回路３１よりの
検出信号を反転したものである。

【００５７】ゲート回路３６は、ＲＡＭ３４より読みだ
された信号を、後述する制御回路３７のＡＮＤ回路３７
ａよりの制御信号に基いて出力する。

【００５８】この制御信号は、同期検出回路３１よりの
検出信号及び後述する誤差レベル検出回路３８よりの検
出信号の論理積信号である。

【００５９】またこの制御信号（論理積信号）とインバ
ータ３７ｉの出力との論理和信号が、シフトレジスタｔ
１、ｔ２、ｔ３、・・・・ｔｎにラッチ信号として夫々
供給される。

【００６０】ゲート回路３５または３６よりの出力信号
は、シフトレジスタｔ１に供給される。

【００６１】そしてこのシフトレジスタｔ１より出力さ
れた信号は乗算回路ｘ２、シフトレジスタｔ２及び後述
する係数決定回路５１に夫々供給され、このシフトレジ
スタｔ２より出力された信号は乗算回路ｘ３、シフトレ
ジスタｔ３及び後述する係数決定回路５１に夫々供給さ
れ、・・・・シフトレジスタｔｎより出力された信号は
乗算回路ｘｎ及び後述する係数決定回路５１に夫々供給
される。

【００６２】上述の各乗算回路ｘ２、ｘ３、ｘ４、・・
・・ｘｎは各シフトレジスタｔ１、ｔ２、ｔ３、・・・
・ｔｎよりの出力信号と後述する係数決定回路５１より
夫々供給される係数Ｃｊを乗算し、夫々加算回路３０に
供給する。

【００６３】上述のシフトレジスタｔ１、ｔ２、ｔ３、
・・・・ｔｎ及び乗算回路ｘ２、ｘ３、ｘ４、・・・・
ｘｎで夫々複数のタップを構成し、これら複数のタップ
及び上述の加算回路３０で例えばＦＩＲ（フィニット・
インパルス・レスポンス）やトランスバーサルフィルタ
５０を構成する。

【００６４】そしてこのフィルタ出力、即ち、加算回路
３０よりの出力信号はフィルタ出力として、出力端子４
１を介して図４において説明した判定回路１７、後述す
る誤差推定回路３３に夫々供給される。

【００６５】同期検出回路３１は、基準信号発生回路３
２よりの基準信号によりディジタル信号中のシンクパタ
ーン（図８の斜線部分ｓに対応する）を検出し、その検
出の後に制御信号（参照信号等）を誤差推定回路３３に
供給する。

【００６６】誤差推定回路３３は同期検出回路３１より
の制御信号により動作を開始し、検出信号及び基準信号
発生回路３２よりの基準信号に基いて誤差の推定を行
い、この結果得た推定信号を係数決定回路５１及び誤差
レベル検出回路３８に夫々供給する。

【００６７】係数決定回路５１は、誤差推定回路３３よ
りの推定信号、各レジスタｔ１、ｔ２、ｔ３、・・・・
ｔｎよりの出力信号に基いて各乗算回路ｘ２、ｘ３、ｘ
４、・・・・ｘｎに夫々供給する係数信号Ｃｊを決定
し、この係数信号Ｃｊを所定のステップ幅に基いた更新
ステップで乗算回路ｘ２、ｘ３、ｘ４、・・・・ｘｎに
夫々供給する。

【００６８】この各乗算回路ｘ２、ｘ３、ｘ４、・・・
・ｘｎに供給する係数信号の更新、即ち、フィルタ５０
の係数の更新は次の数１に示す如く行われる。

【００６９】

【数１】

【００７０】ここで、ｊはフィルタのｊ番目のタップ
数、ｎは更新される際のｎ番目の更新回数、Ｋは平均化
の回数（推定誤差の平均化において）、ｘはフィルタに
入力されるサンプル値、ｅは等化誤差、αは更新ステッ
プ幅（定数：０＜α≦１）である。

【００７１】また、等化誤差ｅはｅ0−ｚとして表すこ
とができる。

【００７２】ここでｅ0は等化出力、ｚは制御信号（参
照信号）である。

【００７３】次に図２のフローチャートを参照して上述
の等化回路の動作を説明する。

【００７４】先ず、ステップ１００では、メモリへの書
き込みを行う。即ち、図１において説明したＲＡＭ３４
にＡ−Ｄコンバータ２０ａよりの入力ディジタル信号が
書き込まれる。そしてステップ１１０に移行する。

【００７５】ステップ１１０では、シンクパターンをサ
ーチする。即ち、上述の同期検出回路３１が基準信号発
生回路３２よりの基準信号に基いてＡ−Ｄコンバータ２
０ａよりのディジタル信号よりシンクパターンを検出す
る。そしてステップ１２０に移行する。

【００７６】ステップ１２０では、等化フィルタ１６の
動作を開始し、等化フィルタ１６への読み込みを開始す
る。即ち、ＲＡＭ３４より読みだされたディジタル信号
がゲート回路３５または３６を介して順次レジスタｔ
１、ｔ２、ｔ３、・・・・ｔｎに供給されるようにする
と共に、各乗算回路ｘ２、ｘ３、ｘ４、・・・・ｘｎに
このゲート回路３５または３６より出力されたディジタ
ル信号並びに各レジスタｔ１、ｔ２、ｔ３、・・・・ｔ
ｎよりの出力信号が夫々供給されるようにする。そして
ステップ１３０に移行する。

【００７７】ステップ１３０では、シンクパターンを検
出したか否かを判断し、「ＹＥＳ」であればステップ１
４０に移行し、「ＮＯ」であれば再びステップ１１０に
移行する。

【００７８】即ち、図３Ａに示すように、シンクパター
ンが同期検出回路３１により検出された場合は、この同
期検出回路３１より誤差推定回路３３に供給される検出
信号としてのシンクパターン信号（図３Ａ）が“１”と
なる。

【００７９】またこのとき、図３Ａに示すように、シン
クパターンが同期検出回路３１により検出されない場合
は、この同期検出回路３１よりインバータ３７ｉに供給
されるシンクパターン信号（図３Ａ）は“０”となるの
で、ゲート回路３５に供給されるゲート制御信号（図３
Ｄ）は、“１”となる。従って、ゲート回路３５から信
号が出力されると共に、各シフトレジスタｔ１、ｔ２、
ｔ３・・・・ｔｎに供給されるラッチ信号（図３Ｅ）も
“１”となるので、これらシフトレジスタｔ１、ｔ２、
ｔ３・・・・ｔｎはシフト動作を行う。

【００８０】ステップ１４０では、等化フィルタ５０へ
の読み込みを停止する。そしてステップ１５０に移行す
る。

【００８１】即ち、シンクパターンが検出され、図３Ａ
に示す同期検出回路３１よりのシンクパターン信号が
“１”になると、図３Ｄに示すように、インバータ３７
ｉよりのゲート制御信号が“０”となり、これにより、
ゲート回路３５からは、ＲＡＭ３４より読みだされた信
号が出力されなくなる。

【００８２】またこのとき、等化フィルタ５０の加算回
路３０よりの出力は誤差を多く含んだ出力となり、誤差
推定回路３３より出力される誤差信号は大であり、この
誤差推定回路３３から誤差信号が供給される誤差レベル
検出回路３８は、誤差推定回路３３よりの誤差信号が所
定レベル以下となったときに“１”となるエラー信号
（図３Ｂ）を出力するようになされているので、ＡＮＤ
回路３７ａに供給されるエラー信号（図３Ｂ）は“０”
となる。

【００８３】このとき、このＡＮＤ回路３７ａに供給さ
れるエラー信号（図３Ｂ）は“０”、シンクパターン信
号（図３Ａ）は“１”であるので、これらの論理積信
号、即ち、ゲート制御信号（図３Ｃ）は“０”となる。

【００８４】従って、このときＲＡＭ３４より読みださ
れた信号は、ゲート回路３６より出力されない。

【００８５】また、このときＯＲ回路３７ｏの出力は
“０”となり、シフトレジスタｔ１、ｔ２、ｔ３・・・
・ｔｎにラッチ信号（図３Ｅ）として夫々供給されてい
るので、各シフトレジスタｔ１、ｔ２、ｔ３、・・・・
ｔｎは入力信号を保持する（入力データと固定した状態
として）。

【００８６】ステップ１５０では、等化フィルタ５０の
出力を行う。そしてステップ１６０に移行する。

【００８７】ステップ１６０では、誤差の検出を行う。

【００８８】即ち、ここにおいては、各シフトレジスタ
ｔ１、ｔ２、ｔ３、・・・・ｔｎに保持されたデータが
各乗算回路ｘ２、ｘ３、ｘ４、・・・・ｘｎに夫々供給
されると共に、これら保持されたデータが係数決定回路
５１に供給される。

【００８９】そして各乗算回路ｘ２、ｘ３、ｘ４、・・
・・ｘｎよりの乗算出力信号が加算回路３０において加
算され、これがフィルタ出力として誤差推定回路３３及
び図５において説明した判定回路１７に供給される。

【００９０】誤差推定回路３３は、フィルタ５０よりの
出力信号、同期検出回路３１よりのシンクパターン信号
（図３Ａ）及び基準信号発生回路３２よりの基準信号に
基いて誤差信号を得、この誤差信号を係数決定回路５１
及び誤差レベル検出回路３８に夫々供給する。

【００９１】ステップ１７０では、誤差が十分収束した
か否かを判断し、「ＹＥＳ」であればステップ１８０に
移行し、「ＮＯ」であればステップ１９０に移行する。

【００９２】この判定は次のようにして行われる。

【００９３】即ち、誤差レベル検出回路３８が誤差推定
回路３３よりの誤差信号のレベルを検出し、十分にレベ
ルが小さくなった場合（誤差が収束した場合）には、Ａ
ＮＤ回路３７ａに供給するエラー信号（図３Ｂ）を
“１”にし、レベルが大きい場合（誤差が大きい場合）
には、ＡＮＤ回路３７ａに供給するエラー信号（図３
Ｂ）を“０”にする。

【００９４】エラー信号（図３Ｂ）が“０”で、シンク
パターン信号が“１”の場合は、ＡＮＤ回路３７ａより
出力される論理積信号、即ち、ゲート制御信号（図３
Ｃ）は“０”となるので、ＲＡＭ３４より読みだされる
信号はゲート回路３６より出力されない。

【００９５】また、このとき、各レジスタｔ１、ｔ２、
ｔ３、・・・・ｔｎにラッチ信号として供給されるＯＲ
回路３７ｏの出力信号により、各レジスタｔ１、ｔ２、
ｔ３、・・・・ｔｎは夫々のデータを保持する。

【００９６】従って、この場合には、ステップ１９０に
移行することとなる。

【００９７】一方、エラー信号（図３Ｂ）が“１”で、
シンクパターン信号が“１”の場合は、ＡＮＤ回路３７
ａより出力される論理積信号、即ち、ゲート制御信号
（図３Ｃ）は“１”となるので、ＲＡＭ３４より読みだ
される信号がゲート回路３６より出力される。

【００９８】また、このとき、各レジスタｔ１、ｔ２、
ｔ３、・・・・ｔｎにラッチ信号として供給されるＯＲ
回路３７ｏの出力信号により、各レジスタｔ１、ｔ２、
ｔ３、・・・・ｔｎは夫々新たな入力データを格納す
る。

【００９９】従って、この場合には、ステップ１８０に
移行することとなる。

【０１００】ステップ１８０では、上述のように、ＡＮ
Ｄ回路３７ａよりのゲート制御信号が“１”となるの
で、ゲート回路３６からＲＡＭ３４より読み込まれた信
号が出力されて、この出力信号がシフトレジスタｔ１に
供給される。

【０１０１】そしてこのシフトレジスタｔ１は、ラッチ
信号として供給されるシフトレジスタ制御信号が“１”
となるので、入力されたゲート回路３６よりの信号をシ
フトレジスタｔ２、乗算回路ｘ２及び係数決定回路５１
に夫々供給する。

【０１０２】シフトレジスタｔ２は、ラッチ信号として
供給されるシフトレジスタ制御信号が“１”となるの
で、シフトレジスタｔ１よりの信号をシフトレジスタｔ
３、乗算回路ｘ３及び係数決定回路５１に夫々供給す
る。

【０１０３】シフトレジスタｔ３は、ラッチ信号として
供給されるシフトレジスタ制御信号が“１”となるの
で、シフトレジスタｔ１よりの信号をシフトレジスタｔ
４（図示を省略する）、乗算回路ｘ４及び係数決定回路
５１に夫々供給する。

【０１０４】シフトレジスタｔｎは、ラッチ信号として
供給されるシフトレジスタ制御信号が“１”となるの
で、シフトレジスタｔｎ−１よりの信号を乗算回路ｘｎ
及び係数決定回路５１に夫々供給する。

【０１０５】そして各乗算回路ｘ２、ｘ３、ｘ４、・・
・・ｘｎは、係数決定回路５１よりの係数信号Ｃｊと各
々供給された信号を夫々乗算し、その乗算結果を加算回
路３０に供給する。

【０１０６】加算回路３０は、各乗算回路ｘ２、ｘ３、
ｘ４、・・・・ｘｎよりの乗算結果信号を加算し、これ
を誤差推定回路３３及び図５にて説明した判定回路１７
に夫々供給する。

【０１０７】誤差推定回路３３は、加算回路３０よりの
加算信号、同期検出回路３１よりのシンクパターン信号
及び基準信号発生回路３２よりの基準信号に基いて誤差
信号を得、この誤差信号を係数決定回路５１に供給す
る。

【０１０８】ステップ１９０では、フィルタ３０の係数
Ｃｊを更新する。そして再びステップ１５０に移行す
る。

【０１０９】即ち、係数決定回路５１が、誤差推定回路
３３よりの誤差信号及び各シフトレジスタｔ１、ｔ２、
ｔ３、ｔ４、・・・・ｔｎよりの出力信号に基いて各乗
算回路ｘ２、ｘ３、ｘ４、・・・・ｘｎに供給する係数
Ｃｊを決定した後、この決定した係数信号を各乗算回路
ｘ２、ｘ３、ｘ４、・・・・ｘｎに夫々供給する。

【０１１０】このように、本例においては、受信、検波
されたデータを一旦ＲＡＭに蓄えた後に、その一部に含
まれるシンクパターンを検出して、その既知のデータを
利用し、フィルタ５０の係数Ｃｊを更新する際に、入力
されるデータを遮断して、固定のシンクパターンのみを
用いて係数Ｃｊを決定する作業を繰り返し、収束が完了
した時点で遮断されていたデータを取り込んで等化を行
うようにしたので、１フレーム或は１スロットの時間内
にフィルタ係数が収束するようにできると共に、回路構
成を簡単とすることができる。

【０１１１】尚、上述の例においては、判定回路１７に
供給される信号をディジタル信号としたが、等化回路１
６の後段にＤ−Ａコンバータを設けて、判定回路１７に
供給する信号をアナログ信号としても良い。

【０１１２】また、本発明は上述の実施例に限ることな
く本発明の要旨を逸脱することなく、その他種々の構成
が取り得ることは勿論である。

【０１１３】

【発明の効果】上述せる本発明によれば、受信、検波さ
れたデータを一旦記憶手段に蓄えた後に、その一部に含
まれる同期信号を検出して、その既知のデータを利用
し、フィルタの係数を更新する際に、入力されるデータ
を遮断して、固定の同期信号のみを用いて係数を決定す
る作業を繰り返し、収束が完了した時点で遮断されてい
たデータを取り込んで等化を行うようにしたので、１フ
レーム或は１スロットの時間内にフィルタ係数が収束す
るようにできると共に、回路構成を簡単とすることがで
きる利益がある。

【図面の簡単な説明】

【図１】本発明等化回路の一実施例を示すブロック線図
である。

【図２】本発明等化回路の一実施例の説明に供するフロ
ーチャートである。

【図３】本発明等化回路の一実施例の説明に供するタイ
ミングチャートである。

【図４】本発明等化回路の説明に供する送信系の例を示
すブロック線図である。

【図５】本発明等化回路の適用される受信系の例を示す
ブロック線図である。

【図６】ディジタルデータ伝送における送信系の例を示
すブロック線図である。

【図７】ディジタルデータ伝送における受信系の例を示
すブロック線図である。

【図８】通信フォーマットを示す説明図である。

【図９】従来の等化回路の例を示すブロック線図であ
る。

【符号の説明】

ｔ１、ｔ２、ｔ３、・・・・ｔｎシフトレジスタｘ１、ｘ２、ｘ３、ｘ４、・・・・ｘｎ乗算回路３０加算回路３１同期検出回路３２基準信号発生回路３３誤差推定回路３４ＲＡＭ３５、３６ゲート回路３７制御回路３７ａＡＮＤ回路３７ｉインバータ３７ｏＯＲ回路３８誤差レベル検出回路５１係数決定回路

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03H 21/00 H04B 7/005 ＪＩＣＳＴファイル（ＪＯＩＳ) 実用ファイル（ＰＡＴＯＬＩＳ) 特許ファイル（ＰＡＴＯＬＩＳ)

Claims

(57)【特許請求の範囲】

【請求項１】入力信号を記憶する記憶手段と、複数のタップから構成されるフィルタと、入力信号より同期信号を検出する同期信号検出手段と、該同期信号検出手段よりの検出結果及び上記フィルタよ
りの出力信号に基いて誤差を推定する誤差推定手段と、該誤差推定手段よりの誤差情報のレベルを検出するレベ
ル検出手段と、該レベル検出手段よりの検出信号及び上記同期信号検出
手段よりの検出結果に基いて第１及び第２の制御信号を
出力する制御手段と、上記記憶手段より読みだされた信号を上記制御手段より
の第１の制御信号に基いて上記フィルタに供給する第１
の出力手段と、上記記憶手段より読みだされた信号を上記制御手段より
の第２の制御信号に基いて上記フィルタに供給する第２
の出力手段と、上記誤差推定手段よりの誤差情報及び上記フィルタ内の
上記複数のタップに関連した複数の信号に基いて上記フ
ィルタの上記複数のタップの係数を決定する係数決定手
段とを有することを特徴とする等化回路。